CN104425271A - Mos晶体管及其形成方法 - Google Patents
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Abstract
一种MOS晶体管及其形成方法，其中MOS晶体管的形成方法，包括：在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极结构；以栅极结构为掩模，在栅极结构两侧的半导体衬底内进离子注入，形成轻掺杂区；在半导体衬底上形成具有第一低介电常数的第一介质层，且所述第一介质层包围栅极结构；在第一介质层上形成具有第二低介电常数的第二介质层，所述第二低介电常数高于所述第一低介电常数；依次刻蚀第二介质层和第一介质层至露出半导体衬底，在栅极结构两侧形成侧墙；以栅极结构及侧墙为掩膜，在栅极结构及侧墙两侧的半导体衬底内形成重掺杂区。本发明MOS晶体管侧墙的介电常数K降低，使MOS晶体管的总电容相应减小。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及MOS晶体管及其形成方法。
背景技术
随着半导体制造技术以及相关配套技术的不断发展进步，在单位面积内容纳的晶体管数目不断增加，集成电路集成度越来越高，每个晶体管的尺寸越来越小。当晶体管尺寸缩小时，其栅极的长度也会随之变短。但是随着栅极长度的缩短，在离子注入过程中，出现了很多影响晶体管正常工作的负面效应，比如短沟道效应（Shot Channel Effect，SCE）。
为解决短沟道效应，现有形成MOS晶体管过程中，会在栅极两侧形成侧墙（spacer）。具体如图1～2所示，图1中首先提供半导体衬底10；在所述半导体衬底10上形成栅介质层11；在栅介质层11上形成栅极12；形成栅极12后，对半导体衬底10进行离子注入形成轻掺杂区（LDD）13；在半导体衬底10上及栅极周围形成氮化硅层14。图2中，对氮化硅层14进行刻蚀形成侧墙141；形成侧墙后，对半导体衬底10进行离子注入形成重掺杂区16。
如图3所示，由于MOS晶体管的总电容Cov与栅极12与轻掺杂区13之间的外边缘电容Cof、栅极12与轻掺杂区13之间的内边缘电容Cif及栅极12与深层次介质层11之间的叠加电容Cdo有关，即：Cov＝Cof+Cif+Cdo。然而现有位于栅极两侧的侧墙材料通常是介电常数K为7.5的氮化硅，由于氮化硅的介电常数较大，导致栅极12与轻掺杂区13之间的外边缘电容Cof也增大，尤其是随着半导体器件集成度的提高，栅极尺寸不断变小，外边缘电容Cof值的增大变得更为严重，进而造成MOS晶体管的总电容Cov值相应变大，影响器件的性能。
因而，如何减小栅极与轻掺杂区之间外边缘电容Cof，进而减小MOS晶体管的总电容成为了本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是提供一种MOS晶体管及其形成方法，防止栅极与轻掺杂区之间的外边缘电容Cof增大，进而防止MOS晶体管的总电容Cov增大。
为解决上述问题，本发明提供一种MOS晶体管的形成方法，包括下列步骤：在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极结构；以栅极结构为掩模，在栅极结构两侧的半导体衬底内进离子注入，形成轻掺杂区；在半导体衬底上形成具有第一低介电常数的第一介质层，且所述第一介质层包围栅极结构；在第一介质层上形成具有第二低介电常数的第二介质层，所述第二低介电常数高于所述第一低介电常数；依次刻蚀第二介质层和第一介质层至露出半导体衬底，在栅极结构两侧形成侧墙；以栅极结构及侧墙为掩膜，在栅极结构及侧墙两侧的半导体衬底内形成重掺杂区。
可选的，所述第一介质层为单层结构或堆叠结构。
可选的，当所述第一介质层为单层结构时，材料为氮氧化硅，厚度为4～5纳米，介电常数为4.5。
可选的，当所述第一介质层为堆叠结构时，第一子介质层和位于第一子介质层上的第二子介质层。
可选的，所述第一子介质层的材料为氧化硅，厚度为2～3纳米，介电常数为4.5。
可选的，所述第二子介质层的材料为氮氧化硅，厚度为1.5～2.5纳米，介电常数为2.5。
可选的，形成第一介质层的方法为原子层沉积法。
可选的，所述第二介质层的材料为氮碳氧化硅，厚度为1.5～2.5纳米，介电常数为5.2。
可选的，形成第二介质层的方法为原子层沉积法。
可选的，刻蚀第二介质层和第一介质层的方法为湿法刻蚀，采用的刻蚀溶液为磷酸，质量百分比浓度为80%～90%。
可选的，当第一介质层为单层结构时，所述刻蚀溶液对第一介质层的刻蚀速率为8～300埃/分，对第二介质层的刻蚀速率为小于5埃/分。
可选的，所述刻蚀溶液对第一子介质层的刻蚀速率为60～300埃/分，对第二子介质层的刻蚀速率为8～300埃/分，对第二介质层的刻蚀速率为小于5埃/分。
本发明还提供一种MOS晶体管，包括：半导体衬底，位于半导体衬底上的栅极结构，位于栅极结构两侧半导体衬底内的轻掺杂区，位于栅极结构两侧的侧墙，位于栅极结构及侧墙两侧半导体衬底内的重掺杂区，其中所述侧墙包括：位于栅极结构两侧的具有第一低介电常数的第一介质层，位于第一介质层上的具有第二低介电常数的的第二介质层，所述第二低介电常数高于所述第一低介电常数。
可选的，所述第一介质层为单层结构或堆叠结构。
可选的，当所述第一介质层为单层结构时，材料为氮氧化硅，厚度为4～5纳米，介电常数为4.5。
可选的，当所述第一介质层为堆叠结构时，第一子介质层和位于第一子介质层上的第二子介质层。
可选的，所述第一子介质层的材料为氧化硅，厚度为2～3纳米，介电常数为4.5。
可选的，所述第二子介质层的材料为氮氧化硅，厚度为1.5～2.5纳米，介电常数为2.5。
可选的，所述第二介质层的材料为氮碳氧化硅，厚度为1.5～2.5纳米，介电常数为5.2。
与现有技术相比，本发明的技术方案具有以下优点：
本技术方案中形成的MOS晶体管侧墙由多层低介电常数介质层组成，其中，最靠近栅极结构的介质层的介电常数最低，依次向外形成的介质层介电常数不断增加，侧墙的介电常数K降低，使栅极与轻掺杂区之间的外边缘电容Cof减小，进而使MOS晶体管的总电容相应减小，提高的器件的性能。
另外，介质层K值由内至外相对增加，在后续刻蚀过程中外层介质层能有效保护内层介质层免被损伤的同时，还能保证整个侧墙的K值相对降低，减小电容及保证介质层的完整性。
进一步，最外层的介质层中含有碳元素，刻蚀溶液对含碳元素的介质层的刻蚀速率最慢，在刻蚀过程中有效保护内层介质层免被刻蚀溶液过分损伤，有效提高了器件完整性。
附图说明
图1～图2是现有形成MOS晶体管的示意图；
图3是现有形成的MOS晶体管内电容分布示意图；
图4是侧墙的介电常数与电容值的关系图；
图5～图8是本发明形成MOS晶体管的第一实施例示意图；
图9是本发明与现有技术在形成MOS晶体管过程中采用不同材料形成侧墙时K值的变化图；
图10～图13是本发明形成MOS晶体管的第二实施例示意图。
具体实施方式
现有在制作MOS晶体管的过程中，由于侧墙材料通常选择介电常数K为7.5的氮化硅，而侧墙的K值大小直接影响栅极12与轻掺杂区13之间的外边缘电容Cof，进而导致MOS晶体管总电容Cov值；从图4中可看出，侧墙的K值越大，就会造成MOS晶体管的总电容Cov值越大。而单纯采用一种低K材料代替氮化硅作为侧墙，也存在一些问题，比如K值的减小有一定的度，另外过低K值材料可能在后续刻蚀过程中造成损伤严重。
为了解决上述问题，本发明实施例给出采用形成K值过渡的侧墙，最靠近栅极结构的介质层的介电常数最低，依次向外形成的介质层介电常数不断增加，在使K值降低的同时，由于外层介质层的保护，使内层介电常数相对低的介质层不被损伤，提高了半导体器件的性能及完整性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
图5～图8是本发明形成MOS晶体管的第一实施例示意图。
如图5所示，提供半导体衬底100。
本实施例中，所述半导体衬底100可以为硅或者绝缘体上硅（SOI）。在半导体衬底中形成隔离结构（未图示），所述隔离结构用以器件之间的隔离。在隔离结构之间为有源区（未图示），在有源区的半导体衬底100中掺杂离子，形成掺杂阱（未图示），如果是形成PMOS晶体管，则在半导体衬底100中掺杂n型离子，形成n掺杂阱；而如果是形成NMOS晶体管，则在半导体衬底100中掺杂p型离子，形成p掺杂阱。
继续参考图5，在半导体衬底100上依次形成栅介质层110与栅极120，所述栅介质层110与栅极120构成栅极结构。
本实施例中，具体形成栅极结构的工艺为：用热氧化法或化学气相沉积法在半导体衬底100上形成栅介质层110；接着用化学气相沉积法或低压等离子体化学气相沉积或等离子体增强化学气相沉积工艺在栅介质层110上形成多晶硅层；在多晶硅层上形成光刻胶层，定义栅极图案；以光刻胶层为掩膜，刻蚀多晶硅层及栅介质层110至露出半导体衬底100，形成栅极120；灰化去除光刻胶层。
本实施例中，所述栅介质层110的材料可以是氧化硅（SiO2）或氮氧化硅（SiNO）等。
再次参考图5，以栅极结构为掩膜，向栅极结构两侧的半导体衬底100内注入离子，形成轻掺杂（LDD）区130。
如图6所示，用原子层沉积法在半导体衬底100上形成第一介质层140，且所述第一介质层140包围栅极结构；接着继续采用原子层沉积法在第一介质层140上形成第二介质层150。
本实施例中，所述第一介质层140的材料为氮氧化硅，介电常数为4.5，厚度为4～5纳米，可选4.5纳米。
本实施例中所述第二介质层150的材料为氮碳氧化硅，介电常数为5.2，厚度为1.5～2.5纳米，可选2纳米。
采用上述组合后形成的侧墙总K值为4.7（图9所示）。
如图9所示，本实施例中，最靠近栅极结构的第一介质层140的介电常数为4.5，最外侧的第二介质层150的介电常数为5.2，侧墙的总介电常数降低，为4.7，从而使栅极120与轻掺杂区130之间的外边缘电容Cof减小，进而使MOS晶体管的总电容相应减小，提高的器件的性能。
如图7所示，采用湿法刻蚀依次刻蚀图6中的第二介质层150和第一介质层140，形成侧墙1401。
本实施例中，所述湿法刻蚀采用的刻蚀溶液160为磷酸，质量百分比浓度为80%～90%，可选85%。所述刻蚀溶液160刻蚀以氮氧化硅为材料的第一介质层时，刻蚀速率为8～300埃/分；所述刻蚀溶液160刻蚀以氮碳氧化硅为材料的第二介质层时，刻蚀速率为小于5埃/分。
本实施例中，最靠近栅极结构的第一介质层140的介电常数最低为4.5，而第一介质层140上第二介质层150的介电常数增加，为5.2，最终侧墙的材料是K值过渡增加的；在使K值有效降低的同时，由于外层第二介质层150的保护，使内层常数相对低的第一介质层140不被损伤，提高了半导体器件的性能及完整性。
如图8所示，以栅极结构和侧墙1401为掩膜，在栅极结构和侧墙1401两侧的半导体衬底100内进行离子注入，形成重掺杂区170；然后，对半导体衬底100进行退火，使注入的离子扩散均匀。
本实施例中，所述重掺杂区170后续用作源极和漏极。重掺杂区170的深度大于轻掺杂区130。
本实施例中，在形成PMOS晶体管区域，向半导体衬底100中注入的是p型离子，如硼离子等。
本实施例中，在形成NMOS晶体管区域，向半导体衬底100中注入的是n型离子，如磷离子或砷离子等。
基于上述实施例形成的MOS晶体管包括：半导体衬底100；栅介质层110，位于半导体衬底100上；栅极120，位于栅介质层110上，所述栅极120和栅介质层110构成栅极结构；轻掺杂区130，位于栅极结构两侧半导体衬底100内；侧墙1401，位于栅极结构两侧，所述侧墙1401包括位于栅极结构两侧的具有第一低介电常数的第一介质层140，位于第一介质层140外侧的具有第二低介电常数的的第二介质层150，所述第二低介电常数高于所述第一低介电常数；重掺杂区170，位于栅极结构及侧墙1401两侧的半导体衬底100内。
第二实施例
图10～图13是本发明形成MOS晶体管的第二实施例示意图。
如图10所示，提供半导体衬底200。
对于半导体衬底材料、特性及内部特征的限定同第一实施例，在此不再赘述。
继续参考图10，在半导体衬底200上依次形成栅介质层210与栅极220，所述栅介质层210与栅极220构成栅极结构。
栅极结构的具体形成工艺同第一实施例，在此不再赘述。
本实施例中，所述栅介质层210的材料可以是氧化硅（SiO2）或氮氧化硅（SiNO）等。
再次参考图10，以栅极结构为掩膜，向栅极结构两侧的半导体衬底200内注入离子，形成轻掺杂（LDD）区230。
如图11所示，用原子层沉积法在半导体衬底200上形成第一子介质层240，且所述第一子介质层240包围栅极结构；接着继续采用原子层沉积法在第一子介质层240上形成第二子介质层250，所述第一子介质层240和第二子介质层250构成第一介质层；继续采用原子层沉积法在第二子介质层250上形成第二介质层260。
本实施例中，所述第一子介质层140的材料为氧化硅，介电常数为3.9，厚度为2～3纳米，可选2.5纳米。
本实施例中，所述第二子介质层250的材料为氮氧化硅，介电常数为4.5，厚度为4～5纳米，可选4.5纳米。
本实施例中所述第二介质层260的材料为氮碳氧化硅，介电常数为5.2，厚度为1.5～2.5纳米，可选2纳米。
采用上述组合后形成的侧墙总K值为4.4（图9所示）。
如图9所示，本实施例中，最靠近栅极结构的第一子介质层240的介电常数为3.9，位于第一子介质层240上的第二子介质层250的介电常数为4.5，而最外侧的第二介质层260的介电常数为5.2，侧墙的总介电常数降低，为4.4，从而使栅极220与轻掺杂区230之间的外边缘电容Cof减小，进而使MOS晶体管的总电容相应减小，提高的器件的性能。
如图12所示，采用湿法刻蚀依次刻蚀图11中的第二介质层260、第二子介质层250和第一子介质层240，形成侧墙2601。
本实施例中，所述湿法刻蚀采用的刻蚀溶液270为磷酸，质量百分比浓度为80%～90%，可选85%。所述刻蚀溶液270刻蚀以氧化硅为材料的第一子介质层时，刻蚀速率为60～300埃/分；所述刻蚀溶液270刻蚀以氮氧化硅为材料的第二子介质层时，刻蚀速率为8～300埃/分；所述刻蚀溶液270刻蚀以氮碳氧化硅为材料的第二介质层时，刻蚀速率为小于5埃/分。
本实施例中，最靠近栅极结构的第一子介质层240的介电常数最低为3.9，而第一子介质层240上第二子介质层250的介电常数增加为4.5，位于第二子介质层250外侧的第二介质层260的介电常数又增加为5.2，即侧墙的材料是K值过渡增加的；在使K值有效降低的同时，由于外层第二介质层260的保护，使内层介电常数相对低的第一介质层不被损伤，提高了半导体器件的性能及完整性。
如图13所示，以栅极结构和侧墙2601为掩膜，在栅极结构和侧墙2601两侧的半导体衬底200内进行离子注入，形成重掺杂区280；然后，对半导体衬底200进行退火，使注入的离子扩散均匀。
本实施例中，所述重掺杂区280后续用作源极和漏极。重掺杂区280的深度大于轻掺杂区230。
基于上述实施例形成的MOS晶体管包括：半导体衬底200；栅介质层210，位于半导体衬底200上；栅极220，位于栅介质层210上，所述栅极220和栅介质层210构成栅极结构；轻掺杂区230，位于栅极结构两侧半导体衬底200内；侧墙2601，位于栅极结构两侧，所述侧墙2601包括位于栅极结构两侧的具有第一低介电常数的第一子介质层240，位于第一子介质层240外侧的具有第二低介电常数的的第二介质层250，位于第二子介质层250外侧的具有第三低介电常数的第二介质层260，其中所述第二低介电常数高于所述第一低介电常数，第三低介电常数高于第二低介电常数；重掺杂区280，位于栅极结构及侧墙2601两侧的半导体衬底200内。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种MOS晶体管的形成方法，其特征在于，包括下列步骤：
在半导体衬底上依次形成栅介质层与栅极，所述栅介质层与栅极构成栅极结构；
以栅极结构为掩模，在栅极结构两侧的半导体衬底内进离子注入，形成轻掺杂区；
在半导体衬底上形成具有第一低介电常数的第一介质层，且所述第一介质层包围栅极结构；
在第一介质层上形成具有第二低介电常数的第二介质层，所述第二低介电常数高于所述第一低介电常数；
依次刻蚀第二介质层和第一介质层至露出半导体衬底，在栅极结构两侧形成侧墙；
以栅极结构及侧墙为掩膜，在栅极结构及侧墙两侧的半导体衬底内形成重掺杂区。
2.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第一介质层为单层结构或堆叠结构。
3.根据权利要求2所述的MOS晶体管的形成方法，其特征在于，当所述第一介质层为单层结构时，材料为氮氧化硅，厚度为4～5纳米，介电常数为4.5。
4.根据权利要求2所述的MOS晶体管的形成方法，其特征在于，当所述第一介质层为堆叠结构时，第一子介质层和位于第一子介质层上的第二子介质层。
5.根据权利要求4所述的MOS晶体管的形成方法，其特征在于，所述第一子介质层的材料为氧化硅，厚度为2～3纳米，介电常数为4.5。
6.根据权利要求4所述的MOS晶体管的形成方法，其特征在于，所述第二子介质层的材料为氮氧化硅，厚度为1.5～2.5纳米，介电常数为2.5。
7.根据权利要求2所述的MOS晶体管的形成方法，其特征在于，形成第一介质层的方法为原子层沉积法。
8.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，所述第二介质层的材料为氮碳氧化硅，厚度为1.5～2.5纳米，介电常数为5.2。
9.根据权利要求8所述的MOS晶体管的形成方法，其特征在于，形成第二介质层的方法为原子层沉积法。
10.根据权利要求1所述的MOS晶体管的形成方法，其特征在于，刻蚀第二介质层和第一介质层的方法为湿法刻蚀，采用的刻蚀溶液为磷酸，质量百分比浓度为80%～90%。
11.根据权利要求10所述的MOS晶体管的形成方法，其特征在于，当第一介质层为单层结构时，所述刻蚀溶液对第一介质层的刻蚀速率为8～300埃/分，对第二介质层的刻蚀速率为小于5埃/分。
12.根据权利要求10所述的MOS晶体管的形成方法，其特征在于，所述刻蚀溶液对第一子介质层的刻蚀速率为60～300埃/分，对第二子介质层的刻蚀速率为8～300埃/分，对第二介质层的刻蚀速率为小于5埃/分。
13.一种MOS晶体管，包括：半导体衬底，位于半导体衬底上的栅极结构，位于栅极结构两侧半导体衬底内的轻掺杂区，位于栅极结构两侧的侧墙，位于栅极结构及侧墙两侧半导体衬底内的重掺杂区，其特征在于，
所述侧墙包括：位于栅极结构两侧的具有第一低介电常数的第一介质层，位于第一介质层上的具有第二低介电常数的的第二介质层，所述第二低介电常数高于所述第一低介电常数。
14.根据权利要求13所述的MOS晶体管，其特征在于，所述第一介质层为单层结构或堆叠结构。
15.根据权利要求14所述的MOS晶体管，其特征在于，当所述第一介质层为单层结构时，材料为氮氧化硅，厚度为4～5纳米，介电常数为4.5。
16.根据权利要求14所述的MOS晶体管，其特征在于，当所述第一介质层为堆叠结构时，第一子介质层和位于第一子介质层上的第二子介质层。
17.根据权利要求16所述的MOS晶体管，其特征在于，所述第一子介质层的材料为氧化硅，厚度为2～3纳米，介电常数为4.5。
18.根据权利要求16所述的MOS晶体管，其特征在于，所述第二子介质层的材料为氮氧化硅，厚度为1.5～2.5纳米，介电常数为2.5。
19.根据权利要求13所述的MOS晶体管，其特征在于，所述第二介质层的材料为氮碳氧化硅，厚度为1.5～2.5纳米，介电常数为5.2。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107346782A (zh) * | 2016-05-04 | 2017-11-14 | 台湾积体电路制造股份有限公司 | 鳍型场效应晶体管及其制造方法 |
| CN109065456A (zh) * | 2018-09-27 | 2018-12-21 | 上海华力微电子有限公司 | 一种mos晶体管的形成方法以及cmos图像传感器的形成方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020179934A1 (en) * | 2001-05-29 | 2002-12-05 | Shui-Ming Cheng | MOS field effect transistor structure and method of manufacture |
| KR20030001920A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 절연막 측벽 스페이서 형성 방법 |
| US20080128766A1 (en) * | 2005-03-31 | 2008-06-05 | International Business Machines Corporation | Mosfet structure with ultra-low k spacer |
| CN102468271A (zh) * | 2010-11-02 | 2012-05-23 | 中国科学院微电子研究所 | 一种半导体工艺的测试结构及其制造方法 |
| CN102544023A (zh) * | 2012-02-15 | 2012-07-04 | 清华大学 | 一种快闪存储器及其制备方法 |
| CN102637600A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | Mos器件制备方法 |
-
2013
- 2013-08-27 CN CN201310380216.0A patent/CN104425271A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020179934A1 (en) * | 2001-05-29 | 2002-12-05 | Shui-Ming Cheng | MOS field effect transistor structure and method of manufacture |
| KR20030001920A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 절연막 측벽 스페이서 형성 방법 |
| US20080128766A1 (en) * | 2005-03-31 | 2008-06-05 | International Business Machines Corporation | Mosfet structure with ultra-low k spacer |
| CN102468271A (zh) * | 2010-11-02 | 2012-05-23 | 中国科学院微电子研究所 | 一种半导体工艺的测试结构及其制造方法 |
| CN102637600A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | Mos器件制备方法 |
| CN102544023A (zh) * | 2012-02-15 | 2012-07-04 | 清华大学 | 一种快闪存储器及其制备方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107346782A (zh) * | 2016-05-04 | 2017-11-14 | 台湾积体电路制造股份有限公司 | 鳍型场效应晶体管及其制造方法 |
| CN107346782B (zh) * | 2016-05-04 | 2022-05-27 | 台湾积体电路制造股份有限公司 | 鳍型场效应晶体管及其制造方法 |
| CN109065456A (zh) * | 2018-09-27 | 2018-12-21 | 上海华力微电子有限公司 | 一种mos晶体管的形成方法以及cmos图像传感器的形成方法 |
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