CN109841679B - 半导体结构切割方法以及由此形成的结构 - Google Patents

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Abstract

本发明描述了切割栅极结构的方法以及形成的结构。在一个实施例中，结构包括有源区上方的第一和第二栅极结构以及栅极切割填充结构。第一和第二栅极结构平行延伸。有源区包括横向地设置在第一和第二栅极结构之间的源极/漏极区。栅极切割填充结构具有第一和第二主要部分以及中间部分。第一和第二主要部分分别邻接第一和第二栅极结构。中间部分在第一和第二主要部分之间横向地延伸。第一和第二主要部分沿着第一和第二栅极结构的纵向中线的第一和第二宽度中的每一个分别大于中间部分的第三宽度，其中，该第三宽度在第一和第二栅极结构之间的中间并且平行于第一栅极结构的纵向中线。本发明还提供了半导体结构的切割方法以及由此形成的半导体结构。

Description

半导体结构切割方法以及由此形成的结构
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地涉及半导体结构的切割方法以及由此形成的半导体结构。
背景技术
随着半导体工业已经进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经导致三维设计的发展，例如，鳍式场效应晶体管(FinFET)。FinFET器件通常包括具有高纵横比的半导体鳍，并且其中形成有沟道和源极/漏极区。利用沟道增大的表面区域的优点，在鳍式结构的上方并且沿着鳍式结构的侧面形成栅极(例如，栅极包裹着鳍式结构)，以产生更快、更可靠以及更好控制的半导体晶体管器件。然而，随着按比例缩小，呈现出新的挑战。
发明内容
根据本发明的一方面，提供了一种半导体结构，包括：第一有源区，位于衬底上，所述第一有源区包括第一源极/漏极区；第一栅极结构，位于所述第一有源区上方；第二栅极结构，位于所述第一有源区上方，所述第一栅极结构平行于所述第二栅极结构纵向地延伸，所述第一源极/漏极区横向地设置在所述第一栅极结构与所述第二栅极结构之间；以及栅极切割填充结构，具有邻接所述第一栅极结构的第一主要部分、具有邻接所述第二栅极结构的第二主要部分、并且具有从所述第一主要部分横向地延伸至所述第二主要部分的第一中间部分，所述第一主要部分具有第一宽度，所述第一宽度沿着所述第一栅极结构的纵向中线，所述第二主要部分具有第二宽度，所述第二宽度沿着所述第二栅极结构的纵向中线，所述第一中间部分具有第三宽度，所述第三宽度介于所述第一栅极结构与所述第二栅极结构之间的中间并且平行于所述第一栅极结构的纵向中线，所述第一宽度大于所述第三宽度，所述第二宽度大于所述第三宽度。
根据本发明的另一方面，提供了一种切割半导体结构的方法，包括：在衬底上的第一有源区和第二有源区上方形成第一栅极结构和第二栅极结构，所述第一栅极结构在所述第一有源区和所述第二有源区上方纵向地延伸，所述第二栅极结构在所述第一有源区和所述第二有源区上方纵向地延伸，介电层横向地设置在所述第一栅极结构和所述第二栅极结构之间并且位于所述第一有源区与所述第二有源区的上方；在所述第一有源区和所述第二有源区之间形成横向设置的切割开口，所述切割开口具有至少通过所述第一栅极结构的栅电极的第一主要部分、具有至少通过所述第二栅极结构的栅电极的第二主要部分、并且具有从所述第一主要部分横向地延伸到所述第二主要部分并且位于所述介电层中的中间部分，所述第一主要部分具有第一宽度，所述第一宽度沿着所述第一栅极结构的纵向中线，所述第二主要部分具有第二宽度，所述第二宽度沿着所述第二栅极结构的纵向中线，所述中间部分具有第三宽度，所述第三宽度介于所述第一栅极结构和所述第二栅极结构之间的中间并且平行于所述第一栅极结构的纵向中线，所述第一宽度大于所述第三宽度，所述第二宽度大于所述第三宽度；以及在所述切割开口中形成栅极切割填充结构。
根据本发明的又一方面，提供了一种切割半导体结构的方法，包括：在衬底上的第一有源区和第二有源区上方形成第一栅极结构和第二栅极结构，所述第一栅极结构在所述第一有源区和所述第二有源区上方纵向地延伸，所述第二栅极结构在所述第一有源区和所述第二有源区上方纵向地延伸，在所述第一栅极结构和所述第二栅极结构之间以及所述第一有源区和所述第二有源区上方横向地设置介电层；对所述第一栅极结构、所述第二栅极结构和介于所述第一有源区和所述第二有源区之间的所述介电层实施蚀刻工艺，以形成切割开口，所述蚀刻工艺至少蚀刻穿过所述第一栅极结构和所述第二栅极结构的栅电极，所述蚀刻工艺包括各向同性蚀刻，所述各向同性蚀刻以第一蚀刻速率蚀刻所述第一栅极结构和所述第二栅极结构的栅电极，所述各向同性蚀刻以第二蚀刻速率蚀刻所述介电层，所述第一蚀刻速率大于所述第二蚀刻速率；以及在所述切割开口中形成绝缘材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1、图2、图3A-图3B、图4A-图4C、图5A-图5E、图6A-图6E、图7A-图7E、图8A-图8E、图9A-图9E、图10A-图10E、图11A-图11E、图12A-图12E、图13A-图13E和图14A-图14E是根据一些实施例的在形成包括一个或多个鳍式场效应晶体管(FinFET)的半导体器件的示例性工艺中处于中间阶段的各个中间结构的各种视图。
图15是根据一些实施例的示例性切割开口的顶视图。
图16是根据一些实施例的用于示例性蚀刻工艺的具有掩模开口的示例性掩模的顶视图。
图17是根据一些实施例的用于示例性蚀刻工艺的具有掩模开口的另一示例性掩模的顶视图。
图18A-图18B和图19是根据一些实施例的在形成包括一个或多个FinFET的半导体器件的示例性工艺中处于中间阶段的各个中间结构的各种视图。
图20是根据一些实施例的与导电部件未对准或者用导电部件覆盖的栅极切割填充结构的截面图。
图21是根据一些实施例的包括空隙的栅极切割填充结构的截面图。
图22是根据一些实施例的包括空隙的栅极切割填充结构的布局图。
图23是根据一些实施例的包括空隙的另一栅极切割填充结构的布局图。
图24是根据一些实施例的切割一个替代栅极结构的切割开口的顶视图。
图25是根据一些实施例的切割三个替代栅极结构的切割开口的顶视图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同特征的许多不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在...之下”、“在...下面”、“下部”、“在...之上”、“上部”等的空间相对术语来描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的取向之外，空间相对术语旨在包含在使用或操作中的器件的不同取向。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在本文中使用的空间相对描述符同样可以作出相应地解释。
本文描述了切割诸如包括鳍式场效应晶体管(FinFET)的半导体器件中的栅极结构的方法以及由此形成的结构。通常，使用蚀刻工艺来切割栅极结构，例如替代栅极工艺中的替代栅极结构。蚀刻工艺可以包括各向异性蚀刻和各向同性蚀刻，并且各向同性蚀刻可以蚀刻栅极结构(例如，栅电极)的导电材料，其中，比周围介电层中的电介质材料(例如，层间电介质(ILD))更快地蚀刻栅极结构的导电材料。该蚀刻工艺可以形成通过栅极结构的导电材料的切割开口，其中，该切割开口具有在栅极结构的切割部分之间的宽度大于周围介电层中的切割开口的宽度的轮廓。周围介电层中的切割开口的较小宽度可以允许切割开口与外延源极/漏极区之间的较大距离，这可以降低损害外延源极/漏极区的风险。可能实现其他优点。
在FinFET的上下文中描述了本文描述的示例性实施例。本发明的一些方面的实施方式可以用在其他工艺和/或其他器件(例如，平面型FET)中。描述了示例性方法和结构的一些变型。本领域普通技术人员将容易地理解，可以作出其他修改预期在其他实施例的范围内。虽然方法实施例可以以特定顺序进行描述，但是各种其他方法实施例可以按照任何逻辑顺序实施并且可以包括比在本文中所描述的更少或者更多的步骤。
图1、图2、图3A-图3B、图4A-图4C以及图5A-图5E至图14A-图14E是根据一些实施例的在形成包括有一个或多个FinFET的半导体器件的示例性工艺中的中间阶段期间的各个中间结构的各种视图。在一些附图中，可以省略其中示出的组件或者部件的一些参考标号以避免模糊其他组件或者部件；这是为了便于描绘附图。
图1以截面图示出了半导体衬底50。半导体衬底50可以是或者包括块状半导体衬底、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，掺杂有p型或n型掺杂剂)或者未掺杂。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX，又称掩埋氧化物)层、氧化硅层等。绝缘层设置在通常为硅衬底或玻璃衬底的衬底上。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，半导体衬底的半导体材料可以包括元素半导体，诸如硅(Si)和锗(Ge)；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或它们的组合。
图2以截面图示出了半导体衬底50中的鳍52的形成。在一些实例中，在形成鳍52的过程中使用掩模(例如，硬掩模)。例如，将一个或多个掩模层沉积在半导体衬底50上方，并且然后将一个或多个掩模层图案化为掩模。在一些实例中，一个或多个掩模层可以包括或者是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合，并且可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他沉积技术来沉积该一个或多个掩模层。可以使用光刻来图案化该一个或多个掩模层。例如，可以例如通过使用旋涂涂覆在一个或多个掩模层上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光对其进行图案化。然后可以根据使用的是正性抗蚀剂还是负性抗蚀剂，移除光刻胶的暴露部分或未曝光部分。然后可以例如通过使用合适的蚀刻工艺将光刻胶的图案转移到一个或多个掩模层，从而形成掩模。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、电感耦合等离子体(ICP，inductive coupled plasma)蚀刻等、或者它们的组合。蚀刻工艺可以是各向异性的。随后，例如，在灰化或湿式剥离工艺中去除光刻胶。
使用掩模，可以蚀刻半导体衬底50，使得沟槽54形成在相邻的鳍对52之间，并且使得鳍52从半导体衬底50凸出。蚀刻工艺可以包括RIE、NBE、ICP蚀刻等、或它们的组合。蚀刻工艺可以是各向异性的。
图3A和图3B分别以截面图和顶视图示出了在相应的沟槽54中形成每个隔离区56。隔离区56可以包括或者是绝缘材料，例如氧化物(例如，硅氧化物)、氮化物等或者它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD材料的沉积和后固化以使其转化为另一种材料，例如氧化物)等或者它们的组合来形成绝缘材料。可以使用由任何可接受的工艺形成的其他绝缘材料。在所示实施例中，隔离区56包括由FCVD工艺形成的氧化硅。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何过量的绝缘材料和任何剩余的掩模(例如，用于蚀刻沟槽并且形成鳍52)以将绝缘材料的顶面和鳍52的顶面形成为共面。然后可以使绝缘材料凹陷以形成隔离区56。使绝缘材料凹陷使得鳍52从相邻的隔离区56之间凸出，这从而可以至少部分地将鳍52划定为(delineate，又称界定)半导体衬底50上的有源区。可以使用可接受的蚀刻工艺使绝缘材料凹陷，例如对绝缘材料的材料有选择性的工艺，其可以是湿蚀刻工艺和/或干蚀刻工艺。此外，隔离区56的顶面可以具有由蚀刻工艺产生的如图所示的平坦表面、凸形表面、凹形表面(例如，凹陷)或者它们的组合。如图3B的顶视图所示，鳍52纵向延伸穿过半导体衬底50。
本领域的普通技术人员将容易地理解，关于图1至图3A-图3B所描述的工艺仅是可以如何形成鳍52的实例。在其他实施例中，可以在半导体衬底50的顶面上方形成介电层；可以通过介电层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；并且介电层可以凹陷，使得同质外延结构从介电层凸出以形成鳍。在又一实施例中，异质外延结构可以用于鳍。例如，鳍52可以是凹陷的(例如，在平坦化隔离区56的绝缘材料之后并且在使绝缘材料凹陷之前)，并且可以在它们的位置外延生长与鳍不同的材料。在更进一步的实施例中，介电层可以形成在半导体衬底50的顶面上方；可以通过介电层蚀刻沟槽；可以使用不同于半导体衬底50的材料在沟槽中外延生长异质外延结构；并且介电层可以凹陷，使得异质外延结构从介电层凸出以形成鳍。在外延生长同质外延结构或异质外延结构的一些实施例中，可以在生长期间原位掺杂生长材料，这可以避免现有的鳍注入，但是原位掺杂和注入掺杂可以一起使用。此外，外延生长与用于p型器件的材料不同的n型器件的材料可能是有利的。
图4A、图4B和图4C分别以截面图、顶视图和立体三维视图示出了在鳍52上形成伪栅极堆叠件(或更一般地，栅极结构)。伪栅极堆叠件位于鳍52上方并且横向地垂直于鳍52延伸。每个伪栅极堆叠件包括一个或多个界面电介质60、伪栅极62和掩模64。可以通过以下步骤来形成用于伪栅极堆叠件的一个或多个界面电介质60、伪栅极62和掩模64：顺序地形成各个层，并且然后将这些层图案化为伪栅极堆叠件。例如，用于一个或多个界面电介质60的层可以包括或者是氧化硅、氮化硅等或者它们的多层，并且可以如图所示在鳍52上热和/或化学生长该层、或例如通过等离子体增强CVD(PECVD)、ALD或其他沉积技术来共形沉积该层。用于伪栅极62的层可以包括或者是硅(例如，多晶硅)或者通过CVD、PVD或其他沉积技术沉积的另一种材料。用于掩模64的层可以包括或者是通过CVD、PVD、ALD或其他沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或者它们的组合。然后可以例如使用如上所述的光刻以及一种或多种蚀刻工艺来图案化用于掩模64、伪栅极62和一个或多个界面电介质60的层以形成用于每个伪栅极堆叠件的掩模64、伪栅极62和一个或多个界面电介质60。
在所示的实例中，用替代栅极工艺实现伪栅极堆叠件。在其他实例中，可以使用栅极堆叠件来实现先栅极工艺，其中，所述栅极堆叠件包括例如替代一个或多个界面电介质60的栅极介电层、以及代替伪栅极62的栅电极。在一些先栅极工艺中，可以使用与关于伪栅极堆叠件所描述的类似的工艺和材料来形成栅极堆叠件；尽管在其他实例中，可以实施其他工艺或材料。例如，栅极介电层可以包括或者是高k介电材料，例如具有大于约7.0的k值，其可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐、它们的多层或者它们的组合。也可以通过分子束沉积(MBD)、ALD、PECVD或其他沉积技术来沉积栅极介电层。栅电极还可以包括或者是诸如TiN、TaN、TaC、Co、Ru、Al的含金属材料、它们的多层或者它们的组合，并且还可以通过CVD、PVD或其他沉积技术来沉积该栅电极。
在一些实施例中，在形成伪栅极堆叠件之后，可以在鳍52中形成轻掺杂漏极(LDD)区(未具体示出)。例如，可以使用伪栅极堆叠件作为掩模将用于LDD区的掺杂剂注入鳍52中。用于LDD区的示例性掺杂剂可以包括或者是例如用于p型器件的硼和用于n型器件的磷或砷，但是可以使用其他掺杂剂。LDD区可以具有在约1015cm-3(掺杂粒子的数量/立方厘米)至约1017cm-3范围内的掺杂剂浓度。
图5A、图5B、图5C、图5D和图5E示出了沿着伪栅极堆叠件的侧壁形成栅极间隔件66。图5E示出了具有横截面A-A、B-B、C和D的顶视图。图5A和以“A”标记结尾的以下附图示出了与横截面A-A相对应的各种处理情况下的截面图。图5B和以“B”标记结尾的以下附图示出了与横截面B-B相对应的各种处理情况下的截面图。图5C和以“C”标记结尾的以下附图示出了与横截面C相对应的各种处理情况下的截面图。图5D和以“D”标记结尾的以下附图示出了与横截面D相对应的各种处理情况下的截面图。图5D是在不同的处理情况下的与图1、图2、图3A和图4A的截面图相对应的局部截面图。图5E的顶视图对应于在不同的处理情况下的图3B和图4B的顶视图。
横截面A-A沿着鳍52(例如，沿着鳍52中的沟道方向)。横截面B-B平行于鳍52之间的横截面A-A并与伪栅极堆叠件相交，其中将在随后的附图和描述中进行栅极切割。横截面C横跨鳍52(例如，在源极/漏极区中)，并且是图5E的顶视图中所示的结构的局部横截面。横截面D沿着伪栅极堆叠件，其中将在随后的附图和描述中进行栅极切割，并且是图5E的顶视图中所示的结构的局部横截面。横截面D平行于横截面C。横截面A-A和B-B垂直于横截面C和D。
栅极间隔件66形成为沿着伪栅极堆叠件的侧壁(例如，一个或多个界面电介质60、伪栅极62和掩模64的侧壁)并且形成在鳍52上方。例如，可以通过共形地沉积用于栅极间隔件66的一个或多个层并且各向异性地蚀刻该一个或多个层来形成栅极间隔件66。用于栅极间隔件66的一个或多个层可以包括或者是碳氧化硅、氮化硅、氮氧化硅、碳氮化硅等、它们的多层或者它们的组合，并且可以通过CVD、ALD、或其他沉积技术来沉积该一个或多个层。蚀刻工艺可以包括RIE、NBE或另一种蚀刻工艺。
图6A、图6B、图6C、图6D和图6E示出了用于源极/漏极区的凹槽68的形成。如图所示，凹槽68在伪栅极堆叠件的相对侧上形成在鳍52中。可以通过蚀刻工艺来进行凹陷。蚀刻工艺可以是各向同性的或各向异性的，或者进一步可以相对于半导体衬底50的一个或多个晶体平面是选择性的。因此，基于所实施的蚀刻工艺，凹槽68可以具有各种横截面轮廓。蚀刻工艺可以是诸如RIE、NBE等的干蚀刻或者诸如使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或另一种蚀刻剂的湿蚀刻。
图7A、图7B、图7C、图7D和图7E示出了凹槽68中的外延源极/漏极区70的形成。外延源极/漏极区70可以包括或者是硅锗(SixGe1-x，其中，x可以为在约0和100之间)、碳化硅、磷化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。通过在凹槽68中外延生长材料可以在凹槽68中形成外延源极/漏极区70，例如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或者它们的组合。如图7A和图7C所示，由于隔离区56的阻挡，首先在凹槽68中垂直地生长外延源极/漏极区70，在此期间不会水平地生长外延源极/漏极区70。在凹槽68被完全填充之后，可以垂直地以及水平地生长外延源极/漏极区70以形成多个小平面(facets，又称刻面)，其可以对应于半导体衬底50的晶体平面。在一些实例中，不同的材料被用于p型器件和n型器件的外延源极/漏极区70。在凹陷或外延生长期间的适当的掩模可以允许不同的材料用于不同的器件。
本领域普通技术人员还将容易地理解，可以省略图6A-图6E和图7A-图7E的凹陷和外延生长，并且可以通过将掺杂剂注入到鳍52中来形成源极/漏极区。在实施外延源极/漏极区70的一些实例中，也可以例如通过外延生长期间的原位掺杂和/或通过在外延生长之后将掺杂剂注入到外延源极/漏极区70中来掺杂外延源极/漏极区70。示例性掺杂剂可以包括或者是例如用于p型器件的硼以及用于n型器件的磷或砷，但是可以使用其他掺杂剂。外延源极/漏极区70(或其他源极/漏极区)可以具有在约1019cm-3至约1021cm-3范围内的掺杂剂浓度。因此，可以通过掺杂(例如，如果合适的话，通过注入和/或在外延生长期间的原位掺杂)和/或如果合适的话通过外延生长来界定源极/漏极区，这可以进一步界定有源区，其中，在该有源区中界定了源极/漏极区。
图8A、图8B、图8C、图8D和图8E示出了一个或多个介电层80的形成。例如，一个或多个介电层80可以包括蚀刻停止层(ESL)和层间电介质(ILD)。通常，当形成例如接触件或通孔时，蚀刻停止层可以提供停止蚀刻工艺的机制。可以由具有与相邻层不同蚀刻选择性的电介质材料(例如，层间电介质)形成蚀刻停止层。蚀刻停止层可以共形地沉积在外延源极/漏极区70、伪栅极堆叠件、栅极间隔件66和隔离区56上方。蚀刻停止层可以包括或者是氮化硅、碳氮化硅、碳氧化硅、氮化碳等或者它们的组合，并且可以通过CVD、PECVD、ALD或其他沉积技术来沉积该蚀刻停止层。层间电介质可以沉积在蚀刻停止层上方。层间电介质可以包括或者是二氧化硅、诸如氮氧化硅的低k介电材料(例如，介电常数低于二氧化硅的材料)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或者它们的组合。可以通过旋涂、CVD、FCVD、PECVD、PVD或其他沉积技术来沉积层间电介质。
一个或多个介电层80的顶面形成为与伪栅极62的顶面共面。可以实施诸如CMP的平坦化工艺，以使一个或多个介电层80的顶面与伪栅极62的顶面齐平。CMP还可以去除伪栅极62上的掩模64(以及在一些情况下，栅极间隔件66的上部)。因此，通过一个或多个介电层80暴露伪栅极62的顶面。
图9A、图9B、图9C、图9D和图9E示出了去除伪栅极堆叠件。在实施先栅极工艺的其他实例中，可以省略图9A-图9E和图10A-图10E(下面描述)的处理。例如，通过一个或多个蚀刻工艺来去除伪栅极62和一个或多个界面电介质60以形成凹槽82。可以通过对伪栅极62有选择性的蚀刻工艺来去除伪栅极62，其中，一个或多个界面电介质60用作蚀刻停止层，并且随后，可以通过对一个或多个界面电介质60有选择性的不同蚀刻工艺来去除一个或多个界面电介质60。蚀刻工艺可以是例如RIE、NBE、湿蚀刻或另一种蚀刻工艺。在栅极间隔件66之间形成凹槽82，其中伪栅极堆叠件被去除，并且通过凹槽82暴露鳍52的沟道区。
图10A、图10B、图10C、图10D和图10E示出了在通过去除伪栅极堆叠件所形成的凹槽82中的替代栅极结构的形成。每个替代栅极结构均包括栅极介电层90、一个或多个可选的共形层91和栅电极92。一个或多个可选的共形层91可以包括一个或多个覆盖层、阻挡层和/或功函数调整层。可以在去除伪栅极堆叠件的凹槽82中(例如，位于隔离区56的顶面上、沿着沟道区位于鳍52的侧壁和顶面上、和栅极间隔件66的侧壁)共形地沉积栅极介电层90并且该栅极介电层90位于一个或多个介电层80和栅极间隔件66的顶面上。栅极介电层90可以是或者包括氧化硅、氮化硅、高k介电材料、它们的多层或其他介电材料。高k介电材料可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或金属硅酸盐、或它们的组合。可以通过ALD、PECVD、MBD或其他沉积技术来沉积栅极介电层90。
然后，如果实施的话，一个或多个可选的共形层91可以共形地(并且顺序地，如果多于一个层)沉积在栅极介电层90上。示例性覆盖层可以包括或者是氮化钛、氮化硅钛、碳氮化钛、氮化钛铝、氮化钽、氮化硅钽、碳氮化钽、氮化铝等或者它们的组合。示例性阻挡层可以包括或者是氮化钽、氮化硅钽、碳氮化钽、氮化钽铝、氮化钛、氮化硅钛、碳氮化钛、氮化钛铝、氮化铝等或者它们的组合。示例性功函数调整层可以包括或者是氮化钛、碳化钛铝、钛铝合金、碳化钽铝、氮化硅钛、碳氮化钛、氮化钛铝、氮化钽、氮化硅钽、碳氮化钽、氮化钨、碳化钨、碳氮化钨、钴、铂等或者它们的组合。可以通过ALD、PECVD、MBD或其他沉积技术来沉积一个或多个可选的共形层91中的每一个。此外，不同的替代栅极结构和/或单个替代栅极结构的不同部分可以包括不同的功函数调整层，这可以用于待形成的不同晶体管的不同性能特征。例如，可以进行如下所述的栅极切割，其中在具有不同的功函数调整层的替代栅极结构的部分之间发生转变。
用于栅电极92的层形成在栅极介电层90上方，以及如果实施的话，形成在一个或多个可选的共形层91上方。用于栅电极92的层可以填充剩余的去除伪栅极堆叠件的凹槽82。用于栅电极92的层可以是或者包括含金属材料(例如，W、Co、Ru、Al、Cu)、它们的多层或者它们的组合。可以通过ALD、PECVD、MBD、PVD或其他沉积技术来沉积用于栅电极92的层。
去除在一个或多个介电层80和栅极间隔件66的顶面之上的用于栅电极92、一个或多个可选的共形层91以及栅极介电层90的层的部分。例如，类似于CMP的平坦化工艺可以去除在一个或多个介电层80和栅极间隔件66的顶面之上的用于栅电极92、一个或多个可选的共形层91以及栅极介电层90的层的部分。因此可以如图10A-图10E所示的形成包括有栅电极92、一个或多个可选的共形层91和栅极介电层90的替代栅极结构。
图11A、图11B、图11C、图11D和图11E示出了切割替代栅极结构的切割开口102的形成。在所示的实例中，使用掩模100(例如，硬掩模)来形成切割开口102。例如，一个或多个掩模层沉积在替代栅极结构、栅极间隔件66以及一个或多个介电层80上方，并且然后将该一个或多个掩模层图案化以形成具有对应于切割开口102的掩模开口的掩模100。在一些实例中，一个或多个掩模层可以包括或者是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或者它们的组合，并且可以通过CVD、PVD、ALD或其他沉积技术来沉积该一个或多个掩模层。如上所述，可以使用光刻和蚀刻工艺对一个或多个掩模层进行图案化。掩模100可以具有对应于切割开口102的掩模开口，其中，所述切割开口102在与待切割的替代栅极结构垂直并且相交的方向上横向延伸。每个掩模开口可以横向延伸以与将使用该掩模开口切割的任何数量的替代栅极结构(例如，一个、两个、三个或更多个替代栅极结构)垂直并且相交。
使用掩模100，可以蚀刻替代栅极结构、栅极间隔件66以及一个或多个介电层80，使得切割替代栅极结构来形成切割开口102。切割开口102延伸至穿过栅电极92的深度，并且如果实施的话，延伸至穿过一个或多个可选的共形层91。例如，切割开口102可以延伸至以下深度：(i)延伸至相应的隔离区56的深度、(ii)进入相应的隔离区56中的深度、和/或(iii)穿过相应的隔离区56进入半导体衬底50中的深度。在其他实例中，例如下面关于图18A-图18B描述的，蚀刻工艺可能不会完全去除切割开口102内的一些组件。
蚀刻工艺包括各向异性蚀刻工艺和各向同性蚀刻工艺。各向异性蚀刻可以将通过对应于切割开口102的掩模开口而暴露的部件(例如，一个或多个介电层80、栅电极92以及一个或多个可选的共形层91的任何导电层)蚀刻到预定深度。在各向同性蚀刻工艺期间，各向同性蚀刻工艺可以以大于非导电部件的蚀刻速率来蚀刻(例如，包括横向地蚀刻)通过对应于切割开口102的掩模开口所暴露的导电部件(例如，栅电极92以及一个或多个可选的共形层91的任何导电层)。例如，各向同性蚀刻工艺可以以蚀刻一个或多个介电层80(例如，ILD)的速率的约1.5倍或更多倍的速率来蚀刻栅电极92。
在一个实例中，蚀刻工艺包括各向异性蚀刻工艺，随后的各向同性蚀刻工艺，其还可以包括一个或多个清洗工艺。各向异性蚀刻工艺可以包括一个或多个周期(cycle)，其中，每个周期均包括钝化沉积、钝化穿透(passivation break through)、栅极蚀刻以及快速蚀刻。
钝化沉积可以包括钝化掩模100的掩模开口的侧壁103以及在钝化沉积时存在的切割开口102的任何侧壁。钝化沉积可以包括使结构暴露于包括四氯化硅(SiCl4)、溴化氢(HBr)和氦气(He)的气体混合物的等离子体。气体混合物中可能包含其他气体。通过将该结构暴露于等离子体，可以通过由于暴露而将副产物溅射到掩模开口和切割开口102的表面(例如，侧壁)，在掩模开口和切割开口102的表面(例如，侧壁)上沉积钝化衬垫(liner，又称钝化衬里，例如，包括聚合物)。
钝化穿透可以包括去除切割开口102的底面上的钝化衬垫。钝化穿透可以包括将钝化衬垫暴露于包括四氟化碳(CF4)和氦气(He)的气体混合物的等离子体。气体混合物中可能包含其他气体。
在钝化穿透之后，栅极蚀刻可以包括蚀刻通过钝化衬垫暴露的栅电极92和一个或多个可选的共形层91的部分。栅极蚀刻可以包括使结构暴露于包括四氯化硅(SiCl4)、三氯化硼(BCl3)、氯气(Cl2)和氦气(He)的气体混合物的等离子体。气体混合物中可能包含其他气体。
在栅极蚀刻之后，快速蚀刻可以包括移除钝化衬垫。快速蚀刻可以包括将结构暴露于包含甲烷(CH4)和氧气(O2)的气体混合物的等离子体。气体混合物中可能包含其他气体。
可以通过ICP蚀刻或其他工艺来实施各向同性蚀刻工艺。各向同性蚀刻工艺可以使用包括四氯化硅(SiCl4)和氯气(Cl2)的气体混合物。在其他实例中，可以使用其他各向同性蚀刻工艺和/或其他蚀刻剂。
可以在各向同性蚀刻工艺之后实施清洗工艺。例如，可以实施使用包括氯气(Cl2)和三氯化溴(BCl3)的气体的电子回旋共振(ECR)等离子体工艺，其中，该清洗工艺可以去除来自于蚀刻工艺的金属残余物。
图11E示出了在蚀刻工艺中形成的切割开口102的布局轮廓。图11E没有明确描绘掩模100，但是示出了掩模100的掩模开口的侧壁103(以虚线表示)。通常，如图11E所示，每个切割开口102均具有主要部分，每个主要部分均位于由切割开口102切割的替代栅极结构的部分之间(例如，沿着横截面D)，并且具有在相邻的主要部分之间(例如，沿着横截面B-B)延伸的中间部分。此外，每个切割开口102均可以具有延伸超出被切割开口102切割的替代栅极结构的远端部分。每个主要部分均垂直地延伸穿过相应的替代栅极结构的栅电极92和一个或多个可选的共形层91。主要部分在被切割的栅电极92的顶面处具有宽度W1。每个主要部分电分离由该主要部分切割的栅电极92的部分。中间部分垂直地延伸穿过一个或多个介电层80，并且在被切割的相邻替代栅极结构之间(例如，沿着横截面B-B)以及在外延源极/漏极区70之间(例如，沿着横截面C)横向地延伸。中间部分在一个或多个介电层80的顶面处具有宽度W2。主要部分的宽度W1大于中间部分的宽度W2。图15更详细地示出了示例性切割开口102。
如上所述，形成切割开口102的蚀刻工艺包括对于正被蚀刻的不同材料具有不同蚀刻速率的各向同性蚀刻工艺。由于栅电极92的蚀刻速率大于例如一个或多个介电层80(例如，ILD)的蚀刻速率，所以在各向同性蚀刻工艺期间，切割开口102具有比蚀刻为形成宽度W2的一个或多个介电层80更多的用于蚀刻为形成更大的宽度W1的栅电极92。因此蚀刻工艺和所产生的切割开口102可以允许去除更大量的栅电极92和一个或多个可选的共形层91中的任何导电层，而去除相邻的外延源极/漏极区70之间的更少量的一个或多个介电层80。这可以增加外延源极/漏极区70和切割开口102之间的距离D1，由于一个或多个介电层80保持在外延源极/漏极区70和切割开口102之间，所以这转而可以降低损坏外延源极/漏极区70的风险。在一些实例中，距离D1在约5nm至约15nm的范围内。
在图11D所示的横截面中，切割开口102可以具有垂直或倾斜的侧壁。例如，切割开口102可以具有垂直的侧壁，其中，栅电极92的顶面处的宽度W1等于栅电极92的底部处的宽度W3。在其他实例中，切割开口102可以具有倾斜的侧壁，其中，栅电极92的顶面处的宽度W1大于或小于栅电极92的底部处的宽度W3。可以在切割开口102的其他部分处形成类似的侧壁。
图12A、图12B、图12C、图12D和图12E示出了在切割开口102中形成的栅极切割填充结构104。用于栅极切割填充结构104的绝缘材料被沉积在切割替代栅极结构的切割开口102中。在一些实例中，每个栅极切割填充结构104均可以是单一绝缘材料，并且在其他实例中，栅极切割填充结构104可以包括例如多层结构中的多种不同的绝缘材料。在一些实例中，绝缘材料可以包括或者是氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等或者它们的组合，并且可以通过CVD、PVD、ALD或其他沉积技术来沉积该绝缘材料。去除了掩模100和掩模100上方的用于栅极切割填充结构104的绝缘材料的部分。例如，类似于CMP的平坦化工艺可以去除掩模100上方的用于栅极切割填充结构104的绝缘材料的部分，并且可以去除掩模100，并且栅极切割填充结构104的顶面可以形成为与一个或多个介电层80的顶面共面。CMP还可以去除替代栅极结构、栅极间隔件66以及一个或多个介电层80的上部。例如，CMP可以去除替代栅极结构，使得每个替代栅极结构在相应的鳍52的顶面上方均具有20nm的高度。
因此，栅极切割填充结构104电隔离彼此被切割的替代栅极结构的部分。此外，在一些实例中，例如当栅极切割填充结构104包括或者是氮化硅时，栅极切割填充结构104可以用作用于鳍52的沟道的应力源。这可以增加将要形成的FinFET的沟道迁移率。
图13A、图13B、图13C、图13D和图13E示出了通过一个或多个介电层80到达鳍52的外延源极/漏极区70的导电部件110(例如，包括接触件)的形成。例如，开口可以形成为通过一个或多个介电层80到达外延源极/漏极区70，以至少暴露外延源极/漏极区70的相应部分。可以使用诸如适当的光刻和蚀刻工艺来形成开口。例如，粘合层可以共形地沉积在开口中，例如在外延源极/漏极区70上，并且阻挡层可以共形地沉积在粘合层上。粘合层可以是或者包括例如钛、钴、镍等或者它们的组合，并且可以通过ALD、CVD或其他沉积技术来沉积该粘合层。阻挡层可以是或者包括氮化钛、氧化钛、氮化钽、氧化钽等或者它们的组合，并且可以通过ALD、CVD或其他沉积技术来沉积该阻挡层。通过使外延源极/漏极区70的上部与粘合层和/或阻挡层发生反应，可以在外延源极/漏极区70的上部上形成硅化物区域。可以实施退火以促进外延源极/漏极区70与粘合层和/或阻挡层的反应。
然后可以形成填充开口的导电材料。导电材料可以是或者包括钨、铜、铝、金、银、它们的合金等或者它们的组合，并且可以通过CVD、ALD、PVD或其他沉积技术来沉积该导电材料。在沉积导电材料之后，通过使用平坦化工艺(例如，CMP)可以去除过量的导电材料。平坦化工艺可以从一个或多个介电层80的顶面上方去除过量的导电材料、阻挡层和粘合层。因此，导电材料、阻挡层、粘合层以及一个或多个介电层80的顶面可能是共面的。因此，包括导电材料、阻挡层、粘合层和/或硅化物区域的导电部件110可以形成为到达外延源极/漏极区70。
图14A、图14B、图14C、图14D和图14E示出了形成一个或多个介电层120以及在一个或多个介电层120中形成导电部件122。例如，一个或多个介电层120可以包括蚀刻停止层(ESL)和层间电介质(ILD)或者金属间电介质(IMD)。蚀刻停止层可以沉积在一个或多个介电层80、一个或多个介电层80中的导电部件110、栅极切割填充结构104等的上方。蚀刻停止层可以包括或者是氮化硅、碳氮化硅、碳氧化硅、氮化碳等或者它们的组合，并且可以通过CVD、PECVD、ALD或者其他沉积技术来沉积该蚀刻停止层。层间电介质或金属间电介质可以沉积在蚀刻停止层上方。层间电介质或金属间电介质可以包括或者是二氧化硅；低k介电材料，诸如氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料；它们的化合物、它们的复合物等或者它们的组合。可以通过旋涂、CVD、FCVD、PECVD、PVD或其他沉积技术来沉积层间电介质或金属间电介质。
凹槽和/或开口可以形成在要形成导电部件122的一个或多个介电层120中和/或形成为穿过要形成导电部件122的一个或多个介电层120。例如，可以使用光刻以及一个或多个蚀刻工艺将一个或多个介电层120图案化为具有凹槽和/或开口。然后可以在凹槽和/或开口中形成导电部件122。例如，导电部件122可以包括阻挡层和形成在阻挡层上的导电材料。可以将阻挡层共形地沉积在凹槽和/或开口中以及一个或多个介电层120的上方。阻挡层可以是或者包括氮化钛、氧化钛、氮化钽、氧化钽等或者它们的组合，并且可以通过ALD、CVD或其他沉积技术来沉积该阻挡层。导电材料可以是或者包括钨、铜、铝、金、银、它们的合金等或者它们的组合，并且可以通过CVD、ALD、PVD或其他沉积技术来沉积该导电材料。例如，在沉积导电部件122的材料之后，通过使用平坦化工艺(例如，CMP)可以去除过量的材料。平坦化工艺可以从一个或多个介电层120的顶面上方去除导电部件122的过量材料。因此，导电部件122和一个或多个介电层120的顶面可以共面。导电部件122可以是或者可以被称为导线、接触件、通孔等。如图所示，导电部件122形成为到达形成于一个或多个介电层80或替代栅极结构中的导电部件110，以分别电连接外延源极/漏极区70或替代栅极结构。图中导电部件的布局仅仅是一个实例。本领域普通技术人员将容易地理解，导电部件的布局在不同的实施方式之间可以不同。
图15示出了根据一些实施例的示例性切割开口102的顶视图。例如，图15示出了图11E的切割开口102的顶视图。在与诸如一个或多个介电层80的顶面平行的平面中，切割开口102在与切割开口102相交的不同材料或组件处具有不同的宽度。例如，在图示的切割开口102中，切割开口102在切割开口102与栅极间隔件66相交处具有最小宽度A(在一个或多个介电层80的顶面处的平面中)。此外，在图示的切割开口102中，切割开口102在切割开口102与栅电极92相交的切割开口102的主要部分处具有最大宽度B(在一个或多个介电层80的顶面处的平面中)。类似地，在图示的切割开口102中，切割开口102在切割开口102与一个或多个介电层80(例如，ILD)相交的中间部分处具有中等宽度C，例如，大于最小宽度A并小于最大宽度B(在一个或多个介电层80的顶面处的平面中)。
如上面参照图11A至图11E所描述的，用于形成切割开口102的各向同性蚀刻工艺对于正被蚀刻的结构的不同材料可以具有不同的蚀刻速率。在各向同性蚀刻工艺期间，以第一蚀刻速率ER1蚀刻栅极间隔件66以及可能的栅极介电层90。在各向同性蚀刻工艺期间，以第二蚀刻速率ER2蚀刻一个或多个介电层80。在各向同性蚀刻工艺期间，以第三蚀刻速率ER3蚀刻栅电极92以及可能的一个或多个可选的共形层91。第一蚀刻速率ER1小于第二蚀刻速率ER2，并且第二蚀刻速率ER2小于第三蚀刻速率ER3。在各向同性蚀刻期间，由于第一蚀刻速率ER1(例如，栅极间隔件66以及可能的栅极介电层90的蚀刻速率)小于第二蚀刻速率ER2和第三蚀刻速率ER3，因此可能出现最小宽度A。在各向同性蚀刻期间，由于第三蚀刻速率ER3(例如，栅电极92以及可能的一个或多个可选的共形层91的蚀刻速率)大于第一蚀刻速率ER1和第二蚀刻速率ER2，因此可能出现最大宽度B。在各向同性蚀刻期间，由于第二蚀刻速率ER2(例如，一个或多个介电层80的蚀刻速率)小于第三蚀刻速率ER3并且大于第一蚀刻速率ER1，因此可能出现中等宽度C。
不同组件的不同材料的邻近可以导致不同宽度A、B和C，并且可以导致切割开口102在宽度A、B和C之间的弯曲表面(例如，中间和主要部分的弯曲凸面)。因为栅极间隔件66的较低的第一蚀刻速率ER1可能导致邻接材料暴露于蚀刻工艺的各向同性蚀刻的速率降低，因此在各向同性蚀刻的第一蚀刻速率ER1最低的栅极间隔件66附近，蚀刻工艺的各向同性蚀刻的横向蚀刻分量可以减少。这可以导致各向同性蚀刻在栅电极92的相应中线处的主要部分(例如，在宽度B处)引起“凸起”。类似地，例如，这可以导致蚀刻工艺的各向同性蚀刻在相邻栅极间隔件66之间的中间(midway)处的一个或多个介电层80中的中间部分(例如，在宽度C处)引起另一“凸起”。
在一些实例中，最大宽度B与最小宽度A的比率在约2.5:1至约1.5:1的范围内；中等宽度C与最小宽度A的比率在约2:1至约1.2:1的范围内；并且最大宽度B与中等宽度C的比率在约2.5:1至约1.4:1的范围内。在一些实例中，最小宽度A在约5nm至约22nm的范围内；中等宽度C在约5nm至约28nm的范围内；并且最大宽度B在约12nm至约28nm的范围内。
尽管在具有特定部件的特定组件的上下文中示出和描述了图15和随后的附图的实例，但是其他实施例可以具有含有这些部件和/或附加部件的其他组件和/或附加组件。例如，一些实施例可以包括在蚀刻工艺的各向同性蚀刻期间具有最低蚀刻速率的蚀刻停止层。在其他实例中，在蚀刻工艺的各向同性蚀刻期间，栅极介电层90可以具有最低的蚀刻速率。在这些实例中，切割开口的宽度可以与图15中所示的切割开口102不同。
图16示出了根据一些实施例的具有掩模开口202的示例性掩模200的顶视图，其中，该掩模开口202对应于用于图11A-图11E的蚀刻工艺的切割开口204。掩模200中的掩模开口202在掩模200的顶面的平面中是矩形的，并且可以结合蚀刻工艺导致如前所述的切割开口204。在其他实例中，掩模200中的掩模开口202在掩模200的顶面的平面中是具有圆角的矩形或者是椭圆形的。
图17示出了根据一些实施例的具有掩模开口212的示例性掩模210的顶视图，其中，该掩模开口212对应于用于图11A-图11E的蚀刻工艺的切割开口218。掩模210中的掩模开口212包括端部214和收缩的中部216。在掩模200的顶面的平面中的每个端部214均为具有宽度的矩形，并且收缩的中部216设置在端部214之间并且是矩形的，其中，该矩形的宽度小于端部214的宽度。端部214可以直接位于栅电极92上方，其中，通过图11A-图11E的蚀刻工艺来切割该栅电极92，而收缩的中部216可以位于外延源极/漏极区70之间。掩模210中的掩模开口212可以结合蚀刻工艺导致如前所述的切割开口218。掩模210中的掩模开口212可以导致图17的切割开口218中的最大宽度B与中等宽度C的比率大于图16的切割开口204中的最大宽度B与中等宽度C的比率。
图18A和图19示出了根据一些实施例的在形成半导体器件的示例性工艺中的中间阶段期间的中间结构的截面图，并且图18B示出了根据一些实施例的在形成半导体器件的示例性工艺中的中间阶段期间的中间结构的顶视图。在之前的实例中，例如在图11B中，蚀刻工艺去除了切割开口102的轮廓内的栅极间隔件66和栅极介电层90，并且蚀刻到直接位于这些结构之下的隔离区56。在图18A和图18B所示的实例中，在图11A-图11E的蚀刻工艺之后，栅极间隔件的部分66′和栅极介电层的部分90′保留在切割开口300内。在图18A和图18B中，从切割开口300去除栅电极92以及一个或多个可选的共形层91中的任何导电层，以电分离或者隔离由切割开口300切割的栅电极92的部分。切割开口300可以具有先前针对其他切割开口描述的特性和特征。然而，在图18A和图18B的实例中，用于形成切割开口300的蚀刻工艺可以具有去除栅电极92以及一个或多个可选的共形层91中的任何导电层但不会去除栅极间隔件的部分66′以及栅极介电层的部分90′的蚀刻速率和时间。
图19示出了在切割开口300中形成栅极切割填充结构302。用于栅极切割填充结构302的绝缘材料沉积在切割替代栅极结构的切割开口300中。在一些实例中，栅极切割填充结构302可以是单一绝缘材料，并且在其他实例中，栅极切割填充结构302可以包括例如多层结构的多种不同的绝缘材料。可以如参照图12A-图12E所述的形成栅极切割填充结构302。因此，栅极切割填充结构302电隔离彼此切割的替代栅极结构的部分。此外，栅极切割填充结构302可以封装保留在切割开口300中的栅极间隔件的部分66′以及栅极介电层的部分90′。
图20示出了根据一些实施例的与导电部件110未对准或者用导电部件110覆盖的栅极切割填充结构400的截面图。可以根据图1至图13A-图13E中的栅极切割填充结构104的形成来形成栅极切割填充结构400。例如，图20的横截面对应于图13C的横截面。参照图20，用于蚀刻栅极切割填充结构400的切割开口的掩模中的掩模开口可能在外延源极/漏极区70之间未对准。这可以导致导电部件110形成为直接接触栅极切割填充结构400。在一些情况下，由于栅极切割填充结构400是绝缘结构，所以导电部件110和栅极切割填充结构400之间的这种接触可以不影响器件的可操作性。
图21示出了根据一些实施例的包括空隙502的栅极切割填充结构的截面图。在之前描述的实施例中，栅极切割填充结构完全填充有一种或多种固体绝缘材料。在其他实施例中，如图21所示，栅极切割填充结构包括空隙502，其中，该空隙502可以是真空或包括气体。栅极切割填充结构还包括在切割开口中共形的绝缘衬垫500。如图22中的布局图所示，空隙502可以基本上延伸切割开口的长度(例如，穿过除了绝缘衬垫500的位于切割开口的相应侧壁上的厚度的端部处的部分之外的长度)。在其他实例中，一个或多个空隙502可以在绝缘衬垫500中的不同位置处，并且绝缘衬垫500可以分隔多个空隙502。如图23中的布局图所示，栅极切割填充结构的较宽部分(例如，主要部分)具有空隙502，然而栅极切割填充结构的较窄部分填充有绝缘衬垫500。此外，在一些器件中，不同的栅极切割填充结构可能具有不同的对应宽度，并且因此，如图22和图23所示，一些栅极切割填充结构可能具有空隙，然而其他栅极切割填充结构可以填充有固体绝缘材料。
已经在切割两个相邻替代栅极结构的切割开口的上下文中描述了先前描述的实施例。在其他实施例中，可以通过切割开口来切割任何数量的替代栅极结构。例如，图24以顶视图示出切割一个替代栅极结构(例如，包括一个栅电极92)的切割开口600。此外，图25以顶视图示出切割三个替代栅极结构(例如，每个替代栅极结构均包括一个栅电极92)的切割开口602。从各种示出的实施例中，本领域普通技术人员将容易地理解可通过延伸穿过多个替代栅极结构的切割开口来重复的图案。可以如先前所述地形成切割开口600和602，例如，通过掩模中的掩模开口与待切割的适当替代栅极结构相交，并且随后实施蚀刻工艺以切割那些替代栅极结构。
一些实施例可以实现优点。例如，切割开口在相邻的外延源极/漏极区之间的宽度可以小于已经被切割的栅极结构的部分之间的宽度。这可以允许切割开口与外延源极/漏极区间隔开更大的距离，同时允许对栅极结构进行充分的蚀刻。切割开口与外延源极/漏极区之间的较大距离可以减少在形成切割开口的蚀刻工艺期间外延源极/漏极区被损坏的风险。这可以增加用栅极切割工艺形成的结构的产量。此外，切割开口的形成和所得轮廓可以增加用于形成到相邻的外延源极/漏极区的导电部件的工艺窗口，和/或可以增加器件的图案密度。
一个实施例是一种结构。该结构包括衬底上的第一有源区、第一有源区上方的第一栅极结构、第一有源区上方的第二栅极结构以及栅极切割填充结构。第一有源区包括第一源极/漏极区。第一栅极结构平行于第二栅极结构纵向延伸，并且第一源极/漏极区横向地设置在第一栅极结构与第二栅极结构之间。栅极切割填充结构具有第一主要部分、第二主要部分和第一中间部分。第一主要部分邻接第一栅极结构。第二主要部分邻接第二栅极结构。第一中间部分从第一主要部分横向地延伸到第二主要部分。第一主要部分具有第一宽度，并且第一宽度沿着第一栅极结构的纵向中线。第二主要部分具有第二宽度，并且第二宽度沿着第二栅极结构的纵向中线。第一中间部分具有第三宽度，并且第三宽度在第一栅极结构和第二栅极结构之间的中间并且平行于第一栅极结构的纵向中线。第一宽度大于第三宽度，并且第二宽度大于第三宽度。
在实施例中，半导体结构还包括介电层，位于所述第一源极/漏极区上方并且至少部分地设置在所述第一栅极结构和所述第二栅极结构之间，所述介电层的一部分设置在所述第一源极/漏极区和所述栅极切割填充结构之间。
在实施例中，所述第一主要部分的宽度随着所述第一主要部分横向远离所述第一宽度而减小；所述第二主要部分的宽度随着所述第二主要部分横向远离所述第二宽度而减小；以及所述第一中间部分的宽度随着所述第一中间部分横向远离所述第三宽度而减小。
在实施例中，所述第一主要部分、所述第二主要部分和所述第一中间部分的侧壁表面是凸形表面。
在实施例中，所述第一有源区包括所述衬底上的鳍，并且所述第一源极/漏极区是外延源极/漏极区。
在实施例中，所述栅极切割填充结构具有第四宽度，并且所述第四宽度位于所述第一主要部分和所述第一中间部分之间的界面处并且平行于所述第一栅极结构的纵向中线；所述第一宽度与所述第三宽度的比率在1.4:1至2.5:1的范围内；所述第一宽度与所述第四宽度的比率在1.5:1至2.5:1的范围内；以及所述第三宽度与所述第四宽度的比率在1.2:1至2:1的范围内。
在实施例中，所述第一栅极结构和所述第二栅极结构中的每一个均包括栅电极、位于所述栅电极下方的功函数调整层和位于所述功函数调整层下方的栅极电介质部分；所述第一主要部分横向地邻接所述第一栅极结构的栅电极、功函数调整层和栅极电介质部分；以及所述第二主要部分横向地邻接所述第二栅极结构的栅电极、功函数调整层和栅极电介质部分。
在实施例中，所述第一栅极结构和所述第二栅极结构中的每一个均包括栅电极、位于所述栅电极下方的功函数调整层和位于所述功函数调整层下方的栅极电介质部分；所述第一主要部分横向地邻接所述第一栅极结构的栅电极和功函数调整层，并且在所述第一栅极结构的栅极电介质部分的至少一部分上方并且垂直地邻接所述第一栅极结构的栅极电介质部分的至少一部分；以及所述第二主要部分横向地邻接所述第二栅极结构的栅电极和功函数调整层，并且在所述第二栅极结构的栅极电介质部分的至少一部分上方并且垂直地邻接所述第二栅极结构的栅极电介质部分的至少一部分。
在实施例中，所述栅极切割填充结构包括空隙。
在实施例中，半导体结构还包括：第二有源区，位于所述衬底上，所述第二有源区包括第二源极/漏极区；第三栅极结构，位于所述第二有源区上方并且与所述第一栅极结构纵向地对齐，所述第一主要部分设置在所述第一栅极结构与所述第三栅极结构之间，所述第一主要部分邻接所述第三栅极结构；以及第四栅极结构，位于所述第二有源区上方并且与所述第二栅极结构纵向地对齐，所述第二主要部分设置在所述第二栅极结构和所述第四栅极结构之间，所述第二主要部分邻接所述第四栅极结构，所述第二源极/漏极区横向地设置在所述第三栅极结构和所述第四栅极结构之间，所述第一中间部分设置在所述第一源极/漏极区和所述第二源极/漏极区之间。
在实施例中，半导体结构还包括：第三栅极结构，位于所述第一有源区上方，所述第三栅极结构平行于所述第二栅极结构纵向地延伸；以及其中：所述第一有源区还包括第二源极/漏极区，所述第二源极/漏极区横向地设置在所述第二栅极结构和所述第三栅极结构之间；以及所述栅极切割填充结构还具有邻接所述第三栅极结构的第三主要部分并且具有从所述第二主要部分横向地延伸到所述第三主要部分的第二中间部分。
另一实施例是一种方法。在衬底上的第一有源区和第二有源区上方形成第一栅极结构和第二栅极结构。第一栅极结构在第一有源区和第二有源区上方纵向地延伸，并且第二栅极结构在第一有源区和第二有源区上方纵向地延伸。介电层横向地设置在第一栅极结构与第二栅极结构之间并且位于第一有源区与第二有源区的上方。在第一有源区和第二有源区之间形成横向设置的切割开口。切割开口具有第一主要部分、第二主要部分和中间部分。第一主要部分至少通过第一栅极结构的栅电极。第二主要部分至少通过第二栅极结构的栅电极。中间部分从第一主要部分横向地延伸到第二主要部分并且位于介电层中。第一主要部分具有第一宽度，并且第一宽度沿着第一栅极结构的纵向中线。第二主要部分具有第二宽度，并且第二宽度沿着第二栅极结构的纵向中线。中间部分具有第三宽度，并且第三宽度在第一栅极结构和第二栅极结构之间的中间并且平行于第一栅极结构的纵向中线。第一宽度大于第三宽度，并且第二宽度大于第三宽度。在切割开口中形成栅极切割填充结构。
在实施例中，形成所述切割开口包括同时各向同性地蚀刻所述第一栅极结构、所述第二栅极结构和所述介电层。
在实施例中，所述第一主要部分垂直地延伸穿过所述第一栅极结构的栅极电介质，并且所述第二主要部分垂直地延伸穿过所述第二栅极结构的栅极电介质。
在实施例中，所述第一主要部分不垂直地延伸穿过所述第一栅极结构的栅极电介质，并且所述第二主要部分不垂直地延伸穿过所述第二栅极结构的栅极电介质；以及所述栅极切割填充结构形成在所述第一栅极结构和所述第二栅极结构的栅极电介质的至少相应部分的上方。
在实施例中，所述介电层的至少第一部分设置在所述第一有源区的第一源极/漏极区和所述中间部分之间，所述第一有源区的第一源极/漏极区横向地设置在所述第一栅极结构和所述第二栅极结构之间；以及所述介电层的至少第二部分设置在所述第二有源区的第二源极/漏极区和所述中间部分之间，所述第二有源区的第二源极/漏极区横向地设置在所述第一栅极结构和所述第二栅极结构之间。
在实施例中，所述切割开口的侧壁表面是弯曲的。
又一实施例是一种方法。在衬底上的第一有源区和第二有源区上方形成第一栅极结构和第二栅极结构。第一栅极结构在第一有源区和第二有源区上方纵向地延伸，并且第二栅极结构在第一有源区和第二有源区上方纵向地延伸。在第一栅极结构与第二栅极结构之间以及第一有源区和第二有源区上方横向地设置介电层。第一栅极结构、第二栅极结构和介于第一有源区和第二有源区之间的介电层上横向地实施蚀刻工艺，以形成切割开口。蚀刻工艺至少蚀刻穿过第一栅极结构和第二栅极结构的栅电极。蚀刻工艺包括各向同性蚀刻。各向同性蚀刻以第一蚀刻速率蚀刻第一栅极结构和第二栅极结构的栅电极。各向同性蚀刻以第二蚀刻速率蚀刻介电层。第一蚀刻速率大于第二蚀刻速率。在切割开口中形成绝缘材料。
在实施例中，所述蚀刻工艺不蚀刻穿过所述第一栅极结构和所述第二栅极结构的栅极电介质，所述绝缘材料形成在所述第一栅极结构和所述第二栅极结构的栅极电介质的至少相应部分上。
在实施例中，所述介电层的至少第一部分设置在所述绝缘材料与所述第一有源区的第一源极/漏极区之间，所述第一源极/漏极区设置在所述第一栅极结构与所述第二栅极结构之间；以及所述介电层的至少第二部分设置在所述绝缘材料与所述第二有源区的第二源极/漏极区之间，所述第二源极/漏极区设置在所述第一栅极结构与所述第二栅极结构之间。
以上论述了若干实施例的特征，使得本领域的那些技术人员可以更好地理解本发明的各个方面。本领域的那些技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的那些技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以在本文中进行多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
第一有源区，位于衬底上，所述第一有源区包括第一源极/漏极区；
第一栅极结构，位于所述第一有源区上方；
第二栅极结构，位于所述第一有源区上方，所述第一栅极结构平行于所述第二栅极结构纵向地延伸，所述第一源极/漏极区横向地设置在所述第一栅极结构与所述第二栅极结构之间；以及
栅极切割填充结构，具有邻接所述第一栅极结构的第一主要部分、具有邻接所述第二栅极结构的第二主要部分、并且具有从所述第一主要部分横向地延伸至所述第二主要部分的第一中间部分，所述第一主要部分具有第一宽度，所述第一宽度沿着所述第一栅极结构的纵向中线，所述第二主要部分具有第二宽度，所述第二宽度沿着所述第二栅极结构的纵向中线，所述第一中间部分具有第三宽度，所述第三宽度介于所述第一栅极结构与所述第二栅极结构之间的中间并且平行于所述第一栅极结构的纵向中线，所述第一宽度大于所述第三宽度，所述第二宽度大于所述第三宽度。
2.根据权利要求1所述的半导体结构，还包括介电层，位于所述第一源极/漏极区上方并且至少部分地设置在所述第一栅极结构和所述第二栅极结构之间，所述介电层的一部分设置在所述第一源极/漏极区和所述栅极切割填充结构之间。
3.根据权利要求1所述的半导体结构，其中，
所述第一主要部分的宽度随着所述第一主要部分横向远离所述第一宽度而减小；
所述第二主要部分的宽度随着所述第二主要部分横向远离所述第二宽度而减小；以及
所述第一中间部分的宽度随着所述第一中间部分横向远离所述第三宽度而减小。
4.根据权利要求1所述的半导体结构，其中，所述第一主要部分、所述第二主要部分和所述第一中间部分的侧壁表面是凸形表面。
5.根据权利要求1所述的半导体结构，其中，所述第一有源区包括所述衬底上的鳍，并且所述第一源极/漏极区是外延源极/漏极区。
6.根据权利要求1所述的半导体结构，其中，
所述栅极切割填充结构具有第四宽度，并且所述第四宽度位于所述第一主要部分和所述第一中间部分之间的界面处并且平行于所述第一栅极结构的纵向中线；
所述第一宽度与所述第三宽度的比率在1.4:1至2.5:1的范围内；
所述第一宽度与所述第四宽度的比率在1.5:1至2.5:1的范围内；以及
所述第三宽度与所述第四宽度的比率在1.2:1至2:1的范围内。
7.根据权利要求1所述的半导体结构，其中：
所述第一栅极结构和所述第二栅极结构中的每一个均包括栅电极、位于所述栅电极下方的功函数调整层和位于所述功函数调整层下方的栅极电介质部分；
所述第一主要部分横向地邻接所述第一栅极结构的栅电极、功函数调整层和栅极电介质部分；以及
所述第二主要部分横向地邻接所述第二栅极结构的栅电极、功函数调整层和栅极电介质部分。
8.根据权利要求1所述的半导体结构，其中，
所述第一栅极结构和所述第二栅极结构中的每一个均包括栅电极、位于所述栅电极下方的功函数调整层和位于所述功函数调整层下方的栅极电介质部分；
所述第一主要部分横向地邻接所述第一栅极结构的栅电极和功函数调整层，并且在所述第一栅极结构的栅极电介质部分的至少一部分上方并且垂直地邻接所述第一栅极结构的栅极电介质部分的至少一部分；以及
所述第二主要部分横向地邻接所述第二栅极结构的栅电极和功函数调整层，并且在所述第二栅极结构的栅极电介质部分的至少一部分上方并且垂直地邻接所述第二栅极结构的栅极电介质部分的至少一部分。
9.根据权利要求1所述的半导体结构，其中，所述栅极切割填充结构包括空隙。
10.根据权利要求1所述的半导体结构，还包括：
第二有源区，位于所述衬底上，所述第二有源区包括第二源极/漏极区；
第三栅极结构，位于所述第二有源区上方并且与所述第一栅极结构纵向地对齐，所述第一主要部分设置在所述第一栅极结构与所述第三栅极结构之间，所述第一主要部分邻接所述第三栅极结构；以及
第四栅极结构，位于所述第二有源区上方并且与所述第二栅极结构纵向地对齐，所述第二主要部分设置在所述第二栅极结构和所述第四栅极结构之间，所述第二主要部分邻接所述第四栅极结构，所述第二源极/漏极区横向地设置在所述第三栅极结构和所述第四栅极结构之间，所述第一中间部分设置在所述第一源极/漏极区和所述第二源极/漏极区之间。
11.根据权利要求1所述的半导体结构，还包括：
第三栅极结构，位于所述第一有源区上方，所述第三栅极结构平行于所述第二栅极结构纵向地延伸；以及
其中：
所述第一有源区还包括第二源极/漏极区，所述第二源极/漏极区横向地设置在所述第二栅极结构和所述第三栅极结构之间；以及
所述栅极切割填充结构还具有邻接所述第三栅极结构的第三主要部分并且具有从所述第二主要部分横向地延伸到所述第三主要部分的第二中间部分。
12.一种切割半导体结构的方法，包括：
在衬底上的第一有源区和第二有源区上方形成第一栅极结构和第二栅极结构，所述第一栅极结构在所述第一有源区和所述第二有源区上方纵向地延伸，所述第二栅极结构在所述第一有源区和所述第二有源区上方纵向地延伸，介电层横向地设置在所述第一栅极结构和所述第二栅极结构之间并且位于所述第一有源区与所述第二有源区的上方；
在所述第一有源区和所述第二有源区之间形成横向设置的切割开口，所述切割开口具有至少通过所述第一栅极结构的栅电极的第一主要部分、具有至少通过所述第二栅极结构的栅电极的第二主要部分、并且具有从所述第一主要部分横向地延伸到所述第二主要部分并且位于所述介电层中的中间部分，所述第一主要部分具有第一宽度，所述第一宽度沿着所述第一栅极结构的纵向中线，所述第二主要部分具有第二宽度，所述第二宽度沿着所述第二栅极结构的纵向中线，所述中间部分具有第三宽度，所述第三宽度介于所述第一栅极结构和所述第二栅极结构之间的中间并且平行于所述第一栅极结构的纵向中线，所述第一宽度大于所述第三宽度，所述第二宽度大于所述第三宽度；以及
在所述切割开口中形成栅极切割填充结构。
13.根据权利要求12所述的切割半导体结构的方法，其中，形成所述切割开口包括同时各向同性地蚀刻所述第一栅极结构、所述第二栅极结构和所述介电层。
14.根据权利要求12所述的切割半导体结构的方法，其中，所述第一主要部分垂直地延伸穿过所述第一栅极结构的栅极电介质，并且所述第二主要部分垂直地延伸穿过所述第二栅极结构的栅极电介质。
15.根据权利要求12所述的切割半导体结构的方法，其中，
所述第一主要部分不垂直地延伸穿过所述第一栅极结构的栅极电介质，并且所述第二主要部分不垂直地延伸穿过所述第二栅极结构的栅极电介质；以及
所述栅极切割填充结构形成在所述第一栅极结构和所述第二栅极结构的栅极电介质的至少相应部分的上方。
16.根据权利要求12所述的切割半导体结构的方法，其中，
所述介电层的至少第一部分设置在所述第一有源区的第一源极/漏极区和所述中间部分之间，所述第一有源区的第一源极/漏极区横向地设置在所述第一栅极结构和所述第二栅极结构之间；以及
所述介电层的至少第二部分设置在所述第二有源区的第二源极/漏极区和所述中间部分之间，所述第二有源区的第二源极/漏极区横向地设置在所述第一栅极结构和所述第二栅极结构之间。
17.根据权利要求12所述的切割半导体结构的方法，其中，所述切割开口的侧壁表面是弯曲的。
18.一种切割半导体结构的方法，包括：
在衬底上的第一有源区和第二有源区上方形成第一栅极结构和第二栅极结构，所述第一栅极结构在所述第一有源区和所述第二有源区上方纵向地延伸，所述第二栅极结构在所述第一有源区和所述第二有源区上方纵向地延伸，在所述第一栅极结构和所述第二栅极结构之间以及所述第一有源区和所述第二有源区上方横向地设置介电层；
对所述第一栅极结构、所述第二栅极结构和介于所述第一有源区和所述第二有源区之间的所述介电层实施蚀刻工艺，以形成切割开口，所述蚀刻工艺至少蚀刻穿过所述第一栅极结构和所述第二栅极结构的栅电极，所述蚀刻工艺包括各向同性蚀刻，所述各向同性蚀刻以第一蚀刻速率蚀刻所述第一栅极结构和所述第二栅极结构的栅电极，所述各向同性蚀刻以第二蚀刻速率蚀刻所述介电层，所述第一蚀刻速率大于所述第二蚀刻速率；以及
在所述切割开口中形成绝缘材料。
19.根据权利要求18所述的切割半导体结构的方法，其中，所述蚀刻工艺不蚀刻穿过所述第一栅极结构和所述第二栅极结构的栅极电介质，所述绝缘材料形成在所述第一栅极结构和所述第二栅极结构的栅极电介质的至少相应部分上。
20.根据权利要求18所述的切割半导体结构的方法，其中，
所述介电层的至少第一部分设置在所述绝缘材料与所述第一有源区的第一源极/漏极区之间，所述第一源极/漏极区设置在所述第一栅极结构与所述第二栅极结构之间；以及
所述介电层的至少第二部分设置在所述绝缘材料与所述第二有源区的第二源极/漏极区之间，所述第二源极/漏极区设置在所述第一栅极结构与所述第二栅极结构之间。
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