KR102451351B1 - 핀 전계 효과 트랜지스터 디바이스 및 형성 방법 - Google Patents

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치 수안 쳉
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Abstract

반도체 디바이스를 형성하는 방법은: 기판 위로 돌출하는 핀을 형성하는 단계; 핀 위에 게이트 층을 형성하는 단계; 및 핀 위에 게이트를 형성하기 위해 플라즈마 에칭 공정을 사용하여 플라즈마 에칭 툴에서 게이트 층을 패터닝하는 단계를 포함하고, 여기서 게이트 층을 패터닝하는 단계는 플라즈마 에칭 공정 동안 플라즈마 에칭 툴의 상부 무선 주파수(RF) 소스를 교대로 턴온 및 턴오프시키는 단계; 및 플라즈마 에칭 공정 동안 플라즈마 에칭 툴의 하부 RF 소스를 교대로 턴온 및 턴오프시키는 단계를 포함하고, 여기서 상부 RF 소스가 턴온될 때의 제 1 시점과 하부 RF 소스가 턴온될 때의 제각기의 제 2 시점 사이에는 타이밍 오프셋이 존재한다.

Description

핀 전계 효과 트랜지스터 디바이스 및 형성 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING}
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항들, 캐패시터들 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장을 경험했다. 대부분의 경우, 집적 밀도에서의 이러한 개선은 보다 많은 컴포넌트들이 주어진 구역에 집적될 수 있게 하는 최소 피처 사이즈(minimum feature size)의 반복적인 감소로부터 비롯되었다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor)(FinFET) 디바이스들은 집적 회로들에서 일반적으로 사용되고 있다. FinFET 디바이스들은 기판으로부터 돌출되는 반도체 핀(semiconductor fin)을 포함하는 3 차원 구조물을 갖는다. FinFET 디바이스의 도전성 채널 내에서 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조물은 반도체 핀을 감싼다. 예를 들어, 트라이 게이트(tri-gate) FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 3 개의 측면을 감싸서, 반도체 핀의 3 개의 측면에 도전성 채널을 형성한다.
본 개시 내용의 양태는 첨부 도면과 함께 읽게 되면 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들(features)의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor)(FinFET) 디바이스의 사시도를 도시한다.
도 2-13 및 도 14a 내지 도 14c는 일 실시예에 따른 다양한 제조 스테이지에서의 FinFET 디바이스(100)의 다양한 도면을 도시한다.
도 15는 일 실시예에서 플라즈마 에칭 툴의 단면도를 도시한다.
도 16 내지 도 20은 도 15의 플라즈마 에칭 툴의 무선 주파수(RF) 전력 소스를 제어하는 다양한 실시예의 방법들을 도시한다.
도 21은 일 실시예에서, 도 14a 내지 도 14c에 도시된 처리 후 FinFET 디바이스(100)의 일부의 단면도를 도시한다.
도 22는 일부 실시예에서, 게이트 구조물을 형성하기 위해 사용되는 플라즈마 에칭 툴의 RF 소스들의 듀티 사이클을 조정함으로써 FinFET 디바이스(100)의 구조물에 대한 영향을 도시한다.
도 23 내지 도 25는 게이트 구조물의 형성에 사용되는 플라즈마 에칭 툴에 대해 상이한 듀티 사이클들을 사용하여 형성된 게이트 구조물들의 다양한 실시예의 단면도들을 도시한다.
도 26, 도 27, 도 28a, 도 28b, 도 29a, 도 29b, 도 30, 도 31, 도 32a, 및 도 32b는 일 실시예에 따라, 도 14a 내지 도 14c의 처리에 따른 추가 제조 스테이지에서의 FinFET 디바이스(100)의 단면도들을 도시한다.
도 28c는 일 실시예에서, 도 28a의 FinFET 디바이스(100)의 대안적인 실시예의 단면도를 도시한다.
도 33 내지 도 36은 일 실시예에 따른 다양한 제조 스테이지에서의 FinFET 디바이스(100A)의 다양한 단면도들을 도시한다.
도 37은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 설명된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 설명의 편의상 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 설명하기 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다. 본원에서의 논의를 통틀어, 달리 설명되지 않는 한, 상이한 도면들에서 동일하거나 유사한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 형성 공정에 의해 형성된 동일하거나 유사한 컴포넌트를 지칭한다. 또한, 동일한 숫자이지만 상이한 문자를 갖는 도면(예컨대, 도 14a 및 도 14b)은 동일한 처리 스테이지에서 동일한 디바이스의 다양한 도면을 도시한다.
본 개시 내용의 실시예들은 FinFET 디바이스를 형성하는 맥락에서, 그리고 특히, 게이트 구조물(예컨대, 더미 게이트 구조물)의 형성 동안 핀 손실의 양을 제어함으로써 FinFET 디바이스의 에피택셜 소스/드레인 영역들의 프로파일(예컨대, 형상, 볼륨)을 제어(예컨대, 조정)하는 맥락에서 논의된다. 개시된 실시예들이 예로서 FinFET 디바이스들을 사용하여 논의되지만, 개시된 방법은 또한 평면 디바이스들과 같은 다른 타입의 디바이스들에서도 사용될 수 있다.
도 1은 FinFET(30)의 예를 사시도로 도시한다. FinFET(30)는 기판(50) 및 기판(50) 위로 돌출된 핀(64)을 포함한다. 격리 영역들(62)은 핀(64)의 대향 측면 상에 형성되고, 핀(64)은 격리 영역들(62) 위로 돌출된다. 게이트 유전체(66)는 핀(64)의 측벽을 따라 그리고 핀(64)의 상부 표면 위에 있고, 게이트(68)는 게이트 유전체(66) 위에 있다. 소스/드레인 영역들(80)은 핀(64) 내에 그리고 게이트 유전체(66) 및 게이트(68)의 대향 측면 상에 있다. 도 1은 이후의 도면에서 사용되는 참조 단면들을 추가로 도시한다. 단면 B-B는 FinFET(30)의 게이트(68)의 길이 방향 축을 따라 연장된다. 단면 A-A는 단면 B-B에 수직하고, 핀(64)의 길이 방향 축을 따르고 그리고, 예를 들어, 소스/드레인 영역들(80) 사이의 전류 흐름의 방향을 따른다. 단면 C-C는 단면 B-B와 평행하며, 소스/드레인 영역(80)을 가로 지른다. 단면 D-D는 단면 A-A와 평행하지만 핀(64)의 경계들(예컨대, 측벽들) 외부에 있다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
도 2 내지 도 13 및 도 14a 내지 도 14c는 일 실시예에 따른 다양한 제조 스테이지에서의 FinFET 디바이스(100)의 다양한 도면(예컨대, 단면도, 사시도)을 도시한다. FinFET 디바이스(100)는 도 1의 FinFET(30)와 유사하지만 다수의 핀 및 다수의 게이트 구조물을 갖는다. 도 2 내지 도 4는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도들을 도시한다. 도 5 내지 도 13 및 도 14a는 단면 A-A를 따른 FinFET 디바이스(100)의 단면도들을 도시한다. 도 14b는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 14c는 FinFET 디바이스(100)의 사시도를 도시한다.
도 2는 기판(50)의 단면도를 도시한다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는 반도체 기판, 예컨대, 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(50)은 반도체 웨이퍼, 예컨대, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다른 기판들, 예컨대, 다중 층 또는 구배 기판(a multi-layered or gradient substrates)이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은, 예를 들어, 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 예를 들어, 패드 산화물 층(52) 및 상부 패드 질화물 층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은, 예를 들어, 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 상부 패드 질화물 층(56) 사이의 접착 층으로서 작용할 수 있다. 일부 실시예에서, 패드 질화물 층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등 또는 이들의 조합으로 형성되고, 예를 들어, 저압 화학 기상 증착(low-pressure chemical vapor deposition)(LPCVD) 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition)(PECVD)을 사용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 재료(도시되지 않음)를 이용하며, 포토레지스트 재료는 증착, 조사(노광) 및 현상되어 포토레지스트 재료의 일부를 제거하게 된다. 남아 있는 포토레지스트 재료는 이 예에서 마스크 층과 같은 하부의 재료를 에칭과 같은 후속 처리 단계들로부터 보호한다. 이 예에서, 포토레지스트 재료는 도 3에 도시된 바와 같이, 패드 산화물 층(52) 및 패드 질화물 층(56)을 패터닝하여 패터닝된 마스크(58)를 형성하는 데 사용된다.
패터닝된 마스크(58)는 후속하여 기판(50)의 노출 부분을 패터닝하는 데 사용되어 트렌치들(61)을 형성하게 되고, 이에 의해 도 3에 도시된 바와 같이, 인접한 트렌치들(61) 사이에 반도체 핀(semiconductor fins)(64)(예를 들어, 64A 및 64B)을 정의하게 된다. 일부 실시예에서, 반도체 핀(semiconductor fins)(64)은, 예를 들어, 반응성 이온 에칭(reactive ion etch)(RIE), 중성 빔 에칭(neutral beam etch)(NBE) 등, 또는 이들의 조합을 사용하여 기판(50) 내에 트렌치들을 에칭함으로써 형성된다. 에칭은 이방성일 수 있다. 일부 실시예에서, 트렌치들(61)은, 서로 평행하고 서로에 대해 밀접하게 이격된 (위에서 볼 때) 스트립들일 수 있다. 일부 실시예에서, 트렌치들(61)은 연속적이고, 반도체 핀(fins)(64)을 둘러쌀 수 있다. 반도체 핀(64)은 또한 이후에 핀(64)으로 지칭될 수도 있다.
핀(64)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(64)은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 공정과 자체 정렬 공정(self-aligned process)을 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 남아 있는 스페이서들 또는 맨드릴들(mandrels)은 그 후 핀을 패터닝하는 데 사용될 수 있다.
도 4는 격리 영역들(62)을 형성하기 위해 이웃하는 반도체 핀(64) 사이에 절연 재료의 형성을 도시한다. 절연 재료는 실리콘 산화물, 질화물 등과 같은 산화물, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition)(HDP-CVD), 유동성 CVD (flowable CVD)(FCVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반 재료 증착 및 후 경화(post curing)를 통해 다른 재료, 예를 들어, 산화물로 변환시키는 것) 등, 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료들 및/또는 다른 형성 공정들이 사용될 수 있다. 도시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 일단 형성되면 어닐링 공정이 수행될 수 있다. 화학적 기계 연마(chemical mechanical polish)(CMP)와 같은 평탄화 공정은 임의의 과잉 절연 재료를 제거할 수 있고, 격리 영역들(62)의 상부 표면 및 공면(도시되지 않음)인 반도체 핀(64)의 상부 표면을 형성할 수 있다. 패터닝된 마스크(58)(도 3 참조)는 또한 평탄화 공정에 의해 제거될 수 있다.
일부 실시예에서, 격리 영역들(62)은 격리 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에서 라이너, 예컨대, 라이너 산화물(도시되지 않음)을 포함한다. 일부 실시예에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서 결정 결함들을 감소시키도록 형성된다. 유사하게, 라이너 산화물은 또한 반도체 핀(64)과 격리 영역(62) 사이의 계면에서 결정 결함들을 감소시키는 데 사용될 수 있다. 라이너 산화물(예컨대, 실리콘 산화물)은 기판(50)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있지만, 다른 적합한 방법이 또한 라이너 산화물을 형성하는 데 사용될 수 있다.
다음으로, 격리 영역들(62)은 리세싱되어 얕은 트렌치 격리(shallow trench isolation)(STI) 영역들(62)을 형성한다. 격리 영역들(62)은 반도체 핀(64)의 상부 부분이 이웃하는 STI 영역들(62) 사이에서 돌출되도록 리세싱된다. STI 영역들(62)의 상부 표면은 (도시된 바와 같은) 평탄한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역들(62)의 상부 표면은 적절한 에칭에 의해 평탄하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. 격리 영역들(62)은 격리 영역들(62)의 재료에 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화 수소(dHF) 산을 사용한 건식 에칭 또는 습식 에칭이 격리 영역들(62)을 리세싱하기 위해 수행될 수 있다.
핀(64)이 형성된 후, 게이트 유전체(66)가 핀(64) 위에, 예컨대, 열 산화 공정에 의해 형성된다. 게이트 유전체(66)는 나중에 대체 게이트 공정에서 제거되므로 더미 게이트 유전체(66)로 지칭될 수도 있다. 도 4의 예에서, 게이트 유전체(66)는 핀(64) 위에(예컨대, 핀(64)의 상부 표면 및 측벽 위에) 형성되지만 STI 영역(62) 위에는 형성되지 않는 것으로 도시되어 있다. 다른 실시예에서, 게이트 유전체(66)는, 예컨대, 핀(64) 및 STI 영역들(62) 위에 게이트 유전체 재료를 증착함으로써 형성될 수 있다. 이들 및 다른 변형들은 본 개시 내용의 범위 내에 포함되는 것으로 의도된다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 도시하지만, 핀은 다양한 상이한 공정으로 형성될 수 있다. 예를 들어, 기판(50)의 상부 부분(top portion)은 형성될 반도체 디바이스들의 의도된 타입(예컨대, N 타입 또는 P 타입)에 적합한 에피택셜 재료와 같은 적합한 재료로 대체될 수 있다. 그 후, 에피택셜 재료가 상부에 있는 기판(50)은 에피택셜 재료를 포함하는 반도체 핀(64)을 형성하도록 패터닝된다.
다른 예로서, 유전체 층은 기판의 상부 표면 위에 형성될 수 있으며; 트렌치들은 유전체 층을 관통하여 에칭될 수 있고; 호모에피택셜 구조물들이 트렌치들 내에 에피택셜 성장될 수 있으며; 그리고 유전체 층은 리세싱되어 호모에피택셜 구조물들이 유전체 층으로부터 돌출하여 핀들을 형성할 수 있게 된다.
또 다른 예에서, 유전체 층은 기판의 상부 표면 위에 형성 될 수 있으며; 트렌치들은 유전체 층을 관통하여 에칭될 수 있고; 헤테로에피택셜 구조물들은 기판과는 다른 재료를 사용하여 트렌치들 내에 에피택셜 성장될 수 있으며; 그리고 유전체 층은 리세싱되어 헤테로에피택셜 구조물들이 유전체 층으로부터 돌출하여 핀들을 형성할 수 있게 된다.
에피택셜 재료(들) 또는 에피텍셜 구조물들(예컨대, 헤테로에피택셜 구조물들 또는 호모에피택셜 구조물들)이 성장되는 실시예에서, 성장된 재료(들) 또는 구조물들은 성장 동안 인시튜로 도핑될 수 있으며, 이는 사전 및 사후 주입(prior and subsequent implantations)을 피할 수 있지만 인시튜 및 주입 도핑이 함께 사용될 수 있다. 또한, PMOS 영역의 재료와는 달리 이 재료를 NMOS 영역에 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(64)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내에 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용 가능한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 제한되지는 않는다.
도 5 내지 도 14a는 이중 패터닝 기술을 사용하여 반도체 핀(64) 위에 더미 게이트(68)를 형성하는 것을 도시한다. 더미 게이트(68) 및 더미 게이트 유전체(66)는 본원의 설명에서 집합적으로 더미 게이트 구조물(75)로 지칭된다. 주목할 것은 간략화를 위해, 모든 피처들이 도 5 내지 도 14a에 도시된 것은 아니라는 것이다. 예를 들어, FinFET 디바이스(100)의 기판(50)은 도 5 내지 도 14a에 도시되지 않았다.
이제 도 5를 참조하면, 비정질 실리콘(amorphous-silicon)(a-Si) 층과 같은 반도체 층일 수 있는 게이트 층(68)이 게이트 유전체(66) 위에 형성된다. 다음에, 유전체 층(33)(예컨대, 실리콘 탄소 질화물(silicon carbon nitride)(SiCN) 층) 및 유전체 층(35)(예컨대, 실리콘 산화물(silicon oxide)(SiO) 층)이 게이트 층(68) 위에 연속적으로 형성된다. 일부 실시예에서, 유전체 층들(33 및 35)은 상이한 재료들로 형성되고, 후속 에칭 공정에서 하드 마스크 층들 및/또는 에칭 정지 층들로서 사용되어 게이트 층(68)을 패터닝할 수 있게 된다. 다음으로, a-Si 층과 같은 맨드릴 층(36)이 유전체 층(35) 위에 형성된다. 상기 층들(예컨대, 68, 33, 35 및 36)의 각각을 형성하기 위해, CVD, 물리 기상 증착(physical vapor deposition)(PVD), 원자 층 증착(atomic layer deposition)(ALD) 등과 같은 적합한 증착 방법이 사용될 수 있다.
다음으로, 도 6에서, 하부 층(37)(예컨대, 하부 반사 방지 코팅(bottom anti-reflective coating)(BARC)), 중간 층(38)(예컨대, 중간 마스크 층), 및 상부 포토레지스트 층(39)을 포함하는 3-층 포토레지스트 층(tri-layer photoresist layer)과 같은 포토레지스트 층은 맨드릴 층(36) 위에 형성된다. 다음에, 상부 포토레지스트 층(39)은, 예컨대, 포토리소그래피 및 패터닝 기술을 사용하여 패터닝되어 패터닝된 상부 포토레지스트 층(39)을 형성하게 된다.
다음으로, 도 7에서, 산화물 층(41)은 패터닝된 상부 포토레지스트 층 (39) 위에 그리고 중간 층(38) 위에 컨포멀하게 형성된다. 일부 실시예에서, 산화물 층(41)은 저온 증착 공정(예컨대, 저온 ALD 공정)에 의해 형성된 실리콘 산화물 층이다. 저온 증착 공정의 온도는, 일부 실시예에서, 약 80 ℃ 내지 약 150 ℃의 범위 내이며, 예컨대, 100 ℃이다. 증착 공정에 사용되는 저온은 패터닝된 상부 포토레지스트 층(39)에 대한 손상을 방지하는 데 도움이 된다. 산화물 층(41)의 두께는, 일 예로서, 수 옹스트롬 내지 수십 옹스트롬의 범위 내(예컨대, 2 옹스트롬 내지 20 옹스트롬의 범위 내)일 수 있다. 일부 실시예에서, 산화물 층(41)은, (패터닝된 상부 포토레지스트 층(39)을 에칭 마스크로 사용하는) 후속 에칭 공정 후, 형성된 맨드릴(36)(도 8 참조)이 평탄한(예컨대, 직선의) 측벽들을 갖는 것과 같이, 패터닝된 상부 포토레지스트 층(39)의 측벽들을 보호/보강한다.
다음으로, 도 8에서, 건식 에칭(예컨대, 플라즈마 에칭)과 같은 하나 이상의 이방성 에칭 공정이 수행되어 맨드릴 층(36)을 패터닝하게 되고, 그리고 이방성 에칭 공정 후에, 패터닝된 맨드릴 층은 맨드릴들(36)을 형성한다. 도 8에 도시된 바와 같이, 패터닝된 상부 포토레지스트 층(39)의 패턴은 맨드릴들(36)로 전사된다.
다음으로, 도 9에서, 스페이서 층(42)은 맨드릴들(36) 위에 그리고 유전체 층(35) 위에 컨포멀하게 형성된다. 스페이서 층(42)은, 일부 실시예에서, PVD, CVD, ALD 등과 같은 적합한 형성 방법에 의해 형성된 실리콘 질화물 층이다. 스페이서 층(42)의 두께는, 일 예로서, 약 260 옹스트롬일 수 있다.
다음으로, 도 10에서, 등방성 에칭 공정이 수행되어 스페이서 층(42)의 수평 부분(예컨대, 맨드릴들(36)의 상부 표면 위 및 유전체 층(35)의 상부 표면 위의 부분)을 제거하게 된다. 등방성 에칭 공정은 또한 맨드릴들(36)을 제거한다. 맨드릴(36)의 측벽들을 따라 배치된 스페이서 층(42)의 나머지 부분은 스페이서들(42)을 형성한다.
다음으로, 도 11에서, 하부 층(43), 중간 층(44), 및 상부 포토레지스트 층(45)을 포함할 수 있는 포토레지스트 층(예컨대, 3-층 포토레지스트 층)이 도 10의 구조물 위에 형성된다. 상부 포토레지스트 층(45)은 그 후, 예컨대, 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 도 11의 예에서, 패터닝된 상부 포토레지스트 층(45)의 폭(예컨대, 그 측벽 사이의 거리)은 스페이서들(42)의 폭보다 커서, 상이한 폭들을 갖는 더미 게이트(도 14a의 68A 및 68B 참조)가 형성될 수 있고, 이러한 상이한 폭들은 상이한 디자인 요구 사항들을 유리하게 수용하여 FinFET 디바이스(100)의 상이한 구역들에 형성된 디바이스들에 대한 상이한 성능 목표를 달성할 수 있다.
다음으로, 도 12에서, 스페이서들(42) 및 패터닝된 상부 포토레지스트 층(45)의 패턴을 유전체 층들(35 및 33)로 전사하기 위한 이방성 에칭 공정(예컨대, 플라즈마 에칭 공정)이 수행된다. 도 12에 도시된 바와 같이, 스페이서들(42)의 일부는 패터닝된 유전체 층(35) 위에 남아 있을 수 있다.
다음으로, 도 13에서, 산화물 캡핑 층(47)(예컨대, 실리콘 산화물 층)은 ALD, PVD, CVD 등과 같은 적합한 증착을 사용하여 도 12의 구조물 위에 컨포멀하게 형성된다. 도 7의 산화물 층(41)과는 달리, 산화물 캡핑 층(47)은 포토레지스트 층 위에 형성되지 않기 때문에, 산화물 캡핑 층(47)을 형성하고 보다 빠른 증착 레이트를 달성하기 위해 (예컨대, 300 ℃ 내지 약 500 ℃ 범위의) 고온 증착 공정이 수행될 수 있다. 산화물 캡핑 층(47)의 두께는 수 옹스트롬 내지 수십 옹스트롬의 범위 내, 예컨대, 일 예로서, 약 20 옹스트롬일 수 있다. 일부 실시예에서, 산화물 캡핑 층(47)은, 후속 에칭 공정 후, 형성된 게이트(68)(도 14a 참조)가 평탄한(예컨대, 직선의) 측벽들을 갖는 개선된 프로파일을 갖는 것과 같이, 패터닝된 유전체 층(33/35)의 측벽들을 보호/보강한다.
다음으로, 도 14a에서, 게이트 층(68)을 패터닝하는 이방성 에칭 공정이 수행된다. 패터닝된 유전체 층들(35 및 33)은 게이트 층(68)을 패터닝하는 이방성 에칭 공정에서 마스크(70)로서 기능한다. 이방성 에칭 공정 후, 게이트 층(68)의 나머지 부분들은 더미 게이트들(68)(예컨대, 68A 및 68B)을 형성한다. 주목할 것은 더미 게이트(68B)는 상이한 디자인 요구 사항들을 수용하기 위해, 전술한 바와 같이, 더미 게이트(68A)보다 큰 폭을 갖는다는 것이다. 간략화를 위해, 더미 게이트들(68)은 후속 도면에서 동일한 폭을 갖는 것으로 도시되며, 더미 게이트들(68)은 디바이스의 상이한 구역들에서 상이한 폭을 가질 수 있다는 것으로 이해된다. 이방성 에칭 공정 후, 게이트 유전체(66)가 노출된다. 도 14b는 단면 B-B를 따라 도 14a의 FinFET 디바이스(100)를 도시한다. 도 14c는 FinFET 디바이스(100)의 사시도를 도시한다.
일부 실시예에서, 게이트 층(68)을 패터닝하는 이방성 에칭 공정은 연속적으로 수행되는 다수의 에칭 단계들을 포함하는 플라즈마 에칭 공정이므로, 다중 단계 플라즈마 에칭 공정이라고 지칭될 수도 있다. 이러한 다중 단계 플라즈마 에칭 공정의 세부 사항은 도 14c 및 도 15 내지 도 20을 참조하여 이후에 논의된다.
도 14c에서, 더미 게이트(68)의 수직 방향을 따른 4 개의 상이한 위치들(L1, L2, L3, 및 L4)이 도시되어 있으며, 여기서 위치들(L1, L2, L3, 및 L4)의 각각은 기판(50)의 상부 표면에 평행한 평면에 대응한다(도 14b 참조). 도 14c는 기판(50)으로부터 원위의 핀(64)의 상부 표면의 위치를 나타내는 핀 상부 위치(FT)를 추가로 도시한다. 일부 실시예에서, 위치 L1은 핀(64)의 상부 표면 위 50 nm에 배치된다. 위치 L2는 핀(64)의 상부 표면 위 25 nm에 배치된다. 위치 L3은 핀(64)의 상부 표면 아래 20 nm에 배치된다. 위치 L4는 핀(64)의 상부 표면 아래 54 nm에 배치된다.
일부 실시예에서, 다중 단계 플라즈마 에칭 공정은 제 1 에칭 단계, 제 2 에칭 단계, 제 3 에칭 단계, 제 4 에칭 단계, 제 5 에칭 단계, 및 제 6 에칭 단계를 포함한다. 제 1 에칭 단계는 메인 에칭 1 (ME1) 단계라고도 하며, 마스크(70)에 의해 덮여 있지 않은 (예컨대, 마스크(70) 바로 아래에 있지 않은) 게이트 층(68)을 게이트 층(68)의 상부 표면(68T)으로부터 위치 L1까지 리세싱하기 위해 수행된다. 즉, 위치 L1에 도달하면 ME1 단계는 정지한다. 일부 실시예에서, ME1 에칭 단계는 테트라플루오로메탄(CF4), 수소 브롬화물(HBr), 및 염소(Cl2)를 포함하는 가스 소스를 사용하여 수행되는 플라즈마 에칭 공정이다. ME1 에칭 단계는 제 3 에칭 단계, 제 4 에칭 단계, 및 제 5 에칭 단계와 비교하여 에칭 레이트가 더 높고, 마스크(70)에 의해 덮여 있지 않은 게이트 층(68)의 상부 부분을 신속하게 제거하기 위해 수행된다.
ME1 에칭 단계 이후에, 산소 플러시(oxygen flush)라 지칭되는 플라즈마 공정이 게이트 층(68)의 측벽들을 산화시키기 위해 수행된다. 일부 실시예에서, 산소 플러시는 처리 챔버(예컨대, 플라즈마 에칭 툴의 챔버)로부터 이전 에칭 단계의 가스, 플라즈마, 및/또는 부산물(들)을 배출한 다음에 산소 플라즈마를 게이트 층(68)에 공급함으로써 수행되어, 게이트 층(68)의 노출된 측벽들 상에 산화물(예컨대, SiO)을 형성하게 된다. 산소 플러시에 의해 형성된 산화물(예컨대, SiO)은 게이트 층(68)의 측벽들을 유리하게 보호(예컨대, 강화)하여, 형성된 더미 게이트(68)가 개선된(예컨대, 보다 직선의) 측벽 프로파일을 가질 수 있게 한다. 산소 플러시가 완료된 후 처리 챔버로부터 산소 플라즈마가 배출될 수 있다.
다음으로, 제 2 에칭 단계는 메인 에칭 2 (ME2) 단계라고 지칭되기도 하며, 마스크(70)에 의해 덮여 있지 않은 (예컨대, 마스크(70) 바로 아래에 있지 않은) 게이트 층(68)을 위치 L2까지 추가로 리세싱하기 위해 수행된다. 즉, 위치 L2에 도달하면 ME2 단계는 정지한다. 일부 실시예에서, ME2 단계는 ME1 단계와 동일한 플라즈마 에칭 공정이며, 예컨대, ME2 단계는 CF4, HBr, 및 Cl2를 포함하는 가스 소스를 사용하여 수행된다.
ME2 단계가 완료된 후에, 탄소 이산화물(CO2)이라 지칭되는 플라즈마 공정이 게이트 층(68)의 측벽들을 산화시키기 위해 수행된다. 일부 실시예에서, 탄소 이산화물 플러시는 처리 챔버로부터 이전 에칭 단계의 가스, 플라즈마, 및/또는 부산물(들)을 배출한 다음에 탄소 이산화물의 플라즈마를 게이트 층(68)에 공급함으로써 수행되어, 게이트 층(68)의 노출된 측벽들 상에 산화물(예컨대, SiO)을 형성하게 된다. 탄소 이산화물 플러시에 의해 형성된 산화물(예컨대, SiO)은 게이트 층(68)의 측벽들을 유리하게 보호(예컨대, 강화)하여, 형성된 더미 게이트(68)가 개선된(예컨대, 보다 직선의) 측벽 프로파일을 가질 수 있게 한다. 탄소 이산화물 플러시가 완료된 후 처리 챔버로부터 탄소 이산화물 플라즈마가 배출될 수 있다.
다음으로, 제 3 에칭 단계는 평탄 랜딩 1-1 (SL1-1) 단계라고 지칭되기도 하며, 마스크(70)에 의해 덮여 있지 않은 (예컨대, 마스크(70) 바로 아래에 있지 않은) 게이트 층(68)을 위치 L3까지 추가로 리세싱하기 위해 수행된다. 즉, 위치 L3에 도달하면 SL1-1 단계는 정지한다. 일부 실시예에서, SL1-1 에칭 단계는 HBr 및 Cl2를 포함하는 가스 소스를 사용하여 수행되는 플라즈마 에칭 공정이다. 주목할 것은 ME1 및 ME2 단계에서 사용되는 가스 소스 CF4가 SL1-1 단계에서는 사용되지 않으며, 이는 에칭 레이트는 느리지만 형성된 더미 게이트(68)의 측벽 프로파일의 제어는 보다 양호하게 한다는 것이다.
일부 실시예에서, SL1-1 단계 동안, 다중 단계 플라즈마 에칭 공정에 사용되는 플라즈마 에칭 툴(200)의 상부 RF 전력 소스(113)(도 15 참조)의 전력은 약 250 W 내지 약 350 W의 범위 내이며, 바이어스 전력으로도 지칭되는 하부 RF 전력 소스(117)(도 15 참조)의 전력은 약 800 W 내지 약 900 W의 범위 내이다. 플라즈마 에칭 툴(200), 상부 RF 전력 소스(113), 및 하부 RF 전력 소스(117)의 세부 사항은 도 15 내지 도 20을 참조하여 아래에서 논의된다. 또한, SL1-1 단계 동안, 가스 소스 내의 HBr의 볼륨 백분율(예컨대, HBr과 Cl2의 혼합물)은 약 60 % 내지 약 88 %의 범위 내이며, 가스 소스 내의 Cl2의 볼륨 백분율은 약 12 % 내지 약 40 %의 범위 내이다.
SL1-1 단계가 완료된 후에, 산소 플러시라 지칭되는 플라즈마 공정이 게이트 층(68)의 측벽들 상에 질화물(SiN)을 형성하기 위해 수행된다. 일부 실시예에서, 질소 플러시는 처리 챔버로부터 이전 에칭 단계의 가스, 플라즈마, 및/또는 부산물(들)을 배출한 다음에 질소의 플라즈마를 게이트 층(68)에 공급함으로써 수행되어, 게이트 층(68)의 노출된 측벽들 상에 질화물(예컨대, SiN)을 형성하게 된다. 질소 플러시에 의해 형성된 질화물(예컨대, SiN)은 게이트 층(68)의 측벽들을 유리하게 보호(예컨대, 강화)하여, 형성된 더미 게이트(68)가 개선된(예컨대, 보다 직선의) 측벽 프로파일을 가질 수 있게 한다. 질소 플러시가 완료된 후 처리 챔버로부터 질소 플라즈마가 배출될 수 있다.
일부 실시예에서, 중합체들과 같은 부산물들은 산소 플러시, 탄소 이산화물 플러시, 및 질소 플러시 공정 동안 게이트 층(68)의 측벽들을 따라 생성되고 증착된다. 이들 부산물들은 게이트 층(68)의 측벽들에 대한 보호 층으로서 기능할 수 있지만, 플라즈마 에칭 공정(예컨대, SL1-1, Sl1-2)의 경우 제거하기가 더 어려울 수 있다. 고급 반도체 처리 기술의 경우, 인접 핀(64) 간의 간격이 점점 작아지고 있으며, 플라즈마 에칭 공정(예컨대, SL1-1 또는 SL1-2)이 인접 핀(64) 간의 좁은 간격의 바닥에 도달하는 것이 점점 어려워지고 있다. 다시 말해서, 플라즈마 에칭 공정은 인접한 핀(64) 간의 좁은 간격의 바닥에서 덜 효과적일 수 있다(예컨대, 낮은 에칭 레이트를 가질 수 있다). 인접한 핀(64) 간의 좁은 간격의 바닥에서의 감소된 에칭 레이트를 보상하기 위해, 현재 개시된 방법은 위치 L1에서 산소 플러시(이는 보다 많은 중합체 부산물들을 생성할 수 있음)을, 위치 L2에서 탄소 이산화물 플러시(이는 중합체 부산물들을 덜 생성할 수 있음)를, 그리고 위치 L3에서 질소 플러시(이는 더 적은 중합체 부산물들을 생성할 수 있음)를 사용한다. 결과적으로, 형성된 더미 게이트(68)의 측벽 프로파일은 도 14c의 수직 방향에 걸쳐 잘 제어되고, 목표 측벽 프로파일 및 성능 요구 사항을 달성할 수 있다.
다음으로, 제 4 에칭 단계는 평탄 랜딩 1-2 (SL1-2) 단계라고 지칭되기도 하며, 마스크(70)에 의해 덮여 있지 않은 (예컨대, 마스크(70) 바로 아래에 있지 않은) 게이트 층(68)을 위치 L4까지 추가로 리세싱하기 위해 수행된다. 즉, 위치 L4에 도달하면 SL1-2 단계는 정지한다. 일부 실시예에서, SL1-2 에칭 단계는 HBr 및 Cl2를 포함하는 가스 소스를 사용하여 수행되는 플라즈마 에칭 공정이다.
일부 실시예에서, SL1-2 단계 동안, 다중 단계 플라즈마 에칭 공정에 사용되는 플라즈마 에칭 툴의 상부 RF 전력 소스(113)의 전력은 약 250 W 내지 약 350 W의 범위 내이고, 하부 RF 전력 소스(117)의 전력은 약 600 W 내지 약 700 W의 범위 내이다. 또한, SL1-2 단계 동안, 가스 소스 내의 HBr의 볼륨 백분율(예컨대, HBr과 Cl2의 혼합물)은 약 40% 내지 약 60 %의 범위 내이며, 가스 소스 내의 Cl2의 볼륨 백분율은 약 40% 내지 약 60 %의 범위 내이다.
가스 소스 내의 HBr과 Cl2간의 혼합 비율은 HBr의 흐름 레이트와 Cl2의 흐름 레이트 간의 비율로서 계산될 수 있으며, 더미 게이트(68)의 목표 측벽 프로파일을 달성하기 위해, SL1-1 단계 및 SL1-2 단계의 경우에 상이할 수 있다. 예를 들어, 하부 부분(도 23의 68L 참조)에서 더 넓고(예컨대, 대향하는 측벽들 사이에서 더 넓은 폭을 가짐) 그리고 상부 부분(도 23의 68U 참조)에서 더 좁은(예컨대, 대향하는 측벽들 사이에서 더 좁은 폭을 가짐) 더미 게이트(68)에 대한 측벽 프로파일을 달성하기 위해, SL1-1 단계에 대한 HBr과 Cl2 간의 혼합 비율은 8:1로 조정될 수 있으며, SL1-2 단계에 대한 HBr과 Cl2 간의 혼합 비율은 1.8:1로 조정될 수 있다.
다른 예로서, 상부 부분(도 24의 68U 참조)과 하부 부분(도 24의 68L 참조)에서 대향하는 측벽 간의 동일한 폭을 갖는 더미 게이트(68)에 대한 측벽 프로파일을 달성하기 위해, SL1-1 단계에 대한 HBr과 Cl2 간의 혼합 비율은 3:1로 조정될 수 있으며, SL1-2 단계에 대한 HBr과 Cl2 간의 혼합 비율은 1:1로 조정될 수 있다.
또 다른 예로서, 하부 부분(도 25의 68L 참조)에서 더 좁고 그리고 상부 부분(도 25의 68U 참조)에서 더 넓은 더미 게이트(68)에 대한 측벽 프로파일을 달성하기 위해, SL1-1 단계에 대한 HBr과 Cl2 간의 혼합 비율은 1.6:1로 조정될 수 있으며, SL1-2 단계에 대한 HBr과 Cl2 간의 혼합 비율은 0.6:1로 조정될 수 있다.
여전히 도 14c를 참조하면, SL1-2 단계가 완료된 후, 평탄 랜딩 2 (SL2) 단계라고 지칭되기도 하는 제 5 에칭 단계가 인접한 더미 게이트들(68) 사이에 배치된 게이트 층들(68)의 나머지 부분(예컨대, 인접한 더미 게이트들(68) 간의 격리 영역들(62)의 상부 표면을 따라 연장되는 나머지 부분)을 제거하기 위해 수행되어, 인접한 더미 게이트들(68)을 분리하게 된다. 일부 실시예에서, SL2 에칭 단계는 HBr 및 Cl2를 포함하는 가스 소스를 사용하여 수행되는 플라즈마 에칭 공정이다. SL2 단계는 SL1-2 단계와 유사하지만 바이어스 전력이 증가되어 있다. 바이어스 전력의 영향과 그 제어 방법에 관한 세부 사항은 도 15 내지 도 20을 참조하여 아래에 논의된다.
다음으로, 디 푸팅(de-footing)(DF) 단계라고 지칭되기도 하는 제 6 에칭 단계는, 더미 게이트(68)의 바닥에 있고(예컨대, 더미 게이트(68)가 격리 영역들(62)과 접촉하는 위치들에 있고) 그리고 더미 게이트(68)의 측벽들 외부에 위치하는 게이트 층(68)의 일부를 제거하기 위해 수행된다. 일부 실시예에서, DF 단계는 HBr을 포함하는 가스 소스를 사용하여 수행되는 플라즈마 에칭 공정이다. SL1-1 및 SL1-2 단계와 비교하여, Cl2는 DF 단계에서는 사용되지 않는다.
도 15는 일 실시예에서 플라즈마 에칭 툴(200)의 단면도를 도시한다. 일부 실시예에서, 플라즈마 에칭 툴(200)은 더미 게이트(68)를 형성하기 위해 다중 단계 플라즈마 에칭 공정을 수행하는 데 사용된다. 도 15의 예에서, 플라즈마 에칭 툴(200)은 플라즈마 에칭 툴(200)의 처리 챔버를 둘러싸는 하우징(115)을 갖는다. 가스 탱크(119)는 플라즈마 에칭에 사용된 처리 가스를 저장한다. 가스는 파이프(125) 및 밸브(123)를 통해 처리 챔버로 공급된다.
도 15는 플라즈마 에칭 툴(200)의 커버(111) 위에 배치된 하나 이상의 상부 RF 전력 소스(113)(이는 상부 RF 소스라고 지칭되기도 함)를 추가로 도시한다. 또한, 하부 RF 전력 소스(117)(이는 또한 하부 RF 소스라고 지칭되기도 함)는 플라즈마 에칭 툴(200)의 지지부(121)에 전기적으로 연결된다. 지지부(121)는 플라즈마 에칭 공정 동안 웨이퍼를 지지하는 데 사용되며, 여기서 하나 이상의 FinFET 디바이스(100)가 웨이퍼 상에 형성된다.
일부 실시예에서, 상부 RF 전력 소스(113)는 턴온될 때 가스 소스를 플라즈마 에칭 공정에 사용되는 플라즈마로 점화한다. 하부 RF 전력 소스(117)는 턴온될 때 지지부(121)에 바이어스 전압을 제공하여, 플라즈마 내의 전기적으로 대전된 입자들(예컨대, 이온들)이 (예컨대, 바이어스 전압에 의해 야기된 전계에 의해) 지지부(121) 상의 웨이퍼로 유인되게 한다. 일부 실시예에서, 웨이퍼 상의 전기적으로 대전된 입자들의 충격(bombardment)으로, 타겟 재료(예컨대, 게이트 층(68)의 노출된 부분)가 제거된다.
도 16 내지 도 20은 도 15의 플라즈마 에칭 툴의 무선 주파수(RF) 전력 소스를 제어하는 다양한 실시예의 방법들을 도시한다. 각각의 실시예 방법이 전술한 다중 단계 플라즈마 에칭 공정의 SL1-1 단계 및 SL1-2 단계 동안 상부 RF 전력 소스(113) 및 하부 RF 전력 소스(117)를 제어하는 데 사용될 수 있지만, 개시된 방법은 또한 다중 단계 플라즈마 에칭 공정의 다른 에칭 단계들에 대한 RF 전력 소스들을 제어하는 데 사용될 수도 있다.
이제 도 16을 참조하면, 도 16의 곡선(131)은 상부 RF 전력 소스(113)의 전력을 나타내고, 곡선(133)은 하부 RF 전력 소스(117)의 전력을 나타낸다. 도 16에서, X 축은 시간을 나타내고 Y 축은 전력을 나타낸다. 곡선(131)의 시간과 곡선(133)의 시간은 X 축을 따라 정렬된다. 명확성을 위해, 각각의 곡선(131 또는 133)은 Y 축을 따라 전력에 대한 각각의 자체 제로 포인트를 갖는다. 도 16에서, 값 HV는 턴온시의 상부 RF 전력 소스의 전력에 해당하고, 값 LV는 턴온시의 하부 RF 전력 소스의 전력에 해당한다.
도 16에서, 하부 RF 전력 소스(곡선(133) 참조)는 플라즈마 에칭 단계(예컨대, SL1-1 단계 또는 SL1-2 단계) 동안 사전 결정된 주파수(예컨대, 약 0.1 KHz 내지 약 1 KHz의 범위 내의 주파수)에서 주기적으로 턴온 및 턴오프되고, 상부 RF 전력 소스(곡선(131) 참조)는 플라즈마 에칭 단계 전체에 걸쳐 지속적으로 턴온되어 있다. 도 16은 하부 RF 전력 소스에 대한 두 개의 연속 스위칭 사이클을 도시하며, 각 스위칭 사이클(ON-OFF 사이클 또는 주기라고도 함)은 지속 시간 T를 가지며, 지속 시간 T는 스위칭 주파수의 역수이다. 도 16 내지 도 20을 참조한 설명 전체에 걸쳐, 상부 RF 전력 소스 및 하부 RF 전력 소스는 동일한 주기 T 또는 동일한 스위칭 주파수를 갖는 것으로 가정된다. 도 16에 도시된 바와 같이, 각각의 스위칭 사이클에서, 하부 RF 전력 소스는 사전 결정된 지속 기간 TON 동안 턴온되어 있다. 지속 시간 TON은 또한 스위칭 사이클 또는 주기 T에서 해당 RF 전력 소스(예컨대, 하부 RF 전력 소스)의 On-시간이라고 지칭되기도 한다. T에 대한 TON의 비율(예컨대, TON/T)은 해당 RF 전력 소스(예컨대, 하부 RF 전력 소스)의 듀티 사이클로 지칭된다. 일부 실시예에서, 하부 RF 전력 소스의 듀티 사이클은 약 수 퍼센트(예컨대, 4 %) 내지 약 20 %의 범위 내이며, 예컨대, 4 %, 8 %, 또는 12 %이다.
도 16의 실시예에서, 하부 RF 전력 소스의 ON-시간 동안, 지지부(121)(도 15 참조)에 바이어스 전압이 인가되고, 플라즈마 에칭은 양호한 이방성을 나타낸다. 각 주기 T에서 하부 RF 전력 소스의 OFF-시간 동안(예컨대, 해당 RF 전력 소스가 턴오프되어 있을 때), 이방성 에칭은 정지하고, 플라즈마 에칭의 부산물들(예컨대, 중합체들)이 플라즈마 에칭 툴(200)의 처리 챔버로부터 배출될 시간은 충분하다. 더미 게이트(68) 상에 에칭 부산물들이 과도하게 축적되면 더미 게이트(68)의 측벽 프로파일에 악영향을 미칠 수 있기 때문에, 도 16의 방법(바이어스 펄싱 방법으로 지칭됨)은 에칭 공정 전체에 걸쳐 상부 RF 전력 소스 및 하부 RF 전력 소스가 모두 지속적으로 턴온되어 있는 참조 방법과 비교하여, 형성된 더미 게이트(68)에 대해 보다 양호한(예컨대, 직선의) 측벽 프로파일을 달성한다.
도 17은 플라즈마 에칭 공정 동안 상부 RF 전력 소스 및 하부 RF 전력 소스를 제어하기 위한 다른 방법(동기화 펄싱 방법이라고 지칭되기도 함)을 도시한다. 도 17에서 상부 RF 전력 소스와 하부 RF 전력 소스는 모두 주기적으로 턴온 및 턴오프된다. 도 17의 예에서, 상부 RF 전력 소스의 ON-시간(곡선(131) 참조)과 하부 RF 전력 소스의 ON-시간(곡선(133) 참조)은 동기화되어 있다(예컨대, 정렬되어 있다). 즉, 상부 RF 전력 소스와 하부 RF 전력 소스는 동시에 턴온 및 턴오프되고, 동일한 듀티 사이클을 갖는다. 이는 상부 RF 전력 소스가 이방성 에칭을 유도하기 위해 지지부(121)에 바이어스 전압이 인가될 때만 플라즈마를 생성하고, 지지부(121)에 바이어스 전압이 인가되지 않으면 플라즈마가 생성되지 않음을 의미한다. 이는, 상부 RF 전력 소스가 턴온되고 하부 RF 전력 소스가 턴오프될 때 발생할 수 있는 측방 에칭을 유리하게 감소시킨다. 결과적으로, 도 17에 도시된 동기화 펄싱 방법은 개선된 측벽 프로파일(예컨대, 직선의 측벽 프로파일)을 달성할 수 있다.
도 18은 플라즈마 에칭 공정 동안 상부 RF 전력 소스 및 하부 RF 전력 소스를 제어하기 위한 또 다른 방법(천이 펄싱 방법이라고 지칭되기도 함)을 도시한다. 도 18에서, 상부 RF 전력 소스와 하부 RF 전력 소스는 모두 주기적으로 턴온 및 턴오프되며, 동일한 듀티 사이클을 갖는다. 그러나, 도 18의 예에서, 상부 RF 전력 소스의 ON-시간(곡선(131) 참조)과 하부 RF 전력 소스의 ON-시간(곡선(133) 참조) 간에는 시간 오프셋 TΔ이 존재한다. 즉, 상부 RF 전력 소스와 하부 RF 전력 소스는 각 스위칭 사이클에서 상이한 시간에 턴온 및 턴오프된다. 도 18의 예에서, 각 스위칭 사이클에서, 상부 RF 전력 소스는 TON의 지속 시간 동안 턴온되고, 그 후 턴오프되며; 상부 RF 전력 소스가 턴오프된 후, 하부 RF 전력 소스는 TON의 지속 시간 동안 턴온되고, 그 후 턴오프된다. 따라서, 도 18의 각 스위칭 사이클에서 상부 RF 전력 소스와 하부 RF 전력 소스 간에는 ON-시간의 중첩이 존재하지 않는다. 즉, 도 18에서 시간 오프셋 TΔ는 TON보다 크다. 일부 실시예에서, 시간 오프셋 TΔ는 각 스위칭 사이클의 지속 시간 T의 약 5 % 내지 약 15 %의 범위 내이다.
본원에 개시된 천이 펄싱 방법은 (상부 RF 전력 소스가 턴온될 때 발생되는) 플라즈마 내의 전기적으로 대전된 입자들(예컨대, 이온들, 전자들) 중 일부가 결합하여 전기적으로 중성이 되게 할 수 있으며, 이로써 이방성 에칭을 위해 (하부 RF 전력 소스가 턴온될 때) 바이어스 전압이 인가되기 전에 플라즈마의 에너지를 감소시킬 수 있다. 플라즈마의 에너지가 너무 높으면, 플라즈마 내의 대전된 입자들 중 일부는 바이어스 전압에 의해 야기된 전계에 의해 제어하기 어려울 수 있고, 바이어스 전압이 인가될 때 지지부(121)를 향하는 방향 이외의 방향으로 진행할 수 있어서 플라즈마 에칭 공정의 이방성이 감소될 수 있다. 개시된 천이 펄싱 방법은 바이어스 전압을 인가하기 전에 플라즈마의 에너지를 낮춤으로써, 플라즈마 에칭 공정을 위한 개선된 이방성 및 더미 게이트(68)를 위한 보다 양호한 측벽 프로파일을 달성한다.
도 19 및 도 20은 도 18의 천이 펄싱 방법의 대안적인 실시예들을 도시한다. 특히, 도 19는, 상부 RF 전력 소스의 ON-시간과 하부 RF 전력 소스의 ON-시간 사이의 시간 오프셋 TΔ가 ON-시간 TON의 지속 시간보다 작고, 상부 RF 전력 소스와 하부 RF 전력 소스는 동일한 듀티 사이클을 갖는 천이 펄싱 방법을 도시한다. 도 20의 실시예에서, 상부 RF 전력 소스는 (ON-시간 TON2에 대응하는) 하부 RF 전력 소스의 듀티 사이클과는 상이한(예컨대, 작은) 듀티 사이클(ON-시간 TON1에 대응함)을 갖는다. 도 20에서, 상부 RF 전력 소스의 ON-시간과 하부 RF 전력 소스의 ON-시간 사이의 시간 오프셋 TΔ가 ON-시간 TON1의 지속 시간보다 크고, 따라서 하부 RF 전력 소스는 상부 RF 전력 소스가 턴오프된 후에 턴온된다. 이것은 물론 비 제한적인 예이며, 시간 오프셋 TΔ와 ON-시간 TON1 사이의 다른 관계가 또한 가능하며, 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다.
일부 실시예에서, 본원에 개시된 천이 펄싱 방법(예컨대, 도 18)은 더미 게이트(68)를 형성하기 위해 다중 단계 플라즈마 에칭 공정의 SL1-1 및 SL1-2 단계에 사용된다. 도 21은 일 실시예에서, SL1-1 및 SL1-2 에칭 단계에 대한 천이 펄싱 방법을 사용한 도 14a 내지 도 14c에 도시된 처리 후의 단면 A-A를 따른 FinFET 디바이스(100)의 일부의 단면도를 도시한다. FinFET 디바이스(100)의 다양한 요소의 상대적인 위치를 설명하기 위해, 도 21은 단면 A-A에는 존재하지 않고 팬텀으로 표시되는 핀(64)의 경계 외부(예컨대, 단면 D-D를 따른 부분)에 배치된 더미 게이트(68)의 격리 영역들(62) 및 하부 부분들(68L)을 더 도시한다. 주목할 것은 더미 게이트(68)의 하부 부분들(68L)은 게이트 유전체(66)의 상부 표면(66U) 아래 및 핀(64)의 경계 외부에 배치되고, 더미 게이트(68)의 상부 부분(68U)은 상기 상부 표면(66U) 위에 배치된다는 것이다.
도 21은 2 개의 더미 게이트 구조물(75)을 도시하며, 여기서 각각의 더미 게이트 구조물(75)은 더미 게이트(68) 및 하부의 더미 게이트 유전체(66)를 포함한다. 도 21에 도시된 바와 같이, 각각의 더미 게이트(68)는 게이트 유전체(66)의 상부 표면(66U)에서 측정된 제 1 폭(W1), 및 상기 상부 표면(66U)으로부터 H1의 깊이(예컨대, 27 nm)에서 측정된 제 2 폭(W2), 및 상기 상부 표면(66U)으로부터 H2의 깊이(예컨대, 49 nm)에서 측정된 제 3 폭(W3)을 갖는다. 도 21은 더미 게이트들(68) 간의 핀(64)의 상부 표면에 형성된 리세스(65)의 깊이(예컨대, 66U과 리세스(65)의 가장 깊은 위치 사이의 거리)를 나타내는 핀 손실(FL)을 더 도시하며, 여기서 리세스(65)는 더미 게이트들(68)을 형성하기 위한 다중 단계 플라즈마 에칭 공정에 의해 야기된다.
플라즈마 에칭 단계들(예컨대, SL1-1, SL1-2)의 공정 파라미터들(예컨대, 듀티 사이클들)를 조정함으로써, 더미 게이트의 치수(예컨대, W1, W2, 및 W3) 및 리세스(65)의 치수( 예를 들어, FL)는 목표 값(들)을 달성하도록 조정될 수 있다. 주목할 것은 리세스(65)는 에피택셜 소스/드레인 영역들(80)의 성장을 준비하기 위해 후속 처리에서 추가로 연장될 것이라는 것이다(예컨대, 도 28a 참조). 리세스(65)의 사이즈는 에피택셜 소스/드레인 영역들(80)의 사이즈(예컨대, 볼륨)를 결정할 수 있기 때문에, 현재 개시된 방법(예컨대, 천이 펄싱 방법)은 에피택셜 소스/드레인 영역들(80)의 성장을 위해 리세스(65)의 사이즈를 튜닝하기 위한 추가적인 튜닝 노브(tuning knob)를 제공한다.
반도체 제조 공정이 계속 발전함에 따라, 피처 사이즈들은 계속 줄어들고 있다. 인접한 게이트들(68) 간의 거리가 점점 더 작아짐에 따라, 게이트들(68) 간의 간격은 리세스(65)의 사이즈 및 후속적으로 형성되는 에피택셜 소스/드레인 영역들(80)의 볼륨을 결정할 때 지배적인 요인이 될 수 있다. 게이트들(68)이 형성된 후에, 에피택셜 소스/드레인 영역들(80)의 성장을 위한 리세스(65)의 사이즈를 조정하는 능력이 제한될 수 있다. 현재 개시된 방법들(예컨대, 도 16 내지 도 20 참조)은 게이트들(68)이 형성되는 동안 리세스(65)의 사이즈가 조정될 수 있게 하여, 게이트들(68)을 형성하기 위한 공정 파라미터들을 튜닝함으로써 에피택셜 소스/드레인 영역들(80)의 볼륨을 조작하는 추가적인 방식들을 제공한다.
도 22는 일부 실시예에 따라, 천이 펄싱 방법이 다중 단계 플라즈마 에칭 공정의 SL1-1 및 SL1-2 단계에 사용될 때의 FinFET 디바이스(100)의 치수들을 도시한다. 도 22에서, EPI 성장은 게이트 유전체(66)의 상부 표면(66U)과 후속적으로 형성되는 에피택셜 소스/드레인 영역들(80)의 상부 표면(80U) 간의 거리 H3(도 28a 참조)을 나타낸다. H3의 양의 값(positive value)은 상부 표면(80U)이 상부 표면(66U) 위에 (예컨대, 기판(50)으로부터 더 멀리) 있다는 것을 의미하고, H3의 음의 값(negative value)은 상부 표면(80U)이 상부 표면(66U) 아래에 있다는 것을 의미한다. 도 22는 더미 게이트(68)의 프로파일(폴리 프로파일로 표시됨) 및 후속적으로 형성되는 금속 게이트의 프로파일(금속 게이트 프로파일로 표시됨)을 더 도시한다. SL1-1 단계에 대해 4 % 듀티 사이클과 SL1-2 단계에 대해 7 % 듀티 사이클을 갖는 천이 펄싱 방법이 참조 데이터 포인트로서 사용된다. SL1-1 및 SL1-2 단계 모두에 대해 듀티 사이클이 4 %, 8 %, 및 12 %인 3 가지 추가적인 천이 펄싱 방법들에 대한 결과가 도 22에 도시된다. 듀티 사이클들을 조정함으로써, FinFET 디바이스(100)의 다양한 피처들에 대한 상이한 형상 및 사이즈가 달성될 수 있음을 알 수 있다.
도 23 내지 도 25는 SL1-1 및 SL1-2 단계들에 대해 상이한 공정 파라미터들(예컨대, 듀티 사이클들)을 사용하는 FinFET 디바이스(100)의 일부의 단면도들을 도시한다. 도 23 내지 도 25의 단면도들은 도 21과 유사하다. 도 23은 SL1-1 및 SL1-2 단계 모두에 대한 4 %의 듀티 사이클에 해당하며, 이는 도 22에 표시된 4 %/4 % 예에 해당한다. 도 24는 SL1-1 및 SL1-2 단계 모두에 대한 8 %의 듀티 사이클에 해당하며, 이는 도 22에 표시된 8 %/8 % 예에 해당한다. 도 25는 SL1-1 및 SL1-2 단계 모두에 대한 12 %의 듀티 사이클에 해당하며, 이는 도 22에 표시된 12 %/12 % 예에 해당한다. 도 23 내지 도 25에 도시된 예들에서, 핀 손실(예컨대, 리세스(65)의 깊이)은 듀티 사이클에 따라 증가한다. 더미 게이트들(68)는 도 23에서 보다 넓은 하부 부분들(68L) 및 보다 좁은 상부 부분들(68U)을 갖는다. 더미 게이트들(68)은 도 24에서 직선의 측벽들(예컨대, 하부 부분들(68L) 및 상부 부분들(68U)은 동일한 폭을 가짐)을 갖는다. 더미 게이트들(68)은 도 25에서 보다 좁은 하부 부분들(68L) 및 보다 넓은 상부 부분들(68U)을 갖는다.
도 26, 도 27, 도 28a, 도 28b, 도 29a, 도 29b, 도 30, 도 31, 도 32a, 및 도 32b는 일 실시예에 따라, 도 14a 내지 도 14c의 처리에 따른 추가 제조 스테이지에서의 FinFET 디바이스(100)의 단면도들을 도시한다. 도 26, 도 27, 도 28a, 도 29a, 도 30, 도 31 및 도 32a는 단면 A-A에 따른 단면도들이다. 도 28b는 단면 C-C에 따른 단면도이다. 도 29b 및 도 32b는 단면 B-B에 따른 단면도들이다.
도 26에서, 스페이서 층(87)은 더미 게이트 구조물들(75)(예컨대, 75A, 75B, 및 75C) 위에 그리고 핀들(64) 위에 (예컨대, 컨포멀하게) 형성된다. 스페이서 층(87)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등과 같은 질화물, 또는 이들의 조합으로 형성될 수 있고, 예컨대, 열 산화, CVD, 또는 다른 적합한 증착 공정을 사용하여 형성될 수 있다. 도 26의 예는 다중 단계 플라즈마 에칭 공정 후 핀 손실이 거의 적거나 없음을 나타낸다. 도 33 내지 도 36 및 그 논의는 다중 단계 플라즈마 에칭 공정 후에 핀 손실이 있는 다른 실시예를 도시한다.
다음으로, 도 27에 도시된 바와 같이, 리세스들(86)은 핀들(64) 내에서 더미 게이트 구조물들(75)에 인접하게, 예컨대, 인접한 더미 게이트 구조물들(75) 간에, 및/또는 더미 게이트 구조물들(75) 옆에 형성된다. 리세스들(86)은 일부 실시예에서, 예컨대, 더미 게이트 구조물들(75)을 에칭 마스크로서 사용하는 이방성 에칭 공정에 의해 형성되지만, 임의의 다른 적합한 에칭 공정이 또한 사용될 수도 있다. 일부 실시예에서, 리세스들(86)은 리세스들(65)(예컨대, 도 23 내지 도 25 참조)을 핀(64) 내로 더 연장함으로써 형성된다.
다음으로, 도 28a에 도시된 바와 같이, 소스/드레인 영역들(80)이 리세스들(86) 내에 형성된다. 소스/드레인 영역들(80)은 금속 유기 CVD (metal-organic CVD)(MOCVD), 분자 빔 에피택시(molecular beam epitaxy)(MBE), 액상 에피택시(liquid phase epitaxy)(LPE), 증기 상 에피택시(vapor phase epitaxy)(VPE), 선택적 에피택셜 성장(selective epitaxial growth)(SEG) 등 또는 이들의 조합과 같은 적합한 방법들을 사용하여 리세스들(88) 내에 재료를 에피택셜 성장시킴으로써 형성된다.
도 28a에 도시된 바와 같이, 에피택셜 소스/드레인 영역들(80)은 핀들(64)의 각각의 표면으로부터 상승된 표면들(예컨대, 핀들(64)의 리세싱되지 않은 부분 위로 상승된 표면들)을 가질 수 있고, 패싯들(facets)을 가질 수 있다. 인접한 핀들(64)의 소스/드레인 영역들(80)은 병합되어 연속적인 에피택셜 소스/드레인 영역(80)을 형성할 수 있다(도 28b 참조). 일부 실시예에서, 인접한 핀들(64)에 대한 소스/드레인 영역들(80)은 서로 병합되지 않고 별도의 소스/드레인 영역들(80)로 유지된다(도 28c 참조). 일부 실시예에서, 결과적인 FinFET는 n 타입 FinFET이고, 소스/드레인 영역들(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인 도핑된 실리콘 탄화물(SiCP) 등을 포함한다. 일부 실시예에서, 결과적인 FinFET는 p 타입 FinFET이고, 소스/드레인 영역들(80)은 SiGe, 및 p 타입 불순물, 예컨대, 붕소 또는 인듐을 포함한다.
에피택셜 소스/드레인 영역들(80)은 도펀트로 주입되어 소스/드레인 영역들(80)을 형성할 수 있고 이어서 어닐링 공정이 후속될 수 있다. 주입 공정은 주입 공정으로부터 보호될 FinFET 디바이스(100)의 영역을 덮기 위해 포토레지스트와 같은 마스크를 형성 및 패터닝하는 단계를 포함할 수 있다. 소스/드레인 영역들(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예컨대, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P 타입 불순물이 P 타입 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 인 또는 비소와 같은 N 타입 불순물들은 N 타입 트랜지스터의 소스/드레인 영역들(80) 내에 주입될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역들은 성장 동안 인시튜 도핑될 수 있다.
다음으로, 도 29a에 도시된 바와 같이, 컨택 에칭 정지 층(contact etch stop layer)(CESL)(89)은 도 28a에 도시된 구조물 위에 형성된다. CESL(89)은 후속 에칭 공정에서 에칭 정지 층으로서 기능하고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 적합한 재료를 포함할 수 있고, CVD, PVD, 이들의 조합 등과 같은 적합한 형성 방법에 의해 형성될 수 있다.
다음으로, 제 1 층간 유전체(interlayer dielectric)(ILD)(90)가 CESL(89) 위 및 더미 게이트 구조물들(75)(예컨대, 75A, 75B, 및 75C) 위에 형성된다. 일부 실시예에서, 제 1 ILD(90)는 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass)(PSG), 보로실리케이트 유리(borosilicate glass)(BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate Glass)(BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass)(USG) 등과 같은 유전체 재료로 형성되며, CVD, PECVD, 또는 FCVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 마스크(70)를 제거하고, 게이트(68) 위에 배치된 CESL(89)의 일부를 제거하기 위해, CMP 공정과 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정 후, 제 1 ILD(90)의 상부 표면은 게이트(68)의 상부 표면과 동일한 레벨이다.
도 29b는 도 29a에 도시된 FinFET 디바이스(100)의 단면도를 도시하지만, 단면 B-B를 따라 도시한다. 도 29b에 도시된 바와 같이, 게이트(68)는 핀(64A) 및 핀(64B) 위에 배치되고, 핀(64A)으로부터 핀(64B)까지 연속적으로 연장된다. 게이트 스페이서들(87)은 게이트(68)와 제 1 ILD(90) 사이에 형성된다. 더미 게이트(68) 및 더미 게이트 유전체(66)를 활성 게이트(대체 게이트 또는 금속 게이트로도 지칭될 수 있음) 및 활성 게이트 유전체 재료(들)로 대체하기 위해 실시예의 게이트-라스트 공정(gate-last process)(때때로 대체 게이트 공정으로 지칭됨)이 후속적으로 수행된다.
다음으로 도 30을 참조하면, 더미 게이트 구조물들(75A, 75B, 75C)은 각각 활성 게이트 구조물들(97A, 97B, 97C)로 대체된다. 일부 실시예에 따라, 활성 게이트 구조물들(97)(예컨대, 97A, 97B, 또는 97C)을 형성하기 위해, 게이트(68) 및 게이트(68) 바로 아래에 있는 게이트 유전체(66)가 에칭 단계(들)에서 제거되어, 게이트 스페이서들(87) 사이에 리세스들(도시하지 않음)을 형성하게 된다. 각각의 리세스는 제각기의 핀(64)의 채널 영역을 노출시킨다. 더미 게이트 제거 동안, 더미 게이트 유전체 층(66)은 더미 게이트(68)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 더미 게이트 유전체 층(66)은 그 후 더미 게이트(68)의 제거 후에 제거될 수 있다.
다음으로, 대체 게이트들(97)을 위한 리세스들 내에, 게이트 유전체 층(94), 배리어 층(96), 일함수 층(98), 및 게이트 전극(99)이 형성된다. 게이트 유전체 층(94)은 리세스들 내에서, 예를 들어, 핀들(64)의 상부 표면 및 측벽 상 및 게이트 스페이서들(87)의 측벽 상, 및 제 1 ILD(90)의 상부 표면(도시되지 않음) 상에서 컨포멀하게 증착된다. 일부 실시예에 따라, 게이트 유전체 층(94)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중 층들을 포함한다. 다른 실시예에서, 게이트 유전체 층(94)은 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(94)은 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체 층(94)의 형성 방법들은 분자 빔 증착(molecular beam deposition)(MBD), 원자 층 증착(atomic layer deposition)(ALD), PECVD 등을 포함할 수 있다.
다음으로, 배리어 층(96)이 게이트 유전체 층(94) 위에 컨포멀하게 형성된다. 배리어 층(96)은 티타늄 질화물과 같은 전기 도전성 재료를 포함할 수 있지만, 탄탈륨 질화물, 티타늄, 탄탈륨 등과 같은 다른 재료들이 대안적으로 이용될 수 있다. 배리어 층(96)은 CVD 공정, 예를 들어, PECVD를 사용하여 형성될 수 있다. 그러나, 스퍼터링(sputtering), 금속 유기 화학 기상 증착(metal organic chemical vapor deposition)(MOCVD), 또는 ALD와 같은 다른 대안적인 공정들이 대안적으로 사용될 수 있다.
다음으로, P 타입 일함수 층 또는 N 타입 일함수 층과 같은 일함수 층(98)이 리세스들 내에서 배리어 층들(96) 위에 형성된다. P 타입 디바이스들을 위한 게이트 구조물들에 포함될 수 있는 예시적인 P 타입 일함수 금속들은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 P 타입 일함수 재료들, 또는 이들의 조합을 포함한다. N 타입 디바이스들을 위한 게이트 구조물들에 포함될 수 있는 예시적인 N 타입 일함수 금속들은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 N 타입 일함수 재료들, 또는 이들의 조합을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되고, 따라서 일함수 층의 재료는 목표 임계 전압(Vt)이 형성될 디바이스에서 달성되도록 자신의 일함수 값을 튜닝하도록 선택된다. 일함수 층(들)은 CVD, 물리 기상 증착(physical vapor deposition)(PVD), 및/또는 다른 적합한 공정에 의해 증착될 수 있다.
다음으로, 시드 층(도시되지 않음)이 배리어 층(96) 위에 컨포멀하게 형성된다. 시드 층은 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 등, 또는 이들의 조합을 포함할 수 있고, ALD, 스퍼터링, PVD 등에 의해 증착될 수 있다. 일부 실시예에서, 시드 층은 금속 층이며, 이는 상이한 재료로 형성된 복수의 서브 층을 포함하는 단일 층 또는 복합 층일 수 있다. 예를 들어, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
다음으로, 게이트 전극(99)이 시드 층 위에 증착되고, 리세스들의 나머지 부분을 충전한다. 게이트 전극(99)은 Cu, Al, W, 등, 이들의 조합과 같은 금속 함유 재료, 또는 이들의 다중 층으로 형성될 수 있으며, 예를 들어, 전기 도금, 무전해 도금, 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극(99)을 형성한 후, 게이트 유전체 층(94), 배리어 층(96), 일함수 층(98), 시드 층, 및 게이트 전극(99)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있으며, 이들 과잉 부분들은 제 1 ILD(90)의 상부 표면 위에 있다. 따라서, 게이트 유전체 층(94), 배리어 층(96), 일함수 층(98), 시드 층, 및 게이트 전극(99)의 결과적인 나머지 부분들은 결과적인 FinFET 디바이스(100)의 대체 게이트들(97)을 형성한다.
다음으로 도 31을 참조하면, 제 2 ILD(92)가 제 1 ILD(90) 위에 형성된다. 대체 게이트들(97)(예컨대, 97A, 97B, 및 97C)을 노출시키기 위해 제 2 ILD(92)를 관통하는 컨택 개구들(93)이 형성된다. 유사하게, 소스/드레인 영역들(80)을 노출시키기 위해 제 1 ILD(90) 및 제 2 ILD(92)를 관통하는 컨택 개구들(91)이 형성된다.
일 실시예에서, 제 2 ILD(92)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제 2 ILD(92)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 컨택 개구들(91 및 93)은 포토리소그래피 및 에칭을 사용하여 형성될 수 있다. 에칭 공정은 CESL(89)을 관통하게 에칭하여 소스/드레인 영역들(80)을 노출시킨다. 에칭 공정은 오버 에칭될 수 있고, 따라서, 컨택 개구들(91)은 소스/드레인 영역들(80) 내로 연장될 수 있고, 컨택 개구들(91)의 바닥은 핀(64)의 상부 표면(64U)과 동일한 레벨일 수 있거나(예컨대, 기판으로부터 동일한 레벨에 있거나, 또는 동일한 거리를 가질 수 있으며), 또는 핀(64)의 상부 표면(64U)보다 낮을 수 있다(예컨대, 기판에 더 가까울 수 있다).
컨택 개구들(91/93)이 형성된 후, 실리사이드 영역들(95)이 소스/드레인 영역들(80) 위에 형성된다. 일부 실시예에서, 실리사이드 영역들(95)은 먼저 반도체 재료(예컨대, 실리콘, 게르마늄)와 반응할 수 있는 금속을 증착하는 것에 의해, 실리사이드 또는 게르마나이드 영역들, 예컨대, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속, 다른 내화성 금속, 희토류 금속, 또는 이들의 합금을 소스/드레인 영역들(80)의 노출된 부분들 위에 형성하고, 이어서, 실리사이드 영역들(95)을 형성하기 위해 열적 어닐링 공정을 수행함으로써 형성된다. 증착된 금속의 반응하지 않은 부분들은 그 후, 예컨대, 에칭 공정에 의해 제거된다. 영역들(95)은 실리사이드 영역들로 지칭되지만, 영역들(95)은 또한 게르마나이드 영역들, 또는 실리콘 게르마나이드 영역들(예컨대, 실리사이드 및 게르마나이드를 포함하는 영역들)일 수도 있다.
다음으로, 도 32a에서, 컨택들(102)(예컨대, 102A, 102B는 또한 컨택 플러그들이라고 지칭될 수도 있음)이 컨택 개구들(91 및 93) 내에 형성된다. 컨택들(102)의 각각은 도시된 실시예에서, 배리어 층(101), 시드 층(103), 및 도전성 재료(105)를 포함하고, 하부의 도전성 피처(예컨대, 대체 게이트(97), 또는 실리사이드 영역(95))에 전기적으로 연결된다. 대체 게이트들(97)에 전기적으로 연결된 컨택들(102A)은 게이트 컨택들로 지칭될 수 있고, 실리사이드 영역들(95)에 전기적으로 연결된 컨택들(102B)은 소스/드레인 컨택들로 지칭될 수 있다. 배리어 층(101), 시드 층(103), 및 도전성 재료(105)의 재료 및 형성 방법은 각각 대체 게이트(97)의 배리어 층(96), 시드 층, 및 게이트 전극(99)에 대해 전술한 것과 동일하거나 유사할 수 있으며, 따라서, 세부 사항은 반복되지 않는다. 도 32a에서, 모든 컨택들(102)은 설명을 위해 동일한 단면에 도시되어 있다. 이것은 물론 일 예이며 제한적인 것은 아니다. 컨택들(102)은 상이한 단면에 있을 수 있다.
도 32b는 도 32a의 FinFET 디바이스(100)를 도시하지만 단면 B-B을 따라 도시하고 있다. 컨택들(102)은 대체 게이트(97)에 전기적으로 연결된다. 컨택들(102)의 개수 및 위치는 단지 예시를 위한 것일 뿐 제한하는 것이 아니며, 다른 개수 및 다른 위치가 또한 가능하며 본 개시 내용의 범위 내에 완전히 포함되는 것으로 의도된다.
도 33 내지 도 36은 일 실시예에 따른 다양한 제조 스테이지에서의 FinFET 디바이스(100A)의 다양한 단면도들을 도시한다. 도 33의 FinFET 디바이스(100A)는 도 26의 FinFET 디바이스(100)와 유사하지만, 더미 게이트들(68)을 형성하기 위한 다중 단계 플라즈마 에칭 공정으로 인해 핀(64)에서 핀 손실을 갖게 된다. 핀 손실의 결과로서, 리세스들(65)은 핀의 상부 표면(64U) 아래로 연장되고, 스페이서 층(87)은 또한 상부 표면(64U) 아래로 연장된다.
다음으로, 도 34에서, 게이트 스페이서들(87)을 형성하도록 이방성 에칭 공정이 수행되고, 리세스들(65)은 핀(64) 내로 더 연장되어 리세스들(86)을 형성하게 된다. 처리는 FinFET 디바이스(100)에 대해 위에서 논의된 것들과 유사하므로, 여기서 세부 사항은 반복되지 않는다.
다음으로, 도 35에서, 에피택셜 소스/드레인 영역들(80)이 리세스들(86) 내에 형성된다. 도 35의 예에서, 소스/드레인 영역들(80)의 상부 표면(80U)은 거리 H만큼 핀(64)의 상부 표면(64U) 아래에 있고, 도 35의 소스/드레인 영역들(80)의 볼륨은 도 28a에서의 것보다 작을 수 있다. 따라서, 도 35의 예는 더미 게이트들(68)의 형성 동안 핀 손실을 조정함으로써 소스/드레인 영역들(80)의 볼륨을 조정하는 예를 도시한다. 일부 실시예에서, 거리 H는 약 0 nm 내지 약 5 nm의 범위 내이다. 일부 실시예에서, 소스/드레인 영역(80)의 상부 표면(80U)은 기판(50)에 가장 가까운 게이트 스페이서(87)의 하부 표면과 실질적으로 동일한 레벨이다. 일부 실시예에서, 소스/드레인 영역(80)의 상부 표면은 도 35에서 파선 80U'로 도시된 바와 같이, 게이트 스페이서(87)의 하부 표면 아래에 있다. 일부 실시예에 따라, (예컨대, STI 경계 및/또는 더 깊은 게이트 스페이서(87)에 의해) 에피택셜 소스/드레인 영역(80)을 제한함으로써, 소스/드레인 영역(80)의 에피택셜 구조물은 보다 균일한 사이즈로 형성될 수 있고, 이에 의해 형성된 디바이스에 대해 보다 균일한 디바이스 성능을 유도할 수 있다.
다음으로, 도 36에서, FinFET 디바이스(100A)에 대해 위에서 논의된 것들과 유사하게, CESL(89), 제 1 ILD(90), 제 2 ILD(92), 실리사이드 영역(95), 및 컨택들(102)이 형성된다.
도 37은 일부 실시예에 따른 반도체 디바이스를 형성하는 방법(1000)의 흐름도를 도시한다. 도 37에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법들 중의 일 예에 불과하다는 것을 이해해야 한다. 본 기술 분야의 통상의 기술자는 많은 변형, 대안, 및 수정을 인식할 것이다. 예를 들어, 도 37에 도시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 37을 참조하면, 단계(1010)에서, 핀이 기판 위에 돌출하게 형성된다. 단계(1020)에서, 게이트 층이 핀 위에 형성된다. 단계(1030)에서, 핀 위에 게이트를 형성하기 위해 플라즈마 에칭 툴에서 플라즈마 에칭 공정을 사용하여 게이트 층을 패터닝하며, 여기서 게이트 층을 패터닝하는 단계는 플라즈마 에칭 공정 동안 플라즈마 에칭 툴의 상부 무선 주파수(RF) 소스를 교대로 턴온 및 턴오프시키는 단계; 및 플라즈마 에칭 공정 동안 플라즈마 에칭 툴의 하부 RF 소스를 교대로 턴온 및 턴오프시키는 단계를 포함하고, 여기서 상부 RF 소스가 턴온될 때의 제 1 시점과 하부 RF 소스가 턴온될 때의 제각기의 제 2 시점 사이에는 타이밍 오프셋이 존재한다.
실시예는 이점을 달성할 수 있다. 예를 들어, 플라즈마 에칭 툴의 무선 주파수(RF) 전력 소스를 제어하기 위한 개시된 방법은 소스/드레인 영역들(80)의 에피택셜 성장을 위해 리세스들(예컨대, 65, 86)의 사이즈 및/또는 형상을 제어하기 위한 추가적인 튜닝 노브를 제공한다. 고급 반도체 제조에서, 게이트들(68) 간의 작은 간격으로 인해, 리세스들의 사이즈 및/또는 형상을 제어하는 것이 점점 어려워지고 있다. 본원에 개시된 방법은 게이트들(68)을 형성하는 동안 리세스들의 사이즈 및/또는 형상을 제어할 때의 추가적인 제어 및 유연성을 가능하게 하며, 추가적인 처리는 불필요하다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은: 기판 위로 돌출하는 핀을 형성하는 단계; 핀 위에 게이트 층을 형성하는 단계; 및 핀 위에 게이트를 형성하기 위해 플라즈마 에칭 공정을 사용하여 플라즈마 에칭 툴에서 게이트 층을 패터닝하는 단계를 포함하고, 여기서 게이트 층을 패터닝하는 단계는 플라즈마 에칭 공정 동안 플라즈마 에칭 툴의 상부 무선 주파수(RF) 소스를 교대로 턴온 및 턴오프시키는 단계; 및 플라즈마 에칭 공정 동안 플라즈마 에칭 툴의 하부 RF 소스를 교대로 턴온 및 턴오프시키는 단계를 포함하고, 여기서 상부 RF 소스가 턴온될 때의 제 1 시점과 하부 RF 소스가 턴온될 때의 제각기의 제 2 시점 사이에 타이밍 오프셋이 존재한다. 일 실시예에서, 상부 RF 소스는 턴온될 때 플라즈마 에칭 툴 내의 가스 소스를 플라즈마로 점화시키도록 구성되고, 하부 RF 소스는 턴온될 때 게이트 층의 에칭을 위한 바이어스 전압을 제공하도록 구성된다. 일 실시예에서, 가스 소스는 수소 브롬화물 및 염소를 포함하고, 상기 방법은 수소 브롬화물과 염소 사이의 흐름 비율(flow ratio)을 조정함으로써 게이트의 측벽 프로파일을 조정하는 단계를 더 포함한다. 일 실시예에서, 방법은 상부 RF 소스의 제 1 듀티 사이클을 조정하거나 하부 RF 소스의 제 2 듀티 사이클을 조정함으로써 플라즈마 에칭 공정에 의해 야기되는 핀 손실의 양을 제어하는 단계를 더 포함한다. 일 실시예에서, 플라즈마 에칭 공정은 핀의 리세스를 형성하기 위해 핀의 상부 부분을 제거하며, 상기 방법은 게이트의 측벽들을 따라 그리고 리세스에 의해 노출된 핀의 측벽들을 따라 게이트 스페이서들을 형성하는 단계; 리세스를 핀 내로 더 연장시키기 위해 다른 플라즈마 에칭 공정을 수행하는 단계; 및 연장된 리세스에 소스/드레인 영역을 형성하는 단계를 더 포함한다. 일 실시예에서, 방법은 게이트 스페이서들 주위에 그리고 소스/드레인 영역 위에 유전체 재료를 형성하는 단계; 및 게이트를 금속 게이트로 대체하는 단계를 더 포함한다. 일 실시예에서, 상부 RF 소스는 제 1 주파수로 턴온 및 턴오프되고, 하부 RF 소스는 제 1 주파수와 동일한 제 2 주파수로 턴온 및 턴오프된다. 일 실시예에서, 플라즈마 에칭 공정 동안, 상부 RF 소스의 제 1 듀티 사이클은 하부 RF 소스의 제 2 듀티 사이클과 동일하다. 일 실시예에서, 타이밍 오프셋은 플라즈마 에칭 공정의 주기에서 상부 RF 소스의 ON-시간보다 크고, 여기서 플라즈마 에칭 공정의 주기는 제 1 주파수의 역수이다. 일 실시예에서, 타이밍 오프셋은 플라즈마 에칭 공정의 주기에서 상부 RF 소스의 ON-시간보다 작으며, 여기서 플라즈마 에칭 공정의 주기는 제 1 주파수의 역수이다. 일 실시예에서, 플라즈마 에칭 공정 동안, 상부 RF 소스의 제 1 듀티 사이클은 하부 RF 소스의 제 2 듀티 사이클과는 상이하다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은: 기판 위로 돌출되는 핀 위에 게이트 층을 형성하는 단계; 게이트 층 위에 패터닝된 마스크를 형성하는 단계; 및 플라즈마 에칭 툴에서 플라즈마 에칭 공정을 수행함으로써 게이트를 형성하기 위해 패터닝된 마스크를 통해 게이트 층을 에칭하는 단계를 포함하고, 여기서 플라즈마 에칭 툴은, 플라즈마를 생성하도록 구성된 상부 무선 주파수(RF) 전력 소스 및 에칭을 위한 바이어스 전압을 제공하도록 구성된 하부 RF 전력 소스를 가지며, 게이트 층을 에칭하는 단계는: 제 1 주파수로 상부 RF 전력 소스를 스위칭 온 및 스위칭 오프시키는 단계 ― 상부 RF 전력 소스는 플라즈마 에칭 공정 동안 제 1 듀티 사이클을 가짐 ―; 및 제 1 주파수로 하부 RF 전력 소스를 스위칭 온 및 스위칭 오프시키는 단계 ― 하부 RF 전력 소스는 플라즈마 에칭 공정 동안 제 2 듀티 사이클을 가짐 ―를 포함한다. 일 실시예에서, 플라즈마 에칭 공정 동안, 상부 RF 전력 소스는 하부 RF 전력 소스와는 상이한 시점에 스위칭 온된다. 일 실시예에서, 상부 RF 전력 소스의 제 1 듀티 사이클은 하부 RF 전력 소스의 제 2 듀티 사이클과 동일하다. 일 실시예에서, 상부 RF 전력 소스의 제 1 듀티 사이클은 하부 RF 전력 소스의 제 2 듀티 사이클과는 상이하다. 일 실시예에서, 플라즈마 에칭 공정 동안, 상부 RF 전력 소스가 턴온될 때의 제 1 시점은 하부 RF 전력 소스가 턴온될 때의 가장 가까운 제 2 시점보다 선행한다. 일 실시예에서, 플라즈마 에칭 공정은 기판으로부터 원위의 핀의 상부 부분을 제거하여 핀에 리세스를 형성하며, 상기 방법은: 에칭 공정을 수행함으로써 리세스를 핀 내로 깊어지게 하는 단계; 및 깊어진 리세스에서 소스/드레인 재료를 성장시키는 단계를 더 포함한다.
일 실시예에서, 반도체 디바이스는 기판 위로 돌출하는 핀; 핀 위의 게이트 구조물; 게이트 구조물의 측벽을 따르는 게이트 스페이서 ― 기판과 대면하는 게이트 스페이서의 하부 표면은 기판으로부터 원위의 핀의 상부 표면보다 기판에 더 가깝게 연장됨 ―; 및 적어도 부분적으로 핀 내에 있고 게이트 스페이서에 인접한 소스/드레인 영역을 포함한다. 일 실시예에서, 핀의 상부 표면은 게이트 구조물의 게이트 유전체 층과 접촉한다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예와 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정 및 구조물을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위로 돌출하는 핀을 형성하는 단계;
상기 핀 위에 게이트 층을 형성하는 단계; 및
상기 핀 위에 게이트를 형성하기 위해 플라즈마 에칭 공정을 사용하여 플라즈마 에칭 툴에서 상기 게이트 층을 패터닝하는 단계
를 포함하고,
상기 게이트 층을 패터닝하는 단계는,
상기 플라즈마 에칭 공정 동안 상기 플라즈마 에칭 툴의 상부 무선 주파수(RF) 소스를 교대로 턴온 및 턴오프시키는 단계; 및
상기 플라즈마 에칭 공정 동안 상기 플라즈마 에칭 툴의 하부 RF 소스를 교대로 턴온 및 턴오프시키는 단계를 포함하고,
상기 상부 RF 소스가 턴온될 때의 제 1 시점과 상기 하부 RF 소스가 턴온될 때의 제각기의 제 2 시점 사이에 타이밍 오프셋이 존재하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 상부 RF 소스는 턴온될 때 상기 플라즈마 에칭 툴 내의 가스 소스를 플라즈마로 점화시키도록 구성되고, 상기 하부 RF 소스는 턴온될 때 상기 게이트 층의 에칭을 위한 바이어스 전압을 제공하도록 구성되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 3. 실시예 2에 있어서,
상기 가스 소스는 수소 브롬화물 및 염소를 포함하고, 상기 방법은, 수소 브롬화물과 염소 사이의 흐름 비율(flow ratio)을 조정함으로써 상기 게이트의 측벽 프로파일을 조정하는 단계를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 4. 실시예 1에 있어서,
상기 상부 RF 소스의 제 1 듀티 사이클을 조정하거나 상기 하부 RF 소스의 제 2 듀티 사이클을 조정함으로써 상기 플라즈마 에칭 공정에 의해 야기되는 핀 손실의 양을 제어하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 5. 실시예 1에 있어서,
상기 플라즈마 에칭 공정은 상기 핀에 리세스를 형성하기 위해 상기 핀의 상부 부분을 제거하고,
상기 방법은:
상기 게이트의 측벽들을 따라 그리고 상기 리세스에 의해 노출된 핀의 측벽들을 따라 게이트 스페이서들을 형성하는 단계;
상기 리세스를 상기 핀 내로 더 확장시키기 위해 다른 플라즈마 에칭 공정을 수행하는 단계; 및
상기 확장된 리세스에 소스/드레인 영역을 형성하는 단계
를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 6. 실시예 5에 있어서,
상기 게이트 스페이서들 주위에 그리고 상기 소스/드레인 영역 위에 유전체 재료를 형성하는 단계; 및
상기 게이트를 금속 게이트로 대체하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 7. 실시예 1에 있어서,
상기 상부 RF 소스는 제 1 주파수로 턴온 및 턴오프되고, 상기 하부 RF 소스는 상기 제 1 주파수와 동일한 제 2 주파수로 턴온 및 턴오프되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 8. 실시예 7에 있어서,
상기 플라즈마 에칭 공정 동안, 상기 상부 RF 소스의 제 1 듀티 사이클은 상기 하부 RF 소스의 제 2 듀티 사이클과 동일한 것인, 반도체 디바이스를 형성하는 방법.
실시예 9. 실시예 8에 있어서,
상기 타이밍 오프셋은 상기 플라즈마 에칭 공정의 주기에서 상기 상부 RF 소스의 ON-시간보다 크고, 상기 플라즈마 에칭 공정의 주기는 상기 제 1 주파수의 역수인 것인, 반도체 디바이스를 형성하는 방법.
실시예 10. 실시예 8에 있어서,
상기 타이밍 오프셋은 상기 플라즈마 에칭 공정의 주기에서 상기 상부 RF 소스의 ON-시간보다 작으며, 상기 플라즈마 에칭 공정의 주기는 상기 제 1 주파수의 역수인 것인, 반도체 디바이스를 형성하는 방법.
실시예 11. 실시예 7에 있어서,
상기 플라즈마 에칭 공정 동안, 상기 상부 RF 소스의 제 1 듀티 사이클은 상기 하부 RF 소스의 제 2 듀티 사이클과는 상이한 것인, 반도체 디바이스를 형성하는 방법.
실시예 12. 실시예 11에 있어서,
상기 타이밍 오프셋은 상기 플라즈마 에칭 공정의 주기에서 상기 상부 RF 소스의 ON-시간보다 크고, 상기 플라즈마 에칭 공정의 주기는 상기 제 1 주파수의 역수인 것인, 반도체 디바이스를 형성하는 방법.
실시예 13. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위로 돌출되는 핀 위에 게이트 층을 형성하는 단계;
상기 게이트 층 위에 패터닝된 마스크를 형성하는 단계; 및
플라즈마 에칭 툴에서 플라즈마 에칭 공정을 수행함으로써 게이트를 형성하기 위해 상기 패터닝된 마스크를 통해 상기 게이트 층을 에칭하는 단계
를 포함하고,
상기 플라즈마 에칭 툴은, 플라즈마를 생성하도록 구성된 상부 무선 주파수(RF) 전력 소스 및 에칭을 위한 바이어스 전압을 제공하도록 구성된 하부 RF 전력 소스를 가지며,
상기 게이트 층을 에칭하는 단계는:
제 1 주파수로 상기 상부 RF 전력 소스를 스위칭 온 및 스위칭 오프시키는 단계 ― 상기 상부 RF 전력 소스는 상기 플라즈마 에칭 공정 동안 제 1 듀티 사이클을 가짐 ―; 및
상기 제 1 주파수로 상기 하부 RF 전력 소스를 스위칭 온 및 스위칭 오프시키는 단계 ― 상기 하부 RF 전력 소스는 상기 플라즈마 에칭 공정 동안 제 2 듀티 사이클을 가짐 ―
를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 14. 실시예 13에 있어서,
상기 플라즈마 에칭 공정 동안, 상기 상부 RF 전력 소스는 상기 하부 RF 전력 소스와는 상이한 시점에 스위칭 온되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 15. 실시예 14에 있어서,
상기 상부 RF 전력 소스의 제 1 듀티 사이클은 상기 하부 RF 전력 소스의 제 2 듀티 사이클과 동일한 것인, 반도체 디바이스를 형성하는 방법.
실시예 16. 실시예 14에 있어서,
상기 상부 RF 전력 소스의 제 1 듀티 사이클은 상기 하부 RF 전력 소스의 제 2 듀티 사이클과는 상이한 것인, 반도체 디바이스를 형성하는 방법.
실시예 17. 실시예 14에 있어서,
상기 플라즈마 에칭 공정 동안, 상기 상부 RF 전력 소스가 턴온될 때의 제 1 시점은 상기 하부 RF 전력 소스가 턴온될 때의 가장 가까운 제 2 시점보다 선행하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 18. 실시예 14에 있어서,
상기 플라즈마 에칭 공정은 상기 핀에 리세스를 형성하기 위해 상기 기판으로부터 원위의(distal) 상기 핀의 상부 부분을 제거하고,
상기 방법은:
에칭 공정을 수행함으로써 상기 리세스를 상기 핀 내로 깊어지게 하는 단계; 및
상기 깊어진 리세스에서 소스/드레인 재료를 성장시키는 단계
를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 19. 반도체 디바이스에 있어서,
기판 위로 돌출하는 핀;
상기 핀 위의 게이트 구조물;
상기 게이트 구조물의 측벽을 따르는 게이트 스페이서 ― 상기 기판과 대면하는 상기 게이트 스페이서의 하부 표면은 상기 기판으로부터 원위의(distal) 상기 핀의 상부 표면보다 상기 기판에 더 가깝게 연장됨 ―; 및
적어도 부분적으로 상기 핀 내에 있고 상기 게이트 스페이서에 인접한 소스/드레인 영역
을 포함하는, 반도체 디바이스.
실시예 20. 실시예 19에 있어서,
상기 핀의 상부 표면은 상기 게이트 구조물의 게이트 유전체 층과 접촉하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 돌출하는 핀을 형성하는 단계;
    상기 핀 위에 게이트 층을 형성하는 단계; 및
    상기 핀 위에 게이트를 형성하기 위해 플라즈마 에칭 공정을 사용하여 플라즈마 에칭 툴에서 상기 게이트 층을 패터닝하는 단계
    를 포함하고,
    상기 게이트 층을 패터닝하는 단계는,
    상기 플라즈마 에칭 공정 동안 상기 플라즈마 에칭 툴의 상부 무선 주파수(RF) 소스를 교대로 턴온 및 턴오프시키는 단계; 및
    상기 플라즈마 에칭 공정 동안 상기 플라즈마 에칭 툴의 하부 RF 소스를 교대로 턴온 및 턴오프시키는 단계를 포함하고,
    상기 상부 RF 소스가 턴온될 때의 제 1 시점과 상기 하부 RF 소스가 턴온될 때의 제각기의 제 2 시점 사이에 타이밍 오프셋이 존재하는 것인, 반도체 디바이스를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 상부 RF 소스는 턴온될 때 상기 플라즈마 에칭 툴 내의 가스 소스를 플라즈마로 점화시키도록 구성되고, 상기 하부 RF 소스는 턴온될 때 상기 게이트 층의 에칭을 위한 바이어스 전압을 제공하도록 구성되는 것인, 반도체 디바이스를 형성하는 방법.
  3. 청구항 2에 있어서,
    상기 가스 소스는 수소 브롬화물 및 염소를 포함하고, 상기 방법은, 수소 브롬화물과 염소 사이의 흐름 비율(flow ratio)을 조정함으로써 상기 게이트의 측벽 프로파일을 조정하는 단계를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  4. 청구항 1에 있어서,
    상기 상부 RF 소스의 제 1 듀티 사이클을 조정하거나 상기 하부 RF 소스의 제 2 듀티 사이클을 조정함으로써 상기 플라즈마 에칭 공정에 의해 야기되는 핀 손실의 양을 제어하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  5. 청구항 1에 있어서,
    상기 플라즈마 에칭 공정은 상기 핀에 리세스를 형성하기 위해 상기 핀의 상부 부분을 제거하고,
    상기 방법은:
    상기 게이트의 측벽들을 따라 그리고 상기 리세스에 의해 노출된 핀의 측벽들을 따라 게이트 스페이서들을 형성하는 단계;
    상기 리세스를 상기 핀 내로 더 확장시키기 위해 다른 플라즈마 에칭 공정을 수행하는 단계; 및
    상기 확장된 리세스에 소스/드레인 영역을 형성하는 단계
    를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  6. 청구항 5에 있어서,
    상기 게이트 스페이서들 주위에 그리고 상기 소스/드레인 영역 위에 유전체 재료를 형성하는 단계; 및
    상기 게이트를 금속 게이트로 대체하는 단계
    를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  7. 청구항 1에 있어서,
    상기 상부 RF 소스는 제 1 주파수로 턴온 및 턴오프되고, 상기 하부 RF 소스는 상기 제 1 주파수와 동일한 제 2 주파수로 턴온 및 턴오프되는 것인, 반도체 디바이스를 형성하는 방법.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 돌출되는 핀 위에 게이트 층을 형성하는 단계;
    상기 게이트 층 위에 패터닝된 마스크를 형성하는 단계; 및
    플라즈마 에칭 툴에서 플라즈마 에칭 공정을 수행함으로써 게이트를 형성하기 위해 상기 패터닝된 마스크를 통해 상기 게이트 층을 에칭하는 단계
    를 포함하고,
    상기 플라즈마 에칭 툴은, 플라즈마를 생성하도록 구성된 상부 무선 주파수(RF) 전력 소스 및 에칭을 위한 바이어스 전압을 제공하도록 구성된 하부 RF 전력 소스를 가지며,
    상기 게이트 층을 에칭하는 단계는:
    제 1 주파수로 상기 상부 RF 전력 소스를 스위칭 온 및 스위칭 오프시키는 단계 ― 상기 상부 RF 전력 소스는 상기 플라즈마 에칭 공정 동안 제 1 듀티 사이클을 가짐 ―; 및
    상기 제 1 주파수로 상기 하부 RF 전력 소스를 스위칭 온 및 스위칭 오프시키는 단계 ― 상기 하부 RF 전력 소스는 상기 플라즈마 에칭 공정 동안 제 2 듀티 사이클을 가짐 ―
    를 포함하고,
    상기 플라즈마 에칭 공정 동안, 상기 상부 RF 전력 소스는 상기 하부 RF 전력 소스와는 상이한 시점에 스위칭 온되는 것인, 반도체 디바이스를 형성하는 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 돌출하는 핀 위에 게이트 층을 형성하는 단계; 및
    상기 핀 위에 게이트를 형성하기 위해 상기 게이트 층을 패터닝하는 단계
    를 포함하고,
    상기 게이트 층을 패터닝하는 단계는, 상기 게이트 층을 패터닝하기 위해 플라즈마 에칭 공정을 수행하는 단계를 포함하고,
    상기 플라즈마 에칭 공정을 수행하는 단계는,
    제 1 시간 간격 동안 제 1 주파수로 상기 플라즈마 에칭 공정의 상부 RF 전력 소스를 교대로 스위칭 온 및 스위칭 오프시키는 단계; 및
    제 2 시간 간격 동안 제 2 주파수로 상기 플라즈마 에칭 공정의 하부 RF 전력 소스를 교대로 스위칭 온 및 스위칭 오프시키는 단계;
    를 포함하고,
    상기 제 1 시간 간격과 상기 제 2 시간 간격 사이에 오프셋이 존재하는 것인, 반도체 디바이스를 형성하는 방법.
  10. 청구항 9에 있어서,
    상기 제 1 주파수는 상기 제 2 주파수와 같은 것인, 반도체 디바이스를 형성하는 방법.
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