CN111312812B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中形成方法包括：提供基底，基底包括相邻的第一区和第二区，第二区与第一区相互分立；分别在基底第一区和第二区表面形成伪栅结构；在所述基底表面形成介质层，介质层顶部低于伪栅结构顶部，介质层覆盖伪栅结构部分侧壁；在介质层表面形成第一保护层和第二保护层，第一保护层与第二保护层材料不同，第二保护层与伪栅结构顶部材料不同；去除伪栅结构，在介质层、第一保护层和第二保护层内形成初始伪栅开口；在初始伪栅开口内和第二保护层表面形成栅结构膜，栅结构膜充满初始伪栅开口；平坦化栅结构膜，直至暴露出第一保护层，在介质层和第一保护层内形成伪栅开口和位于伪栅开口内的栅极结构。所形成的器件性能好。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，现有技术提供一种将金属栅极替代多晶硅栅极的解决方案。其中，后栅极(gate last)工艺为形成金属栅极的一个主要工艺。
然而，半导体结构的性能仍较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体结构的性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的第一区和第二区，且所述第二区与第一区相互分立；分别在所述基底的第一区表面和第二区表面形成伪栅结构；在所述基底表面形成介质层，所述介质层顶部低于伪栅结构的顶部，且所述介质层覆盖伪栅结构的部分侧壁；在所述介质层表面形成第一保护层和位于第一保护层表面的第二保护层，所述第一保护层与第二保护层的材料不同，且所述第二保护层的材料与伪栅结构顶部的材料不同；去除所述伪栅结构，在所述介质层、第一保护层和第二保护层内形成初始伪栅开口；在所述初始伪栅开口内和第二保护层表面形成栅结构膜，所述栅结构膜充满初始伪栅开口；平坦化所述栅结构膜，直至暴露出第一保护层，在所述第一介质层和第一保护层内形成伪栅开口和位于伪栅开口内的栅极结构。
可选的，所述介质层的厚度与伪栅结构的高度的差值为：200埃～400埃。
可选的，所述伪栅结构包括：位于所述基底的第一区表面和第二区表面的伪栅介质层、位于所述伪栅介质层表面的伪栅极层以及位于所述伪栅极层表面的第一掩膜层；所述第一掩膜层的材料与第二保护层的材料不同；所述伪栅极层的材料包括硅；所述伪栅介质层的材料包括氧化硅。
可选的，所述第一掩膜层的材料包括氮化硅；所述第二保护层的材料包括氧化硅。
可选的，所述第一保护层的材料与第一掩膜层的材料相同。
可选的，所述第一保护层的材料与第一掩膜层的材料不同。
可选的，所述第一保护层的材料包括碳化硅。
可选的，所述第一保护层还覆盖伪栅结构的表面时，去除所述伪栅结构的方法包括：以所述第二保护层为掩膜，去除第二保护层暴露出的第一保护层和第一掩膜层；去除第二保护层暴露出的第一保护层和第一掩膜层之后，去除所述伪栅极层；去除所述伪栅极层之后，去除伪栅介质层。
可选的，所述第一保护层仅覆盖介质层表面时，去除所述伪栅结构的方法包括：以所述第二保护层为掩膜，去除第一掩膜层；去除所述第一掩膜层之后，去除所述伪栅极层；去除伪栅极层之后，去除伪栅介质层。
可选的，所述栅结构膜包括：位于所述初始伪栅开口内表面和第二保护层表面的栅介质膜和位于栅介质膜表面的栅极膜；所述栅极膜的材料为金属；平坦化所述栅结构膜的方法包括：平坦化所述栅极膜和栅介质膜，直至暴露出第一保护层，形成所述伪栅开口、以及位于所述伪栅开口内表面的栅介质层和位于栅介质层表面的栅极层；所述栅极结构包括：栅介质层和位于栅介质层表面的栅极层。
可选的，所述第一保护层的形成工艺包括：物理气相沉积工艺或者原子层沉积工艺。
可选的，所述第一保护层的厚度为：100埃～300埃。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括相邻的第一区和第二区，且所述第二区与第一区相互分立；位于所述基底表面的介质层；位于所述介质层表面的第一保护层；分别位于第一区和第二区的介质层和第一保护层内的伪栅开口；位于所述伪栅开口内的栅极结构。
可选的，所述介质层的厚度与栅极结构的高度的差值为：200埃～400埃。
可选的，所述第一保护层的材料包括：氮化硅或者碳化硅。
可选的，所述第一保护层的厚度为：100埃～300埃。
可选的，所述栅极结构包括位于伪栅开口底部的栅介质层和位于栅介质层表面的栅极层；所述栅极层的材料为金属。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述第二保护层的材料与伪栅结构顶部的材料不同，则在去除伪栅结构时所述第二保护层不被去除，所述第二保护层用于保护第一保护层，使得第一保护层顶部在去除伪栅结构不被损耗，则所述第一保护层的顶部较平整。后续平坦化所述栅结构膜，直至暴露出第一保护层的顶部表面，由于所述第一保护层的顶部较平坦，使得所述第一保护层表面不易残留栅结构膜，使得相邻栅极结构之间不易发生桥接。并且，在平坦化所述栅结构膜的过程中，所述第一保护层作为平坦化的停止点，有利于精确控制栅极结构的高度。综上，所述方法形成的半导体结构不但能够防止相邻栅极结构之间发生桥接，还能够精确控制栅极结构的高度。
附图说明
图1至图4是一种半导体结构的形成方法各步骤的结构示意图；
图5至图13是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，半导体器件的性能较差。
图1至图4是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100表面具有若干个伪栅结构101，所述伪栅结构101顶部具有掩膜层(图中未标出)，所述伪栅结构101侧壁具有侧墙结构(图中未标出)；在所述基底100表面和伪栅结构101的部分侧壁形成第一介质层103，所述第一介质层103顶部低于伪栅结构101的顶部表面；在所述第一介质层103表面形成第二介质层104，所述第二介质层104暴露出掩膜层的顶部表面，且所述第二介质层104覆盖侧墙的侧壁。
请参考图2，形成所述第二介质层104之后，去除所述掩膜层，直至暴露出伪栅结构101的顶部表面。
请参考图3，去除所述掩膜层之后，去除伪栅结构101，在所述第一介质层103和第二介质层104内形成伪栅开口105。
请参考图4，在所述伪栅开口105内形成栅极层107。
上述方法中，所述第二介质层104的形成方法包括：在所述第一介质层103表面、以及伪栅结构101的侧壁和顶部表面形成第二介质膜；采用第一平坦化工艺去除部分第二介质膜，直至暴露出掩膜层的顶部表面，形成所述第二介质层104。所述第二介质膜的材料包括氧化硅，所述第二介质膜的形成工艺包括高密度等离子体化学气相沉积工艺，使得第二介质膜的密度较大。尽管所述第二介质膜的密度较大，但是所述第二介质膜的硬度仍不够，使得采用第一平坦化工艺所形成的第二介质层104顶部仍出现第一凹陷。
形成第二介质层104之后，去除所述掩膜层，一种去除所述掩膜层的方法包括第二平坦化工艺。采用第二平坦化工艺去除所述掩膜层时，所述第二平坦化工艺还去除第一凹陷底部的第二介质层104形成第二凹陷，所述第二凹陷的深度大于第一凹陷的深度。所述栅极层107的形成方法包括：在所述伪栅开口105内以及第二介质层104的表面形成栅极材料层；采用第三平坦化工艺去除部分所述栅极材料层，直至暴露出第二介质层104，在所述伪栅开口105内形成栅极层107。由于所述第二介质层104顶部具有第二凹陷，使得第三平坦化工艺之后，所述第二凹陷内将残留部分的栅极材料层。所述栅极材料层的材料为金属，使得相邻的栅极层107通过第二凹陷内的栅极材料层易发生桥接。
为了防止相邻栅极层107之间发生桥接，继续进行第三平坦化工艺以去除第二凹陷内的栅极材料层。然而，所述第二凹陷的深度较深，则残留于第二凹陷内的栅极材料层的量较多。为了将第二凹陷内栅极材料层去除干净，使得继续第三平坦化工艺的时间较长。在继续第三平坦化工艺的过程中，栅极层107被不断磨损，当第二凹陷内残留的栅极材料层被完全去除干净时，栅极层107被磨损的较厉害，使得栅极层107的高度过低，不利于提高半导体器件的性能。
一种防止栅极层高度过低的方法包括：形成第二介质层之后，采用刻蚀工艺去除所述掩膜层。利用刻蚀工艺去除掩膜层的过程中，由于掩膜层的材料与第二介质层的材料不同，使得去除所述掩膜层之后，第二介质层顶部所形成的第三凹陷不至于过深，则后续残留在第三凹陷内的栅极材料层不至于过多，则后续为了防止相邻栅极层之间发生桥接，继续进行第三平坦化工艺的时间较短就能够完全去除第三凹陷内的栅极材料层，相应的，继续第三平坦化工艺对栅极层的磨损不是很厉害，则所述栅极层的高度不至于过低。
然而，所述第三凹陷内的栅极材料层的厚度难以精确预知，使得继续第三平坦化工艺的时间难以精确控制，则继续第三平坦化工艺对栅极层107的磨损量难以精确控制，使得去除第三凹陷内栅极材料层后，栅极层107的高度难以精确控制。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：在所述基底表面形成介质层，所述介质层顶部表面低于所述伪栅结构的顶部表面；在所述介质层表面形成第一保护层和位于第一保护层表面的第二保护层，所述第一保护层与第二保护层的材料不同，且所述第二保护层的材料与伪栅结构顶部的材料不同；去除所述伪栅结构，在所述介质层、第一保护层和第二保护层内形成初始伪栅开口；在所述初始伪栅开口内和第二保护层表面形成栅结构膜，所述栅结构膜充满伪栅开口；平坦化所述栅结构膜，直至暴露出第一保护层，在所述介质层和第一保护层内形成伪栅开口和位于伪栅开口内的栅极结构。所述方法形成的半导体器件的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
请参考图5，提供基底200，所述基底200包括相邻的第一区A和第二区B，且所述第一区A和第二区B相互分立；分别在所述基底200的第一区A表面和第二区B表面形成伪栅结构201；在所述伪栅结构201两侧的基底200内形成源漏掺杂区202；在所述基底200和源漏掺杂区202表面、以及伪栅结构201的侧壁和顶部表面形成介质膜203。
在本实施例中，所述基底200包括：衬底250和位于衬底250上的鳍部251。
在其它实施例中，当所述半导体器件为平面式的MOS晶体管时，所述基底为平面式的半导体基底。
在本实施例中，所述基底200的形成方法包括：提供初始衬底，所述初始基底上具有第二掩膜层，所述第二掩膜层暴露出部分初始衬底的顶部表面；以所述第二掩膜层为掩膜，刻蚀所述初始衬底，形成衬底250和位于衬底250上的鳍部251。
在其他实施例中，所述基底的形成方法包括：提供衬底；在所述衬底表面外延形成所述鳍部。
在本实施例中，所述初始衬底的材料为硅。相应的，所述衬底250和鳍部251的材料为硅。
在其他实施例中，所述初始衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。相应的，衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
所述第二掩膜层的材料包括氮化硅，所述第二掩膜层的形成工艺包括：化学气相沉积工艺。所述第二掩膜层用于形成衬底250和鳍部251的掩膜。
以所述第二掩膜层为掩膜，刻蚀所述初始衬底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
所述基底200上还具有覆盖所述鳍部251的隔离结构(图中未标出)，所述隔离结构的顶部表面低于所述鳍部251的顶部表面，且覆盖鳍部251的部分侧壁。
所述隔离结构的材料包括：氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅、氮化硅。
所述隔离结构用于实现半导体不同器件之间的电绝缘。
在本实施例中，所述第一区A用于形成PMOS晶体管，所述第二区B用于形成NMOS晶体管。
在其他实施例中，所述第一区和第二区均用于形成PMOS晶体管；或者，所述第一区和第二区均用于形成NMOS晶体管。
所述伪栅结构201横跨鳍部251，所述伪栅结构201包括位于鳍部251部分侧壁和顶部表面的伪栅介质层(图中未示出)、位于伪栅介质层表面的伪栅极层(图中未示出)以及位于伪栅极层顶部的第一掩膜层(图中未标出)。
所述伪栅介质层的材料包括氧化硅，所述伪栅极层的材料包括硅，所述第一掩膜层的材料包括氮化硅。
所述伪栅结构201侧壁具有侧墙(图中未示出)，所述侧墙用于定义源漏掺杂区202的位置。
所述源漏掺杂区202的形成方法包括：在所述伪栅结构201和侧墙两侧的鳍部251内分别形成源漏开口；在所述源漏开口内形成外延层；在所述外延层内掺入源漏离子，形成源漏掺杂区202。
所述外延层的材料和源漏离子与晶体管的类型相关。在本实施例中，所述第一区A用于形成PMOS晶体管，因此，所述外延层的材料包括硅锗或者硅，源漏离子为P型离子，如：硼离子；所述第二区B用于形成NMOS晶体管，因此，所述外延层的材料包括碳化硅或者硅，所述源漏离子为N型离子。
在其他实施例中，所述第一区和第二区均用于形成PMOS晶体管，因此，所述外延层的材料包括硅锗或者硅，源漏离子为P型离子，如：硼离子；或者，所述第一区和第二区均用于形成NMOS晶体管，因此，所述外延层的材料包括碳化硅或者硅，所述源漏离子为N型离子。
形成介质膜203之前，还包括在所述隔离结构、源漏掺杂区202的表面、以及伪栅结构201的侧壁和顶部表面形成停止层(图中未标出)。所述停止层用于作为后续在源漏掺杂区202上形成接触孔时的停止层。所述停止层的材料包括氮化硅。
所述介质膜203的材料包括氧化硅或者氮氧化硅，所述介质膜203的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
所述介质膜203用于后续形成介质层。
请参考图6，去除部分介质膜203，形成介质层204，所述介质层204顶部低于伪栅结构201的顶部表面，且所述介质层204覆盖伪栅结构201的部分侧壁。
去除部分介质膜203，形成介质层204的步骤包括：采用第一平坦化工艺，直至暴露出停止层；所述第一平坦化工艺之后，去除部分介质膜203，形成所述介质层204。
所述第一平坦化工艺包括化学机械研磨工艺。
所述第一平坦化工艺之后，去除部分介质膜203的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述介质层204的厚度与伪栅结构201的高度的差值为：200埃～400埃；若所述介质层204的厚度与伪栅结构201的高度的差值小于200埃，使得后续残留在介质层204上的栅结构膜的量仍较多，使得后续去除伪栅开口内的栅结构膜的量较多，使得所形成的栅极结构的高度仍较低，不利于提高半导体器件的性能；若所述介质层204的厚度与伪栅结构201的高度的差值大于400埃，使得后续第一保护层易被去除，则栅极结构的高度仍难以精确控制。
请参考图7，在所述介质层204表面形成第一保护层205。
在本实施例中，所述第一保护层205的材料与第一掩膜层的材料相同，即：所述第一保护层205的材料为氮化硅。
在其他实施例中，所述第一保护层的材料与第一掩膜层的材料不同，所述第一保护层的材料包括碳化硅。
在本实施例中，所述第一保护层205的形成工艺为原子层沉积工艺。在其他实施例中，所述第一保护层的形成工艺包括物理气相沉积工艺或者化学气相沉积工艺。
在本实施例中，采用原子层沉积工艺形成的第一保护层205的厚度均匀性较好，使得第一保护层205顶部较平坦，则后续栅结构膜不易残留在第一保护层205顶部，使得相邻的栅极结构之间不易发生桥接。
所述第一保护层205的厚度为：100埃～300埃，选择所述第一保护层205的厚度的意义在于：若所述第一保护层205的厚度小于100埃，使得第一保护层205作为后续形成栅极结构的停止点的能力不够，使得后续伪栅开口内的栅结构膜的被去除过多，则在伪栅开口内形成的栅极结构的高度过低，不利于提高半导体器件的性能；若所述第一保护层205的厚度大于300埃，使得形成第一保护层205的难度较大。
后续形成的第二保护层在去除伪栅结构时，保护第一保护层205的顶部，则所述第一保护层205顶部无损失，使得所述第一保护层205的顶部表面平坦，则后续栅结构膜不易在第一保护层205表面残留，使得相邻栅极结构之间不易发生桥接。并且，后续在平坦化所述栅结构膜时，所述第一保护层205作为停止点，有利于精确控制栅极结构的高度。
在本实施例中，所述第一保护层205还覆盖伪栅结构201的顶部表面。在其他实施例中，所述第一保护层仅位于介质层的顶部表面。
请参考图8，在所述第一保护层205的表面形成第二保护膜206，所述第二保护膜206的材料与第一保护层205的材料不同，且所述第二保护膜206的材料与伪栅结构201顶部的材料不同。
所述第二保护膜206的材料包括氧化硅或者氮氧化硅，所述第二保护膜206的形成工艺包括化学气相沉积工艺或者物理气相沉积工艺。
所述第二保护膜206用于后续形成第二保护层。
请参考图9，采用第二平坦化工艺去除部分第二保护膜206，直至暴露出第一保护层205的顶部表面，形成第二保护层207。
所述第二平坦化工艺包括化学机械研磨工艺。
所述第二保护层207是由第二保护膜206形成，由于所述第二保护膜206的材料与第一保护层205的材料不同，且所述第二保护膜206的材料与伪栅结构201顶部的材料不同，则所述第二保护层207的材料与第一保护层205的材料不同，且所述第二保护层207的材料与伪栅结构201顶部的材料不同。
在本实施例中，由于所述第二保护层207与第一保护层205的材料不同，则有利于后续以所述第二保护层207为掩膜，有利于去除伪栅结构201顶部的第一保护层205和第一掩膜层。
在后续去除伪栅结构201顶部的第一保护层205和第一掩膜层的过程中，所述第二保护层207用于保护介质层204上的第一保护层205，使得介质层204上的第一保护层205顶部不被损失，则所述介质层204上的第一保护层205顶部较平坦，则后续栅结构膜不易残留在第一保护层205的顶部，使得相邻栅极结构之间不易发生桥接。由于所述第二保护膜206的材料质地较软，使得采用第二平坦化工艺形成的第二保护层207的顶部易产生凹陷。尽管所述第二保护层207顶部存在凹陷，但是，后续平坦化栅结构膜时，所述第二保护层207和位于所述凹陷内的栅结构膜均被去除，直至暴露出第一保护层205的顶部表面。由于所述第一保护层205顶部无栅结构膜的残留，使得相邻栅极结构之间不易发生桥接，有利于提高半导体器件的性能。
形成第二保护层207之后，还包括：去除所述伪栅结构，在所述第二保护层207、第一保护层205和介质层204内形成初始伪栅开口。
在本实施例中，所述第一保护层205还覆盖伪栅结构201的顶部表面，去除伪栅结构201的方法包括：以所述第二保护层207为掩膜，去除所述第二保护层207暴露出的第一保护层205和第一掩膜层，直至暴露出伪栅极层；暴露出伪栅极层之后，去除所述伪栅极层；去除所述伪栅极层之后，去除伪栅介质层。具体请参考图10至图11。
在其他实施例中，所述第一保护层仅位于介质层表面，去除所述伪栅结构的方法包括：以所述第二保护层为掩膜，去除所述第一掩膜层；去除所述第一掩膜层之后，去除所述伪栅极层；去除所述伪栅极层之后，去除伪栅介质层。
请参考图10，以所述第二保护层207为掩膜，去除所述第二保护层207暴露出的第一保护层205和第一掩膜层，直至暴露出伪栅极层的顶部表面。
在本实施例中，所述第一保护层205还覆盖伪栅结构201的顶部表面，因此，去除第一掩膜层之前，还包括去除所述伪栅结构201上的第一保护层205。由于所述第一保护层205的材料与第一掩膜层的材料相同，则所述介质层204上的第一保护层205和第一掩膜层一起被去除。
在其他实施例中，所述第一保护层仅位于介质层204上，则以所述第二保护层为掩膜，去除第一掩膜层。
去除所述第一保护层205和第一掩膜层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
由于所述第二保护层207与第一保护层205和第一掩膜层的材料不同，使得第二保护层207与第一保护层205和第一掩膜层具有较大的刻蚀选择比，则在去除所述第一保护层205和第一掩膜层的过程中，所述第二保护层207用于保护介质层204顶部的第一保护层205不被去除，使得第一保护层205顶部无损失，则所述第一保护层205的顶部较平整。后续平坦化所述栅结构膜后，所述第一保护层205顶部表面不易残留栅结构膜，使得相邻栅极结构之间不易发生桥接。并且，在平坦化所述栅结构膜的过程中，所述第一保护层205作为平坦化的停止点，有利于精确控制后续栅极结构的高度。
请参考图11，去除所述第二保护层207暴露出的第一保护层205和第一掩膜层之后，去除所述伪栅极层和伪栅极层底部的伪栅介质层，在所述第二保护层207、第一保护层205和介质层204内形成初始伪栅开口220。
去除所述伪栅极层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在去除所述伪栅极层的过程中，所述第二保护层207的材料与伪栅极层的材料不同，使得第二保护层207不易被去除。
去除所述伪栅介质层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述伪栅介质层和第二保护层207的材料相同，因此，在去除伪栅介质层的过程中，部分所述第二保护层207也被去除。
在其他实施例中，所述伪栅介质层和第二保护层的材料不同，则在去除伪栅介质层的过程中，所述第二保护层不被去除。
后续在初始伪栅开口220内和第二保护层207形成栅结构膜，所述栅结构膜包括：位于初始伪栅开口220内表面、以及第二保护层207表面的栅介质膜以及位于栅介质膜表面的栅极膜。所述栅介质膜用于后续形成栅介质层，所述栅极膜用于后续形成栅极层。所述栅结构膜用于后续形成栅极结构，所述栅极结构包括：栅介质层和位于栅介质层表面的栅极层。
所述栅介质膜的材料为高k(k大于3.9)介质材料，例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
所述栅介质膜用于实现后续栅极层与基底200之间的电隔离。
形成所述栅介质膜之后，还包括：在所述第一区A的栅介质膜表面形成第一功函数层；在所述第二区B的栅介质膜表面形成第二功函数层。
在本实施例中，所述第一区A用于形成PMOS晶体管，因此，所述第一功函数层的材料包括氮化钛；所述第二区B用于形成NMOS晶体管，因此，所述第二功函数层的材料包括钛铝。
在本实施例中，所述第一功函数层的形成方法包括：在所述第一区A和第二区B的初始伪栅开口220的侧壁和底部表面、以及第二保护层207表面形成第一功函数膜；去除第二保护层207顶部、以及第二区B初始伪栅开口220侧壁和底部表面的第一功函数膜，在所述第一区A的初始伪栅开口220的侧壁和底部形成第一功函数层。
在本实施例中，所述第二功函数层的形成方法包括：在所述第一区A和第二区B的初始伪栅开口220的侧壁和底部表面、以及第二保护层207表面形成第二功函数膜；去除第二保护层207顶部、以及第一区A初始伪栅开口220侧壁和底部表面的第二功函数膜，在所述第二区B的初始伪栅开口220的侧壁和底部形成第二功函数层。
在其他实施例中，所述第一区和第二区所形成的器件类型相同，则所述功函数层的形成方法包括：在所述第二保护层表面、以及第一区和第二区的伪栅开口侧壁和底部表面形成功函数结构膜；去除所述第二保护层表面的功函数结构膜，在所述伪栅开口的侧壁和底部形成功函数层。
请参考图12，形成第一功函数层和第二功函数层之后，在所述初始伪栅开口220内和第二保护层207表面形成栅极膜230，所述栅极膜230充满所述初始伪栅开口220。
所述栅极膜的材料为金属，所述栅极层的材料包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
由于所述第二保护层207顶部存在凹陷，使得所述凹陷内沉积部分栅极膜230。尽管所述凹陷内沉积部分栅极膜230，但是，后续平坦化所述栅极膜230时，暴露出第一保护层205，即：所述第二保护层207和位于凹陷内的栅极膜230均被去除，而所述第一保护层205顶部平坦，使得栅极膜230不易残留在第一保护层205顶部，则相邻栅极结构之间不易发生桥接。
请参考图13，采用第三平坦化工艺去除部分所述栅极膜230(见图12)和栅介质膜，直至暴露出第一保护层205，在所述介质层204和第一保护层205内形成伪栅开口(图中未标出)和位于伪栅开口内表面的栅介质层和位于栅介质层表面的栅极层211。
所述第三平坦化工艺去除所述栅极膜的工艺包括化学机械研磨工艺。
在所述第三平坦化工艺过程中，介质层204上的第二保护层207也被去除，因此，尽管所述第二保护层207顶部具有凹陷，所述凹陷内易残留部分栅极膜230，但是，所述第三平坦化工艺将第二保护层207和位于第二保护层207顶部凹陷内的栅极膜230均去除，并停留在第一保护层205的顶部表面。所述第一保护层205的顶部较平整，使得平坦化所述栅极膜230后，所述第一保护层205表面不易残留栅极膜230，使得相邻栅极结构之间不易发生桥接。并且，在平坦化所述栅极膜230的过程中，所述第一保护层205作为平坦化的停止点，有利于精确控制栅极结构的高度，提高半导体器件的一致性。
相应的，本发明还提供一种半导体结构，请继续参考图13，包括：
基底200，所述基底200包括相邻的第一区A和第二区B，且所述第二区B与第一区A相互分立；
位于所述基底200表面的介质层204；
位于所述介质层204表面的第一保护层205；
分别位于第一区A和第二区B介质层204和第一保护层205内的伪栅开口(图中未标出)；
位于所述伪栅开口内的栅极结构。
所述介质层204的厚度与栅极结构的高度的差值为：200埃～400埃。
所述第一保护层205的材料包括：氮化硅或者碳化硅。所述第一保护层205的厚度为：100埃～300埃。
所述栅极结构包括位于伪栅开口底部的栅介质层和位于栅介质层表面的栅极层211；所述栅极层211的材料为金属。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的第一区和第二区，且所述第二区与第一区相互分立；
分别在所述基底的第一区表面和第二区表面形成伪栅结构；
在所述基底表面形成介质层，所述介质层顶部表面低于所述伪栅结构的顶部表面，且所述介质层覆盖伪栅结构的部分侧壁；
在所述介质层表面形成第一保护层和位于第一保护层表面的第二保护层，所述第一保护层与第二保护层的材料不同，且所述第二保护层的材料与伪栅结构顶部的材料不同；
去除所述伪栅结构，在所述介质层、第一保护层和第二保护层内形成初始伪栅开口；
在所述初始伪栅开口内和第二保护层表面形成栅结构膜，所述栅结构膜充满初始伪栅开口；
平坦化所述栅结构膜，直至暴露出第一保护层，在所述介质层和第一保护层内形成伪栅开口和位于伪栅开口内的栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介质层的厚度与伪栅结构的高度的差值为：200埃～400埃。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅结构包括：位于所述基底的第一区表面和第二区表面的伪栅介质层、位于所述伪栅介质层表面的伪栅极层以及位于所述伪栅极层顶部的第一掩膜层；所述第一掩膜层的材料与第二保护层的材料不同；所述伪栅极层的材料包括硅；所述伪栅介质层的材料包括氧化硅。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料包括氮化硅；所述第二保护层的材料包括氧化硅。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一保护层的材料与第一掩膜层的材料相同。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一保护层的材料与第一掩膜层的材料不同。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一保护层的材料包括碳化硅。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一保护层还覆盖伪栅结构的表面时，去除所述伪栅结构的方法包括：以所述第二保护层为掩膜，去除第二保护层暴露出的第一保护层和第一掩膜层，直至暴露出伪栅极层；暴露出伪栅极层之后，去除所述伪栅极层；去除所述伪栅极层之后，去除伪栅介质层。
9.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一保护层仅覆盖介质层表面时，去除所述伪栅结构的方法包括：以所述第二保护层为掩膜，去除第一掩膜层；去除所述第一掩膜层之后，去除所述伪栅极层；去除伪栅极层之后，去除伪栅介质层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅结构膜包括：位于所述初始伪栅开口内表面以及第二保护层表面的栅介质膜和位于栅介质层表面的栅极膜；所述栅极膜的材料为金属；平坦化所述栅结构膜的方法包括：平坦化所述栅极膜和栅介质膜，直至暴露出第一保护层，形成所述伪栅开口、以及位于所述伪栅开口内表面的栅介质层和位于栅介质层表面的栅极层；所述栅极结构包括：栅介质层和位于栅介质层表面的栅极层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护层的形成工艺包括：物理气相沉积工艺或者原子层沉积工艺。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护层的厚度为：100埃～300埃。
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