CN106558494B - 半导体器件的形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000010410 layer Substances 0.000 claims abstract description 307
- 230000004888 barrier function Effects 0.000 claims abstract description 230
- 239000011241 protective layer Substances 0.000 claims abstract description 102
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 238000005530 etching Methods 0.000 claims description 61
- 239000000463 material Substances 0.000 claims description 44
- 238000002347 injection Methods 0.000 claims description 17
- 239000007924 injection Substances 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000007943 implant Substances 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims 3
- 229910003978 SiClx Inorganic materials 0.000 claims 1
- 238000001312 dry etching Methods 0.000 claims 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 1
- 229910052757 nitrogen Inorganic materials 0.000 claims 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 80
- 229940090044 injection Drugs 0.000 description 12
- 238000002955 isolation Methods 0.000 description 7
- 230000005669 field effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000026267 regulation of growth Effects 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
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Abstract
一种半导体器件的形成方法，包括：提供基底，所述基底具有相邻的第一区域和第二区域，所述基底表面具有横跨第一区域和第二区域的栅极结构，所述栅极结构的顶部表面覆盖有保护层；形成覆盖第一区域和第二区域的第一阻挡层；去除第二区域保护层表面及基底表面的第一阻挡层，在第二区域的栅极结构侧壁形成第二侧墙；形成所述第二侧墙后，形成覆盖第一区域和第二区域的第二阻挡层；向所述第一阻挡层和第二阻挡层中注入离子；去除第一区域保护层表面及基底表面的离子注入后的第一阻挡层和第二阻挡层，在第一区域的栅极结构侧壁形成第一侧墙。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的半导体器件之一。MOS晶体管的基本结构包括：衬底；位于衬底表面的栅极结构，位于栅极结构一侧衬底内的源区和位于栅极结构另一侧衬底内的漏区。MOS晶体管的工作原理为：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
现有的MOS晶体管中，衬底具有第一区域和第二区域，第一区域和第二区域用于形成不同类型的MOS晶体管，衬底表面具有横跨第一区域和第二区域的栅极结构和覆盖栅极结构顶部表面的保护层；形成覆盖第一区域和第二区域的第一阻挡层后，刻蚀第二区域的阻挡层，形成覆盖第二区域栅极结构侧壁的第二侧墙；以第二侧墙、第二区域的保护层和第一区域的第一阻挡层为遮盖物，在第二区域的栅极结构两侧的衬底中形成第二源漏区，然后，形成覆盖第一区域和第二区域的第二阻挡层，刻蚀第一区域的第一阻挡层和第二阻挡层，在第一区域的栅极结构侧壁形成第一侧墙，以第一侧墙、第一区域的保护层和第二区域的第二阻挡层为遮盖物，在第一区域的栅极结构侧壁形成第一源漏区。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的问题是在去除第一区域的保护层表面及基底表面的离子注入后的第一阻挡层和第二阻挡层的过程中，避免暴露出第二区域的栅极结构的顶部表面，从而提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底具有相邻的第一区域和第二区域，所述基底表面具有横跨第一区域和第二区域的栅极结构，所述栅极结构的顶部表面覆盖有保护层；形成覆盖第一区域和第二区域的第一阻挡层；去除第二区域保护层表面及基底表面的第一阻挡层，在第二区域的栅极结构侧壁形成第二侧墙；形成所述第二侧墙后，形成覆盖第一区域和第二区域的第二阻挡层；向所述第一阻挡层和第二阻挡层中注入离子；去除第一区域保护层表面及基底表面的离子注入后的第一阻挡层和第二阻挡层，在第一区域的栅极结构侧壁形成第一侧墙。
可选的，注入的离子为Si离子和C离子。
可选的，当注入的离子为Si离子时，离子剂量为1.0E16atom/cm2～1.0E18atom/cm2，注入能量为1KeV～4KeV，注入角度为0度～10度。
可选的，当注入的离子为C离子时，离子剂量为2.0E16atom/cm2～5E17atom/cm2，注入能量为0.4KeV～1.5KeV，注入角度为0度～10度。
可选的，去除第一区域保护层表面及基底表面的离子注入后的第一阻挡层和第二阻挡层的步骤为：在第二区域形成掩膜层；以所述掩膜层为掩膜，采用各向异性干刻工艺刻蚀所述第一阻挡层和第二阻挡层，直至暴露出第一区域保护层表面和基底表面。
可选的，所述保护层的材料为氮化硅或氮氧化硅；所述保护层的厚度为200埃～400埃。
可选的，所述第一阻挡层的材料为氮化硅或氮氧化硅；所述第一阻挡层的厚度为40埃～100埃。
可选的，所述第二阻挡层的材料为氮化硅或氮氧化硅；所述第二阻挡层的厚度为40埃～100埃。
可选的，所述各向异性干刻工艺的参数为：采用的气体为CF4和O2、CF4的气体流量为15sccm～30sccm，O2的8sccm～20sccm，腔室压强为3mtorr～15mtorr，源射频功率为300瓦～500瓦，偏置射频电压为150伏～250伏。
可选的，采用各向异性干刻工艺刻蚀第一阻挡层和第二阻挡层时，对第一阻挡层和保护层的刻蚀选择比为15～30，对第二阻挡层和保护层的刻蚀选择比为15～30。
可选的，所述基底包括半导体衬底、位于第一区域的半导体衬底表面的第一鳍部和位于第二区域的半导体衬底的第二鳍部，所述栅极结构横跨第一鳍部和第二鳍部。
与现有技术相比，本发明的技术方案具有以下优点：
(1)由于对第一阻挡层和第二阻挡层中注入了离子，使得在去除第一区域保护层表面及基底表面的离子注入后的第一阻挡层和第二阻挡层的过程中，对第二阻挡层和保护层具有高的刻蚀选择比，使得保护层对第二区域的栅极结构的保护作用增强，避免暴露出第二区域的栅极结构的顶部表面，从而使得后续在第一区域外延生长第一源漏区时，避免第一源漏区的材料生长在第二区域的栅极结构顶部表面，从而提高了半导体器件的性能。同时，上述刻蚀过程对在第二区域需要形成的掩膜层的位置的精度要求降低，降低了工艺上实现的难度。
另外，对第一阻挡层和保护层具有高的刻蚀选择比，即使为了将第一区域保护层表面及基底表面的离子注入后的第一阻挡层和第二阻挡层彻底去除需要增加一定的过刻时间，也不会对第一区域的保护层造成刻蚀损伤，保护层对第一区域的栅极结构的保护作用增强。
(2)进一步的，采用各向异性干刻工艺刻蚀第一阻挡层和第二阻挡层时，对第一阻挡层和保护层的刻蚀选择比为15～30，对第二阻挡层和保护层的刻蚀选择比为15～30。对所述第二阻挡层和保护层的刻蚀选择比不至于过低，避免将第二区域的保护层刻蚀去除，从而避免暴露出第二区域的栅极结构的部分顶部表面；对第二阻挡层和保护层的刻蚀选择比不至于过高，使得在工艺上容易实现。对第一阻挡层和保护层的刻蚀选择比不至于过低，避免为了将第一区域保护层表面及基低表面离子注入后的第一阻挡层和第二阻挡层彻底去除而进行的过刻蚀的时间过短，避免由于过刻蚀的时间过短而不能精确的控制刻蚀第一阻挡层和第二阻挡层的程度，使得能够完全去除第一区域保护层表面及基低表面离子注入后的第一阻挡层和第二阻挡层；对第一阻挡层和保护层的刻蚀选择比不至于过高，使得在工艺上容易实现。
附图说明
图1、图2a、图2b、图3a、图3b、图4a、图4b、图5a、图5b、图6a和图6b为现有技术中半导体器件形成过程的结构示意图；
图7、图8a、图8b、图9a、图9b、图10a、图10b、图11、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16为本发明半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1、图2a、图2b、图3a、图3b、图4a、图4b、图5a、图5b、图6a和图6b为现有技术中半导体器件形成过程的结构示意图。
结合参考图1、图2a和图2b，图2a为沿着图1中切割线A-A1获得的剖面图，图2b为沿着图1中切割线B-B1和C-C1获得的剖面图，提供半导体衬底100，半导体衬底100具有相邻的第一区域(I区域)和第二区域(II区域)，I区域的半导体衬底100表面具有第一鳍部120，II区域的半导体衬底100表面具有第二鳍部121，半导体衬底100表面具有横跨第一鳍部120和第二鳍部121的栅极结构130，栅极结构130的顶部表面覆盖有保护层140。
所述栅极结构130包括横跨第一鳍部120和第二鳍部121的栅介质层131和覆盖栅介质层131的栅电极层132。
半导体衬底100表面还具有隔离结构110，隔离结构110的表面低于第一鳍部120和第二鳍部121的顶部表面。
结合参考图3a和图3b，形成覆盖第一区域和第二区域的第一阻挡层150。
结合参考图4a和图4b，刻蚀第二区域的第一阻挡层150，以去除第二区域的保护层140表面的第一阻挡层150，及第二鳍部121表面的第一阻挡层150，在第二区域的栅极结构130侧壁形成第二侧墙151；形成第二侧墙151后，以第二侧墙151、第二区域的保护层140和第一区域的第一阻挡层150为遮盖物，在第二区域的栅极结构130两侧的第二鳍部121中形成第二源漏区160。
结合参考图5a和图5b，形成第二源漏区160后，形成覆盖第一区域和第二区域的第二阻挡层170。
结合参考图6a和图6b，刻蚀第一区域的第一阻挡层150和第二阻挡层170，以去除第一区域的保护层140表面的第一阻挡层150和第二阻挡层170，及第一鳍部120表面的第一阻挡层150和第二阻挡层170，在第一区域的栅极结构130侧壁形成第一侧墙171。
然后以第一侧墙171、第一区域的保护层140和第二区域的第二阻挡层170为遮盖物，在第一区域的栅极结构130两侧的第一鳍部120中形成第一源漏区(未图示)。
研究发现，上述方法形成的半导体器件依然存在性能较差的原因在于：在去除第一区域的保护层表面的第一阻挡层和第二阻挡层，及第一鳍部表面的第一阻挡层和第二阻挡层的过程中，需要形成覆盖第二区域的掩膜层，并以所述掩膜层为掩膜，刻蚀第一阻挡层和第二阻挡层。为了将第一鳍部表面的第一阻挡层和第二阻挡层完全去除，需要具有过刻蚀时间，在所述过刻蚀时间中，对第一区域的保护层表面的第一阻挡层和第二阻挡层也进行了过刻蚀。若所述掩膜层没有完全覆盖第二区域(参考图6a和图6b中掩膜层180)，暴露出第二区域的保护层表面的部分第二阻挡层，在进行上述刻蚀的过程中，也会刻蚀到第二区域中所述掩膜层未覆盖的保护层；另外，由于具有所述过刻时间，在所述刻蚀时间中，更增加了对第二区域中所述掩膜层未覆盖的保护层的刻蚀程度，从而暴露出第二区域的栅极结构的部分顶部表面(参考图6a中位置190)，后续在第一鳍部中形成第一源漏区的过程中，如外延生长第一源漏区的材料，会在第二区域暴露出的栅极结构顶部表面也生长第一源漏区的材料，使得后续的工艺步骤不能正常进行。
在此基础上，本发明一实施例提供一种半导体器件的形成方法，通过向第一阻挡层和第二阻挡层中注入离子，使得在刻蚀去除第一区域的保护层表面的第一阻挡层和第二阻挡层及第一区域基底表面的第一阻挡层和第二阻挡层的过程中，不会暴露出第二区域的栅极结构顶部表面，从而提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
下面以所述半导体器件为鳍式场效应晶体管为例进行说明。
图7、图8a、图8b、图9a、图9b、图10a、图10b、图11、图12a、图12b、图13a、图13b、图14a、图14b、图15a、图15b、图16为本发明半导体器件形成过程的结构示意图，其中，图8a、图9a、图10a、图12a、图13a、图14a和图15a为沿着图7中A2-A3方向获得的剖面图，图8b、图9b、图10b、图11、图12b、图13b、图14b、图15b和图16为沿着图7中B2-B3和C2-C3方向获得的剖面图。
结合参考图7、图8a和图8b，图8a为沿着图7中切割线A2-A3获得的剖面图，图8b为沿着图7中切割线B2-B3和C2-C3获得的剖面图，提供基底，所述基底具有相邻的第一区域(I区域)和第二区域(II区域)，所述第一区域的基底表面具有横跨第一区域和第二区域的栅极结构230，所述栅极结构230的顶部表面覆盖有保护层240。
本实施例中，所述基底包括半导体衬底200和位于半导体衬底200表面的第一鳍部220和第二鳍部221，第一鳍部220位于第一区域的半导体衬底200表面，第二鳍部221位于第二区域的半导体衬底200表面，栅极结构230横跨第一鳍部220和第二鳍部221。在其它实施例中，当所述半导体器件为平面的MOS晶体管时，所述基底为半导体衬底，栅极结构230横跨第一区域和第二区域。
所述半导体衬底200可以是单晶硅、多晶硅或非晶硅；半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；所述半导体衬底200还可以是其它半导体材料，这里不再一一举例。本实施例中，所述半导体衬底200的材料为硅。
形成所述第一鳍部220和第二鳍部221的步骤为：在半导体衬底200表面形成图案化的第一掩膜层，所述图案化的第一掩膜层定义第一鳍部220和第二鳍部221的位置；以所述图案化的第一掩膜层为掩膜，刻蚀部分厚度的半导体衬底200，在I区域形成第一鳍部220，在II区域形成第二鳍部221。
所述第一掩膜层的材料为光刻胶、氮化硅或氮氧化硅。
由于所述第一鳍部220和第二鳍部221通过刻蚀半导体衬底200而形成，所以第一鳍部220和第二鳍部221的材料和半导体衬底200的材料相同。
所述半导体器件还包括隔离结构210，隔离结构210电学隔离第一鳍部220且电学隔离第二鳍部221。所述隔离结构210的材料包括氧化硅或氮氧化硅。
所述栅极结构230包括横跨第一鳍部220和第二鳍部221的栅介质层231和覆盖栅介质层231的栅电极层232。其中，栅介质层231位于隔离结构210表面、覆盖部分第一鳍部220和第二鳍部221的顶部表面和侧壁。
本实施例中，所述栅介质层231的材料为氧化硅，所述栅电极层232的材料为多晶硅。在其它实施例中，还可以是：所述栅介质层231的材料为高K介质材料，所述栅电极层232的材料为金属。
形成所述栅极结构230的方法为：采用沉积工艺形成覆盖I区域和II区域的栅介质材料层(未图示)和覆盖栅介质材料层的栅电极材料层(未图示)；在所述栅电极材料层表面形成图形化的第二掩膜层，所述图形化的第二掩膜层定义栅极结构230的位置；以所述图形化的第二掩膜层为掩膜，刻蚀所述栅介质材料层和所述栅电极材料层，直至暴露出第一鳍部220和第二鳍部221的顶部表面，形成栅极结构230。
所述第二掩膜层的材料为氮化硅或氮氧化硅。
本实施例中，形成栅极结构230后，保留定义栅极结构230位置的第二掩膜层，形成保护层240，所述保护层240覆盖栅极结构230的顶部表面。
所述保护层240的作用为：保护栅极结构230的顶部表面。
所述保护层240的厚度为200埃～400埃。所述保护层240的厚度大于后续形成的第一阻挡层的厚度、且大于后续形成的第二阻挡层的厚度。
结合参考图9a和图9b，形成覆盖第一区域和第二区域的第一阻挡层250。
第一阻挡层250覆盖第一区域和第二区域，指的是覆盖基底、栅极结构230和保护层240。
第一阻挡层250的材料为氮化硅或氮氧化硅。
第一阻挡层250的厚度为40埃～100埃。
形成第一阻挡层250的工艺为沉积工艺，如原子层沉积工艺、等离子体化学气相沉积工艺或低压化学气相沉积工艺。
结合参考图10a和图10b，刻蚀第二区域的第一阻挡层250，以去除第二区域的保护层240表面的第一阻挡层250及第二区域的基底表面的第一阻挡层250，在第二区域的栅极结构230侧壁形成第二侧墙251。
先形成覆盖第一区域的第三掩膜层(未图示)，以所述第三掩膜层为掩膜，采用各向异性干刻工艺刻蚀所述第一阻挡层250，直至暴露出第二鳍部221表面和第二区域的保护层240表面，从而在第二区域的栅极结构230侧壁形成第二侧墙251，且保留了第一区域的第一阻挡层250。然后去除所述第三掩膜层。
本实施例中，所述第三掩膜层的材料为光刻胶。
第二侧墙251的作用为：定义第二区域的栅极结构230和后续形成的第二源漏区之间的距离；遮盖第二区域的栅极结构230侧壁，使得后续在形成第二源漏区的过程中，避免在第二区域的栅极结构230侧壁形成第二源漏区的材料。
参考图11，以第二侧墙251、第二区域的保护层240和第一区域的第一阻挡层250为遮盖物，在第二鳍部221中形成第二源漏区260。
形成第二源漏区260的方法为：刻蚀第二区域的栅极结构230两侧的第二鳍部221以降低第二区域的栅极结构230两侧的第二鳍部221的高度；在刻蚀后的第二鳍部221表面外延生长第二源漏区材料层；对第二源漏区材料层掺杂第二离子。
当第二区域待形成P型鳍式场效应晶体管时，第二源漏区材料层的材料为锗化硅，第二离子为P型离子，如B或In；当第二区域待形成N型鳍式场效应晶体管时，第二源漏区材料层的材料为碳化硅，第二离子为N型离子，如P(磷)或As。
结合参考图12a和图12b，形成第二源漏区260后，形成覆盖第一区域和第二区域的第二阻挡层270。
第二阻挡层270覆盖第一区域和第二区域，指的是覆盖基底、保护层240、栅极结构230、第二侧墙251和第一区域的第一阻挡层250。
第二阻挡层270的材料为氮化硅或氮氧化硅。
第二阻挡层270的厚度为40埃～100埃。
形成第二阻挡层270的工艺为沉积工艺，如原子层沉积工艺、等离子体化学气相沉积工艺或低压化学气相沉积工艺。
结合参考图13a和图13b，对第一阻挡层250和第二阻挡层270进行离子注入。
进行所述离子注入的作用为：在第一阻挡层250和第二阻挡层270中注入离子，使得在后续刻蚀第一阻挡层250和第二阻挡层270的过程中，对第一阻挡层250和保护层240具有高的刻蚀选择比，对第二阻挡层270和保护层240具有高的刻蚀选择比。
本实施例中，同时对第一区域第一阻挡层250、第二阻挡层270和第二区域的第二阻挡层270进行离子注入，简化了工艺步骤，由于第一区域的保护层240表面具有堆叠的第一阻挡层250和第二阻挡层270，第二区域的保护层240表面只具有第二阻挡层270，且保护层240的厚度大于第一阻挡层250的厚度，当第一区域的保护层240表面的第一阻挡层250和第二阻挡层270的全部厚度中均注入有离子时，所述离子会注入到第二区域的保护层240表面的第二阻挡层270和第二区域部分厚度的保护层中240。需要说明的是，本实施例中，对于第二鳍部221表面的第二阻挡层270，不仅会注入到第二阻挡层270中，也会注入到部分第二鳍部221中(未图示)。
本实施离中，采用Si离子或者C离子进行离子注入。
若注入能量过高，会增加离子注入的注入深度，使得第一区域的保护层240中也注入离子，且使得第二区域的保护层240中注入离子的深度增加，第二区域中没有被离子注入的保护层240的厚度降低，使得没有被离子注入的保护层240对栅极结构230的保护作用降低；若所述离子注入到保护层240的全部厚度，在后续去除第一区域的保护层240表面的第一阻挡层250和第二阻挡层270的过程中，会使得对第一阻挡250与保护层240的刻蚀选择比降低，及对第二阻挡层270与保护层240的刻蚀选择比降低；若注入能量过低，使得所述离子不能有效的注入第一区域的第一阻挡层250和第二阻挡层270中，在后续刻蚀第一区域的第一阻挡层250和第二阻挡层270的过程中，不能完全去除第一鳍部220表面的第一阻挡层250和第二阻挡层270，阻碍后续在第一鳍部220中形成第一源漏区。因此，当采用Si离子进行离子注入时，选择Si离子的注入能量为1KeV～4KeV，当采用C离子进行离子注入时，选择C离子的注入能量为0.4KeV～1.5KeV。
若注入角度过大，不能有效的注入到第一阻挡层250和第二阻挡层270的全部厚度中，使得对于第一鳍部220顶部表面的第一阻挡层250和第二阻挡层270，剩余部分厚度的第二阻挡层270没有注入离子，或第一阻挡层250和部分厚度的第二阻挡层270中没有注入离子，由于被注入离子的部分和没有被注入离子的部分具有较高的刻蚀选择比，故第一阻挡层250和第二阻挡层270中没有被离子注入的部分在后续刻蚀的工艺中难以被去除，在第一鳍部220的表面会有残余的第一阻挡层250或者残余的第一阻挡层250和第二阻挡层270，使得阻挡后续在第一鳍部220中形成第一源漏区。因此，当采用Si离子和C离子进行离子注入时，采用注入角度为0度～10度。本实施例中，当采用Si离子和C离子进行离子注入时，所述注入角度为7摄氏度。所述注入角度为与半导体衬底法线之间的夹角。
若注入剂量过小，第一阻挡层250和保护层240的刻蚀选择比过小，第二阻挡层270和保护层240的刻蚀选择比过小；若注入剂量过大，增加工艺成本。故本实施例中，当采用Si离子进行离子注入时，Si离子的离子剂量为1.0E16atom/cm2～1.0E18atom/cm2；当采用C离子进行离子注入时，C离子的离子剂量为2.0E16atom/cm2～5E17atom/cm2。
在其它实施例中，对第一区域的第一阻挡层250和第二阻挡层270进行离子注入和对第二区域的第二阻挡层270进行离子注入分别进行，使得在第二区域，仅对第二阻挡层270中注入离子，不对保护层240进行离子注入。
需要说明的是，本实施例中，在第一区域，仅对第一阻挡层250和第二阻挡层270进行离子注入，且注入到第一阻挡层250和第二阻挡层270的全部厚度，且在第二区域，对第二阻挡层270和部分厚度的保护层240进行离子注入。在其它实施例中，可以为：在第一区域，对第一阻挡层250、第二阻挡层270和部分厚度的保护层240进行离子注入，且在第二区域，对第二阻挡层270和部分厚度的保护层240进行离子注入。
结合参考图14a和图14b，在第二区域形成掩膜层280。
本实施例中，所述掩膜层280没有完全覆盖第二区域，暴露出第二区域保护层240表面的部分第二阻挡层270，即在对掩膜层280对准第二区域的精度较低的情况下形成掩膜层280。在其它实施例中，可以是：掩膜层280覆盖第二区域的同时覆盖部分第一区域，但是掩膜层280并不覆盖第一区域中的第一鳍部220，或者采用较高的对准精度使得掩膜280精准的覆盖第二区域。
所述掩膜层280的材料为光刻胶。
结合参考图15a和图15b，刻蚀第一区域的第一阻挡层250和第二阻挡层270，以去除第一区域的保护层240表面的第一阻挡层250和第二阻挡层270，及第一区域基底表面的第一阻挡层250和第二阻挡层270，在第一区域的栅极结构230侧壁形成第一侧墙271。
以掩膜层280为掩膜，采用各向异性干刻工艺刻蚀第一阻挡层250和第二阻挡层270，直至暴露出第一区域的保护层240表面和第一区域的基底表面，从而在第一区域的栅极结构230侧壁形成第一侧墙271，且保留了第二区域的第二阻挡层270。然后去除所述掩膜层280。
本实施例中，所述各向异性干刻工艺刻蚀第一阻挡层250和第二阻挡层270的参数为：采用的气体为CF4和O2、CF4的气体流量为15sccm～30sccm，O2的8sccm～20sccm，腔室压强为3mtorr～15mtorr，源射频功率为300瓦～500瓦，偏置射频电压为150伏～250伏。
第一侧墙271的作用为：定义第一区域的栅极结构230和后续形成的第一源漏区之间的距离；遮盖第一区域的栅极结构230侧壁，使得后续在形成第一源漏区的过程中，避免在第一区域的栅极结构230侧壁形成第一源漏区的材料。
本实施例中，由于当第一区域保护层240表面的第一阻挡层250和第二阻挡层270的全部厚度中均注入有离子时，所述离子会注入到第二区域的保护层240表面的第二阻挡层270和第二区域的部分厚度的保护层240中，且由于所述掩膜层240暴露出第二区域保护层240表面的部分第二阻挡层270，使得在对第一区域的第一阻挡层250和第二阻挡层270进行刻蚀的过程中，也会刻蚀到第二区域中掩膜层280未覆盖的部分厚度的保护层240。
需要说明的是，本实施例中，为了将第一区域的基底表面的第一阻挡层250和第二阻挡层270完全去除，尤其是需要将第一鳍部220表面的第一阻挡层250和第二阻挡层270完全去除，需要具有过刻时间，对第一鳍部220表面的第一阻挡层250和第二阻挡层270过刻蚀的同时也对第一区域的保护层240表面的第一阻挡层250和第二阻挡层270进行了过刻蚀，及对第二区域中掩膜层280未覆盖的保护层240和第二阻挡层270进行了过刻蚀。但是由于第二区域的保护层240中离子注入的部分和没有离子注入的部分具有较高的刻蚀选择比，使得在所述过刻蚀的过程中，不会增加对第二区域中掩膜层280未覆盖的保护层240的刻蚀程度，从而不会暴露出第二区域的栅极结构230的顶部表面。即当所述掩膜层280对准精度较低的情况下，能够避免第二区域的栅极结构230的顶部表面暴露出来的现象，从而降低了对掩膜层280对准精度的要求，降低了工艺实现的难度。
在其它实施例中，当在第一区域，对第一阻挡层250和第二阻挡层270进行离子注入，注入到第一阻挡层250和第二阻挡层270的全部厚度，且在第二区域，仅对第二阻挡层270进行离子注入的情况下，由于所述掩膜层240暴露出第二区域保护层240表面的部分第二阻挡层270，在刻蚀去除第一区域保护层240表面及基底表面的离子注入后的第一阻挡层250和第二阻挡层270的过程中，在第二区域仅能将第二阻挡层270去除，从而保留第二区域全部厚度的保护层240，进一步的增加了第二区域的保护层240对第二区域的栅极结构230的保护作用。
采用各向异性干刻工艺刻蚀第一阻挡层250和第二阻挡层时270时，若对第二阻挡层270和保护层240的刻蚀选择比过低，使得容易将第二区域的保护层240刻蚀去除，暴露出第二区域的栅极结构230的部分顶部表面；若对第二阻挡层270和保护层240的刻蚀选择比过高，在工艺上难以实现。故本实施例中，选择对第二阻挡层270和保护层240的刻蚀选择比为15～30。
采用各向异性干刻工艺刻蚀第一阻挡层250和第二阻挡层时270时，若对第一阻挡层250和保护层240的刻蚀选择比过低，使得为了将第一区域保护层240表面及基低表面离子注入后的第一阻挡层250和第二阻挡层270彻底去除而进行的过刻蚀的时间过短，过短的过刻蚀时间使得不能精确的控制刻蚀第一阻挡层250和第二阻挡层270的程度，使得不能完全去除第一区域保护层240表面及基低表面离子注入后的第一阻挡层250和第二阻挡层270；若对第一阻挡层250和保护层240的刻蚀选择比过高，在工艺上难以实现。故本实施例中，选择对第一阻挡层250和保护层240的刻蚀选择比为15～30。
参考图16，以第一侧墙271、第一区域的保护层240和第二区域的第二阻挡层270为遮盖物，在第一鳍部220中形成第一源漏区290。
形成第一源漏区290的方法为：刻蚀第一区域的栅极结构230两侧的第一鳍部220以降低第一区域的栅极结构230两侧的第一鳍部220的高度；在刻蚀后的第一鳍部220表面外延生长第一源漏区材料层；对第一源漏区材料层掺杂第一离子。
当第一区域待形成P型鳍式场效应晶体管时，第一源漏区材料层的材料为锗化硅，第一离子为P型离子，如B或In；当第一区域待形成N型鳍式场效应晶体管时，第一源漏区材料层的材料为碳化硅，第一离子为N型离子，如P(磷)或As。
由于第二区域的栅极结构230的顶部表面没有暴露出来，在形成所述第一源漏区290的过程中，避免了第二区域的栅极结构230顶部表面也生长第一源漏区材料。
需要说的是，本发明适用于平面的MOS晶体管。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (11)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底具有相邻的第一区域和第二区域，所述基底表面具有横跨第一区域和第二区域的栅极结构，所述栅极结构的顶部表面覆盖有保护层；
形成覆盖第一区域和第二区域的第一阻挡层；
去除第二区域保护层表面及基底表面的第一阻挡层，在第二区域的栅极结构侧壁形成第二侧墙；
形成所述第二侧墙后，形成覆盖第一区域和第二区域的第二阻挡层；
向所述第一阻挡层和第二阻挡层中注入离子，在第一区域，注入至第一阻挡层和第二阻挡层的全部厚度，在第二区域，注入的深度大于等于第二阻挡层的厚度且小于第二阻挡层和保护层的总厚度；
刻蚀去除第一区域保护层表面及基底表面的离子注入后的第一阻挡层和第二阻挡层，在第一区域的栅极结构侧壁形成第一侧墙，所述注入离子适于提高形成第一侧墙的刻蚀工艺对第二阻挡层和保护层的刻蚀选择比。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，注入的离子为Si离子和C离子。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，当注入的离子为Si离子时，离子剂量为1.0E16atom/cm2～1.0E18atom/cm2，注入能量为1KeV～4KeV，注入角度为0度～10度。
4.根据权利要求2所述的半导体器件的形成方法，其特征在于，当注入的离子为C离子时，离子剂量为2.0E16atom/cm2～5E17atom/cm2，注入能量为0.4KeV～1.5KeV，注入角度为0度～10度。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除第一区域保护层表面及基底表面的离子注入后的第一阻挡层和第二阻挡层的步骤为：
在第二区域形成掩膜层；
以所述掩膜层为掩膜，采用各向异性干刻工艺刻蚀所述第一阻挡层和第二阻挡层，直至暴露出第一区域保护层表面和基底表面。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述保护层的材料为氮化硅或氮氧化硅；所述保护层的厚度为200埃～400埃。
7.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述第一阻挡层的材料为氮化硅或氮氧化硅；所述第一阻挡层的厚度为40埃～100埃。
8.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述第二阻挡层的材料为氮化硅或氮氧化硅；所述第二阻挡层的厚度为40埃～100埃。
9.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述各向异性干刻工艺的参数为：采用的气体为CF4和O2，CF4的气体流量为15sccm～30sccm，O2的气体流量为8sccm～20sccm，腔室压强为3mtorr～15mtorr，源射频功率为300瓦～500瓦，偏置射频电压为150伏～250伏。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，采用各向异性干刻工艺刻蚀第一阻挡层和第二阻挡层时，对第一阻挡层和保护层的刻蚀选择比为15～30，对第二阻挡层和保护层的刻蚀选择比为15～30。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述基底包括半导体衬底、位于第一区域的半导体衬底表面的第一鳍部和位于第二区域的半导体衬底的第二鳍部，所述栅极结构横跨第一鳍部和第二鳍部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510631673.1A CN106558494B (zh) | 2015-09-29 | 2015-09-29 | 半导体器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510631673.1A CN106558494B (zh) | 2015-09-29 | 2015-09-29 | 半导体器件的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106558494A CN106558494A (zh) | 2017-04-05 |
| CN106558494B true CN106558494B (zh) | 2019-05-28 |
Family
ID=58416864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510631673.1A Active CN106558494B (zh) | 2015-09-29 | 2015-09-29 | 半导体器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106558494B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109309055B (zh) * | 2017-07-26 | 2021-04-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109830438B (zh) * | 2017-11-23 | 2022-02-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102856257A (zh) * | 2011-07-01 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104517843A (zh) * | 2013-09-29 | 2015-04-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7745270B2 (en) * | 2007-12-28 | 2010-06-29 | Intel Corporation | Tri-gate patterning using dual layer gate stack |
-
2015
- 2015-09-29 CN CN201510631673.1A patent/CN106558494B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102856257A (zh) * | 2011-07-01 | 2013-01-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| CN104517843A (zh) * | 2013-09-29 | 2015-04-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106558494A (zh) | 2017-04-05 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |