CN109309055B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底包括第一区和第二区，第一区基底上具有第一鳍部和横跨第一鳍部的第一栅极结构，第一栅极结构顶部具有第一掩膜层；在第一鳍部的侧壁和第二基底上形成第一覆盖膜；采用至少一次第一去除工艺步骤去除第一鳍部侧壁上的第一覆盖膜，直至暴露出第一鳍部的侧壁，在第二区基底上形成第一覆盖层，第一去除工艺步骤包括：在第一掩膜层顶部形成第一保护层；形成第一保护层后，去除第一鳍部部分侧壁上的第一覆盖膜；形成第一覆盖层之后，在第一栅极结构两侧的第一鳍部内分别形成第一源漏掺杂区。所述方法能够降低对第一掩膜层损伤，提高对第一栅极结构的保护。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸，以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到纳米级别时，半导体器件的制备受到各种物理极限的限制。
当半导体器件的尺寸降到纳米级别时，器件中栅极关键尺寸(gate CD) 相应的缩小。随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，同时避免高温处理过程，现有技术提供一种将高K金属栅极替代多晶硅栅极的解决方案。
现有的高K/后金属栅的制程工艺过程中，为了提高载流子的迁移率，往往会在源漏掺杂区外延生长应力层，例如在PMOS器件的制造方法中采用压应力材料硅锗，在NMOS器件的制造方法中采用拉应力材料硅锗。
然而，形成所述源漏掺杂区时，易造成栅极结构顶部掩膜层的损伤过大。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以降低栅极结构顶部掩膜层的损伤。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区，所述第一区基底上具有第一鳍部和横跨所述第一鳍部的第一栅极结构，所述第一栅极结构顶部表面具有第一掩膜层；在所述第一鳍部的侧壁和第二区基底上形成第一覆盖膜；采用至少一次第一去除工艺步骤去除第一鳍部侧壁上的第一覆盖膜，直至暴露出第一鳍部的侧壁，在第二基底上形成第一覆盖层，所述第一去除工艺步骤包括：在所述第一掩膜层顶部表面形成第一保护层；形成所述第一保护层之后，去除第一区鳍部部分侧壁上第一覆盖膜；形成第一覆盖层之后，在所述第一栅极结构两侧的第一鳍部内形成分别第一源漏掺杂区。
可选的，所述第一掩膜层的厚度为：300埃～1000埃。
可选的，所述第一保护层还覆盖第一栅极结构和第一掩膜层的部分侧壁；所述第一保护层的形成步骤包括：在所述第一区基底上、第一栅极结构的侧壁上、以及第一掩膜层和第一鳍部的侧壁和顶部表面形成第一保护膜；去除第一区基底上、以及第一区鳍部侧壁和顶部表面的第一保护膜，直至暴露出第一鳍部的侧壁和顶部表面，形成所述第一保护层；所述第一保护膜为碳氢化合物。
可选的，位于第一栅极结构侧壁、以及第一掩膜层的侧壁和顶部表面的所述第一保护膜的厚度为：500埃～2000埃；位于第一区基底、以及第一鳍部侧壁和顶部表面的第一保护膜的去除量为：300埃～1000埃。
可选的，所述第一覆盖膜的材料包括：氮化硅；去除第一区基底上的部分第一覆盖膜的工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括CF4、CHF3、CH2F2、CH3F中的一种或者几种，压强为3毫托～100毫托，功率为100瓦～1500瓦，偏置电压为50伏～700 伏。
可选的，在去除第一鳍部侧壁上的第一覆盖膜的过程中，所述第一去除工艺步骤的次数为：1次～20次；每次所述第一去除工艺步骤中，第一覆盖膜的去除量为：10埃～50埃。
可选的，所述第一去除工艺步骤的次数为两次时，去除第一鳍部侧壁上的第一覆盖膜的步骤包括：进行第一次所述第一去除工艺步骤，在所述第一次第一去除工艺步骤过程中，所形成的第一保护层为第一保护部；第一次第一去除工艺步骤之后，进行第二次第一去除工艺步骤，在所述第二次所述第一去除工艺步骤过程中，所形成的第一保护层为第二保护部，所述第二保护部位于第一保护部上。
可选的，所述第二区基底上还具有第二鳍部和横跨第二鳍部的第二栅极结构，所述第二栅极结构顶部具有第二掩膜层；所述半导体结构的形成方法还包括：在第二栅极结构两侧的第二鳍部内形成第二源漏掺杂区。
可选的，形成所述第二源漏掺杂区之前，还包括：在所述第二鳍部的侧壁和第一区基底上形成第二覆盖膜。
可选的，当所述第二源漏掺杂区在形成第一覆盖膜之前形成时，形成第二覆盖膜之后，还包括：去除第二鳍部侧壁上的所述第二覆盖膜，直至暴露出第二鳍部的侧壁，在所述第一区基底上、第一栅极结构的侧壁、以及第一掩膜层和第一鳍部的侧壁和顶部表面形成第二覆盖层；去除第二鳍部侧壁上的第二覆盖膜的步骤包括至少一次第二去除工艺步骤，所述第二去除工艺步骤包括：在所述第二掩膜层的侧壁和顶部表面形成第二保护层；形成所述第二保护层之后，去除第二鳍部侧壁上的部分第二覆盖膜。
可选的，当所述第二源漏掺杂区在形成第一源漏掺杂区之后形成时，所述第二去除工艺步骤还包括：去除第一覆盖层。
可选的，所述第二保护层还覆盖第二栅极结构和第二掩膜层的部分侧壁；所述第二保护层的形成步骤包括：在所述第二区基底上、第二栅极结构的侧壁上、以及第二掩膜层和第二鳍部的侧壁和顶部表面和顶部表面形成第二保护膜；去除第二区基底上、以及第二鳍部侧壁和顶部表面的第一保护膜，直至暴露出第二鳍部的侧壁和顶部表面，形成所述第二保护层；所述第二保护膜的材料为碳氢化合物。
可选的，位于第二栅极结构侧壁、以及第二掩膜层的侧壁和顶部表面的所述第二保护保护膜的厚度为：500埃～2000埃；位于第二基底、以及第二鳍部侧壁和顶部表面的第二保护膜的去除量为：300埃～1000埃。
可选的，所述第二覆盖膜的材料包括：氮化硅；去除第二鳍部侧壁上的部分第二覆盖膜的工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括CF4、CHF3、CH2F2、CH3F中的一种或者几种，压强为3毫托～100毫托，功率为100瓦～1500瓦，偏置电压为50伏～700 伏。
可选的，在去除第二鳍部侧壁上的第二覆盖膜的过程中，所述第二去除工艺步骤的次数为：1次～20次；每次第二去除工艺步骤中，第二覆盖膜的去除量为：10埃～50埃。
可选的，所述第二去除工艺步骤的次数为两次时，去除第二区基底上的第二覆盖膜的步骤包括：进行第一次所述第二去除工艺步骤，在所述第一次第二去除工艺步骤过程中，所形成的第二保护层为第三保护部；第一次第二去除工艺步骤之后，进行第二次第二去除工艺步骤，在所述第二次所述第二去除工艺步骤过程中，所形成的第二保护层为第四保护部，所述第四保护部位于第三保护部上。
可选的，所述第一区用于形成NMOS晶体管，第二区用于形成PMOS晶体管；所述第一源漏掺杂区的形成步骤包括：在所述第一栅极结构两侧的第一鳍部内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入第一掺杂离子；所述第二掺杂区的形成步骤包括：在所述第二栅极结构两侧的第二鳍部内形成第二源漏开口；在所述第二源漏开口内形成第二外延层；在所述第二外延层内掺入第二掺杂离子。
可选的，所述第一外延层的材料包括：碳化硅或者硅；第一掺杂离子为N 型离子；所述第二外延层的材料包括：硅锗或者硅；所述第二掺杂离子为P 型离子。
本发明还提供一种半导体结构，包括：基底，所述基底包括第一区和第二区，所述第一基底上具有第一鳍部和横跨第一鳍部的栅极结构，所述第一栅极结构顶部表面具有第一掩膜层；位于第一掩膜层顶部表面的第一保护层；分别位于第一栅极结构两侧第一鳍部内的第一源漏掺杂区；位于第二区基底上的第一覆盖层。
可选的，所述第一保护层的材料为碳氢化合物。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述第一覆盖层用于保护第二区基底，所述第一覆盖层的形成步骤包括：去除第一鳍部侧壁上的所述第一覆盖膜。去除第一鳍部上的第一覆盖膜包括至少一次第一去除工艺步骤。在每次第一去除工艺步骤中，去除第一鳍部侧壁部分第一覆盖膜之前，在所述第一掩膜层顶部形成第一保护层，所述第一保护层用于保护第一掩膜层在第一去除工艺步骤中免受损伤。所述第一掩膜层用于保护第一栅极结构，使得第一栅极结构的顶部不被暴露出，进而使得后续在第一栅极结构两侧的第一鳍部内形成第一源漏掺杂区时，所述第一栅极结构的顶部不外延生长，因此，有利于提高第一栅极结构的性能。
进一步，第一去除工艺步骤的次数大于1次时，每次第一去除工艺步骤中，第一鳍部侧壁上的第一覆盖膜的去除量较少，使得对第一保护层的消耗较小，使得每次第一去除工艺步骤之后，所述第一保护层还有部分残留，残留的所述第一保护层对第一掩膜层进行保护。
进一步，还包括：在第二栅极结构两侧的第二鳍部内第二源漏掺杂区。形成所述第二源漏掺杂区之前，还包括：在所述第一区基底上形成第二覆盖层，所述第二覆盖层的形成步骤包括：在所述第一区基底上和第二鳍部的侧壁上形成第二覆盖膜；去除第二鳍部侧壁上的第二覆盖膜，直至暴露出第二鳍部的侧壁，在第一区基底上形成所述第二覆盖层。去除第二鳍部侧壁上的第二覆盖膜的步骤包括至少一次第二去除工艺步骤。在每次第二去除工艺步骤中，去除第二鳍部侧壁部分第二覆盖膜之前，在所述第二掩膜层顶部形成第二保护层，所述第二保护层用于保护第二掩膜层在第二去除工艺步骤中免受损伤。所述第二掩膜层用于保护第二栅极结构，使得第二栅极结构的顶部不被暴露出，进而使得后续在第二栅极结构两侧的第二鳍部内形成第二源漏掺杂区时，所述第二栅极结构的顶部不外延生长，因此，有利于提高第二栅极结构的性能。
进一步，第二去除工艺步骤的次数大于2次，每次第二去除工艺步骤中，第二鳍部侧壁上的第二覆盖膜的去除量较少，使得对第二保护层的消耗较小，使得每次第二去除工艺步骤之后，所述第二保护层还有部分残留，残留的所述第二保护层对第二掩膜层进行保护。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图28是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：栅极结构顶部掩膜层的磨损较严重。
现结合一种半导体结构的形成方法，分析栅极结构顶部掩膜层的磨损较严重的原因：
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括NMOS区和PMOS区，所述NMOS区基底100上具有第一鳍部101和横跨第一鳍部101的第一栅极结构102，所述第一栅极结构102的顶部表面上具有第一掩膜层103；在PMOS 区基底上、NMOS区基底100上、第一栅极结构102的侧壁、以及第一鳍部 101和第一掩膜层103的侧壁和顶部表面形成第一覆盖膜104；去除NMOS区基底100上、第一鳍部101和第一掩膜层103顶部的第一覆盖膜104，直至暴露出第一鳍部101的顶部表面。
请参考图2，去除NMOS区基底100上、第一鳍部101和第一掩膜层103 顶部的第一覆盖膜104之后，去除第一鳍部101侧壁上的第一覆盖膜104，直至暴露出第一鳍部101的侧壁，在PMOS区基底100上形成第一覆盖层105。
然而，采用上述方法制备的半导体结构性能较差，原因在于：
上述方法中，所述第一覆盖层105用于后续在第一栅极结构102两侧的第一鳍部101内形成第一源漏掺杂区时，对PMOS区基底进行保护。所述第一覆盖层105的形成步骤包括：去除NMOS区基底100上、第一鳍部101和第一掩膜层103顶部的第一覆盖膜104。然而，由于第一鳍部101沿垂直于第一鳍部101的延伸方向上的尺寸较小，若仅暴露出第一鳍部101的顶部表面，不利于后续在第一栅极结构102两侧的第一鳍部101内形成第一源漏掺杂区，因此，需去除第一鳍部101侧壁的第一覆盖膜104。
然而，在去除第一鳍部101侧壁的第一覆盖膜104的过程中，所述第一掩膜层103沿垂直于基底100表面的方向上受到磨损。使得所述第一栅极结构102的顶部表面易被暴露出。后续在所述第一栅极结构102两侧的第一鳍部101内形成第一源漏掺杂区。所述第一源漏掺杂区的形成步骤包括：在所述第一栅极结构102两侧的第一鳍部101内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入掺杂离子。在形成第一外延层的过程中，第一栅极结构102顶部表面被暴露出的部分也将外延生长，即：在所述第一栅极结构102上出现蘑菇形缺陷效应。所述第一栅极结构102的形貌发生变化，不利于提高NMOS区器件的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：形成所述第一源漏掺杂区之前，在所述第二区基底上形成第一覆盖层，所述第一覆盖层的形成步骤包括：去除第一鳍部侧壁上的第一覆盖膜。去除第一鳍部侧壁上的第一覆盖膜的步骤包括至少一次第一去除工艺步骤，所述第一去除工艺步骤包括：形成所述第一保护层；形成所述第一保护层之后，去除第一鳍部侧壁上部分第一覆盖膜。所述方法能够降低对第一掩膜层的磨损，提高第一栅极结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图28是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供基底200，所述基底200包括第一区Ⅰ和第二区Ⅱ，所述基底200上具有第一鳍部201和横跨第一鳍部201的第一栅极结构202，所述第一栅极结构202的顶部表面具有第一掩膜层203。
所述第一区Ⅰ用于形成NMOS晶体管，所述第二区Ⅱ用于形成PMOS晶体管。
在本实施例中，所述第二区Ⅱ基底200上具有第二鳍部204和横跨第二鳍部204的第二栅极结构205，所述第二栅极结构205的顶部表面具有第二掩膜层 206。
所述基底200、第一鳍部201和第二鳍部204的形成步骤包括：提供初始基底，所述初始基底上具有第三掩膜层，所述第三掩膜层暴露出部分初始基底的顶部表面；以所述第三掩膜层为掩膜，刻蚀所述初始基底，形成基底200、第一鳍部201和第二鳍部204。
所述第三掩膜层的材料包括：氮化硅，所述第三掩膜层的形成工艺包括：化学气相沉积工艺。
以所述第三掩膜层为掩膜，刻蚀所述初始基底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或两种组合。
在其他实施例中，所述基底还可以为平面基底，例如，硅基底、锗基底或硅锗基底。
在本实施例中，所述基底200、第一鳍部201和第二鳍部204的材料为硅。在其他实施例中，所述基底、第一鳍部和第二鳍部的材料包括锗或硅锗。
所述基底上还具有隔离结构(图中未示出)，所述隔离结构覆盖所述第一鳍部201和第二鳍部204的部分侧壁，且所述隔离结构的顶部表面低于所述第一鳍部201和第二鳍部204的顶部表面。
在本实施例中，所述隔离结构的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
所述第一栅极结构202包括：位于所述第一鳍部201的部分侧壁和顶部表面的第一栅介质层(图中未标出)以及位于第一栅介质层上的第一栅极层 (图中未标出)。
在本实施例中，所述第一栅介质层的材料包括：氧化硅，所述第一栅极层的材料包括：硅。
在本实施例中，以所述第一栅极结构202的个数为1个为例进行说明。
在本实施例中，所述第一掩膜层203的材料为：氮化硅。在其他实施例中，所述第一掩膜层的材料包括：氮氧化硅。
所述第一掩膜层203的形成工艺包括：化学气相沉积工艺。
所述第一掩膜层203用于作为刻蚀形成所述第一栅极结构202的掩膜。
所述第一掩膜层203的厚度为：300埃～1000埃，选择所述第一掩膜层203 的厚度的意义在于：若所述第一掩膜层203的厚度小于300埃，使得后续去除第一鳍部201侧壁上的第一覆盖膜时，第一栅极结构202顶部易暴露出，使得第一栅极结构202顶部易出现蘑菇效应，不利于提高第一栅极结构202的性能；若所述第一掩膜层203的厚度大于1000埃，使得以所述第一掩膜层203为掩膜，形成的第一栅极结构202的形貌较差，不利于提高第一区Ⅰ半导体器件的性能。
所述第二栅极结构205包括：覆盖第二鳍部204部分侧壁和顶部表面的第二栅介质层(图中未标出)以及位于第二栅介质层上的第二栅极层(图中未标出)。
所述第二栅介质层的材料与第一栅介质层的材料相同，所述第二栅极层的材料与第一栅极层的材料相同，在此不做赘述。
所述第二掩膜层206的材料、形成工艺、作用以及厚度与第一掩膜层203 的材料、形成工艺、作用以及厚度，在此不做赘述。
所述第一栅极结构202和第二栅极结构205的侧壁上具有第一侧墙(图中未标出)。所述第一侧墙的材料包括：氮化硅。所述第一侧墙用于定义后续形成第一口袋区和第二口袋区的位置，并保护第一栅极结构202和第二栅极结构205的侧壁。
请参考图4，在所述第一栅极结构202两侧的第一鳍部201内形成第一口袋区207；在所述第二栅极结构205两侧的第二鳍部204内形成第二口袋区 208。
所述第一口袋区207的形成工艺包括：第一离子注入工艺。所述第一口袋区207内具有第一口袋区离子。由于第一区Ⅰ基底200用于形成NMOS晶体管，因此，所述第一口袋区离子为P型离子，如：硼离子。
所述第一掩膜层203的厚度较小，且所述第一侧墙沿垂直于第一栅极结构202侧壁的方向上的尺寸也较小，使得由相邻第一栅极结构202、第一侧墙和第一掩膜层203构成的沟槽(图中未示出)的深宽比较小，在形成第一口袋区207的离子注入工艺中，第一口袋区离子受到投影效应(shadow effect) 的影响较小，使得第一口袋区离子易注入到第一栅极结构202下方的基底200 内，使得形成第一口袋区207均较容易，且所形成的第一口袋区207的性能较好。
所述第二口袋区208的形成工艺包括：第二离子注入工艺。所述第二口袋区208内具有第二口袋区离子。由于第二区Ⅱ基底200用于形成PMOS晶体管，因此，所述第二口袋区离子为N型离子，如：磷离子或者砷离子。
第二口袋区离子受到投影效应(shadow effect)的影响较小，使得第二口袋区离子易注入到第二栅极结构205下方的基底200内，使得形成第二口袋区208均较容易，且所形成的第二口袋区208的性能较好。
形成所述第一口袋区207和第二口袋区208之后，还包括：在所述第一栅极结构202两侧的第一鳍部201内形成第一源漏掺杂区；在所述第二栅极结构205两侧的第二鳍部204内形成第二源漏掺杂区。
在本实施例中，形成第一源漏掺杂之后，形成第二源漏掺杂区。在其他实施例中，形成第一源漏掺杂区之前，形成第二源漏掺杂区。
形成所述第一源漏掺杂区之前，还包括：在所述第二区Ⅱ基底200上、第二栅极结构205的侧壁、第二鳍部204和第二掩膜层206的侧壁和顶部表面形成第一覆盖层。所述第一覆盖层的形成步骤包括：在所述基底200上形成第一覆盖膜；去除第一区Ⅰ基底200上、第一栅极结构202和第一鳍部201 顶部表面、以及第一鳍部201侧壁上的第一覆盖膜，在所述第二区Ⅱ基底200 上、第二栅极结构205的侧壁、第二鳍部204和第二掩膜层206的侧壁和顶部表面形成第一覆盖层。具体请参考图5至图17。
图5至图7是形成第一覆盖膜的结构示意图。
请参考图5至图7，图5是图6和图7的立体图，所述图6是图5沿AA’线的剖面示意图，图7是图5沿BB’线的剖面示意图，在所述基底200上、第一栅极结构202和第二栅极结构205的侧壁、以及第一鳍部201和第二鳍部204的侧壁和顶部表面形成第一覆盖膜209。
所述第一覆盖膜209的材料包括：氮化硅。所述第一覆盖膜209的形成工艺包括：化学气相沉积工艺。
所述第一覆盖膜209用于后续形成第一覆盖层。
形成所述第一覆盖膜209之后，还包括：去除第一区Ⅰ基底200上、第一栅极结构202顶部、以及第一鳍部201侧壁和顶部表面的第一覆盖膜209。
在本实施例中，去除第一区Ⅰ基底200上、第一栅极结构202顶部、以及第一鳍部201侧壁和顶部表面的第一覆盖膜209的步骤包括：去除第一区Ⅰ基底200上、第一鳍部201和第一栅极结构202顶部表面的第一覆盖膜209；去除第一区Ⅰ基底200上、第一鳍部201和第一栅极结构202顶部表面的第一覆盖膜209之后，去除第一鳍部201侧壁的第一覆盖膜209，具体请参考图8至图17。
请参考图8和图9，去除第一区Ⅰ基底200上、第一鳍部201和第一栅极结构202顶部表面的第一覆盖膜209，直至暴露出第一鳍部201的顶部表面。
需要说明的是，图8是在图6基础上的剖面示意图，图9是中图7基础上的剖面示意图。
去除第一区Ⅰ基底200上、第一鳍部201和第一栅极结构202顶部表面的第一覆盖膜209的步骤包括：在所述第二区Ⅱ基底200上形成第一光刻胶 210；以所述第一光刻胶210为掩膜，刻蚀所述第一区Ⅰ基底200上、第一鳍部201和第一栅极结构202顶部表面的第一覆盖膜209，直至暴露出第一鳍部 201的顶部表面。
所述第一光刻胶210用于保护第二区Ⅱ基底200、第二栅极结构205、第二掩膜层206和第二区Ⅱ隔离结构。
去除第一区Ⅰ基底200上和第一鳍部201顶部表面的第一覆盖膜209的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
去除第一区Ⅰ基底200上、第一鳍部201和第一栅极结构202顶部表面的第一覆盖膜209，直至暴露出第一鳍部201的顶部表面，有利于后续在第一栅极结构202两侧的第一鳍部201内形成第一源漏掺杂区。
去除第一区Ⅰ基底200上和第一鳍部201顶部表面的第一覆盖膜209之后，还包括：去除第一鳍部201侧壁的第一覆盖膜209。
去除第一鳍部201侧壁的第一覆盖膜209包括至少一次第一去除工艺步骤。所述第一去除工艺步骤包括：在所述第一掩膜层203的侧壁和顶部表面形成第一保护层；形成所述第一保护层之后，去除第一鳍部201侧壁上部分第一覆盖膜209。
在本实施例中，所述第一去除工艺步骤的次数为：1次～20次。在其他实施例中，所述第一去除工艺步骤的次数可以大于20次。
在本实施例中，以所述第一去除工艺步骤的次数为两次进行说明。
在本实施例中，去除第一鳍部201侧壁的第一覆盖膜209的步骤包括：进行第一次第一去除工艺步骤，在所述第一次第一去除工艺步骤过程中，所形成的第一保护层为第一保护部；第一次第一去除工艺步骤之后，进行第二次第一去除工艺步骤，在所述第二次第一去除工艺步骤过程中，所形成的第一保护层为第二保护部，所述第二保护部位于第一保护部上。
图10至图15是所述第一次去除工艺各步骤的结构示意图。
请参考图10和图11，在所述第一区Ⅰ基底200和隔离结构上、以及第一栅极结构202的侧壁、以及第一鳍部201和第一掩膜层203的侧壁和顶部表面形成第一保护部膜211。
所述第一保护部膜211的材料为碳氢化合物。所述第一保护部膜211的形成工艺包括：第一化学气相沉积工艺，所述第一化学气相沉积工艺的参数包括：第一反应气体包括CH4、HBR、CH3F、CH2F2、SiCl4中的一种或者几种，气压为5毫托～120毫托，功率为100瓦～1500瓦，偏置电压为0伏～100 伏。
由于相邻第一栅极结构202之间沟槽的深宽比较大，使得所述第一反应气体沿所述沟槽深度方向上进入沟槽的量不断减少，使得位于第一栅极结构 202侧壁、以及第一掩膜层203的侧壁和顶部表面上第一保护部膜209的厚度较位于所述第一区Ⅰ基底200和隔离结构上、以及第一鳍部201的侧壁和顶部表面的第一保护部膜209的厚度厚。
位于第一栅极结构202侧壁、以及第一掩膜层203的侧壁和顶部表面的所述第一保护膜211的厚度为：500埃～2000埃。位于第一区Ⅰ基底200、以及第一鳍部201侧壁和顶部表面的第一保护膜211的厚度为：300埃～1000埃。
由于位于第一栅极结构202侧壁、以及第一掩膜层203的侧壁和顶部表面的所述第一保护膜211的厚度较位于第一区Ⅰ基底200、以及第一鳍部201 侧壁和顶部表面的第一保护膜211的厚度厚，使得后续完全去除位于所述第一区Ⅰ基底200和隔离结构上、以及第一鳍部201的侧壁的第一保护部膜211 时，第一掩膜层203的顶部表面上仍有部分第一保护部膜211的残留，残留的第一保护部膜211用于保护第一掩膜层203。
请参考图12和图13，去除第一区Ⅰ基底200上、以及第一鳍部201侧壁和顶部表面的第一保护部膜211，直至暴露出第一鳍部201的侧壁和顶部表面，在第一掩膜层203的顶部形成第一保护部212。
去除第一区Ⅰ基底200上以及第一鳍部201侧壁和顶部表面的第一保护部膜211的工艺包括：各向异性干法刻蚀工艺，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括CF4、CHF3、O2、CO2、SO2，压强为10毫托～80 毫托，偏置功率为0瓦～200瓦，时间为1秒～20秒。
第一区Ⅰ基底200上、第一鳍部201侧壁和顶部表面的第一保护部膜211 的去除量为：300埃～1000埃。
在去除第一区Ⅰ基底200上、第一鳍部201侧壁和顶部表面的第一保护部膜211时，第一栅极结构202侧壁、以及第一掩膜层203的侧壁和顶部表面的第一保护膜211也被部分去除，形成第一保护部212。所述第一保护部 212的厚度为：200埃～1000埃。
选择所述第一保护部212的厚度的意义在于：若所述第一保护部212的厚度小于200埃，使得后续去除第一鳍部201侧壁上部分第一覆盖膜209时，第一保护部212被消耗掉，使得第一掩膜层203受到损伤；若位于第一保护部212的厚度大于1000埃，使得后续去除第一保护部212的难度较大。
在本实施例中，所述第一保护部212覆盖第一栅极结构202和第一掩膜层203部分侧壁。在其他实施例中，所述第一保护部仅覆盖第一掩膜层的顶部表面。
所述第一保护部212用于后续去除第一鳍部201侧壁部分第一覆盖膜209 时保护所述第一掩膜层203，能够有效地防止所述第一掩膜层203被磨损，使得所述第一掩膜层203对第一栅极结构202的保护能力较好，从而能够有效地防止后续形成第一源漏掺杂区时，在第一栅极结构202上出现蘑菇效应，有利于提高第一栅极结构202的性能。
请参考图14和图15，形成所述第一保护部212之后，去除第一鳍部201侧壁上部分第一覆盖膜209。
在本实施例中，形成所述第一保护部212之后，去除第一鳍部201侧壁上部分第一覆盖膜209。在其他实施例中，形成所述第一保护部之后，去除第一鳍部侧壁上所有的第一覆盖膜。
所述第一覆盖膜209的去除量为：10埃～50埃，选择所述第一覆盖膜200 的去除量的意义在于：若所述第一覆盖膜209的去除量小于10埃，使得所述循环次数较多，增加了工艺的复杂度；若所述第一覆盖膜209的去除量大于 50埃，使得在去除第一覆盖膜209的过程中，对第一保护部212的损伤较大，使得所述第一保护部212可能被磨穿，从而造成对所述第一掩膜层203的磨损，进而使得第一栅极结构202的顶部表面有可能被暴露出，使得后续形成第一源漏掺杂区时，易在第一栅极结构202上出现蘑菇效应，不利于第一栅极结构202的性能。
在本实施例中，去除第一鳍部201侧壁上部分第一覆盖膜209的工艺为：各向异性干法刻蚀工艺，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括CF4、CHF3、CH2F2、CH3F中的一种或者几种，压强为3毫托～100毫托，功率为100瓦～1500瓦，偏置电压为50伏～700伏。
在其他实施例中，去除第一区鳍部侧壁上部分第一覆盖膜的工艺包括：湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
图16至图17是所述第二次去除工艺的结构示意图。
请参考图16和图17，第一次第一去除工艺步骤之后，在所述第一保护部 212上形成第二保护部213；形成所述第二保护部213之后，去除第一鳍部201 侧壁上第一覆盖膜209，直至暴露出第一鳍部201的侧壁，在所述第二区Ⅱ基底200上形成第一覆盖层227。
所述第二保护部213的形成步骤包括：在所述第一区Ⅰ基底200和隔离结构和第一保护部212上、以及第一鳍部201的侧壁和顶部表面形成第二保护部膜；去除第一区Ⅰ基底200上、第一鳍部201侧壁和顶部表面的第二保护膜部，直至暴露出第一鳍部201的侧壁和顶部表面，在所述第一保护部212 上形成第二保护部213。
所述第二保护部膜的形貌、材料和形成工艺与第一保护部膜的形貌、材料和形成工艺相同，在此不做赘述。
在本实施例中，位于第一栅极结构202侧壁、以及第一掩膜层203的侧壁和顶部表面的所述第二保护部膜的厚度与位于第一栅极结构202侧壁、以及第一掩膜层203的侧壁和顶部表面的所述第一保护部膜的厚度相同，位于第一栅极结构202侧壁、以及第一掩膜层203的侧壁和顶部表面的所述第二保护部膜的厚度为：500埃～2000埃。位于第一区Ⅰ基底200上、第一鳍部201 侧壁和顶部表面第二保护部膜的厚度与第一区Ⅰ基底200上、第一鳍部201 侧壁和顶部表面第一保护部膜的厚度，位于第一区Ⅰ基底200上、第一鳍部 201侧壁和顶部表面第二保护部膜的厚度为300埃～1000埃。
在本实施例中，第一区Ⅰ基底200上、以及第一鳍部201侧壁和顶部表面，所述第二保护部膜的去除量与第一保护部膜的去除量相同。
在其他实施例中，第一区基底上、以及第一鳍部侧壁和顶部表面，所述第二保护部膜的去除量与第一保护部膜的去除量不同。
在本实施例中，去除第一鳍部201侧壁上部分第一覆盖膜209的工艺为：各向异性干法刻蚀工艺，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括CF4、CHF3、CH2F2、CH3F中的一种或者几种，压强为3毫托～100毫托，功率为100瓦～1500瓦，偏置电压为50伏～700伏。
在其他实施例中，去除第一区鳍部侧壁上第一覆盖膜的工艺包括：湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
在本实施例中，第二次第一去除工艺步骤去除第一鳍部201侧壁第一覆盖膜209的量较少，使得对第二保护部213的损伤较小，从而能够防止在去除第一鳍部202侧壁第一覆盖膜209时，第一保护部212和第二保护213均被消耗掉，从而对第一掩膜层203造成磨损。所述第一保护部212能够保护第一掩膜层203的顶部表面，能够有效地防止第一栅极结构202被暴露出，防止后续形成第一源漏掺杂区时，在第一栅极结构202上出现蘑菇效应，有利于提高第一栅极结构202的性能。
第一保护层用于后续形成第一源漏掺杂区时保护第二区Ⅱ基底200、第二栅极结构205和第二掩膜层206的侧壁和顶部表面。
形成所述第一保护层之后，还包括：在所述第一栅极结构202两侧第一鳍部201内形成第一源漏掺杂区，具体请参考图18至图20。
请参考图18，去除部分第一鳍部201，形成第一源漏开口214。
需要说明的是，图18是在图17的基础上的剖面示意图。
所述第一源漏开口214的形成工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
所述第一源漏开口214用于后续容纳第一外延层。
形成所述第一源漏开口214的过程中，所述第一保护部212和第二保护部213用于保护第一掩膜层203，使得第一掩膜层203的磨损减小，从而能够有效地避免第一掩膜层203下方的栅极结构202被暴露出，进而能够防止后续形成第一外延层时，第一栅极结构202因被暴露出而外延生长，有利于提高第一栅极结构202的性能。
请参考图19和图20，在所述第一源漏开口214内形成第一外延层(图中未标出)；在所述第一外延层中掺入第一掺杂离子，形成第一源漏掺杂区215。
形成所述第一源漏开口214之后，形成第一外延层之前，还包括：去除第一保护部212以及位于第一保护部212上的第二保护部213；去除所述第一保护部212和第二保护部213之后，对所述第一区Ⅰ基底200进行第一清洗工艺。
去除第一保护部212以及位于第一保护部212上的第二保护层213的工艺包括：灰化工艺。
去除第一保护部212以及位于第一保护部212上的第二保护部213之后，在所述第一区Ⅰ基底200上残留副产物，所述第一清洗工艺用于清洗去除所述副产物，能够有效地防止所述副产物影响半导体器件的性能。
所述第一外延层的形成工艺包括：外延生长工艺。
在形成第一外延层的过程中，由于第一掩膜层203保护第一栅极结构202，使得第一栅极结构202的顶部不被暴露出，进而使得形成第一外延层时，所述第一栅极结构202的顶部不外延生长，因此，有利于提高第一栅极结构202 的性能。
所述第一外延层的材料与第一掺杂离子与晶体管的类型相关。在本实施例中，所述第一区Ⅰ用于形成NMOS晶体管，因此，所述第一外延层的材料包括：碳化硅或者硅，所述第一掺杂离子为N型离子，如：磷离子或者砷离子。
在其他实施例中，所述第一区用于形成PMOS晶体管，因此，所述第一外延层的材料包括：硅锗或者硅，所述第一掺杂离子为P型离子，如：硼离子。
在本实施例中，形成所述第一源漏掺杂区212之后，还包括：在第二栅极结构205两侧的第二鳍部204内形成所述第二源漏掺杂区。图21至图28 是形成第二源漏掺杂区各步骤的结构示意图。
形成所述第二源漏掺杂区之前，还包括：在所述第一区Ⅰ基底200上形成第二覆盖层。所述第二覆盖层的形成步骤包括：在所述基底200上形成第二覆盖膜；去除第二区Ⅱ基底200上的第二覆盖膜，在所述第一区Ⅰ基底200 上形成第二覆盖层。
在本实施例中，形成第一源漏掺杂区212之后，形成所述第二源漏掺杂区，所述第二覆盖层的形成步骤还包括：去除第一覆盖层227。具体请参考图 21至图26。
在其他实施例中，形成第一覆盖膜之前，形成第二源漏掺杂区。所述第二覆盖层的形成步骤不包括：去除第一覆盖层。
图21至图22是形成第二覆盖膜的结构示意图。
请参考图21和图22，图22是图21沿CC’线的剖面示意图，在所述基底 200上形成第二覆盖膜225。
在本实施例中，所述第二覆盖膜225与第一覆盖膜209的材料、形成工艺相同，在此不做赘述，不同之处在于：所述第二覆盖膜225用于后续形成第二覆盖层。
形成所述第二覆盖膜225之后，还包括：去除第二区Ⅱ基底200上的第二覆盖膜225。
在本实施例中，形成所述第二覆盖膜225之后，还包括：去除第一覆盖层227。去除第二区Ⅱ基底200上的第二覆盖膜225和第一覆盖层227的步骤包括：去除第二区Ⅱ基底200上、第二鳍部204和第二栅极结构205顶部表面的第二覆盖膜225和第一覆盖层227，直至暴露出第二鳍部204的顶部；去除第二区Ⅱ基底200上、第二鳍部204和第二栅极结构205顶部表面的第二覆盖膜225和第一覆盖层227之后，去除第二鳍部204侧壁的第二覆盖膜225 和第一覆盖层227，直至暴露出第二鳍部204的侧壁。具体请参考图23至图 26。
请参考图23和图24，去除第二区Ⅱ基底200上、第二鳍部204和第二栅极结构205上的第二覆盖膜225和第一覆盖层227，直至暴露出第二鳍部204的顶部。
需要说明的是，图24的剖面方向与图22的剖面方向一致。
去除第二区Ⅱ基底200上、第二鳍部204和第二栅极结构205上的第二覆盖膜225和第一覆盖层227的步骤包括：在所述第一区Ⅰ基底200上形成第二光刻胶216；以所述第二光刻胶216为掩膜，刻蚀所述基底200上、第二鳍部204和第二栅极结构205顶部表面的第二覆盖膜225和第一覆盖层227，直至暴露出第二鳍部204的顶部表面。
所述第二光刻胶216的用于保护第一区Ⅰ基底200、第一鳍部201、第一栅极结构202、第一掩膜层203和第一区Ⅰ隔离结构。
去除第二区Ⅱ基底200上、第二鳍部204和第二栅极结构205上的第二覆盖膜225和第一覆盖层227的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
去除第二区Ⅱ基底200上、第二鳍部204和第二栅极结构205上的第二覆盖膜225和第一覆盖层227，暴露出第二鳍部204的顶部，有利于后续在第二栅极结构205两侧的第二鳍部204内形成第二源漏掺杂区。
请参考图25和图26，去除第二区Ⅱ基底200上、第二鳍部204和第二栅极结构205顶部表面的第二覆盖膜225和第一覆盖层227之后，去除第二鳍部204侧壁的第二覆盖膜225和第一覆盖层227，暴露出第二鳍部204侧壁，在所述第一区Ⅰ基底200上形成第二覆盖层223。
需要说明的是，图26的剖面方向与图22的剖面方向一致。
在本实施例中，去除第二鳍部204侧壁的第二覆盖膜225和第一覆盖层 227包括至少一次第二去除工艺步骤，所述第二去除工艺步骤包括：在所述第二掩膜层206的部分侧壁和顶部表面形成第二保护层；形成所述第二保护层之后，去除第二鳍部204侧壁上部分第二覆盖膜225和第一覆盖层227。
在本实施例中，每次第二去除工艺步骤过程中，去除第二鳍部204侧壁上部分第二覆盖膜225和第一覆盖层227的去除量为：10埃～50埃。
选择所述第二覆盖膜225和第一覆盖层227的去除量的意义在于：若所述第二覆盖膜225和第一覆盖层227的去除量小于10埃，使得所述循环次数较多，增加了工艺的复杂度；若所述第二覆盖膜225和第一覆盖层227的去除量大于50埃，使得在去除第二覆盖膜225和第一覆盖层227的过程中，对第二保护层的损伤较大，使得所述第二保护层可能被磨穿，从而造成对所述第二掩膜层206被消耗掉，进而使得第二栅极结构205的顶部表面有可能被暴露出，使得后续形成第二源漏掺杂区时，易在第二栅极结构205被暴露出的地方上出现蘑菇效应，不利于提高第二栅极结构205的性能。
在其他实施例中，形成第一覆盖膜之前，形成第二源漏掺杂区。形成所述第二源漏掺杂区之前，形成所述第二覆盖层，形成所述第二覆盖层仅包括去除第二区鳍部侧壁的第二覆盖膜，去除第二区鳍部侧壁的第二覆盖膜包括至少一次第二去除工艺步骤。
在本实施例中，所述第二去除工艺步骤的次数为：1～20次。在其他实施例中，所述第二去除工艺步骤的次数可以大于20次。
在本实施例中，以所述第二去除工艺步骤的次数为两次进行说明，去除第二鳍部204侧壁的第二覆盖膜225和第一覆盖层227的步骤包括：进行第一次第二去除工艺步骤，在所述第一次第二去除工艺步骤过程中，所形成的第二保护层为第三保护部217；第一次所述第二去除工艺步骤之后，进行第二次第二去除工艺，在所述第二次第二去除工艺步骤过程中，所形成的第二保护层为第四保护部218，所述第四保护部218位于第三保护部217上。
所述第三保护部217和第四保护部218的形貌与第一保护部212和第二保护部213的形貌相同，在此不做赘述。
所述第三保护部217的形成步骤包括：在所述第二区Ⅱ基底200和隔离结构上、以及第二栅极结构205和第二掩膜层206的侧壁和顶部表面以及第二鳍部204的侧壁和顶部表面形成第三保护部膜；去除第二区Ⅱ基底200上、以及第二鳍部204侧壁和顶部表面的第三保护部膜，直至暴露出第二鳍部204 的侧壁和顶部表面，在所述第二掩膜层206顶部表面形成第三保护部217。
位于第二栅极结构205侧壁、以及第二掩膜层206的侧壁和顶部表面的所述第三保护部膜的厚度为：500埃～2000埃。位于第二区Ⅱ基底200上以及第二鳍部204侧壁和顶部表面的第三保护部膜的厚度为：300埃～1000埃。第二区Ⅱ基底200上、以及第二鳍部204侧壁和顶部表面的第三保护部膜的去除量为：300埃～1000埃。
在所述第一次第二去除工艺步骤过程中，所述第三保护部217用于保护第二掩膜层206。
所述第四保护部218的形成步骤包括：在所述第二区Ⅱ基底200和隔离结构上、第二栅极结构205的侧壁、以及第二鳍部204和第二掩膜层206的侧壁和顶部表面形成第四保护部膜；去除第二区Ⅱ基底200上、以及第二鳍部204侧壁和顶部表面的第四保护部膜，直至暴露出第二鳍部204的侧壁和顶部表面，在所述第二掩膜层206的侧壁和顶部表面形成第四保护部218。
位于第二栅极结构205侧壁、以及第二掩膜层206的侧壁和顶部表面的所述第四保护部膜的厚度为：500埃～2000埃。位于第二区Ⅱ基底200上、第二鳍部204侧壁和顶部表面的第四保护部膜的去除量为：300埃～1000埃。第二区Ⅱ基底200上、以及第二鳍部204侧壁和顶部表面的第四保护部膜的去除量为：300埃～1000埃。
在本实施例中，所述第二次第二去除工艺过程中，所述第四保护层216 用于保护第二掩膜层206。
请参考图27和图28，形成所述第二覆盖层223之后，在所述第二栅极结构205两侧的第二鳍部204内形成第二源漏掺杂区219；形成所述第二源漏掺杂区219之后，去除第二光刻胶216(如图25所示)和第二覆盖层223(如图25所示)。
需要说明的是，图28的剖面方向与图22的剖面方向一致。
所述第二源漏掺杂区219的形成步骤包括：在所述第二栅极结构205两侧的第二鳍部204内形成第二源漏开口(图中未标出)；在所述第二源漏开口内形成第二外延层；在所述第二外延层中掺入第二掺杂离子。
所述第二源漏开口的形成工艺与第一源漏开口的形成工艺相同，在此不做赘述。
在形成第二源漏开口的过程中，所述第三保护部217和第四保护部218 用于保护第二掩膜层206，使得第二掩膜层206的磨损减小，从而能够有效地避免第二掩膜层206下方的第二栅极结构205被暴露出，进而能够防止后续形成第二外延层时，第二栅极结构205被暴露出的地方也外延生长，有利于提高第二栅极结构205的性能。
形成所述第二源漏开口之后，形成第二外延层之前，还包括：去除第三保护部217和第四保护部218(如图25所示)；去除所述第三保护部217和第四保护部218之后，对第二区Ⅱ基底200进行第二清洗工艺。
去除第三保护部217和第四保护部218的工艺与去除第一保护部212和第二保护部213的工艺相同，在此不做赘述。
所述第二清洗工艺与第一清洗工艺相同，在此不做赘述。
所述第二外延层的形成工艺包括：外延生长工艺。所述第二外延层与第二掺杂离子与晶体管的类型相关。在本实施例中，所述第二区Ⅱ用于形成 PMOS晶体管，因此，所述第二外延层的材料包括：硅锗或者硅，所述第二掺杂离子为P型离子，如：硼离子。
在其他实施例中，所述第二区用于形成NMOS晶体管，因此，所述第二外延层的材料包括：碳化硅或者硅，所述第二掺杂离子为N型离子，如：磷离子或者砷离子。
去除第二光刻胶216的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
去除第二覆盖层223的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
相应的，本发明实施例还提供一种用上述方法所形成的半导体结构，请参考图16，包括：基底200，所述基底200包括第一区Ⅰ和第二区Ⅱ，所述第一区Ⅰ基底200上具有第一鳍部201和横跨第一鳍部201的第一栅极结构 202所述第一栅极结构202顶部表面具有第一掩膜层203；位于第一掩膜层203 上的第一保护层；分别位于第一栅极结构202两侧第一鳍部201内的第一源漏掺杂区215(见图20)；位于第二区Ⅱ基底200上的第一覆盖层227。所述第一区Ⅰ用于形成NMOS晶体管，第二区Ⅱ用于形成PMOS晶体管。
所述第一保护层的材料包括：CHOSi化合物。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区和第二区，所述第一区基底上具有第一鳍部和横跨第一鳍部的第一栅极结构，所述第一栅极结构顶部表面具有第一掩膜层；
在所述第一栅极结构顶部及侧壁、所述第一鳍部顶部及侧壁、所述第一区基底和第二区基底上形成第一覆盖膜；
在所述第二区基底上形成第一光刻胶；以所述第一光刻胶为掩膜，去除所述第一区基底上、所述第一鳍部顶部和第一栅极结构顶部表面的第一覆盖膜；
去除所述第一区基底上、所述第一鳍部顶部和第一栅极结构顶部表面的第一覆盖膜之后，采用至少一次第一去除工艺步骤去除第一鳍部侧壁上的所述第一覆盖膜，直至暴露出第一鳍部的侧壁，在第二区基底上形成第一覆盖层，所述第一去除工艺步骤包括：在所述第一掩膜层顶部形成第一保护层，形成所述第一保护层之后，去除第一鳍部侧壁上部分第一覆盖膜；
形成第一覆盖层之后，在所述第一栅极结构两侧的第一鳍部内分别形成第一源漏掺杂区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的厚度为：300埃～1000埃。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护层还覆盖第一栅极结构和第一掩膜层的部分侧壁，所述第一保护层的形成步骤包括：在所述第一区基底上、第一栅极结构的侧壁上、以及第一掩膜层和第一鳍部的侧壁和顶部表面形成第一保护膜；去除第一区基底上、以及第一鳍部侧壁和顶部表面的第一保护膜，直至暴露出第一鳍部的侧壁和顶部表面，形成所述第一保护层；所述第一保护膜的材料为碳氢化合物。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，位于第一栅极结构侧壁、以及第一掩膜层的侧壁和顶部表面的所述第一保护膜的厚度为：500埃～2000埃；位于第一区基底、以及第一鳍部侧壁和顶部表面的第一保护膜的厚度为：300埃～1000埃。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一覆盖膜的材料包括：氮化硅；去除第一鳍部侧壁上的部分第一覆盖膜的工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括CF4、CHF3、CH2F2、CH3F中的一种或者几种，压强为3毫托～100毫托，功率为100瓦～1500瓦，偏置电压为50伏～700伏。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在去除第一鳍部侧壁上第一覆盖膜的过程中，所述第一去除工艺步骤的次数为：1次～20次；每次所述第一去除工艺步骤中，第一覆盖膜的去除量为：10埃～50埃。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一去除工艺步骤的次数为两次时，去除第一鳍部侧壁的第一覆盖膜的步骤包括：进行第一次所述第一去除工艺步骤，在所述第一次第一去除工艺步骤过程中，所形成的第一保护层为第一保护部；第一次第一去除工艺步骤之后，进行第二次第一去除工艺步骤，在所述第二次所述第一去除工艺步骤过程中，所形成的第一保护层为第二保护部，所述第二保护部位于第一保护部上。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二区基底上还具有第二鳍部和横跨第二鳍部的第二栅极结构，所述第二栅极结构顶部具有第二掩膜层；所述半导体结构的形成方法还包括：在第二栅极结构两侧的第二鳍部内形成第二源漏掺杂区。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第二源漏掺杂区之前，还包括：在所述第二鳍部的侧壁和第一区基底上形成第二覆盖膜。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，当所述第二源漏掺杂区在所述第一覆盖膜之前形成时，形成第二覆盖膜之后，还包括：去除第二鳍部侧壁上的所述第二覆盖膜，直至暴露出第二鳍部的侧壁，在所述第一区基底上、第一栅极结构的侧壁、以及第一掩膜层和第一鳍部的侧壁和顶部表面形成第二覆盖层；去除第二鳍部侧壁上的第二覆盖膜的步骤包括至少一次第二去除工艺步骤，所述第二去除工艺步骤包括：在所述第二掩膜层的侧壁和顶部表面形成第二保护层；形成所述第二保护层之后，去除第二鳍部侧壁上的部分第二覆盖膜。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，当所述第二源漏掺杂区在所述第一源漏掺杂区之后形成时，所述第二去除工艺步骤还包括：去除第一覆盖层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二保护层还覆盖第二栅极结构和第二掩膜层的部分侧壁；所述第二保护层的形成步骤包括：在所述第二区基底上、第二栅极结构的侧壁上、以及第二掩膜层和第二鳍部的侧壁和顶部表面形成第二保护膜；去除第二区基底上、以及第二鳍部侧壁和顶部表面的第二保护膜，直至暴露出第二鳍部的侧壁和顶部表面，形成所述第二保护层；所述第二保护膜的材料为碳氢化合物。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，位于第二栅极结构侧壁、以及第二掩膜层的侧壁和顶部表面的所述第二保护膜的厚度为：500埃～2000埃；位于第二基底、以及第二鳍部侧壁和顶部表面的第二保护膜的厚度为：300埃～1000埃。
14.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第二覆盖膜的材料包括：氮化硅；去除第二鳍部侧壁上的部分第二覆盖膜的工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括CF4、CHF3、CH2F2、CH3F中的一种或者几种，压强为3毫托～100毫托，功率为100瓦～1500瓦，偏置电压为50伏～700伏。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，在去除第二鳍部侧壁上的第二覆盖膜的过程中，所述第二去除工艺步骤的次数为：1次～20次；每次第二去除工艺步骤中，第二覆盖膜的去除量为：10埃～50埃。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第二去除工艺步骤的次数为两次时，去除第二区基底上的第二覆盖膜的步骤包括：进行第一次所述第二去除工艺步骤，在所述第一次第二去除工艺步骤过程中，所形成的第二保护层为第三保护部；第一次第二去除工艺步骤之后，进行第二次第二去除工艺步骤，在所述第二次所述第二去除工艺步骤过程中，所形成的第二保护层为第四保护部，所述第四保护部位于第三保护部上。
17.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一区用于形成NMOS晶体管，第二区用于形成PMOS晶体管；所述第一源漏掺杂区的形成步骤包括：在所述第一栅极结构两侧的第一鳍部内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入第一掺杂离子；所述第二源漏掺杂区的形成步骤包括：在所述第二栅极结构两侧的第二鳍部内形成第二源漏开口；在所述第二源漏开口内形成第二外延层；在所述第二外延层内掺入第二掺杂离子。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述第一外延层的材料包括：碳化硅或者硅；第一掺杂离子为N型离子；所述第二外延层的材料包括：硅锗或者硅；所述第二掺杂离子为P型离子。
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