KR101879929B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR101879929B1
KR101879929B1 KR1020160025065A KR20160025065A KR101879929B1 KR 101879929 B1 KR101879929 B1 KR 101879929B1 KR 1020160025065 A KR1020160025065 A KR 1020160025065A KR 20160025065 A KR20160025065 A KR 20160025065A KR 101879929 B1 KR101879929 B1 KR 101879929B1
Authority
KR
South Korea
Prior art keywords
active semiconductor
substrate
insulating structure
fins
disposed
Prior art date
Application number
KR1020160025065A
Other languages
English (en)
Other versions
KR20170028816A (ko
Inventor
치성 리
신치에 황
치원 리우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170028816A publication Critical patent/KR20170028816A/ko
Application granted granted Critical
Publication of KR101879929B1 publication Critical patent/KR101879929B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

반도체 디바이스는 기판, 제1 절연 구조물, 제2 절연 구조물, 적어도 하나의 제1 활성 반도체 핀, 및 적어도 하나의 제2 활성 반도체 핀을 포함한다. 제1 절연 구조물과 제2 절연 구조물은 기판 상에 배치된다. 제1 활성 반도체 핀은 기판 상에 배치되고, 제1 절연 구조물로부터 돌출한 돌출 부분을 갖는다. 제2 활성 반도체 핀은 기판 상에 배치되고, 제2 절연 구조물로부터 돌출한 돌출 부분을 갖는다. 제1 활성 반도체 핀의 돌출 부분과 제2 활성 반도체 핀의 돌출 부분은 상이한 높이들을 갖는다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 2015년 9월 4일에 출원된 미국 가특허 출원 62/214,759에 대한 우선권을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서 내에 병합된다.
본 출원은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해왔다. IC 재료 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다.
이러한 스케일링 축소는 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. 예를 들어, 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET)와 같은, 삼차원 트랜지스터가 평면형 트랜지스터를 대체하기 위해 도입되었다. 핀 트랜지스터는 최상면 및 대향 측벽들과 관련된 채널(이것을 핀 채널이라고 부른다)을 갖는다. 핀 채널은 최상면과 대향 측벽들에 의해 정의된 전체 채널 폭을 갖는다.
몇몇의 실시예들에 따르면, 반도체 디바이스는 기판, 제1 절연 구조물, 제2 절연 구조물, 적어도 하나의 제1 활성 반도체 핀, 및 적어도 하나의 제2 활성 반도체 핀을 포함한다. 제1 절연 구조물과 제2 절연 구조물은 기판 상에 배치된다. 제1 활성 반도체 핀은 기판 상에 배치되고, 제1 절연 구조물로부터 돌출한 돌출 부분을 갖는다. 제2 활성 반도체 핀은 기판 상에 배치되고, 제2 절연 구조물로부터 돌출한 돌출 부분을 갖는다. 제1 활성 반도체 핀의 돌출 부분과 제2 활성 반도체 핀의 돌출 부분은 상이한 높이들을 갖는다.
몇몇의 실시예들에 따르면, 반도체 디바이스는 기판, 제1 절연 구조물, 제2 절연 구조물, 적어도 하나의 제1 활성 반도체 핀, 및 적어도 하나의 제2 활성 반도체 핀을 포함한다. 제1 절연 구조물은 기판 상에 배치되고, 제1 도펀트들을 포함한다. 제2 절연 구조물은 기판 상에 배치되고, 제1 절연 구조물의 제1 도펀트들과는 상이한 제2 도펀트들을 포함한다. 제1 활성 반도체 핀은 기판 상에 배치되고, 제1 절연 구조물로부터 연장한다. 제2 활성 반도체 핀은 기판 상에 배치되고, 제2 절연 구조물로부터 연장한다.
몇몇의 실시예들에 따르면, 반도체 디바이스를 제조하는 방법은 적어도 하나의 제1 활성 반도체 핀과 적어도 하나의 제2 활성 반도체 핀을 기판 상에 형성하는 단계를 포함한다. 기판은 제1 영역과 제2 영역을 갖는다. 제1 활성 반도체 핀은 기판의 제1 영역 상에 배치되고, 제2 활성 반도체 핀은 기판의 제2 영역 상에 배치된다. 유전체층이 기판의 제1 영역과 제2 영역 상에 형성된다. 제1 절연 구조물을 형성하기 위해 기판의 제1 부분 상의 유전체층의 일부분은 제1 도펀트들로 도핑된다. 제2 절연 구조물을 형성하기 위해 기판의 제2 부분 상의 유전체층의 다른 일부분은 제2 도펀트들로 도핑된다. 제2 도펀트들은 제1 도펀트들과 상이하다. 제1 활성 반도체 핀의 일부분과 제2 활성 반도체 핀의 일부분을 노출시키기 위해 제1 절연 구조물의 적어도 일부분과 제2 절연 구조물의 적어도 일부분은 리세싱된다.
상이한 디바이스 영역들 내에서 상이한 핀 높이들을 갖는 FinFET들을 갖춤으로써, 상이한 디바이스 영역들 내에서의 디바이스들의 성능을 투닝하는 것이 더 수월해진다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1h는 본 발명개시의 몇몇의 실시예들에 따른 다양한 스테이지들에서의 반도체 디바이스를 제조하는 방법의 단면도들이다.
도 2a는 도 1g의 영역 A의 확대도이다.
도 2b는 도 1g의 영역 B의 확대도이다.
도 3은 본 발명개시의 몇몇의 실시예들에 따른 반도체 디바이스의 단면도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 출원의 하나 이상의 실시예들로부터 개선될 수 있는 디바이스들의 예시들은 반도체 디바이스들이다. 이러한 디바이스는, 예컨대, FinFET 디바이스이다. FinFET 디바이스는, 예컨대 적어도 하나의 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) FinFET 디바이스와 적어도 하나의 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) FinFET 디바이스를 포함하는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스일 수 있다. 본 출원의 다양한 실시예들을 설명하기 위해 FinFET 예시와 함께 아래의 개시내용을 이어갈 것이다. 하지만, 본 출원은 특정 유형의 디바이스로 제한되어서는 안된다는 것을 이해한다.
도 1a 내지 도 1h는 본 발명개시의 몇몇의 실시예들에 따른 다양한 스테이지들에서의 반도체 디바이스를 제조하는 방법의 단면도들이다. 도 1a를 참조한다. 기판(110)이 제공된다. 기판(110)은 적어도 하나의 제1 영역(102)과 적어도 하나의 제2 영역(104)을 갖는다. 예를 들어, 도 1a에서, 기판(110)은 하나의 제1 영역(102)과, 이 제1 영역(102)에 인접해 있는 하나의 제2 영역(104)을 갖는다. 몇몇의 실시예들에서, 제1 영역(102)과 제2 영역(104)은 논리 코어 영역, (임베딩된 정적 랜덤 액세스 메모리(static random access memory; SRAM) 영역과 같은) 메모리 영역, 아날로그 영역, 입력/출력(주변장치라고도 칭해짐) 영역, (더미 패턴들을 형성하기 위한) 더미 영역 등으로 본질적으로 구성된 그룹으로부터 선택된 상이한 영역들이다. 몇몇의 실시예들에서, 제1 영역(102)은 n형 FinFET 영역인 반면에, 제2 영역(104)은 p형 FinFET 영역이거나, 또는 이와 반대로 제1 영역(102)은 p형 FinFET 영역인 반면에, 제2 영역(104)은 n형 FinFET 영역이다. 몇몇의 실시예들에서, 제1 영역(102)은 논리 코어 영역인 반면에, 제2 영역(104)은 IO 영역이거나, 또는 이와 반대로 제1 영역(102)은 IO 영역인 반면에, 제2 영역(104)은 논리 코어 영역이다.
몇몇의 실시예들에서, 기판(110)은 실리콘을 포함한다. 이와 달리, 기판(110)은 게르마늄, 실리콘 게르마늄, 갈륨 비소 또는 다른 적절한 반도체 물질들을 포함할 수 있다. 또한, 이와 달리, 기판(110)은 에피택셜층을 포함할 수 있다. 예를 들어, 기판(110)은 벌크 반도체 위에 놓인 에피택셜층을 가질 수 있다. 또한, 기판(110)은 성능 강화를 위해 스트레이닝(strained)될 수 있다. 예를 들어, 에피택셜층은 벌크 실리콘 위에 놓인 실리콘 게르마늄층 또는 벌크 실리콘 게르마늄 위에 놓인 실리콘층과 같이, 벌크 반도체의 물질과는 상이한 반도체 물질을 포함할 수 있다. 이러한 스트레이닝된 기판은 선택적 에피택셜 성장(selective epitaxial growth; SEG)에 의해 형성될 수 있다. 또한, 기판(110)은 반도체 온 절연체(semiconductor-on-insulator; SOI) 구조물을 포함할 수 있다. 또한 이와 달리, 기판(110)은 SIMOX(separation by implantation of oxygen) 기술, 웨이퍼 접합, SEG, 또는 다른 적절한 방법에 의해 형성된 것과 같이, 매립형 산화물(buried oxide; BOX)층과 같은 매립형 유전체층을 포함할 수 있다.
기판(110) 상에는 복수의 반도체 핀(semiconductor fin)들이 형성된다. 보다 상세하게, 반도체 핀들은 적어도 하나의 제1 활성 반도체 핀(112)과 적어도 하나의 제2 활성 반도체 핀(114)을 포함한다. 예를 들어, 도 1a에서는, 네 개의 제1 활성 반도체 핀들(112)과 네 개의 제2 활성 반도체 핀들(114)이 있다. 제1 활성 반도체 핀들(112)은 기판(110)의 제1 영역(102) 상에 형성되고, 제2 활성 반도체 핀들(114)은 기판(110)의 제2 영역(104) 상에 형성된다. 몇몇의 실시예들에서, 제1 활성 반도체 핀들(112)과 제2 활성 반도체 핀들(114)은 실리콘을 포함한다. 도 1a에서의 제1 활성 반도체 핀들(112)과 제2 활성 반도체 핀들(114)의 개수들은 예시적인 것이며, 본 발명개시의 청구된 범위를 제한시켜서는 안된다는 것을 유념한다. 본 발명분야의 당업자는 실제 상황들에 따라 제1 활성 반도체 핀들(112)과 제2 활성 반도체 핀들(114)에 대해 적절한 개수를 선택할 수 있다.
제1 활성 반도체 핀들(112)과 제2 활성 반도체 핀들(114)은, 예컨대, 포토리소그래피 기술들을 이용하여 기판(110)을 패터닝하고 에칭함으로써 형성될 수 있다. 몇몇의 실시예들에서, 포토레지스트 물질층(미도시됨)이 기판(110) 위에 퇴적된다. 포토레지스트 물질층은 희망하는 패턴(이 경우에서는 제1 활성 반도체 핀들(112)과 제2 활성 반도체 핀들(114))에 따라 조사(노광)되고 포토레지스트 물질의 일부분을 제거하도록 현상된다. 남겨진 포토레지스트 물질은 아래에 있는 물질을, 에칭과 같은 후속 처리 단계들로부터 보호해준다. 산화물 또는 실리콘 질화물 마스크와 같은, 다른 마스크들이 또한 에칭 공정에서 이용될 수 있다는 것을 유념해야 한다.
몇몇의 실시예들에서, 기판(110) 상에 적어도 하나의 더미 반도체 핀(116)이 형성된다. 예를 들어, 도 1a에서는, 열 개의 더미 반도체 핀들(116)이 있다. 더미 반도체 핀들(116)은, 기판(110)의 제1 영역(102) 및/또는 제2 영역(104) 내에 배치될 수 있고, 제1 활성 반도체 핀들(112)과 제2 활성 반도체 핀들(114) 사이에 배치될 수 있다. 더미 반도체 핀들(116)은 반도체 디바이스 내에서 어떠한 기능성도 갖지는 않지만, 디바이스 공정들을 더 균일하게 하고, 더 재현가능하게 하며, 더 제조가능하게 한다. 제1 활성 반도체 핀들(112)과 제2 활성 반도체 핀들(114)은 반도체 디바이스 내에서 기능성을 갖는다.
더미 반도체 핀들(116)은 제1 활성 반도체 핀들(112) 및 제2 활성 반도체 핀들(114)과 함께 형성될 수 있다. 보다 상세하게, 실질적으로 동일하게 이격되어 있고 실질적으로 동일한 높이를 갖는 복수의 반도체 핀들이 기판(110) 상에 미리 형성된다. 핀들 중, 더미 반도체 핀들(116)이라고 칭해지는 몇몇의 핀들을 제거(또는 커팅)하기 위해 추가적인 리소그래피 및 에칭 동작들이 수행된다. 리소그래피 및 에칭 동작은 한 번 또는 여러 번 수행될 수 있다. 커팅되지 않은 반도체 핀들은 제1 활성 반도체 핀들(112) 및 제2 활성 반도체 핀들(114)이라고 칭해진다. 즉, 제1 활성 반도체 핀들(112)의 높이(H1)와 제2 활성 반도체 핀들(114)의 높이(H2)는 더미 반도체 핀들(116)의 높이(H3)보다 크다. 이러한 동작은 임계 치수 및 측벽 프로파일 각도 둘 다를 포함하는 상이한 핀 라인 프로파일을 방지시킬 수 있다. 하지만, 몇몇의 다른 실시예들에서, 더미 반도체 핀들(116)은 생략될 수 있다. 몇몇의 실시예들에서, 높이(H1) 및/또는 높이(H2)는 약 100㎚ 내지 약 150㎚이나, 청구된 범위는 이러한 사항으로 국한되지 않는다.
도 1b를 참조한다. 기판(110) 상에 유전체 물질(120)이 배치되고, 유전체 물질(120)은 제1 활성 반도체 핀들(112), 제2 활성 반도체 핀들(114), 및 더미 반도체 핀들(116)을 덮는다. 몇몇의 실시예들에서, 유전체 물질(120)은 산화물 및/또는 다른 유전체 물질들을 포함한다. 택일적 사항으로서, 라이너 산화물(미도시됨)이 미리 형성될 수 있다. 몇몇의 실시예들에서, 라이너 산화물은 열 산화물일 수 있다. 몇몇의 다른 실시예들에서, 라이너 산화물은 ISSG(in-situ steam generation)을 이용하여 형성될 수 있다. 몇몇의 또다른 실시예들에서, 라이너 산화물은 SACVD(selective area chemical vapor deposition) 또는 통상적으로 이용되는 다른 CVD 방법들을 이용하여 형성될 수 있다. 라이너 산화물의 형성은 전기장을 감소시키며, 이에 따라 결과적인 반도체 디바이스의 성능을 개선시킨다.
도 1c를 참조한다. 유전체 물질(120)의 최상면을 반도체 핀들(즉, 제1 활성 반도체 핀들(112)과 제2 활성 반도체 핀들(114))의 최상면과 동일한 높이가 되도록 화학적 기계적 폴리싱(chemical mechanical polish; CMP)이 수행되어 유전체층(120')이 형성된다. 달리 말하면, 유전체 물질(120')은 더미 반도체 핀들(116)을 덮는다.
보호층(130)이 유전체 물질(120') 상에 형성되고, 보호층(130)은 제1 활성 반도체 핀들(112)과 제2 활성 반도체 핀들(114)을 덮는다. 보호층(130)은 그 아래에 있는 구조물(즉, 제1 활성 반도체 핀들(112), 제2 활성 반도체 핀들(114), 및 유전체 물질(120'))의 데미지를 막아주면서 자신을 통한 주입(implantation)을 가능하게 해준다. 적절한 보호층(130)의 예시들은, 산화물층일 수 있거나 또는, CVD 공정, 예컨대, MOCVD에 의해 퇴적되는 SiO2 또는 SiN 층, 또는 ALD에 의해 퇴적되는 HfO2 및/또는 HfAlO와 같은 물질을 포함한, Al2O3층 또는 나노적층물층을 포함할 수 있다.
도 1d를 참조한다. 패터닝된 마스크층(140)이 기판(110)의 보호층(130)과 제2 영역(104) 상에 형성된다. 패터닝된 마스크층(140)은 레지스트층일 수 있는데, 이 레지스트층은 포토레지스트층, 감광층, 이미징층, 패터닝층, 또는 방사선 민감층이라고도 불리운다. 패터닝된 마스크층(140)은 포지티브형 레지스트 물질, 네거티브형 레지스트 물질, 다른 유형의 물질, 또는 이들의 조합을 포함한다. 패터닝된 마스크층(140)은 리소그래피 공정에 의해 보호층(130) 상에 형성된다. 리소그래피 공정은 레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 현상, 린싱, 건조(예컨대, 하드 베이킹), 다른 적절한 공정들 또는 이들의 조합을 포함한다. 대안적으로, 리소그래피 공정은 무마스크 리소그래피, 전자 빔 묘화, 및 이온 빔 묘화와 같은 다른 방법들에 의해 구현될 수 있거나 또는 이것들로 대체된다. 또다른 대안책에서, 리소그래피 공정은 나노임프린트 기술을 구현하여 마스크층을 패터닝한다. 몇몇의 실시예들에서, 리소그래피 공정은 드라이 에칭, 웨트 에칭, 다른 에칭 방법, 또는 이들의 조합들과 같은, 에칭 공정을 이행한다. 패터닝된 마스크층(140)을 형성하기 전에 탈이온화(de-ionized; DI)수 린싱과 같은, 린싱 공정이 보호층(130)에 대해서 수행될 수 있다.
패터닝된 마스크층(140)은 기판(110)의 제1 영역(102) 상에 위치한 보호층(130)의 일부분을 노출시키는 개구(142)를 포함한다. 도 1d에서, 패터닝된 마스크층(140)을 마스크로서 이용하여 유전체층(120')에 대해서 이온 주입 공정(또는 도핑 공정)(210)이 수행된다. 도 1d에서, 이온 주입 공정(210)은 유전체층(120') 내에 적어도 하나의 제1 절연 구조물(150)을 형성한다. 이온 주입 공정(210)은 (붕소(B), 인듐(In), 알루미늄(Al), 갈륨(Ga), ⅢＡ족 원소들, 또는 이들의 조합들과 같은) p형 도펀트들을 주입시킨다. 몇몇의 실시예들에서, 제1 절연 구조물(150)은 트랜지스터와 같은, 반도체 디바이스의 반도체 핀들 사이의 전기적 격리물이다. 반도체 디바이스의 희망하는 특성들을 달성하기 위해 이온 주입 공정(210)은 적절한 에너지와 주입량으로 수행된다. 몇몇의 실시예들에서, 이온 주입 공정(210)의 주입량은 약 8×1012이온/㎠ 내지 약 2×1014이온/㎠이고, 이온 주입 공정(210)의 에너지는 약 20keV 내지 약 120keV이지만, 청구된 범위는 이러한 사항으로 국한되지 않는다.
도 1e를 참조한다. 패터닝된 마스크층(140)(도 1d 참조)이 제거된다. 몇몇의 실시예들에서, 패터닝된 마스크층(140)은 웨트 에칭 공정을 수행함으로써 제거된다. 몇몇의 실시예들에서, 웨트 에칭 공정을 위한 웨트 에칭액은 황산(H2SO4)과 과산화물(H2O2)을 포함한, Caros 용액을 포함한다. 대안적으로, 패터닝된 마스크층(140)은 오존(O3)수, 황산(H2SO4)과 오존(O3), H2SO4와 H2O2, N-메틸-2-피롤리딘(NMP), 시클로헥사놀, 시클로펜타놀, PGME(propylene glycol monomethyl ether), 및 PGMEA(propylene glycol monomethyl ether acetate)로부터 선택된 화학용액에 의해 제거된다. 몇몇의 다른 실시예에서, 패터닝된 마스크층(140)은 옥시던트계 용액으로부터 선택된 화학용액에 의해 제거된다. 몇몇의 실시예들에서, 패터닝된 마스크층(140)의 제거 후 유기 잔류물 또는 다른 잔류물들을 세정하기 위해 세정 공정이 수행된다. 세정 물질은 유기 잔류물을 제거할 수 있다. 세정 물질은 솔벤트, 계면활성제, 또는 폴리머 성분을 포함할 수 있다.
또다른 패터닝된 마스크층(145)이 기판(110)의 보호층(130)과 제1 영역(102) 상에 형성된다. 패터닝된 마스크층(145)은 레지스트층일 수 있는데, 이 레지스트층은 포토레지스트층, 감광층, 이미징층, 패터닝층, 또는 방사선 민감층이라고도 불리운다. 패터닝된 마스크층(145)은 포지티브형 레지스트 물질, 네거티브형 레지스트 물질, 다른 유형의 물질, 또는 이들의 조합을 포함한다. 패터닝된 마스크층(145)은 리소그래피 공정에 의해 보호층(130) 상에 형성된다. 리소그래피 공정은 레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 현상, 린싱, 건조(예컨대, 하드 베이킹), 다른 적절한 공정들 또는 이들의 조합을 포함한다. 대안적으로, 리소그래피 공정은 무마스크 리소그래피, 전자 빔 묘화, 및 이온 빔 묘화와 같은 다른 방법들에 의해 구현될 수 있거나 또는 이것들로 대체된다. 또다른 대안책에서, 리소그래피 공정은 나노임프린트 기술을 구현하여 마스크층을 패터닝한다. 몇몇의 실시예들에서, 리소그래피 공정은 드라이 에칭, 웨트 에칭, 다른 에칭 방법, 또는 이들의 조합들과 같은, 에칭 공정을 이행한다. 패터닝된 마스크층(145)을 형성하기 전에 탈이온화(de-ionized; DI)수 린싱과 같은, 린싱 공정이 보호층(130)에 대해서 수행될 수 있다.
패터닝된 마스크층(145)은 기판(110)의 제2 영역(104) 상에 위치한 보호층(130)의 일부분을 노출시키는 개구(147)를 포함한다. 도 1e에서, 패터닝된 마스크층(145)을 마스크로서 이용하여 유전체층(120')에 대해서 또다른 이온 주입 공정(또는 도핑 공정)(215)이 수행된다. 도 1e에서, 이온 주입 공정(215)은 유전체층(120') 내에 적어도 하나의 제2 절연 구조물(155)을 형성한다. 이온 주입 공정(215)은 (질소(N), 인(P), 비소(As), 안티몬(Sb), ⅤＡ족 원소들, 또는 이들의 조합들과 같은) n형 도펀트들을 주입시킨다. 몇몇의 실시예들에서, 제2 절연 구조물(155)은 트랜지스터와 같은, 반도체 디바이스의 반도체 핀들 사이의 전기적 격리물이다. 반도체 디바이스의 희망하는 특성들을 달성하기 위해 이온 주입 공정(215)은 적절한 에너지와 주입량으로 수행된다. 몇몇의 실시예들에서, 이온 주입 공정(215)의 주입량은 약 8×1012이온/㎠ 내지 약 3×1014이온/㎠이고, 이온 주입 공정(215)의 에너지는 약 20keV 내지 약 250keV이지만, 청구된 범위는 이러한 사항으로 국한되지 않는다.
도 1f를 참조한다. 패터닝된 마스크층(145)(도 1e 참조) 및 보호층(130)(도 1e 참조)이 제거된다. 몇몇의 실시예들에서, 패터닝된 마스크층(145)은 웨트 에칭 공정을 수행함으로써 제거된다. 몇몇의 실시예들에서, 웨트 에칭 공정을 위한 웨트 에칭액은 황산(H2SO4)과 과산화물(H2O2)을 포함한, Caros 용액을 포함한다. 대안적으로, 패터닝된 마스크층(140)은 오존(O3)수, 황산(H2SO4)과 오존(O3), H2SO4와 H2O2, N-메틸-2-피롤리딘(NMP), 시클로헥사놀, 시클로펜타놀, PGME(propylene glycol monomethyl ether), 및 PGMEA(propylene glycol monomethyl ether acetate)로부터 선택된 화학용액에 의해 제거된다. 몇몇의 다른 실시예에서, 패터닝된 마스크층(145)은 옥시던트계 용액으로부터 선택된 화학용액에 의해 제거된다. 몇몇의 실시예들에서, 패터닝된 마스크층(145)의 제거 후 유기 잔류물 또는 다른 잔류물들을 세정하기 위해 세정 공정이 수행된다. 세정 물질은 유기 잔류물을 제거할 수 있다. 세정 물질은 솔벤트, 계면활성제, 또는 폴리머 성분을 포함할 수 있다.
몇몇의 실시예들에서, 패터닝된 마스크층(145)이 제거된 후 어닐링(이후, 확산 어닐링이라고 칭함) 공정이 수행될 수 있다. 어닐링 공정은 제1 절연 구조물들(150)과 제2 절연 구조물들(155) 내에 있는 도펀트들을 확산시킨다. 확산 어닐링은 통상적으로 이용되는 급속 열 어닐링(rapid thermal anneal; RTA) 및 고체상 에피택시 재성장 어닐링을 포함한다. 확산 어닐링의 결과로서, 제1 절연 구조물들(150)과 제2 절연 구조물들(155)은 훨씬 균일해진 도펀트 분포들을 갖는다.
도 1g를 참조한다. 제1 활성 반도체 핀들(112)의 일부분들과 제2 활성 반도체 핀들(114)의 일부분들을 노출시키도록 제1 절연 구조물들(150)과 제2 절연 구조물들(155)은 부분적으로 제거된다. 제1 활성 반도체 핀들(112)의 노출된 부분들을 제1 활성 반도체 핀들(112)의 돌출 부분들(113)이라고 칭하며, 이 돌출 부분들(113)은 제1 절연 구조물들(150)로부터 돌출(또는 연장)해 있다. 제2 활성 반도체 핀들(114)의 노출된 부분들을 제2 활성 반도체 핀들(114)의 돌출 부분들(115)이라고 칭하며, 이 돌출 부분들(115)은 제2 절연 구조물들(155)로부터 돌출(또는 연장)해 있다.
몇몇의 실시예들에서, 제1 절연 구조물들(150)과 제2 절연 구조물들(155)은 적어도 하나의 에칭 공정을 이용하여 부분적으로 제거된다. 에칭 공정은 웨트 에칭 공정, 드라이 에칭 공정, 또는 이들의 조합일 수 있다. 드라이 에칭 공정은 고 선택비 에칭 공정, 플라즈마 에칭 공정, ECR(electron-cyclotron) 플라즈마 에칭 공정, ICP(inductively coupled plasma) 에칭 공정, 또는 다른 적절한 에칭 공정일 수 있다. 드라이 에칭 공정의 전력은 약 50W 내지 약 500W일 수 있고, 에칭 가스는 약 20sccm(standard cubic centimeter per minute) 내지 약 150sccm의 유량을 갖는 C2F6, CF4, CHF3, 또는 C3F8, 약 20sccm 내지 약 60sccm의 유량을 갖는 O2, 및 약 50sccm 내지 약 200sccm의 유량을 갖는 He을 포함할 수 있다. 드라이 에칭 공정의 압력은 약 20mTorr 내지 약 200mTorr이다. 드라이 에칭 공정의 온도는 상온 내지 약 250℃이다. 드라이 에칭 공정의 주파수는 약 50kHz 내지 약 13.56MHz이다. 드라이 에칭 공정의 동작 시간은 약 30초 내지 약 150초이다. 웨트 에칭 공정의 용액은 5:1 HF(hydrofluoric acid), 10:1 HF, 25:1 HF, 또는 다른 적절한 비율을 갖는 HF와 같은, 희석화된 HF를 포함한다. 웨트 에칭 공정의 온도는 상온이다. 웨트 에칭 공정의 동작 시간은 약 5초 내지 약 50초이다.
제1 절연 구조물(150)과 제2 절연 구조물(155)은 상이한 도펀트들을 포함하기 때문에, 제1 절연 구조물들(150)과 제2 절연 구조물들(155)의 에칭율들은 상이하다. 따라서, 제1 절연 구조물(150)의 두께(T1)는 제2 절연 구조물(155)의 두께(T2)와는 상이하다. 예를 들어, 도 1g에서, 제1 절연 구조물들(150)의 에칭율은 제2 절연 구조물(155)의 에칭율보다 높다. 따라서, 제1 절연 구조물(150)의 두께(T1)는 제2 절연 구조물(155)의 두께(T2)보다 작다. 또한, 제1 절연 구조물(150)의 최상면(152)과 제2 절연 구조물(155)의 최상면(157)은 동일 평면 상에 있지 않다. 또한, 제1 절연 구조물(150)과 제2 절연 구조물(155)이 서로 인접하여 배치된 경우, 제1 절연 구조물(150)의 최상면(152)은 제1 절연 구조물(150)과 제2 절연 구조물(155) 사이의 계면(I)에서 경사져 있다. 또한, 제2 절연 구조물(155)의 최상면(157)은 제1 절연 구조물(150)과 제2 절연 구조물(155) 사이의 계면(I)에서 경사져 있다.
또한, 제1 활성 반도체 핀들(112)의 돌출 부분들(113)은 약 20㎚ 내지 약 60㎚의 높이(H4)를 가지며, 제2 활성 반도체 핀들(114)의 돌출 부분들(115)은 약 20㎚ 내지 약 60㎚의 높이(H5)를 갖는다. 높이(H4)는 높이(H5)와는 상이하다. 예를 들어, 높이(H4)는 높이(H5)보다 크다. 높이들(H4, H5) 사이의 차이는 약 0.3㎚ 내지 약 6㎚이거나, 또는 높이들(H1 및/또는 H2)(도 1a 참조)의 약 0.3% 내지 약 4%이다. 또한, 제1 활성 반도체 핀(112)의 최상면(113t)과 제2 활성 반도체 핀(114)의 최상면(115t)은 실질적으로 동일 평면 상에 있다.
도 2a는 도 1g의 영역 A의 확대도이다. 도 2a에서, 제1 활성 반도체 핀들(112)(도 1g 참조)은 외곽 핀들(112a)과, 이 외곽 핀들(112a) 사이에 배치된 내부 핀들(112b)을 포함한다. 외곽 핀들(112a)과 내부 핀들(112b)은 그룹(G1)을 형성한다. 외곽 핀들(112a)은 그룹(G1)의 가장자리들에 배치된다. 외곽 핀들(112a)의 돌출 부분들(113a) 중 적어도 하나는 약 20㎚ 내지 약 60㎚의 높이(H4a)를 갖는다. 내부 핀들(112b)의 돌출 부분들(113b) 중 적어도 하나는 약 20㎚ 내지 약 60㎚의 높이(H4b)를 갖는다. 높이(H4b)는 높이(H4a)보다 크다. 돌출 부분(113b, 113a) 사이의 높이차(즉, H4b－H4a)는 약 1㎚ 내지 약 6㎚이거나 또는 약 7㎚ 내지 약 10㎚이다. 몇몇의 실시예들에서, 내부 핀들(112b)의 돌출 부분들(113b)의 높이들(H4b)은 실질적으로 동일하다.
또한, 제1 절연 구조물들(150)(도 1g 참조)은 외곽 절연 구조물들(150a)과, 이 외곽 절연 구조물들(150a) 사이에 배치된 내부 절연 구조물들(150b)을 포함한다. 내부 절연 구조물들(150b) 중 적어도 하나는 두 개의 인접해 있는 제1 활성 반도체 핀들(즉, 외곽 핀들(112a) 및/또는 내부 핀들(112b)) 사이에 배치된다. 외곽 핀들(112a) 중 하나는 외곽 절연 구조물들(150a) 중 하나와 내부 절연 구조물들(150b) 중 하나 사이에 배치된다. 몇몇의 실시예들에서, 제1 절연 구조물(즉, 이 경우 외곽 절연 구조물(150a) 및/또는 내부 절연 구조물(150b))의 최상면(152)과 제1 활성 반도체 핀(즉, 이 경우 외곽 핀(112a) 및/또는 내부 핀(112b))의 측벽(112s) 사이에 예각(θ1)이 형성된다. 몇몇의 실시예들에서, 예각(θ1)은 약 35도 내지 약 55도이다.
도 2b는 도 1g의 영역 B의 확대도이다. 도 2b에서, 제2 활성 반도체 핀들(114)(도 1g 참조)은 외곽 핀들(114a)과, 이 외곽 핀들(114a) 사이에 배치된 내부 핀들(114b)을 포함한다. 외곽 핀들(114a)과 내부 핀들(114b)은 그룹(G2)을 형성한다. 외곽 핀들(114a)은 그룹(G2)의 가장자리들에 배치된다. 외곽 핀들(114a)의 돌출 부분들(115a) 중 적어도 하나는 약 20㎚ 내지 약 60㎚의 높이(H5a)를 갖는다. 내부 핀들(114b)의 돌출 부분들(115b) 중 적어도 하나는 약 20㎚ 내지 약 60㎚의 높이(H5b)를 갖는다. 높이(H5b)는 높이(H5a)보다 크다. 돌출 부분(115b, 115a) 사이의 높이차(즉, H5b－H5a)는 약 1㎚ 내지 약 6㎚이거나 또는 약 7㎚ 내지 약 10㎚이다. 몇몇의 실시예들에서, 내부 핀들(114b)의 돌출 부분들(115b)의 높이들(H5b)은 실질적으로 동일하다.
또한, 제2 절연 구조물들(155)(도 1g 참조)은 외곽 절연 구조물들(155a)과, 이 외곽 절연 구조물들(155a) 사이에 배치된 내부 절연 구조물들(155b)을 포함한다. 내부 절연 구조물들(155b) 중 적어도 하나는 두 개의 인접해 있는 제2 활성 반도체 핀들(즉, 외곽 핀들(114a) 및/또는 내부 핀들(114b)) 사이에 배치된다. 외곽 핀들(114a) 중 하나는 외곽 절연 구조물들(155a) 중 하나와 내부 절연 구조물들(155b) 중 하나 사이에 배치된다. 몇몇의 실시예들에서, 제2 절연 구조물(즉, 이 경우 외곽 절연 구조물(155a) 및/또는 내부 절연 구조물(155b))의 최상면(157)과 제2 활성 반도체 핀(즉, 이 경우 외곽 핀(114a) 및/또는 내부 핀(114b))의 측벽(114s) 사이에 예각(θ2)이 형성된다. 몇몇의 실시예들에서, 예각(θ2)은 약 35도 내지 약 55도이다.
도 2a와 도 2b를 참조한다. 몇몇의 실시예들에서, 외곽 핀(112a)의 돌출 부분(113a)의 높이(H4a)는 외곽 핀(114a)의 돌출 부분(115a)의 높이(H5a)보다 크다. 돌출 부분(113a, 115a) 사이의 높이차(즉, H4a－H5a)는 약 1㎚ 내지 약 6㎚이거나 또는 약 7㎚ 내지 약 10㎚이다. 몇몇의 실시예들에서, 내부 핀(112b)의 돌출 부분(113b)의 높이(H4b)는 내부 핀(114b)의 돌출 부분(115b)의 높이(H5b)보다 크다. 돌출 부분(113b, 115b) 사이의 높이차(즉, H4b－H5b)는 약 1㎚ 내지 약 6㎚이거나 또는 약 7㎚ 내지 약 10㎚이다.
도 1h를 참조한다. 제1 활성 반도체 핀들(112)의 돌출 부분들(113)의 최상면과 측벽들, 및 제2 활성 반도체 핀들(114)의 돌출 부분들(115)의 최상면과 측벽들을 각각 덮기 위해 게이트 유전체들(160, 165)이 형성된다. 게이트 유전체들(160, 165)은 열 산화에 의해 형성될 수 있고, 이에 따라 열 실리콘 산화물을 포함할 수 있다. 그런 후, 게이트 전극들(170, 175)이 각각 게이트 유전체들(160, 165) 상에 형성된다. 몇몇의 실시에들에서, 게이트 전극(170)은 하나보다 많은 제1 활성 반도체 핀들(112)을 덮어서 n형 FinFET(F1)을 형성하고, 게이트 전극(175)은 하나보다 많은 제2 활성 반도체 핀들(114)을 덮어서 p형 FinFET(F2)을 형성한다. 대안적인 실시예들에서, 제1 활성 반도체 핀들(112) 및/또는 제2 활성 반도체 핀들(114) 중 적어도 하나가 하나의 FinFET을 형성하기 위해 이용될 수 있다.
도 3은 본 발명개시의 몇몇의 실시예들에 따른 반도체 디바이스의 단면도이다. 도 1g와 도 3의 반도체 디바이스들간의 차이점은 기판의 컴포넌트들이다. 도 3에서, 기판(110)은 제1 부분(106), 제2 부분(107), 및 제3 부분(108)을 포함한다. 기판(110)을 형성하기 위해 제1 부분(106), 제2 부분(107), 및 제3 부분(108)이 적층되도록, 제2 부분(107)은 제1 부분(106) 상에 배치되고, 제3 부분(108)은 제2 부분(107) 상에 배치된다. 제1 부분(106)과 제2 부분(107)은 상이한 물질 조성들을 가지며, 제2 부분(107)과 제3 부분(108)은 상이한 물질 조성들을 갖는다. 몇몇의 실시예들에서, 기판(110)의 제1 부분(106)과 제3 부분(108)은 실질적으로 동일한 물질로 제조된다. 예를 들어, 기판의 제1 부분(106)과 제3 부분(108)은 벌크 실리콘과 같은 실리콘을 포함하고, 기판(110)의 제2 부분(107)은 실리콘, 게르마늄, 및 SiGeO와 같은 산화물을 포함한다. 그러므로, 제1 부분(106), 제2 부분(107), 및 제3 부분(108)은 Si/SiGeO/Si 적층 층들을 형성한다. 도 3에서는, 인접한 반도체 핀들(즉, 제1 활성 반도체 핀들(112), 제2 활성 반도체 핀들(114), 및 더미 반도체 핀들(116)) 사이의 적어도 하나의 트렌치(T)가 기판(110)의 제3 부분(108) 내에 형성된다. 즉, 트렌치(T)의 바닥면은 기판(110)의 제2 부분(107)과 제3 부분(108)의 계면보다 높은 곳에 있다. 하지만, 몇몇의 다른 실시예들에서, 트렌치(T)는 기판(110)의 제2 부분(107)을 노출시킬 수 있으나, 청구된 범위는 이러한 사항으로 국한되지 않는다. 도 3의 반도체 디바이스의 다른 관련 구조적 상세사항들은 도 1g의 반도체 디바이스와 유사하며, 이에 따라, 이와 관련된 설명은 이후에서는 반복하지 않을 것이다.
상술한 실시예들에 따르면, 제1 절연 구조물과 제2 절연 구조물은 상이한 도펀트들을 포함하기 때문에, 제1 절연 구조물들과 제2 절연 구조물들의 에칭율들은 상이하다. 제1 활성 반도체 핀의 돌출 부분의 높이는 제2 활성 반도체 핀의 돌출 부분의 높이와는 상이하다. 즉, 적어도 하나의 에칭 공정으로, 상이한 높이들을 갖는 활성 반도체 핀들이 형성될 수 있다. 상이한 디바이스 영역들 내에서 핀 높이들을 차별화시킴으로써, 접합 윈도우(junction window)가 증가되는데, 이것은 상이한 디바이스 영역들 내의 FinFET들의 핀 높이들이 더 이상 서로 연계되지 않는다는 것을 의미한다. 상이한 디바이스 영역들 내에서 상이한 핀 높이들을 갖는 FinFET들을 갖춤으로써, 상이한 디바이스 영역들 내에서의 디바이스들의 성능을 투닝하는 것이 더 수월해진다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 배치된 제1 절연 구조물과 제2 절연 구조물;
    상기 기판 상에 배치되고, 상기 제1 절연 구조물로부터 돌출한 돌출 부분을 갖는 적어도 하나의 제1 활성 반도체 핀; 및
    상기 기판 상에 배치되고, 상기 제2 절연 구조물로부터 돌출한 돌출 부분을 갖는 적어도 하나의 제2 활성 반도체 핀
    을 포함하고,
    상기 제1 절연 구조물은 에칭 공정에 노출될 때 제1 에칭율를 갖고, 상기 제2 절연 구조물은 상기 에칭 공정에 노출될 때 상기 제1 에칭율과 상이한 제2 에칭율을 갖고,
    상기 제1 활성 반도체 핀의 돌출 부분과 상기 제2 활성 반도체 핀의 돌출 부분은 상이한 높이들을 갖고, 상기 제1 절연 구조물은 상기 제2 절연 구조물에 인접해 있으며, 상기 제1 절연 구조물의 최상면은 상기 제1 절연 구조물과 상기 제2 절연 구조물 간의 계면에서 경사져 있는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 활성 반도체 핀의 최상면과 상기 제2 활성 반도체 핀의 최상면은 동일 평면 상에 있는 것인, 반도체 디바이스.
  3. 제1항에 있어서, 복수의 상기 제1 활성 반도체 핀들은 복수의 외곽 핀들과, 상기 외곽 핀들 사이에 배치된 내부 핀들 중의 적어도 하나의 내부 핀을 포함한 그룹을 형성하며, 상기 내부 핀의 돌출 부분의 높이는 상기 외곽 핀들 중의 하나의 외곽 핀의 돌출 부분의 높이보다 큰 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 절연 구조물의 최상면과 상기 제1 활성 반도체 핀의 측벽 사이에 예각이 형성되는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 기판 상에 배치되고, 상기 제1 절연 구조물 내에 임베딩된 적어도 하나의 더미 반도체 핀
    을 더 포함하는 반도체 디바이스.
  6. 삭제
  7. 제1항에 있어서, 상기 기판은,
    제1 부분;
    상기 제1 부분 상에 배치된 제2 부분으로서, 상기 제1 부분과 상기 제2 부분은 상이한 물질 조성들을 갖는 것인, 상기 제2 부분; 및
    상기 제2 부분 상에 배치된 제3 부분으로서, 상기 제2 부분과 상기 제3 부분은 상이한 물질 조성들을 갖는 것인, 상기 제3 부분
    을 포함한 것인, 반도체 디바이스.
  8. 제7항에 있어서, 상기 기판의 상기 제1 부분과 상기 제3 부분은 동일한 물질로 제조된 것인, 반도체 디바이스.
  9. 삭제
  10. 삭제
KR1020160025065A 2015-09-04 2016-03-02 반도체 디바이스 및 그 제조 방법 KR101879929B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562214759P 2015-09-04 2015-09-04
US62/214,759 2015-09-04
US14/971,907 2015-12-16
US14/971,907 US9905467B2 (en) 2015-09-04 2015-12-16 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20170028816A KR20170028816A (ko) 2017-03-14
KR101879929B1 true KR101879929B1 (ko) 2018-07-18

Family

ID=58189646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160025065A KR101879929B1 (ko) 2015-09-04 2016-03-02 반도체 디바이스 및 그 제조 방법

Country Status (4)

Country Link
US (5) US9905467B2 (ko)
KR (1) KR101879929B1 (ko)
CN (1) CN106505105B (ko)
TW (1) TWI608543B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318367B2 (en) * 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same
US9905467B2 (en) * 2015-09-04 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9722050B2 (en) * 2015-09-04 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
CN106910705B (zh) * 2015-12-22 2019-12-06 中芯国际集成电路制造(北京)有限公司 具有浅沟槽隔离结构的器件及其制造方法
US10032869B2 (en) * 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
CN107799421B (zh) * 2016-09-05 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN108022841B (zh) * 2016-10-31 2020-08-25 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
US10083878B1 (en) 2017-06-05 2018-09-25 Globalfoundries Inc. Fin fabrication process with dual shallow trench isolation and tunable inner and outer fin profile
US10515952B2 (en) 2017-08-04 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
CN111052391A (zh) * 2017-09-29 2020-04-21 英特尔公司 用于减少锗nmos晶体管的源极/漏极扩散的掺杂绝缘体帽盖
KR102271008B1 (ko) * 2017-10-27 2021-06-29 삼성전자주식회사 반도체 장치
CN109887845B (zh) * 2017-12-06 2022-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10361125B2 (en) 2017-12-19 2019-07-23 International Business Machines Corporation Methods and structures for forming uniform fins when using hardmask patterns
CN110556337B (zh) * 2018-05-31 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN114864577A (zh) * 2018-06-07 2022-08-05 联华电子股份有限公司 半导体结构及其制作方法
US10790251B2 (en) 2018-06-20 2020-09-29 Micron Technology, Inc. Methods for enhancing adhesion of three-dimensional structures to substrates
JP7042726B2 (ja) * 2018-10-04 2022-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102582074B1 (ko) * 2018-12-28 2023-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110056225A (ko) * 2009-11-20 2011-05-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 서로 다른 핀 높이를 갖는 ｆｉｎｆｅｔ들
US20130237039A1 (en) * 2012-03-08 2013-09-12 International Business Machines Corporation Two-step hydrogen annealing process for creating uniform non-planar semiconductor devices at aggressive pitch
KR101363216B1 (ko) * 2011-09-01 2014-02-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다중 ｆｉｎ 장치 및 다중 ｆｉｎ 장치를 만드는 방법
KR20140107073A (ko) * 2013-02-27 2014-09-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 구조 및 FinFET 구조의 형성 방법
US20140291770A1 (en) * 2012-06-06 2014-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Making a FinFET Device
US20140306317A1 (en) * 2013-04-15 2014-10-16 Globalfoundries Inc. Finfet fin height control
JP2014199942A (ja) * 2009-10-27 2014-10-23 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． バルクＦｉｎＦＥＴ中のＳｉフィンのフィン下部近くのＳＴＩ形状
KR20150077366A (ko) * 2013-12-27 2015-07-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상이한 핀 높이를 갖는 핀펫을 형성하는 기구

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7105894B2 (en) 2003-02-27 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts to semiconductor fin devices
KR100521384B1 (ko) * 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7326976B2 (en) * 2005-11-15 2008-02-05 International Business Machines Corporation Corner dominated trigate field effect transistor
US7560785B2 (en) * 2007-04-27 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multiple fin heights
US20090321834A1 (en) * 2008-06-30 2009-12-31 Willy Rachmady Substrate fins with different heights
US8659072B2 (en) 2010-09-24 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Series FinFET implementation schemes
US8691651B2 (en) 2011-08-25 2014-04-08 United Microelectronics Corp. Method of forming non-planar FET
US8513138B2 (en) * 2011-09-01 2013-08-20 Tel Epion Inc. Gas cluster ion beam etching process for Si-containing and Ge-containing materials
US8476137B1 (en) * 2012-02-10 2013-07-02 Globalfoundries Inc. Methods of FinFET height control
US9418994B1 (en) * 2015-03-26 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure
US9514995B1 (en) * 2015-05-21 2016-12-06 Globalfoundries Inc. Implant-free punch through doping layer formation for bulk FinFET structures
US9905467B2 (en) * 2015-09-04 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014199942A (ja) * 2009-10-27 2014-10-23 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． バルクＦｉｎＦＥＴ中のＳｉフィンのフィン下部近くのＳＴＩ形状
KR20110056225A (ko) * 2009-11-20 2011-05-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 서로 다른 핀 높이를 갖는 ｆｉｎｆｅｔ들
KR101363216B1 (ko) * 2011-09-01 2014-02-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다중 ｆｉｎ 장치 및 다중 ｆｉｎ 장치를 만드는 방법
US20130237039A1 (en) * 2012-03-08 2013-09-12 International Business Machines Corporation Two-step hydrogen annealing process for creating uniform non-planar semiconductor devices at aggressive pitch
US20140291770A1 (en) * 2012-06-06 2014-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Making a FinFET Device
KR20140107073A (ko) * 2013-02-27 2014-09-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 구조 및 FinFET 구조의 형성 방법
US20140306317A1 (en) * 2013-04-15 2014-10-16 Globalfoundries Inc. Finfet fin height control
KR20150077366A (ko) * 2013-12-27 2015-07-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 상이한 핀 높이를 갖는 핀펫을 형성하는 기구

Also Published As

Publication number Publication date
US20190131178A1 (en) 2019-05-02
US10504787B2 (en) 2019-12-10
US9905467B2 (en) 2018-02-27
US10998235B2 (en) 2021-05-04
US20180182673A1 (en) 2018-06-28
US20200343141A1 (en) 2020-10-29
CN106505105B (zh) 2019-08-02
KR20170028816A (ko) 2017-03-14
CN106505105A (zh) 2017-03-15
US10727135B2 (en) 2020-07-28
US20170069539A1 (en) 2017-03-09
TWI608543B (zh) 2017-12-11
TW201721744A (zh) 2017-06-16
US10163717B2 (en) 2018-12-25
US20200035564A1 (en) 2020-01-30

Similar Documents

Publication Publication Date Title
KR101879929B1 (ko) 반도체 디바이스 및 그 제조 방법
US11145510B2 (en) FinFET device over convex insulating structure
US10964801B2 (en) Semiconductor device and manufacturing method thereof
US9425053B2 (en) Block mask litho on high aspect ratio topography with minimal semiconductor material damage
US10665466B2 (en) Method for forming semiconductor device structure
CN109427683B (zh) 形成半导体装置的方法
US11581403B2 (en) Semiconductor device and manufacturing method thereof
CN108376683B (zh) 源极的制作方法及半导体器件
CN109841527B (zh) 半导体结构及其形成方法
CN107731685B (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant