KR20140107073A - FinFET 구조 및 FinFET 구조의 형성 방법 - Google Patents

FinFET 구조 및 FinFET 구조의 형성 방법 Download PDF

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유 리엔 황
치 캉 리우
치 웬 리우
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Abstract

FinFET를 형성하는 방법은 기판 위에 돌출된 복수의 제1 핀 및 복수의 제2 핀을 형성하는 단계를 포함하고, 2개의 인접한 제1 핀은 복수의 제1 분리 영역에 의해 서로 분리되고, 2개의 인접한 제2 핀은 복수의 제2 분리 영역에 의해 서로 분리된다. 방법은 제1 분리 영역에 제1 이온 주입 공정을 적용하는 단계로서, 제1 극성 유형을 갖는 도펀트가 제1 분리 영역에 주입되는 것인 제1 이온 주입 공정 적용 단계, 제2 분리 영역에 제2 이온 주입 공정을 적용하는 단계로서, 제2 극성 유형을 갖는 도펀트가 제2 분리 영역에 주입되는 것인 제2 이온 주입 공정 적용 단계, 및 에칭 공정을 통해 제1 분리 영역 및 제2 분리 영역을 리세스하는 단계를 더 포함한다.

Description

FinFET 구조 및 FinFET 구조의 형성 방법{FINFET STRUCTURE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 디바이스에 관한 것이다.
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도의 이러한 향상은 더욱 많은 부품들이 주어진 영역 내에 집적될 수 있도록 하는 최소 피처 크기의 반복된 축소에 기인하다. 그러나, 피처 크기가 더욱 작아질수록 더욱 많은 누설 전류가 야기될 수 있다. 훨씬 작은 전자 디바이스에 대한 수요가 최근 성장함에 따라, 반도체 디바이스의 누설 전류를 줄이기 위한 필요성이 성장했다.
상보성 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 전계 효과 트랜지스터(FET)에서, 활성 영역은 드레인, 소스, 드레인과 소스 사이에 연결된 채널 영역, 및 채널 영역의 온 상태 및 오프 상태를 제어하기 위한 채널의 최상부 상의 게이트를 포함한다. 게이트 전압이 문턱값 전압보다 큰 경우, 전도 채널이 소스와 드레인 사이에 확립된다. 그 결과, 전자 및 정공이 드레인과 소스 사이에서 이동하게 된다. 반면에, 게이트 전압이 문턱값 전압보다 작은 경우, 이상적으로, 채널은 차단되어 소스와 드레인 사이에 어떠한 전자 또는 정공의 흐름도 없다. 그러나, 반도체 디바이스가 계속 축소됨에 따라, 쇼트 채널(short channel) 누설 효과로 인해, 게이트는 채널 영역을 완전히 제어할 수 없고, 특히 게이트로부터 멀리 떨어진 채널 영역 부분을 완전히 제어할 수 없다. 그 결과, 반도체 디바이스가 딥 서브(deep sub) 30 나노미터 치수로 크기 조정된 이후에, 종래의 평면 트랜지스터의 대응하는 쇼트 게이트 길이는 채널 영역을 실질적으로 턴오프하는 게이트의 불능을 초래할 수 있다.
반도체 기술이 진화함에 따라, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)는 반도체 디바이스에서 누설 전류를 더욱 줄이기 위한 효과적인 대안으로 알려졌다. FinFET에서, 드레인, 채널 영역 및 소스를 포함하는 활성 영역은 FinFET가 배치된 반도체 기판의 표면으로부터 돌출된다. 지느러미 같은 FinFET의 활성 영역은 횡단면도의 형태에 있어서 직사각형이다. 게다가, FinFET의 게이트 구조는 거꾸로된 U와 같이 3개의 측면을 둘러 활성 영역을 둘러싼다. 그 결과, 채널의 게이트 구조의 제어는 더욱 강력하게 된다. 종래의 평면 트랜지스터의 쇼트 채널 누설 효과는 감소되었다. 따라서, FinFET가 턴오프 될 때, 게이트 구조는 누설 전류를 줄이기 위해 채널을 더욱 양호하게 제어할 수 있다.
FinFET의 핀의 형성은 리세스를 형성하기 위해 기판을 리세스하는 단계, 유전체로 리세스를 충진(fill)하는 단계, 핀 위의 유전체의 과도한 부분을 제거하기 위해 화학적 기계적 연마 공정을 수행하는 단계, 및 유전체의 최상부 층을 리스세하는 단계를 포함할 수 있고, 리세스에서 유전체의 나머지 부분은 쉘로우 트렌치 분리(shallow trench isolation; STI) 영역을 형성한다.
본 발명의 목적은 FinFET 구조 및 FinFET 구조의 형성 방법을 제공하는 것이다.
실시예에 따라, 방법은 기판에 복수의 분리 영역을 형성하는 단계로서, 제1 핀은 제1 분리 영역에 의해 둘러싸이고, 제2 핀은 제2 분리 영역에 의해 둘러싸이는 것인, 분리 영역 형성 단계, 제1 분리 영역에 제1 이온 주입 공정을 적용하는 단계로서, 제1 극성 유형을 갖는 도펀트가 제1 분리 영역에 주입되는 것인 제1 이온 주입 공정 적용 단계, 및 제2 분리 영역에 제2 이온 주입 공정을 적용하는 단계로서, 제2 극성 유형을 갖는 도펀트가 제2 분리 영역에 주입되는 것인 제2 이온 주입 공정 적용 단계를 포함한다.
방법은 제1 핀의 제1 부분과 제2 부분, 및 제2 핀의 제1 부분과 제2 부분을 형성하도록 제1 분리 영역 및 제2 분리 영역에 에칭 공정을 적용하는 단계를 더 포함하고, 제1 핀의 제1 부분은 제1 분리 영역의 최상부 표면 위에 있고, 제2 핀의 제1 부분은 제2 분리 영역의 최상부 표면 위에 있으며, 제1 핀의 제1 부분은 제2 핀의 제1 부분 보다 높다.
실시예에 따라, 디바이스는 제1 핀을 포함하는 제1 FinFET 및 제2 핀을 포함하는 제2 FiNFET를 포함하고, 제1 FinFET는 제1 극성 유형을 갖고, 제1 핀은 제1 높이를 갖고, 제2 FinFET는 제2 극성 유형을 갖고, 제2 핀은 제2 높이를 갖고, 제1 핀 및 제2 핀은 동일한 핀 형성 단계로 형성되며, 제1 높이는 제2 높이와 상이하다.
실시예에 따라, 방법은 기판 위에 돌출된 복수의 제1 핀 및 복수의 제2 핀을 형성하는 단계를 포함하고, 2개의 인접한 제1 핀은 복수의 제1 분리 영역에 의해 서로 분리되고, 2개의 인접한 제2 핀은 복수의 제2 분리 영역에 의해 서로 분리된다.
방법은 제1 분리 영역에 제1 이온 주입 공정을 적용하는 단계로서, 제1 극성 유형을 갖는 도펀트가 제1 분리 영역에 주입되는 것인 제1 이온 주입 공정 적용 단계, 제2 분리 영역에 제2 이온 주입 공정을 적용하는 단계로서, 제2 극성 유형을 갖는 도펀트가 제2 분리 영역에 주입되는 것인 제2 이온 주입 공정 적용 단계, 및 에칭 공정을 통해 제1 분리 영역 및 제2 분리 영역을 리세스하는 단계를 더 포함한다.
본 발명에 따르면, FinFET 구조 및 FinFET 구조의 형성 방법을 제공하는 것이 가능하다.
본 발명 및 본 발명의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면과 함께 고려된 다음의 상세한 설명을 참조한다.
도 1은 본 개시의 다양한 실시예에 따른 FinFET의 3차원 도면을 나타낸다.
도 2A 내지 도 25B는 본 개시의 다양한 실시예에 따른 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)의 제조에 있어서 중간 단계의 횡단면도이다.
도 26은 도 2A 내지 도 25B에 도시된 제조 단계의 흐름도이다.
상이한 도면들에서의 대응하는 숫자들 및 심볼들은 이와 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 다양한 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 본 발명의 바람직한 실시예의 제조 및 이용을 상세하게 설명한다. 하지만, 실시예는 폭넓은 다양한 특정 상황에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예는 오직 본 발명을 제조 및 이용하기 위한 특정한 방식의 예로서, 본 발명의 범위를 한정시키려는 것은 아니다.
본 발명은 특정한 상황, 즉 복수의 p형 금속 산화물 반도체(p-type metal oxide semiconductor; PMOS) 트랜지스터 및 복수의 n형 금속 산화물 반도체(NMOS) 트랜지스터를 구비하는 핀 전계 효과 트랜지스터(FinFET) 반도체 디바이스의 바람직한 실시예에 대하여 기술될 것이고, 여기서 PMOS 트랜지스터 및 NMOS 트랜지스터는 상이한 핀 높이를 갖는다. 하지만, 본 발명은 또한 다양한 반도체 디바이스에도 적용될 수 있다. 이하에, 다양한 실시예가 첨부 도면들을 참조하여 상세하게 설명될 것이다.
도 1은 본 개시의 다양한 실시예에 따른 FinFET의 3차원 도면을 나타낸다. FinFET(100)는 기판(102) 상의 핀(104)을 포함한다. 게이트 유전층(110)은 거꾸로된 U와 같이 3개의 측면을 둘러 핀(104)을 둘러싼다. 게이트 전극(112)은 게이트 유전층(110) 위에 형성된다.
핀(104)은 제1 드레인/소스 영역(106), 제2 드레인/소스 영역(108) 및 제1 드레인/소스 영역(106)과 제2 드레인/소스 영역(108) 사이에 결합된 채널 영역을 포함한다. 도 1에 도시된 바와 같이, 제1 드레인/소스 영역(106) 및 제2 드레인/소스 영역(108)은 게이트 유전층(110) 및 게이트 전극(112)에 대하여 핀(104)의 대향하는 측면에 배치된다.
게이트 유전층(110)은 산화 물질로 형성될 수 있고, 습식 또는 건식 열 산화와 같은 적합한 산화 공정에 의해, 스퍼터링에 의해, 또는 전구체로서 TEOS(tetra-ethyl-ortho-silicate) 및 산소를 이용하는 화학적 기상 증착(chemical vapor deposition; CVD) 기술에 의해 형성될 수 있다. 게다가, 게이트 유전층(110)은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 산화물, 질소 함유 산화물, 알루미늄 산화물, 란탄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 산화질화물, 이들의 조합 등과 같은 고 유전율(high-K) 유전체(K>10)일 수 있다.
게이트 전극(112)은 다결정질 실리콘, 다결정질 실리콘 게르마늄, 금속 물질, 금속 실리사이드 물질, 금속 질화 물질, 금속 산화 물질 등으로 구성된 그룹으로부터 선택된 전도성 물질을 포함할 수 있다. 예를 들어, 금속 물질은 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄, 이들의 조합 등을 포함할 수 있다. 금속 실리사이드 물질은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 이들의 조합 등을 포함한다. 금속 질화 물질은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 이들의 조합 등을 포함한다. 금속 산화 물질은 루테늄 산화물, 인듐 주석 산화물, 이들의 조합 등을 포함한다.
게이트 전극(112)은 CVD, 물리적 기상 증착(physical vapor deposition; PVD), 플라즈마 향상 CVD(plasma enhanced CVD; PECVD), 대기압 CVD(atmospheric pressure CVD; APCVD), 고밀도 플라즈마 CVD(high density plasma CVD; HD CVD), 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD), 원자층 증착(atomic layer deposition; ALD) 등과 같은 적합한 제조 공정에 의해 형성될 수 있다.
도 1은 도 2A 내지 도 25B에 이용되는 2개의 횡단선을 더욱 나타낸다. 제1 횡단선(X-X)은 핀(104)의 세로축을 따르고, 예를 들어 제1 드레인/소스 영역(106)과 제2 드레인/소스 영역(108) 사이에 흐르는 전류의 방향이다. 제2 횡단선(Y-Y)은 제1 횡단선(X-X)에 직교하고, FinFET(100)의 채널 영역, 게이트 유전층(110) 및 게이트 전극(112)을 가로지른다.
도 2A 내지 도 25B는 본 개시의 다양한 실시예에 따른 FinFET의 제조에 있어서 중간 단계의 횡단면도이다. 도 2A 내지 도 25B에서, "A" 명칭으로 끝나는 도면은 도 1에 도시된 제1 횡단면선(X-X)을 따라 취해진다. "B" 명칭으로 끝나는 도면은 제2 횡단면선(Y-Y)을 따라 취해진다.
도 2A 및 도 2B는 본 개시의 다양한 실시예에 따른 4개의 핀을 포함하는 반도체 디바이스의 횡단면도를 나타낸다. 반도체 디바이스(200)는 4개의 FinFET을 포함하고, 이 4개의 FinFET은 제1 핀(212), 제2 핀(214), 제3 핀(216) 및 제4 핀(218)에 각각 형성된다. 핀(212, 214, 216 및 218)은 기판(202) 위에 형성된다. 일부 실시예에서, 제1 핀(212) 및 제2 핀(214)에 형성된 FinFET는 NMOS 트랜지스터이다. 반면에, 제3 핀(216) 및 제4 핀(218)에 형성된 FinFET는 PMOS 트랜지스터이다. 설명에 걸쳐서, 핀(212 및 214)을 포함하는 반도체 디바이스(200)의 부분은 대안적으로 반도체 디바이스(200)의 NMOS 부분으로서 언급된다. 마찬가지로, 핀(216 및 218)을 포함하는 반도체 디바이스(200)의 부분은 대안적으로 반도체 디바이스(200)의 PMOS 부분으로서 언급된다.
도 2B는 반도체 디바이스(200)가 4개의 핀[예컨대, 핀(212, 214, 216 및 218)]을 포함하는 것으로 도시하였지만, 이것은 단지 예일 뿐이라는 것을 유념해야 한다. 당업자는 다양한 수정, 대안 및 변경이 존재할 수 있다는 것을 이해할 것이다. 예를 들어, 반도체 디바이스(200)는 상이한 애플리케이션 및 설계 필요에 따라 임의의 수의 핀을 수용할 수 있다.
기판(202)은 실리콘으로 형성될 수 있다. 탄소, 게르마늄, 갈륨, 비소, 질소, 인듐, 및/또는 인 등과 같은 다른 공통으로 이용되는 물질이 또한 기판(202)에 포함될 수 있다. 기판(202)은 벌크 기판이거나 실리콘 온 인슐레이터(semiconductor-on-insulator; SOI) 기판일 수 있다.
도 2B에 도시된 바와 같이, 핀(212, 214, 216 및 218)은 분리 영역(220)에 의해 둘러싸인다. 분리 영역(220)은 쉘로우 트렌치 분리(STI) 구조로 구현될 수 있다. STI 구조[예컨대, 분리 영역(220)]는 포토리소그래피 공정 및 에칭 공정을 포함하는 적합한 기술을 이용함으로써 제조될 수 있다. 특히, 포토리소그래피 공정 및 에칭 공정은 기판(202) 위의 포토레지스트와 같은 공통으로 이용되는 마스크 물질을 퇴적하는 단계, 마스크 물질을 패턴에 노출하는 단계, 패턴에 따라 기판(202)을 에칭하는 단계를 포함할 수 있다. 이런 식으로, 복수의 개구부가 그 결과로 형성될 수 있다.
그리고 나서, 개구부는 STI 구조[예컨대, 분리 영역(220)]를 형성하기 위해 유전체로 충진(fill)될 수 있다. 실시예에 따라, 분리 영역은 산화 물질, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등과 같은 유전체로 충진될 수 있다. 대안적으로, 유전체는 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 옥시 탄소 질화물 및 이들의 임의의 조합으로 구성된 그룹으로부터 선택된 물질로 형성될 수 있다. 유전체는 CVD, 서브 대기압 CVD(sub-atmospheric CVD; SACVD), 고밀도 플라즈마 CVD(HDPCVD) 등과 같은 적합한 증착 기술을 통해 증착될 수 있다. 그런 다음에, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정이 핀 위의 유전체의 부분에 적용된다. 그 결과, 유전체의 과도한 부분들이 도 2B에 도시된 바와 같이 제거되었다. 유전체의 나머지 부분이 분리 영역(220)이다.
도 2B에 도시된 바와 같이, 분리 영역(220)은 실시예에 따라 분리 고리(ring)를 형성할 수 있는 연속적인 영역의 일부일 수 있다. 대안적으로, 분리 영역(220)은 서로 마주보는 측벽을 갖는 2개의 별도의 분리 영역일 수 있다.
도 3A 및 도 3B는 본 개시의 다양한 실시예에 따른, 포토레지스트층이 반도체 디바이스의 PMOS 부분 위에 퇴적되고 p형 주입 공정이 반도체 디바이스의 NMOS 부분에 적용된 이후의 도 2A 및 도 2B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 포토레지스트층(302)은 반도체 디바이스(200)의 핀(216 및 218) 위에 퇴적된다. 다시 말해서, 반도체 디바이스(200)의 PMOS 부분은 포토레지스트층(302)에 의해 커버된다.
포토레지스트층(302)은 폴리벤즈 옥사졸(Polybenzoxazole; PBO), SU-8 감광성 에폭시, 필름 타입 폴리머 물질 등과 같은 적합한 포토레지스트 물질로 형성된다. 포토레지스트층(302)은 스핀 코팅 등과 같은 적합한 제조 기술로 형성될 수 있다.
도 3B에 도시된 바와 같이, p형 도펀트(304)가 반도체 디바이스(200)의 NMOS 부분의 분리 영역(220) 내에 주입된다. p형 도펀트(304)는 붕소, BF2 등을 포함한다. p형 도펀트(304)의 용량(dosage)은 대략 1013 cm-2 와 동일하다. 붕소 이온 주입은 140 KV의 에너지 레벨에서 행해진다. 다시 말해서, p형 도펀트의 농도는 1018 cm-3보다 작거나 같다.
p형 도펀트(304)가 반도체 디바이스(200)의 NMOS 부분 내에 주입된 이후에, 포토레지스트층(302)이 애싱 공정(ashing process)과 같은 적합한 기술로 제거될 수 있다.
도 4A 및 도 4B는 본 개시의 다양한 실시예에 따른, 포토레지스트층이 반도체 디바이스의 NMOS 부분 위에 퇴적되고 n형 주입 공정이 반도체 디바이스의 PMOS 부분에 수행된 이후의 도 3A 및 도 3B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 포토레지스트층(402)은 도 3B에 도시된 포토레지스트층(302)과 유사하다. 도 4B에 도시된 바와 같이, n형 도펀트(404)가 반도체 디바이스(200)의 PMOS 부분의 분리 영역(220) 내에 주입된다. n형 도펀트(404)는 인, 비소 등을 포함한다. PMOS 부분의 분리 영역(220)에서 n형 도펀트(404)의 용량은 대략 1013 cm-2 와 동일하다. 인 이온 주입은 10 KV의 에너지 레벨에서 행해진다. 다시 말해서, n형 도펀트의 농도는 1018 cm-3보다 작거나 같다.
도 3B 및 도 4B에 도시된 바와 같이 반도체 디바이스(200)의 NMOS 부분 및 PMOS 부분의 분리 영역(220) 내에 각각 도펀트를 주입하는 한 가지 유리한 특징은 분리 영역[예컨대, 분리 영역(220)]의 에칭률이 도펀트가 분리 영역 내로 주입된 이후에 변할 것이라는 점이다. 일부 실시예에서, p형 도펀트로 주입되는 분리 영역은 n형 도펀트로 주입되는 분리 영역보다 높은 에칭률을 갖는다.
일부 실시예에서, 습식 에칭 공정이 분리 영역(도 3B에 도시된 바와 같은 p형 도펀트로 주입된 NMOS 부분 분리 영역 및 도 4B에 도시된 바와 같은 n형 도펀트로 주입된 PMOS 부분 분리 영역)에 적용될 때, n형 도펀트로 주입된 분리 영역에 대한 에칭률은 대략 1 분당 34.7 옹스트롬이다. 반면에, p형 도펀트로 주입된 분리 영역에 대한 에칭률은 대략 1 분당 52.8 옹스트롬이다. 이와 같은 에칭률의 차이는 분리 리세스 공정 동안에 상이한 핀 높이를 달성하는데 도움을 줄 수 있다. 이러한 분리 리세스 공정은 도 5B에 대하여 이하에 기술될 것이다.
도 3B 및 도 4B에 도시된 주입 단계 이후에, 어닐링 공정이 n형 도펀트 및 p형 도펀트의 주입 깊이를 증가시키기 위해 수행될 수 있다. 어닐링 공정은 급속 열처리(rapid thermal annealing; RTA) 공정, 밀리초 어닐링(millisecond annealing; MSA) 공정, 레이저 어닐링 공정 등일 수 있다.
일부 실시예에서, 어닐링 온도는 대략 600 도 내지 대략 1300 도의 범위에 있다. 예를 들어, RTA 공정이 분리 영역(220)에 적용된다. 이 어닐링 온도는 대략 1000 도이다. 어닐링 공정은 대략 10 초 동안 수행된다.
도 3B 및 도 4B에는 p형 주입 공정이 n형 주입 공정 전에 반도체 디바이스(200)에 적용되는 것으로 도시하였지만, 당업자는 이것이 단지 예일 뿐이라는 것을 인식할 것임을 유념해야 한다. 다수의 대안, 수정 및 변경이 존재할 수 있다. 예를 들어, n형 주입 공정이 p형 주입 공정 전에 반도체 디바이스(200)에 적용될 수 있다.
도 5A 및 도 5B는 본 개시의 다양한 실시예에 따른 에칭 공정이 반도체 디바이스에 적용된 이후의 도 4A 및 도 4B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 각각의 핀(212, 214, 216 및 218)이 분리 영역(220)의 최상부 표면 위로 돌출될 수 있도록 분리 영역(220)은 리세스된다. 분리 영역(220)은 적합한 에칭 공정, 예를 들어 분리 영역(220)의 물질에 선택적인 에칭 공정을 이용하여 리세스될 수 있다. 예를 들어, 도쿄 일렉트론사의 CERTAS를 이용하는 화학적 산화물 제거(chemical oxide removal; COR), 어플라이드머티어리얼즈의 SICONI 툴 등이 이용될 수 있다. 대안적으로, 희석 플루오린화수소(dilute hydrofluoric; dHF) 산과 같은 적합한 습식 에칭 공정이 이용될 수 있다.
일부 실시예에서, COR 공정의 압력은 대략 160 millitorr이다. 공정 레시피는 HF 가스, NH3 가스 및 아르곤 가스를 포함한다. 대안적인 실시예에서, 습식 에칭 공정이 활용된다. dHF 산은 HF와 물의 (1:100) 혼합물이다. 습식 에칭 공정은 대략 30 초 동안 수행된다.
NMOS 트랜지스터의 노출된 핀[예컨대, 핀(212)]의 높이 및 PMOS 트랜지스터의 노출된 핀[예컨대, 핀(216)]의 높이는 상이한 설계 필요 및 애플리케이션에 따라 변할 수 있다. 일부 실시예에서, 도 5B에 도시된 바와 같이, NMOS 트랜지스터의 노출된 핀[예컨대, 핀(212)]은 PMOS 트랜지스터의 노출된 핀[예컨대, 핀(216)]보다 높다. 다시 말해서, 도 5B에 도시된 바와 같이, H1[핀(212)의 높이]는 H2[핀(216)의 높이]보다 크다. H1과 H2의 차이는 H3으로 정의된다. 일부 실시예에서, H3은 2 nm보다 크거나 같다.
NMOS 트랜지스터와 PMOS 트랜지스터에 대해 상이한 핀 높이를 갖는 것의 한가지 유리한 특징은 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱값 전압이 NMOS 트랜지스터와 PMOS 트랜지스터의 핀 높이를 조절하여 조정될 수 있다는 점이다.
도 5B에 도시된 제조 단계의 다른 유리한 특징은 핀 높이 차이(예컨대, H3)가 단일 에칭 단계를 통해 달성될 수 있다는 점이다. 도 5B에 도시된 바와 같이 상이한 핀 높이를 달성하기 위한 단일 에칭 단계는 FinFET의 제조 비용을 더욱 줄이는데 도움을 준다.
도 6A 및 도 6B는 본 개시의 다양한 실시예에 따른 더미 게이트 유전층이 반도체 디바이스 위에 형성된 이후의 도 5A 및 도 5B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 더미 게이트 유전층(602)은 핀(212, 214, 216 및 218) 상에 형성된다. 더미 게이트 유전층(602)은 실리콘 산화물, 실리콘 질화물, 이들의 조합 등으로 형성될 수 있다. 더미 게이트 유전층(602)은 수용 가능한 기술에 따라 퇴적되거나 열 성장될 수 있다.
도 7A 및 도 7B는 본 개시의 다양한 실시예에 따른 더미 게이트 전극이 더미 게이트 유전층 위에 형성된 이후의 도 6A 및 도 6B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 더미 게이트 전극(702)은 폴리실리콘과 같은 적합한 게이트 전극 물질로 형성될 수 있지만, 분리 영역(220)의 에칭에 높은 에칭 선택성을 갖는 다른 물질이 또한 이용될 수 있다. 화학적 기계적 연마 공정이 더미 게이트 전극(702)의 부분에 적용될 수 있다. 그 결과, 도 7A 및 도 7B에 도시된 바와 같이 평평한 게이트 전극이 획득된다.
도 8A 및 도 8B는 본 개시의 다양한 실시예에 따른 마스크층이 더미 게이트 전극 위에 형성된 이후의 도 7A 및 도 7B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 마스크층(802)은 실리콘 질화물 등으로 형성될 수 있다. 마스크층(802)은 적합한 증착 기술을 통해 더미 게이트 전극 위에 증착될 수 있다.
도 9A 및 도 9B는 본 개시의 다양한 실시예에 따른 에칭 공정이 더미 게이트 전극에 적용된 이후의 도 8A 및 도 8B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 적합한 포토리소그래피 기술 및 에칭 기술이 도 9A에 도시된 바와 같은 더미 게이트(904 및 908), 및 마스크(902 및 906)를 형성하기 위해 더미 게이트 전극의 부분을 제거하도록 이용될 수 있다.
도 10A 및 도 10B는 본 개시의 다양한 실시예에 따른 복수의 실 스페이서(seal spacer)가 더미 게이트 전극의 측벽 상에 형성된 이후의 도 9A 및 도 9B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 실 스페이서(1004)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 이들의 임의의 조합 등과 같은 적합한 유전체로 형성될 수 있다. 실 스페이서(1004)는 열 산화 공정 등과 같은 적합한 제조 기술을 이용함으로써 형성될 수 있다.
도 11A 및 도 11B는 본 개시의 다양한 실시예에 따른 경도핑 드레인/소스(lightly doped drain/source; LDD) 영역(도시되지 않음)이 핀에 형성된 이후의 도 10A 및 도 10B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 도 3B 및 도 4B와 유사하게, 마스크가 반도체 디바이스(200)의 PMOS 영역 위에 형성되어 NMOS 영역을 노출할 수 있고, n형 도펀트가 노출된 n형 핀[예컨대, 핀(212)] 내로 주입될 수 있다. 마스크는 n형 주입 이후에 제거될 수 있다. 그 다음에, 마스크가 반도체 디바이스(200)의 NMOS 영역 위에 형성되어 PMOS 영역을 노출할 수 있고, p형 도펀트가 노출된 p형 핀[예컨대, 핀(216)] 내로 주입될 수 있다. 마스크는 그 다음에 제거될 수 있다. 어닐링 공정이 p형 도펀트 및 n형 도펀트의 주입 깊이를 증가시키기 위해 이용될 수 있다.
도 12A 및 도 12B는 본 개시의 다양한 실시예에 따른 복수의 더미 스페이서가 실 스페이서 상에 형성된 이후의 도 11A 및 도 11B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 더미 스페이서(1202)는 ALD, LPCVD, 분자층 증착(molecular layer deposition; MLD) 등과 같은 적합한 증착 기술에 의해 형성될 수 있다. 이방성 에칭 공정 등과 같은 적합한 에칭 공정이 도 12A에 도시된 바와 같은 더미 스페이서(1202)를 형성하도록 그 다음에 이용될 수 있다. 더미 스페이서(1202)는 실리콘 질화물, 산화질화물, 실리콘 탄화물, 산화물 등과 같은 적합한 유전체로 형성될 수 있다.
도 13A 및 도 13B는 본 개시의 다양한 실시예에 따른 에칭 공정이 핀에 적용된 이후의 도 12A 및 도 12B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 도 13에 도시된 바와 같이, 핀[예컨대, 핀(212)]의 드레인/소스 영역은 에칭되어 리세스(1302, 1304 및 1306)를 형성한다. 리세스(1302, 1304 및 1306)는 건식 에칭, 습식 에칭, 또는 이들의 임의의 조합과 같은 적합한 에칭 공정을 이용함으로써 형성될 수 있다.
도 14A 및 도 14B는 본 개시의 다양한 실시예에 따른 에피택셜 성장 공정이 핀에 적용된 이후의 도 13A 및 도 13B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 일부 실시예에서, 드레인/소스 영역은 변형된 드레인/소스 피처를 가질 수 있다. 변형된 드레인/소스 영역(1402, 1404 및 1406)은 리세스(1302, 1304 및 1306)에서 에피택셜 성장될 수 있다. 도 14A에 도시된 바와 같이, 변형된 드레인/소스 영역(1402, 1404 및 1406)의 최상부 표면은 핀(212)의 최상부 표면 위에 있을 수 있다.
도 15A 및 도 15B는 본 개시의 다양한 실시예에 따른 더미 스페이서 제거 공정이 더미 스페이서에 적용된 이후의 도 14A 및 도 14B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 도 15A에 도시된 바와 같이, 더미 게이트 스페이서는 건식 에칭, 습식 에칭, 또는 이들의 임의의 조합과 같은 적합한 에칭 공정에 의해 제거된다.
도 16A 및 도 16B는 본 개시의 다양한 실시예에 따른 복수의 스페이서가 실 스페이서 상에 형성된 이후의 도 15A 및 도 15B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 스페이서층(1602)은 하나 이상의 스페이서층을 블랭킷(blanket) 퇴적함으로써 형성될 수 있다. 스페이서층(1602)은 실리콘 질화물, 산화질화물, 실리콘 탄화물 등과 같은 적합한 유전체를 포함할 수 있다.
스페이서층(1602)은 ALD, LPCVD, MLD 등과 같은 적합한 증착 기술에 의해 형성될 수 있다. 스페이서층(1602)은 이방성 에칭 공정 등과 같은 적합한 에칭 공정에 의해 패턴화되어, 도 16A에 도시된 바와 같은 스페이서층(1602)를 형성하도록 스페이서층을 제거할 수 있다.
도 17A 및 도 17B는 본 개시의 다양한 실시예에 따른 드레인/소스 주입 공정이 핀에 적용된 이후의 도 16A 및 도 16B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 반도체 디바이스(200)의 PMOS 부분에 있어서, 1706과 같은 드레인/소스 영역이 붕소, 갈륨, 인듐 등과 같은 적합한 p형 도펀트를 주입함으로써 형성될 수 있다. 대안적으로, 반도체 디바이스(200)의 NMOS 부분에 있어서, 1704와 같은 드레인/소스 영역이 인, 비소 등과 같은 적합한 n형 도펀트를 주입함으로써 형성될 수 있다. 일부 실시예에서, 도 14A에 도시된 에피택셜 소스/드레인 영역은 성장 동안에 현장(in situ) 도핑될 수 있다.
도 18A 및 도 18B는 본 개시의 다양한 실시예에 따른 에칭 공정이 마스크층에 적용된 이후의 도 17A 및 도 17B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 도 17A 및 도 17B에 도시된 마스크층(802)은 마스크층(802)의 물질에 선택적인 에칭 공정과 같은 적합한 에칭 기술에 의해 제거될 수 있다.
도 19A 및 도 19B는 본 개시의 다양한 실시예에 따른 콘택 에칭 정지층이 반도체 디바이스 위에 퇴적된 이후의 도 18A 및 도 18B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 콘택 에칭 정치층(1902)이 형성되어 후속 에칭 공정에 대한 제어 포인트를 제공하도록 할 수 있다. 콘택 에칭 정지층(1902)은 실리콘 질화물과 같은 유전체일 수 있지만, 산화물과 같은 당해 기술에 공지된 다른 물질이 또한 이용될 수 있다. 일부 실시예에 따라, 콘택 에칭 정치층(1902)은 CVD, PECVD, ALD 등과 같은 공정을 이용하여 형성될 수 있다.
도 20A 및 도 20B는 본 개시의 다양한 실시예에 따른 층간 유전체(inter-layer dielectric; ILD) 층이 콘택 에칭 정지층 위에 퇴적된 이후의 도 19A 및 도 19B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. ILD 층(2002)은 CVD, 스퍼터링, 또는 ILD 층을 형성하기 위해 당해 기술에 공지되고 이용되는 임의의 다른 방법에 의해 형성될 수 있다.
ILD 층(2002)은 대략 4,000 옹스트롬 내지 대략 13,000 옹스트롬의 두께일 수 있지만, 다른 두께가 이용될 수 있다. ILD 층(2002)은 도핑된 또는 비도핑된 실리콘 산화물을 포함할 수 있지만, 실리콘 질화물 도핑된 실리케이트 글래스, 고유전율 물질, 이들의 조합 등과 같은 다른 물질들이 대안적으로 이용될 수 있다.
도 21A 및 도 21B는 본 개시의 다양한 실시예에 따른 CMP 공정이 반도체 디바이스에 적용된 이후의 도 20A 및 도 20B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. ILD 층(2002)의 과도한 유전체가 연삭, 연마, 및/또는 화학적 에칭, 에칭과 연삭 기술의 조합 등과 같은 적합한 제거 기술을 이용함으로써 제거될 수 있다.
일부 실시예에 따라, 제거 공정은 CMP 공정을 이용함으로써 구현될 수 있다. CMP 공정에서, 에칭 물질 및 연마 물질의 조합이 ILD 층(2002)의 최상부 표면과의 접촉을 실행하고, 게이트 전극의 최상부 표면이 노출될 때까지 과도한 물질을 연삭하는데 연삭 패드(도시되지 않음)가 이용된다.
도 22A 및 도 22B는 본 개시의 다양한 실시예에 따른 더미 게이트 제거 공정이 반도체 디바이스에 적용된 이후의 도 21A 및 도 21B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 도 21A에 도시된 더미 게이트는 적합한 에칭 공정에 의해 제거된다. 그 결과, 개구부(2202 및 2204)가 형성된다. 더미 게이트 제거 공정 동안에, 더미 게이트와 핀 사이에 형성된 더미 게이트 유전층이 에칭 정지층으로 이용될 수 있다는 것을 유념해야 한다.
도 23A 및 도 23B는 본 개시의 다양한 실시예에 따른 다른 에칭 공정이 반도체 디바이스에 적용된 이후의 도 22A 및 도 22B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 더미 게이트 유전층은 건식 에칭 공정, 습식 에칭 공정 및 이들의 임의의 조합과 같은 적합한 에칭 공정에 의해 제거될 수 있다.
더미 게이트 유전층이 도 23A 및 도 23B에 도시된 바와 같이 제거되면, 핀(212, 214, 216 및 218)의 노출된 부분은 도 5B에 도시된 높이와 비교해 볼 때 상이한 높이를 가질 수 있다. 높이 차이는 도 5B에 도시된 제조 단계 이후의 에칭 공정에서 비롯된다.
도 23B에 도시된 바와 같이, NMOS 트랜지스터의 핀[예컨대, 핀(212)]의 높이는 H4로 정의된다. PMOS 트랜지스터의 핀[예컨대, 핀(216)]의 높이는 H5로 정의된다. H4와 H5 사이의 차이는 H6으로 정의된다. 일부 실시예에서, H6은 도 5B에 도시된 H3보다 크다.
도 24A 및 도 24B는 본 개시의 다양한 실시예에 따른 게이트 유전층이 개구부에 퇴적된 이후의 도 23A 및 도 23B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 게이트 유전층(2402)은 개구부(2202 및 2204)에 컨포멀(conformal)하게 퇴적된다. 게이트 유전층(2402)은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 산화물, 질소 함유 산화물, 이들의 조합 등과 같은 유전체일 수 있다.
게이트 유전층(2402)은 대략 4보다 큰 비유전율(relative permittivity) 값을 가질 수 있다. 이와 같은 물질의 다른 예는 알루미늄 산화물, 란탄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 산화질화물, 이들의 조합 등을 포함한다. 게이트 유전층(2402)이 산화층을 포함하는 실시예에서, 게이트 유전층(2402)은 전구체로서 O3를 이용하는 습식 공정에 의해 또는 전구체로서 수증기를 이용하는 열 공정에 의해 형성될 수 있다.
도 25A 및 도 25B는 본 개시의 다양한 실시예에 따른 게이트 전극층이 게이트 유전층 위에 형성된 이후의 도 24A 및 도 24B에 도시된 반도체 디바이스의 횡단면도를 나타낸다. 게이트 전극층(2502)은 금속(예컨대, 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄), 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드), 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물), 도핑된 다결정질 실리콘, 다른 전도성 물질, 이들의 조합 등과 같은 전도성 물질을 포함할 수 있다. 게이트 전극층(2502)이 도 24A에 도시된 개구부를 충진한 이후에, CMP 공정이 수행되어 게이트 전극층(2502) 물질의 과도한 부분을 제거할 수 있다.
도 26은 도 2A 내지 도 25B에 도시된 제조 단계의 공정 흐름이다. 단계(2601)에서, STI 영역과 같은 분리 영역이 FinFET 반도체 디바이스에 형성된다. STI 영역의 형성은 도 2B에 대하여 상세하게 기술된다. 단계(2602)에서, p형 도펀트 주입이 FinFET 반도체 디바이스의 NMOS 부분에 적용된다. p형 주입 공정은 도 3B에 대하여 상세하게 기술된다. 단계(2603)에서, n형 도펀트 주입이 FinFET 반도체 디바이스의 PMOS 부분에 적용된다. n형 주입 공정은 도 4B에 대하여 상세하게 기술된다.
단계(2604)에서, 어닐링 공정이 p형 도펀트 및 n형 도펀트의 주입 깊이를 증가시키기 위해 이용된다. 단계(2605)에서, FinFET 반도체 디바이스의 핀은 분리 영역의 리세스를 통해 형성된다. 분리 영역 리세스 공정은 도 5B에 나타나있다. 단계(2606)에서, 더미 게이트 유전층이 도 6A 및 도 6B에 도시된 바와 같이 퇴적된다. 단계(2607)에서, 더미 게이트 전극층이 도 7A 및 도 7B에 도시된 바와 같이 더미 게이트 유전층 위에 퇴적된다.
단계(2608)에서, 게이트 포토리소그래피 공정이 도 9A에 도시된 바와 같이 더미 게이트 구조물을 형성하도록 이용된다. 단계(2609)에서, 복수의 실 스페이서가 도 10A에 도시된 바와 같이 형성된다. 단계(2610)에서, 경도핑 드레인/소스(LDD) 영역이 도 11A에 도시된 바와 같이 주입, 확산 및/또는 어닐링 공정을 통해 형성된다. 단계(2611)에서, 더미 스페이서가 도 12A에 도시된 바와 같이 실 스페이서 상에 배치된다. 단계(2612)에서, 도 13에 도시된 바와 같이, 에칭 공정이 이용되어 변형된 드레인/소스 피처를 위한 복수의 리세스를 형성한다.
단계(2613)에서, 변형된 소스/드레인(strained source/drain; SSD) 피처가 도 14A에 도시된 바와 같이 에피택셜 공정과 같은 적합한 공정을 통해 형성된다. 단계(2614)에서, 도 15A에 도시된 바와 같이, 더미 스페이서가 적합한 기술을 이용함으로써 제거된다. 단계(2615)에서, 게이트 스페이서가 도 16A에 도시된 바와 같이 더미 게이트 전극의 측벽 상에 배치된다. 단계(2616)에서, 드레인/소스 영역은 도 17A에 도시된 바와 같이 주입, 확산 및/또는 어닐링 공정을 통해 형성된다.
단계(2617)에서, 더미 게이트 전극 위에 형성된 마스크층이 도 18A 및 도 18B에 도시된 바와 같이 제거된다. 단계(2618)에서, 콘택 에칭 정지층(CESL)이 도 19A 및 도 19B에 도시된 바와 같이 반도체 디바이스 위에 형성된다. 단계(2619)에서, 층간 유전체(ILD) 층이 도 20A 및 도 20B에 도시된 바와 같이 CESL 층 위에 형성된다. 단계(2620)에서, CMP 공정이 도 21A 및 도 21B에 도시된 바와 같이 ILD 층의 과도한 부분에 적용된다.
단계(2621)에서, 더미 게이트 전극이 도 22A 및 도 22B에 도시된 바와 같이 제거된다. 단계(2622)에서, 더미 게이트 유전층이 도 23A 및 도 23B에 도시된 바와 같이 에칭 공정을 통해 제거된다. 단계(2623)에서, 게이트 유전층이 도 24A 및 도 24B에 도시된 바와 같이 퇴적된다. 단계(2624)에서, 게이트 전극층이 도 25A 및 도 25B에 도시된 바와 같이 게이트 유전층 위에 퇴적된다.
실시예에 따라, 방법은 기판에 복수의 분리 영역을 형성하는 단계로서, 제1 핀은 제1 분리 영역에 의해 둘러싸이고, 제2 핀은 제2 분리 영역에 의해 둘러싸이는 것인, 분리 영역 형성 단계, 제1 분리 영역에 제1 이온 주입 공정을 적용하는 단계로서, 제1 극성 유형을 갖는 도펀트가 제1 분리 영역에 주입되는 것인 제1 이온 주입 공정 적용 단계, 및 제2 분리 영역에 제2 이온 주입 공정을 적용하는 단계로서, 제2 극성 유형을 갖는 도펀트가 제2 분리 영역에 주입되는 것인 제2 이온 주입 공정 적용 단계를 포함한다.
방법은 제1 핀의 제1 부분과 제2 부분, 및 제2 핀의 제1 부분과 제2 부분을 형성하도록 제1 분리 영역 및 제2 분리 영역에 에칭 공정을 적용하는 단계를 더 포함하고, 제1 핀의 제1 부분은 제1 분리 영역의 최상부 표면 위에 있고, 제2 핀의 제1 부분은 제2 분리 영역의 최상부 표면 위에 있으며, 제1 핀의 제1 부분은 제2 핀의 제1 부분 보다 높다.
실시예에 따라, 디바이스는 제1 핀을 포함하는 제1 FinFET 및 제2 핀을 포함하는 제2 FiNFET를 포함하고, 제1 FinFET는 제1 극성 유형을 갖고, 제1 핀은 제1 높이를 갖고, 제2 FinFET는 제2 극성 유형을 갖고, 제2 핀은 제2 높이를 갖고, 제1 핀 및 제2 핀은 동일한 핀 형성 단계로 형성되며, 제1 높이는 제2 높이와 상이하다.
실시예에 따라, 방법은 기판 위에 돌출된 복수의 제1 핀 및 복수의 제2 핀을 형성하는 단계를 포함하고, 2개의 인접한 제1 핀은 복수의 제1 분리 영역에 의해 서로 분리되고, 2개의 인접한 제2 핀은 복수의 제2 분리 영역에 의해 서로 분리된다.
방법은 제1 분리 영역에 제1 이온 주입 공정을 적용하는 단계로서, 제1 극성 유형을 갖는 도펀트가 제1 분리 영역에 주입되는 것인 제1 이온 주입 공정 적용 단계, 제2 분리 영역에 제2 이온 주입 공정을 적용하는 단계로서, 제2 극성 유형을 갖는 도펀트가 제2 분리 영역에 주입되는 것인 제2 이온 주입 공정 적용 단계, 및 에칭 공정을 통해 제1 분리 영역 및 제2 분리 영역을 리세스하는 단계를 더 포함한다.
본 발명의 실시예 및 이에 관한 장점들을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 발명의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다.
더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 발명에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다.

Claims (10)

  1. 디바이스에 있어서,
    제1 핀을 포함하는 제1 FinFET로서,
    상기 제1 FinFET는 제1 극성 유형을 갖고,
    상기 제1 핀은 제1 높이를 갖는 것인 상기 제1 FinFET; 및
    제2 핀을 포함하는 제2 FinFET로서,
    상기 제2 FinFET는 제2 극성 유형을 갖고,
    상기 제2 핀은 제2 높이를 갖는 것인 상기 제2 FinFET
    을 포함하고,
    상기 제1 핀 및 상기 제2 핀은 동일한 핀 형성 단계로 형성되며,
    상기 제1 높이는 상기 제2 높이와 상이한 것인 디바이스.
  2. 제1항에 있어서,
    상기 제1 FinFET는 p형 FinFET이고,
    상기 제2 FinFET는 n형 FinFET이고,
    상기 제2 핀은 상기 제1 핀보다 높은 것인 디바이스.
  3. 제1항에 있어서,
    상기 제2 FinFET는 분리 영역에 의해 상기 제1 FinFET로부터 분리되고,
    상기 분리 영역은 산화물로 형성되는 것인 디바이스.
  4. 방법에 있어서,
    기판에 복수의 분리 영역을 형성하는 단계로서,
    제1 핀은 제1 분리 영역에 의해 둘러싸이고,
    제2 핀은 제2 분리 영역에 의해 둘러싸이는 것인 분리 영역 형성 단계;
    상기 제1 분리 영역에 제1 이온 주입 공정을 적용하는 단계로서,
    제1 극성 유형을 갖는 도펀트가 상기 제1 분리 영역에 주입되는 것인 제1 이온 주입 공정 적용 단계;
    상기 제2 분리 영역에 제2 이온 주입 공정을 적용하는 단계로서,
    제2 극성 유형을 갖는 도펀트가 상기 제2 분리 영역에 주입되는 것인 제2 이온 주입 공정 적용 단계; 및
    상기 제1 핀의 제1 부분과 제2 부분, 및 상기 제2 핀의 제1 부분과 제2 부분을 형성하기 위해 상기 제1 분리 영역 및 상기 제2 분리 영역에 에칭 공정을 적용하는 단계로서,
    상기 제1 핀의 제1 부분은 상기 제1 분리 영역의 최상부 표면 위에 있고,
    상기 제2 핀의 제1 부분은 상기 제2 분리 영역의 최상부 표면 위에 있으며, 상기 제1 핀의 제1 부분은 상기 제2 핀의 제1 부분 보다 높은 것인 에칭 공정 적용 단계
    를 포함하는 방법.
  5. 제4항에 있어서,
    상기 제2 분리 영역에 제2 이온 주입 공정을 적용하는 단계 후에,
    상기 도펀트를 활성화시키기 위해 어닐링 공정을 수행하는 단계를 더 포함하는 방법.
  6. 제4항에 있어서,
    상기 제1 핀의 제1 부분 및 상기 제2 핀의 제1 부분을 형성하기 위해 상기 제1 분리 영역 및 상기 제2 분리 영역에 건식 에칭 공정, 화학적 산화물 제거 공정, 또는 습식 에칭 공정 중 적어도 하나를 적용하는 단계를 더 포함하고,
    상기 제1 핀의 제1 부분은 상기 제2 핀의 제1 부분보다 높은 것인 방법.
  7. 방법에 있어서,
    기판 위에 돌출된 복수의 제1 핀 및 복수의 제2 핀을 형성하는 단계로서,
    2개의 인접한 제1 핀은 복수의 제1 분리 영역에 의해 서로 분리되고,
    2개의 인접한 제2 핀은 복수의 제2 분리 영역에 의해 서로 분리되는 것인 복수의 제1 핀 및 복수의 제2 핀 형성 단계;
    상기 제1 분리 영역에 제1 이온 주입 공정을 적용하는 단계로서,
    제1 극성 유형을 갖는 도펀트가 상기 제1 분리 영역에 주입되는 것인 제1 이온 주입 공정 적용 단계;
    상기 제2 분리 영역에 제2 이온 주입 공정을 적용하는 단계로서,
    제2 극성 유형을 갖는 도펀트가 상기 제2 분리 영역에 주입되는 것인 제2 이온 주입 공정 적용 단계; 및
    에칭 공정을 통해 상기 제1 분리 영역 및 상기 제2 분리 영역을 리세스하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    100:1 희석 플루오린화수소(dilute hydrofluoric; HF) 또는 화학적 산화물 제거 공정을 이용하여 상기 제1 분리 영역 및 상기 제2 분리 영역을 리세스하는 단계를 더 포함하는 방법.
  9. 제7항에 있어서,
    상기 제2 핀 위에 제1 포토레지스트층을 퇴적하는 단계;
    상기 제1 분리 영역에 상기 제1 이온 주입 공정을 적용하는 단계; 및
    상기 제1 포토레지스트층을 제거하는 단계
    를 더 포함하는 방법.
  10. 제7항에 있어서,
    상기 제1 핀 위에 제2 포토레지스트층을 퇴적하는 단계;
    상기 제2 분리 영역에 상기 제2 이온 주입 공정을 적용하는 단계; 및
    상기 제2 포토레지스트층을 제거하는 단계
    를 더 포함하는 방법.
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