KR20170080426A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치를 제조하는 방법에서, 더미 게이트 구조체가 기판 위에 형성된다.　 제1 절연 층은 제1 더미 게이트 구조체 위에 형성된다.　 상기 제1 절연층 내에 게이트 공간을 형성하도록 상기 더미 게이트 구조체가 제거된다.　 감소된 게이트 공간을 형성하도록 제1 전도층이 상기 게이트 공간 내에 형성된다.　 상기 감소된 게이트 공간이 상기 제1 전도층과는 상이한 물질로 제조된 제2 전도층으로 채워진다.　 제1 게이트 리세스를 형성하도록 상기 채워진 제1 전도층과 상기 제2 전도층이 리세싱된다.　 제3 전도층이, 상기 제1 게이트 리세스 내의 상기 제2 전도층 및 상기 제1 전도층 위에 형성된다.　 상기 채워진 제1 전도층과 상기 제2 전도층을 리세싱한 후에, 상기 제2 전도층은 상기 제1 전도층으로부터 돌출하는 것인, 반도체 장치를 제조하기 위한 방법.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR FABRICATING THE SAME}
관련 출원들에 대한 상호 참조
본 출원은 2015년 12월 31일에 출원된 미국 특허 가출원 제62/273,706호를 우선권으로 주장하며, 그 전체가 본원에 인용에 의해 포함된다.
본 발명은 반도체 장치를 제조하기 위한 방법에 관한 것으로서, 더 구체적으로, 금속 게이트 구조체를 위한 제조 방법에 대한 것이다.
반도체 산업이 더 높은 장치 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드(node)로 진행됨에 따라, 제조 및 설계 문제 모두로부터의 난제로 인해서, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 3차원 설계의 개발과, 하이-k(유전 상수) 물질을 갖는 금속 게이트 구조체의 사용이 초래되었다.　 금속 게이트 구조체는 종종 게이트 대체 기술을 사용함으로써 제조된다.　
반도체 장치를 제조하는 방법에서, 더미 게이트 구조체가 기판 위에 형성된다.　 제1 절연 층은 제1 더미 게이트 구조체 위에 형성된다.　 상기 제1 절연층 내에 게이트 공간을 형성하도록 상기 더미 게이트 구조체가 제거된다.　 감소된 게이트 공간을 형성하도록 제1 전도층이 상기 게이트 공간 내에 을 형성된다.　 상기 감소된 게이트 공간이 상기 제1 전도층과는 상이한 물질로 제조된 제2 전도층으로 채워진다.　 제1 게이트 리세스를 형성하도록 상기 채워진 제1 전도층과 상기 제2 전도층이 리세싱된다.　 제3 전도층이, 상기 제1 게이트 리세스 내의 상기 제2 전도층 및 상기 제1 전도층 위에 형성된다.　 상기 채워진 제1 전도층과 상기 제2 전도층을 리세싱한 후에, 상기 제2 전도층은 상기 제1 전도층으로부터 돌출한다.
본 발명은 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다.　 산업에서의 표준 실무에 따라서, 여러 가지 특징부가 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 이용된다는 것을 강조하는 바이다.　 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 도 15는 본 개시 내용의 일 실시예에 따른 반도체 장치의 예시적인 순차적 프로세스를 도시한다.
도 16 내지 도 20은 본 개시 내용의 다른 실시예에 따른 반도체 장치의 예시적인 순차적 프로세스를 도시한다.
도 21 내지 도 23은 본 개시 내용의 다른 실시예에 따른 반도체 장치를 제조하는 예시적인 순차적 제조 프로세스를 도시한다.　　
도 24는 본 개시 내용의 다른 실시예에 따른 반도체 장치의 예시적인 단면도를 도시한다.　　
도 1b 내지 도 24는 도 1a의 라인 X1-X1에 대응하는 단면도이다.　
하기의 개시는 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다는 것을 이해해야 한다.　 컴포넌트 및 배열의 특정 실시예 또는 예시는 본 개시를 단순화하도록 이하에서 설명된다.　 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다.　 예를 들면, 요소의 치수는 개시된 범위 또는 값에 제한되지 않고, 프로세스 조건 및/또는 장치의 요구되는 특성에 종속될 수 있다.　 또한, 이어지는 설명에서 제2 특징부 상에 또는 위에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있는 실시예를 또한, 포함할 수도 있다.　 다양한 특징부는 간략함 및 명확성을 위해 상이한 크기로 임의로 도시될 수 있다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.　 또한, 용어 "제조되는"은 "포함하는" 또는 "이루어진"을 의미할 수 있다.
도 1a 내지 도 15는 본 개시 내용의 일 실시예에 따른 반도체 장치의 예시적인 순차적 프로세스를 도시한다.　　 도 1b 내지 도 15는 도 1a의 라인 X1-X1에 대응하는 단면도이다.　 도 1 내지 도 15에 의해서 도시된 프로세스의 이전, 도중, 및 이후에 부가적인 동작이 제공될 수 있다는 것, 그리고 방법의 부가적인 실시예를 위해서, 이하에서 설명되는 동작 중 일부가 대체되거나 제거될 수 있다는 것을 이해할 수 있을 것이다.　 동작/프로세스의 순서가 상호 교환될 수 있을 것이다.
도 1a는, 더미 게이트 구조체가 기판 위에 형성된 후에 반도체 장치의 구조체의　상면도(평면도)를 도시한다.　　 도 1a 및 1b는 예를 들면, 핀 구조체(20)의 일부분인 채널층 위에 형성된다.　 더미 게이트 구조체들(40,41) 각각은 게이트 길이 Lg1을 갖는 단채널 FET에 대응하고, 더미 게이트 구조체(42)는 게이트 길이 Lg2를 갖는 장채널 FET에 대응하며, 여기서 Lg1 < Lg2이다.　 일부 실시예에서, Lg1은 약 30 nm보다 작다.　 단채널 FET는 영역 A 내에 배치되고, 장채널 FET는 영역 B 내에 형성된다.　 비록 더미 게이트 구조체들(40, 41, 및 42)이 도 1a 및 1b에서 서로 인접하게 배열되지만, 배열이 이 배열만으로만 제한되지는 않는다.　 더미 게이트 구조체들(40, 41, 및 42)은 일부 실시예에서 거리를 두고 별도로 형성된다.　
핀 구조체(20)는 기판(10) 위에 형성되고, 격리 절연층(30)으로부터 연장된다.　 설명 목적을 위해서, 더미 게이트 구조체들(40, 41 및 42)이 동일 핀 구조체(20) 위에 형성되지만, 일부 실시예에서, 더미 게이트 구조체들(40, 41 및 42)은 상이한 핀 구조체들 위에 각각 형성된다.　　 유사하게, 비록 두 개의 핀 구조체들(20)이 도 1a에 예증되지만, 하나의 게이트 구조체 당 핀 구조체의 개수는 두 개로 제한되지 않고 하나 또는 3개 또는 그 이상일 수 있다.　
기판(10)은 예를 들면, 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3 범위를 갖는 불순물 농도를 갖는 p형 실리콘 기판이다.　 다른 실시예에서, 기판은 예를 들면, 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3 범위를 갖는 불순물 농도를 갖는 n형 실리콘 기판이다.　 대안적으로, 기판은, 게르마늄과 같은 원소 반도체; SiC 및 SiGe와 같은 IV-IV족 화합물 반도체들, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V족 화합물 반도체들을 포함하는 화합물 반도체; 또는 이들의 조합들을 포함할 수 있다.　 일 실시예에 있어, 기판은 SOI(silicon-on insulator) 기판의 실리콘 층이다.　
핀 구조체(20)는 기판을 트렌치-에칭함으로써 형성될 수 있다.　 핀 구조체(20)를 형성한 후, 격리 절연층(30)이 핀 구조체(20) 위에 형성된다.　 격리 절연층(30)은 저압 화학적 기상 퇴적(low pressure chemical vapor deposition; LPCVD), 플라즈마-CVD 또는 유동성-CVD에 의해 형성된 실리콘 산화물, 실리콘 산화질화물 또는 실리콘 질화물과 같은 절연 물질들의 하나 이상의 층들을 포함한다.　 격리 절연 층은, 스핀 온 글래스(spin-on-glass; SOG), SiO, SiON, SiOCN 및/또는 불소-도핑 실리케이트 유리(fluoride-doped silicate glass; FSG)의 하나 이상의 층들에 의해 형성될 수 있다.　
격리 절연층(30)을 핀 구조체(20) 위에 형성한 후에, 격리 절연층(30)의 일부분을 제거하도록 평탄화 동작이 수행된다.　 평탄화 동작은 화학적 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에칭-백(etch-back) 프로세스를 포함할 수 있다.　 그런 다음, 격리 절연 층(30)이 더 제거되어(리세싱되어), 핀 구조체(20)의 상부 영역이 노출된다.　
그런 다음, 더미 게이트 구조체들(40, 41 및 42)이 노출된 핀 구조체(20) 위에 형성된다.　 더미 게이트 구조체는 폴리 실리콘으로 제조된 더미 게이트 전극층(44)과 더미 게이트 유전층(43)을 포함한다.　 절연 물질의 하나 이상의 층을 포함하는 측벽 스페이서(48)는 또한, 더미 게이트 전극층의 측벽 상에 형성된다.　 측벽 스페이서(48)는, SiN, SiON, SiCN 및 SiOCN을 포함하는 실리콘 질화물 기반 물질과 같은 절연 물질의 하나 이상의 층을 포함한다.　 일부 실시예에서, 측벽 스페이서(48)의 하단에서 측벽 스페이서의 막 두께는 약 3 nm 내지 약 15 nm 범위를 가지며, 다른 실시예에서 약 4 nm 내지 약 8 nm 범위를 가진다.
더미 게이트 구조체는 또한, 폴리 실리콘층을 더미 게이트 전극층으로 패터닝하기 위해 사용되는 마스크 절연층(46)을 포함한다.　 일부 실시예에서, 마스크 절연층(46)의 두께는 약 10 nm 내지 약 30 nm 범위를 가지며, 다른 실시예에서 약 15 nm 내지 약 20 nm 범위를 가진다.　
도 2에 도시된 바와 같이, 더미 게이트 구조체가 형성된 후에, 소스/드레인 영역(60)이 형성된다.　 본 개시에서, 소스와 드레인은 상호 교환적으로 사용되고, 용어 소스/드레인은 소스와 드레인 중 하나를 지칭한다.　 일부 실시예에서, 더미 게이트 구조체에 의해 덮이지 않은 핀 구조체(20)는 격리 절연층(30)의 상부 표면 아래에 리세싱된다.　 그런 다음, 소스/드레인 영역(60)이, 에피택셜 성장 방법을 사용함으로써 리세싱된 핀 구조체 위에 형성된다.　 소스/드레인 영역(60)은 응력을 채널 영역에 인가하기 위한 변형 물질(strain material)을 포함할 수 있다.　 추가적인 소스/드레인 영역(60)이 더미 게이트 구조체(40)의 좌측에 그리고/또는 더미 게이트 구조체(42)의 우측에 형성될 수 있다.
그런 다음, 도 3에 도시된 바와 같이, 제1 에칭 정지층(etching stop layer; ESL)(70)과 제1 층간 절연(interlayer insulating; ILD)층(75)이 더미 게이트 구조체와 소스/드레인 영역 위에 형성된다.　 제1 ESL(70)은, SiN, SiCN 및 SiOCN을 포함하는 실리콘 질화물 기반 물질과 같은 절연 물질의 하나 이상의 층을 포함한다.　 일부 실시예들에 있어, 제1 ESL(70)의 두께는 약 3 nm 내지 약 10 nm 범위를 가진다.　 제1 ILD층(75)은, 실리콘 이산화물(SiO2)과 SiON과 같은 실리콘 산화물 기반 물질과 같은 절연 물질의 하나 이상의 층을 포함한다.　
제1 ILD층(75)과 ESL(70) 상의 평탄화 동작 후에, 도 4에 도시된 바와 같이 게이트 공간들(81, 82, 및 83)을 형성하도록 더미 게이트 구조체가 제거된다.　 도 4에 도시된 바와 같이, 게이트 측벽 스페이서(48)는 게이트 공간 내에 남겨진다.
그런 다음, 도 5에 도시된 바와 같이, 게이트 유전층(85)이 형성된다.　 게이트 유전층(85)은, 하이-k 금속 산화물과 같은 유전 물질의 하나 이상의 층들을 포함한다.　 하이-k 유전체들에 대해 사용되는 금속 산화물들의 예들은, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu의 산화물들, 및/또는 이들의 혼합물을 포함한다.　 일부 실시예에서, 예를 들면, 실리콘 산화물로 제조된 계면층(미도시됨)은, 게이트 유전층(85)을 형성하기 전에 핀 구조체(채널 영역) 위에 형성된다.　 적절한 유전 물질의 블랭킷층이, CVD, PVD, ALD, 또는 다른 적절한 막 형성 방법을 사용해서 게이트 공간과 제1 ILD층(75) 위에 형성된다.　
또한, p채널 FET을 위한 일함수 조정(work function adjustment; WFA)층(95)이 게이트 공간들(81, 82 및 83) 내에 형성된다.　 적절한 전도성 물질의 블랭킷층이 게이트 공간과 제1 ILD층(75) 위에 형성된다.　 WFA층(90)은 전도성 물질의 하나 이상의 층을 포함한다.　 p채널 FET를 위한 WFA층(90)의 예시는 Ti, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co를 포함한다.　 일 실시예에서, TiN이 p채널 FET를 위해 사용된다.　 n채널 FET를 위한 WFA층(90)의 예시는 TiN, TaN, TaAlC, TiC, TiAl, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC를 포함한다.　 일 실시예에서, TaAlC, TiAl 또는 Al가 n채널 FET를 위해 사용된다.　 일부 실시예들에 있어, WFA층(90)의 두께는 약 3 nm 내지 약 10 nm 범위를 갖는다.　 WFA층(90)은, 화학적 기상 퇴적(chemical vapor deposition; CVD), 스퍼터링을 포함하는 물리적 기상 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD), 다른 적절한 방법에 의해 형성될 수 있다.　 도 5에 도시된 바와 같이, WFA층(90)이 게이트 공간 내에 컨포멀하게 형성된다.
그런 다음, 도 6에 도시된 바와 같이, 제1 금속 물질(100)이 도 5의 구조체 위에 형성된다.　　 제1 금속 물질은, Al, Co, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 다른 전도성 물질과 같은 금속 물질의 하나 이상의 층을 포함한다.　 일 실시예에서, W, Co 또는 Al이 사용된다.　 제1 금속 물질(100)은 CVD, PVD, ALD, 전기도금 또는 다른 적절한 방법에 의해 형성된다.　 제1 금속 물질(100)은 WFA층(90)과는 상이한 물질로 제조된다.
그런 다음, 도 7에 도시된 바와 같이, 퇴적된 제1 금속 물질(100)의 상부 부분을 제거하도록 평탄화 동작이 수행된다.　 평탄화 동작 후에, 단채널 FET의 금속 게이트 전극을 위한 제1 전도층(100A)과 장채널 FET의 금속 게이트 전극을 위한 제1 전도층(100B)이 게이트 공간들 각각 내에 형성된다.　 영역 A 내의 단채널 FET은 게이트 유전층(85A)과 WFA층(90A)을 또한, 포함하고, 영역 B 내의 장채널 FET은 게이트 유전층(85B)과 WFA층(90B)을 또한, 포함한다.　 평탄화 동작은 화학적 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에칭-백(etch-back) 프로세스를 포함할 수 있다.
후속적으로, 보호층(110)이 도 7의 구조체 위에 형성되고, 마스크 패턴(115)은 도 8에 도시된 바와 같이 장채널 FET를 위해 영역 B를 덮도록 형성된다.　 보호층(110)은 SiN과 같은 절연 물질의 하나 이상의 층을 포함한다.　 일부 실시예에서 마스크 패턴(115)은 포토 레지스트 패턴이다.
마스크 패턴(115)을 에칭 마스크로서 사용함으로써, 영역 A 위의 영역을 개방하기 위한 보호층(110)이 패터닝된다.　 그런 다음, 패터닝된 보호층(110)을 에칭 마스크로서 사용함으로써, 도 9a에 도시된 바와 같이, 제1 전도층(100a), 게이트 유전층(85A), WFA층(90A), 측벽 스페이서(48), 제1 ESL(70), 및 제1 ILD층(75)이 리세싱된다.　　 일부 실시예에서, 마스크 패턴(115)은 보호층(110) 상에 남겨진다.　 다른 실시예에서, 도 9b에 도시된 바와 같이, 제1 전도층(100a), 게이트 유전층(85A), WFA층(90A), 측벽 스페이서(48), 제1 ESL(70), 및 제1 ILD층(75)이 실질적으로 리세싱되지 않는다.
영역 A의 리세스 에칭 후에, 제1 전도층(100A)과 WFA층(90A)이 도 10에 도시된 바와 같이 게이트 리세스들(87 및 89)을 형성하도록 리세싱(에칭백)된다.　 제1 전도층(100A)과 WFA층(90A)을 위한 물질들이 상이하므로, 제1 전도층(100A)과 WFA층(90A)의 에칭량(깊이)이 상이하다.　 예를 들면, 제1 전도층(100A)이 W으로 제조되고, WFA층(90A)이 TiN 또는 알루미늄 함유 물질(TiAl, TaAlC 또는 Al)로 제조될 때, WFA층(90A)이 제1 전도층(100A)보다 많이 에칭된다.　 결과적으로, 도 10에 도시된 바와 같이, 제1 전도층(100A)이 WFA층(90A)으로부터 돌출한다.　 일부 실시예에서, 돌출부의 분량(H1)은 약 10 nm 내지 약 50 nm 범위를 갖는다.　 게이트 유전층(85A)은 추가적인 에칭 동작에 의해 또한 에칭(리세싱)된다.　 다른 실시예에서, 게이트 유전층(85a)이 에칭(리세싱)되지 않는다.
그런 다음, 도 11에 도시된 바와 같이, 제2 금속 물질(120)의 블랭킷층이 도 10의 구조체 위에 컨포멀하게 형성된다.　 후속적으로, 도 12에 도시된 바와 같이, 제3 금속 물질층(130)이 제2 금속 물질층(120) 위에 형성된다.　 제3 금속 물질층(130)은, Al, Co, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 다른 전도성 물질 중 하나 이상을 포함한다.　 일 실시예에서, W, Co or Al이 사용된다.　 이 실시예에서, 제3 금속 물질층(130)은 제1 전도층(100)과 동일한 물질로 제조된다.　 제2 금속층(120)은 제3 전도층(130)을 위한 접착층으로서 기능하고, TiN, Ti 또는 TaN의 하나 이상의 층을 포함한다.　 제2 및 제3 금속 물질은 CVD, PVD, ALD, 전기도금 또는 다른 적절한 방법에 의해 형성된다.　
후속적으로, 에칭백 동작은 제3 전도층(130)에 대해 수행된다.　 에칭백 동작에 의해, 도 13에 도시된 바와 같이, 제3 전도층(130A)이 게이트 리세스(87, 89) 내에 형성되고, 영역 B 위에 형성된 제3 전도층이 제거된다.　 에칭백 동작에서, 제2 금속 물질(120)이 또한 제거되고, 이에 따라 제2 전도층(120A)을 형성하게 된다.
도 14에 도시된 바와 같이, 마스크층(110)이 제거되고, 그런 다음, 에칭백 동작이 다시 수행되어 제1 영역 A 내의 제3 전도층(130A)을 리세싱함으로써, 제1 게이트 리세스들(91, 92)과, 제2 영역 B 내에 제1 전도층(100B)을 형성하고, 이에 따라 제2 게이트 리세스(93)를 형성하게 된다.　 에칭백 동작에서, 제2 영역 B 내의 게이트 유전층(85B)과 WFA층(90B)이 또한, 리세싱된다.　 일부 실시예에서, 게이트 유전층(85B)은 에칭백(리세싱)되지 않는다.　
도 14에 도시된 바와 같이, 제1 전도층(100B)과 WFA층(90B)을 위한 물질들이 상이하고, 제1 전도층(100B)과 WFA층(90B)의 에칭량(깊이)이 상이하므로, 제1 전도층(100B)이 H4 분량만큼 WFA층(90B)으로부터 돌출한다.　 일부 실시예에서, H4는 약 ±50 nm보다 작다.
일부 실시예에서, 기판으로부터 측정되는 리세싱된 전도층(130A)의 높이는, 리세싱된 제1 전도층(100B)의 높이와는 H2 분량만큼 상이하다.　 일부 실시예에서, H2는 약 ±60 nm보다 작다.　 일부 실시예에서, 리세싱된 제1 전도층(100B)의 높이는 리세싱된 제3 전도층(130A)의 높이보다 크고, 다른 실시예에서, 리세싱된 제1 전도층(100B)의 높이는 리세싱된 제3 전도층(130A)의 높이보다 작다.
유사하게, 기판으로부터 측정되는 영역 A 내의 WFA층(90A)의 높이는, 영역 B 내의 WFA층(90B)의 높이와는 H3 분량만큼 상이하다.　 일부 실시예에서, H3는 약 ±60 nm보다 작다.　 일부 실시예에서, WFA층(90A)의 높이는 WFA층(90B)의 높이보다 크고, 다른 실시예에서, WFA층(90A)의 높이는 WFA층(90B)의 높이보다 작다.
또한, 도 15에 도시된 바와 같이, 게이트 리세스들(91, 92 및 93)은 제2 절연층(140)에 의해 채워진다.　 제2 절연 물질의 블랭킷층이 형성되고, CMP 프로세스와 같은 평탄화 동작이 수행된다.　 제2 절연층(140)은, SiN, SiCN 및 SiOCN을 포함하는 실리콘 질화물 기반 물질과 같은 절연 물질의 하나 이상의 층을 포함한다.
도 15에 도시된 바와 같이, 단채널 FET들(101, 102)은 제1 게이트 유전층(85A)과 제1 게이트 전극을 포함한다.　 제1 게이트 전극은 제1 게이트 유전층(85A)과 접촉하는 WFA층(기저 전도층)과 제1 전도층(100A)(벌크 전도층)을 포함한다.　 제1 게이트 전극은 또한, 제3 전도층(130A)(상부 전도층)과, 제1 전도층(100A)과 제3 전도층(130A) 사이에 배치된 제2 전도층(120A)(중간 전도층)을 포함한다.　 제1 전도층(100A)은 WFA층(90A)으로부터 돌출한다.　 절연층(140)은 제3 전도층(130A)과 접촉하게 제공된다.
장채널 FET(103)은 제2 게이트 유전층(85B)과 제2 게이트 전극을 포함한다.　 제2 게이트 전극은 제2 게이트 유전층(85B)과 접촉하는 WFA층(90B)과 제1 전도층(100B)을 포함한다.　 절연층(140)은 WFA층(90B)과 제1 전도층(100B)의 상부 표면과 접촉하게 제공된다.
도 16 내지 도 20은 본 개시 내용의 다른 실시예에 따른 반도체 장치의 예시적인 순차적 제조 프로세스를 도시한다.　　 도 16 내지 도 20은 도 1a의 라인 X1-X1에 대응하는 단면도이다.　 도 16 내지 도 20에 의해 도시된 프로세스의 이전, 도중, 및 이후에 부가적인 동작이 제공될 수 있다는 것, 그리고 방법의 부가적인 실시예를 위해서, 이하에서 설명되는 동작들 중 일부가 대체되거나 제거될 수 있다는 것을 이해할 수 있을 것이다.　 동작/프로세스의 순서가 상호 교환될 수 있을 것이다.　　 전술된 실시예의 유사한 구성, 구조체, 물질, 동작 또는 프로세스의 동일한 것이 이 실시예에서 채용될 수 있고, 자세한 설명은 생략된다.
이 실시예에서, n형 단채널 FET, n형 장채널 FET, 및 p형 단채널 FET가 영역 A, 영역 B, 및 영역 C 내에 각각 형성된다.
더미 게이트 구조체가 도 4와 유사하게 제거된 후에, 도 16에 도시된 바와 같이, 게이트 유전층(85)이 게이트 공간(81’, 82’, 및 83’) 내에 형성된다.　 또한, p채널 FET을 위한 일함수 조정(work function adjustment; WFA)층(92)이 도 16에 도시된 바와 같이 영역 C 내의 게이트 공간들(82’) 내에 형성된다.
적절한 전도 물질의 블랭킷층이 게이트 공간 및 제1 ILD층(75) 위에 형성되고, 리소그래피와 에칭을 포함하는 패터닝 동작이 수행되어 게이트 공간(82’)(및 그 주변 영역) 내의 p채널 FET를 위해 제1 WFA층(92)을 형성하게 된다.　 제1 WFA층(92)은 전도성 물질의 하나 이상의 층을 포함한다.　 p채널 FET를 위한 제1 WFA층(92)의 예시는 Ti, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co를 포함한다.　 일 실시예에 있어, TiN이 사용된다.　 일부 실시예들에 있어, WFA층(92)의 두께는 약 3 nm 내지 약 10 nm 범위를 갖는다.　 제1 WFA층(92)은, 화학적 기상 퇴적(chemical vapor deposition; CVD), 스퍼터링을 포함하는 물리적 기상 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD), 다른 적절한 방법에 의해 형성될 수 있다.　 도 16에 도시된 바와 같이, 제1 WFA층(92)이 게이트 공간(82’) 내에 컨포멀하게 형성된다.
그런 다음, 도 17에 도시된 바와 같이, n채널 FET를 위한 제2 WFA층(94)이 게이트 공간들(81’ 및 83’) 내에　 형성된다.　 적절한 전도성 물질의 블랭킷층이 게이트 공간과 제1 WFA층(92) 위에 형성된다.　 제2 WFA층(94)은 전도성 물질의 하나 이상의 층을 포함한다.　 n채널 FET를 위한 제2 WFA층(94)의 예시는 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC를 포함한다.　 일 실시예에 있어, TiN이 사용된다.　 일부 실시예들에 있어, 제2 WFA층(94)의 두께는 약 3 nm 내지 약 10 nm 범위를 갖는다.　 제2 WFA층(94)은, 화학적 기상 퇴적(chemical vapor deposition; CVD), 스퍼터링을 포함하는 물리적 기상 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD), 다른 적절한 방법에 의해 형성될 수 있다.　 도 17에 도시된 바와 같이, 제2 WFA층(94)이 게이트 공간들(81’ 및 83’) 내에 컨포멀하게 형성된다.　 제1 WFA층(92)과 제2 WFA층(94)의 형성 순서가 변경될 수 있다는 것이 주목된다.　 제2 WFA층(94)은 제1 WFA층(92)과는 상이한 물질로 제조된다.
후속적으로, 도 6과 유사하게, 제1 금속 물질(100)이 도 18에 도시된 바와 같이 도 17의 구조체 위에 형성된다.　 제1 금속 물질(100)은, 제1 WFA층(92)과 제2 WFA층(94) 중 적어도 하나와는 상이한 물질로 제조된다.
그런 다음, 도 19에 도시된 바와 같이, 퇴적된 제1 금속 물질(100)의 상부 부분을 제거하도록 평탄화 동작이 수행된다.　 평탄화 동작 후에, n형 단채널 FET의 금속 게이트 전극을 위한 제1 전도층(100A), n형 장채널 FET의 금속 게이트 전극을 위한 제1 전도층(100B), 및 p형 단채널 FET의 금속 게이트 전극을 위한 제1 전도층(100C)이, 게이트 공간들 각각 내에 형성된다.　 영역 A 내의 n형 단채널 FET은 게이트 유전층(85A)과 제2 WFA층(94A)을 또한, 포함하고, 영역 B 내의 장채널 FET는 게이트 유전층(85B)과 제2 WFA층(94B)을 또한, 포함하며, 영역 C 내의 p형 단채널 FET는 게이트 유전층(85C), 제1 WFA층(92C), 및 제2 WFA층(94C)을 포함한다.
도 19의 구조체가 형성된 후에, 도 8 내지 15에 대해 유사한 동작인 수행되며, 도 20의 구조체가 획득된다.
도 20에 도시된 바와 같이, n형 단채널 FET(104)는 제1 게이트 유전층(85A)과 제1 게이트 전극을 포함한다.　 제1 게이트 전극은, 제1 게이트 유전층(85A)과 접촉하는 제2 WFA층(94A)과 제1 전도층(100A)을 포함한다.　 또한, 제1 게이트 전극은 또한, 제3 전도층(130A)과, 제1 및 제2 전도층들(100A, 120A)과 제3 전도층(130A) 사이에 배치된 제2 전도층들(120A)을 포함한다.　 제1 전도층(100A)은 제2 전도층(120A)으로부터 돌출한다. 절연층(140)은 제3 전도층(130A)과 접촉하게 제공된다.
n형 장채널 FET(106)은 제2 게이트 유전층(85B)과 제2 게이트 전극을 포함한다.　 제2 게이트 전극은, 제2 게이트 유전층(85B)과 접촉하는 제2 WFA층(94B)과 제1 전도층(100B)을 포함한다.　 절연층(140)은 제2 WFA층(93B)과 제1 전도층(100B)의 상부 표면과 접촉하게 제공된다.
p형 단채널 FET(105)은 제3 게이트 유전층(85C)과 제3 게이트 전극을 포함한다.　 제3 게이트 전극은, 제1 게이트 유전층(85A)과 접촉하는 제1 WFA층(92C), 제2 WFA층(94C), 및 제1 전도층을 포함한다.　 또한, 제3 게이트 전극은, n형 단채널 FET(104)와 유사하게, 제3 전도층과, 제1 및 제2 전도층들과 제3 전도층 사이에 배치된 제2 전도층을 포함한다.　　 제1 전도층은 제2 전도층으로부터 돌출한다. 절연층(140)은 제3 전도층과 접촉하게 제공된다.
도 21 내지 도 23은 본 개시 내용의 일 실시예에 따른 반도체 장치를 제조하기 위한 예시적인 순차적 제조 프로세스를 도시한다.　 도 21 내지 도 23은 도 1a의 라인 X1-X1에 대응하는 단면도이다.　 도 21 내지 도 23에 의해서 도시된 프로세스의 이전, 도중, 및 이후에 부가적인 동작이 제공될 수 있다는 것, 그리고 방법의 부가적인 실시예를 위해서, 이하에서 설명되는 동작 중 일부가 대체되거나 제거될 수 있다는 것을 이해할 수 있을 것이다.　 동작/프로세스의 순서가 상호 교환될 수 있을 것이다.　　 전술된 실시예의 유사한 구성, 구조체, 물질, 동작 또는 프로세스의 동일한 것이 이 실시예에서 채용될 수 있고, 자세한 설명은 생략된다.
도 10의 구조체가 형성된 후에, 도 21에 도시된 바와 같이, 제3 전도층(130A’)이 제1 전도층(100A)과 WFA층(90A) 위에 형성된다.　 일 실시예에서, 제3 전도층(130A’)은 예를 들면, WCl5 및 H2를 소스 가스로서 사용함으로써 형성되는 텅스텐(W)을 포함한다.　 일반적으로, ALD에 의한 텅스텐이 전도 표면 위에 선택적으로 형성되고 절연 표면 위에 형성되지 않는다.　 따라서, W으로 제조된 제3 전도층(130A’)은 제1 전도층(100A)과 WFA층(90A) 상에만 형성될 수 있다.　 퇴적 시간을 조정함으로써, 요구되는 두께를 갖는 제3 전도층(130A’)이 형성될 수 있다.　
도 21의 구조체가 형성된 후에, 도 14에 대해 유사한 동작인 수행되며, 도 22의 구조체가 획득된다.
또한, 도 15에 대해 유사한 동작이 수행되며, 도 23의 구조체가 획득된다.
도 23에 도시된 바와 같이, 단채널 FET들(101', 102')은 제1 게이트 유전층(85A)과 제1 게이트 전극을 포함한다.　 제1 게이트 전극은, 제1 게이트 유전층(85A)과 접촉하는 WFA층(90A)과 제1 전도층(100A)을 포함한다.　 또한, 제1 게이트 전극은 제3 전도층(130A’)을 포함한다.　 제1 전도층(100A)은 제2 전도층(120A)으로부터 돌출한다.　 절연층(140)은 제3 전도층(130A')과 접촉하게 제공된다.　 제1 전도층(100A)과 제3 전도층(130A’)이 상이한 물질로 제조될 때, 이 두 개의 층들 간의 계면이 관찰될 수 있다.　 제1 전도층(100A)과 제3 전도층(130A’)이 동일 물질(예컨대, W)로 제조될 때, 이 두 개의 층들간에 계면이 관찰되지 않을 수 있고, 제1 전도층(100A)과 제3 전도층(130A’)의 조합은 단면에서 T자형을 형성한다.　　　
장채널 FET(103')은 제2 게이트 유전층(85B)과 제2 게이트 전극을 포함한다.　 제2 게이트 전극은 제2 게이트 유전층(85B)과 접촉하는 WFA층(90B)과 제1 전도층(100B)을 포함한다.　 절연층(140)은 WFA층(90B)과 제1 전도층(100B)의 상부 표면과 접촉하게 제공된다.
도 24는 본 개시 내용의 다른 실시예에 따른 반도체 장치의 예시적인 단면도를 도시한다.　 전술된 실시예의 동일하거나 유사한 구성, 구조체, 물질, 동작 또는 프로세스가 이 실시예에서 채용될 수 있고, 자세한 설명은 생략된다.
이 실시예에서, 제1 전도층은 WFA층(90A’)의 상부 표면 위에 배치되지 않는다.　 WFA층(90A’)의 형성 동안에, 게이트 공간은 WFA층을 위한 물질로 완전히 채워지며, 에칭백 동작이 수행되어 WFA층을 위해 채워진 물질을 리세싱하게 된다.　 그런 다음, 제2 전도층(120A’)이 형성되고, 후속적으로 제3 전도층(130A”)을 형성하게 된다.
영역 B 내에, WFA층(90B’)의 두께는 전술된 실시예, 예를 들면 도 15의 경우보다 크다.
일부 실시예에서, 기판으로부터 제3 전도층(130A”)의 높이는 제1 전도층(100B)의 높이와는 상이하다.　 다른 실시예에서, 제3 전도층(130A”)의 높이는 제1 전도층(100B)의 높이와 실질적으로 동일하고, 높이들의 차이는 약 2 nm 이내이다.　
도 15, 20, 23, 및 24에 도시된 장치들이 상호연결 전도층들, 유전층들, 패시베이션(passivation) 층들 등과 같은 다양한 특징부들을 형성하기 위하여 추가적인 CMOS 프로세스들을 거친다는 것이 이해되어야 한다.　 상기 실시예에서, 핀펫을 위한 제조 동작들이 설명된다.　 하지만, 상기 제조 프로세스는 평면형 FET와 같은 다른 유형들의 FET에 적용될 수 있다.
본원에서 설명된 여러 가지 실시예 또는 예가 기존 기술보다 우수한 몇 가지 장점을 제공한다.　 예를 들면, 본 개시에서, WFA층보다 낮은 저항을 갖는 금속 물질을 함유하는 제3 전도층이 퇴적되므로, 게이트 저항이 감소될 수 있다.　 또한, 단채널 FET를 위한 금속 게이트 구조체와 장채널 FET를 위한 금속 게이트 구조체가 별도로 형성되므로, 단채널 FET와 장채널 FET를 위한 WFA의 에칭 분량이 제어될 수 있다.
모든 이점들이 본 명세서에 반드시 논의되지는 않았고, 어떠한 특정 이점도 모든 실시예 또는 예시를 위해 요구되지는 않으며, 다른 실시예 또는 예시는 상이한 이점을 제공할 수 있다는 것을 이해할 것이다.
본 개시의 일 양상에 따라, 반도체 장치를 제조하는 방법에서, 더미 게이트 구조체가 기판 위에 형성된다.　 제1 절연 층은 제1 더미 게이트 구조체 위에 형성된다.　 상기 제1 절연층 내에 게이트 공간을 형성하도록 상기 더미 게이트 구조체가 제거된다.　 감소된 게이트 공간을 형성하도록 제1 전도층이 상기 게이트 공간 내에 형성된다.　 상기 감소된 게이트 공간은 상기 제1 전도층과는 상이한 물질로 제조된 제2 전도층으로 채워진다.　 제1 게이트 리세스를 형성하도록 상기 채워진 제1 전도층과 상기 제2 전도층이 리세싱된다.　 제3 전도층이, 상기 제1 게이트 리세스 내의 상기 제2 전도층 및 상기 제1 전도층 위에 형성된다.　 상기 채워진 제1 전도층과 상기 제2 전도층을 리세싱한 후에, 상기 제2 전도층은 상기 제1 전도층으로부터 돌출한다.
본 개시의 다른 양상에 따라, 반도체 장치를 제조하는 방법에 있어서, 게이트 길이 Lg1을 갖는 제1 전계 효과 트랜지스터(FET)를 위한 제1 더미 게이트 구조체가 제1 영역 내에 형성되고, 게이트 길이 Lg2를 갖는 제2 전계 효과 트랜지스터(FET)를 위한 제2 더미 게이트 구조체가 제2 영역 내에 형성된다.　 Lg2는 Lg1보다 크다.　 제1 절연 층은 제1 더미 게이트 구조체 및 제2 더미 게이트 구조체 위에 형성된다.　 상기 제1 절연층 내에 제1 게이트 공간 및 제2 게이트 공간을 각각 형성하도록 상기 제1 더미 게이트 구조체 및 상기 제2 더미 게이트 구조체가 제거된다.　 제1의 감소된 게이트 공간을 형성하도록 제1의 제1 전도층이 상기 제1 게이트 공간 내에 형성되고, 제2의 감소된 게이트 공간을 형성하도록 제2의 제1 전도층이 상기 제1 게이트 공간 내에　 형성된다.　 상기 제1의 제1 전도층과는 다른 물질로 제조된 제1의 제2 전도층으로 상기 제1의 감소된 게이트 공간이 채워지고, 상기 제2의 제1 전도층과는 다른 물질로 제조된 제2의 제2 전도층으로 상기 제2의 감소된 게이트 공간이 채워진다.　 제2 영역은 마스크층으로 덮여 있다.　 상기 제2 영역이 상기 마스크층으로 덮이게 하면서, 제1 게이트 리세스를 형성하도록 상기 채워진 제1의 제1 전도층과 상기 제1의 제2 전도층이 리세싱된다.　 상기 제2 영역이 상기 마스크층으로 덮이게 하면서, 상기 제1 게이트 리세스 내의 상기 제1의 제2 전도층 및 상기 제1의 제1 전도층 위에 제3 전도층이 형성된다.　 상기 제3 전도층을 형성한 후에, 상기 마스크층이 제거된다.　 상기 제1 영역 내의 상기 제3 전도층과, 상기 제2 영역 내의 상기 제2의 제1 전도층 및 상기 제2의 제2 전도층이 리세싱된다.
본 개시 내용의 또 다른 양상에 따라서, 반도체 장치는, 제1 게이트 유전층과 제1 게이트 전극을 포함하는　 제1 전계-효과 트랜지스터(first field effect transistor; FET)를 포함한다.　 상기 제1 게이트 전극은 제1 하부 전도층, 제1 상부 전도층과, 상기 제1 하부 전도층과 상기 제1 상부 전도층 사이에 배치된 중간 전도층을 포함한다.　 상기 제1 하부 전도층은, 상기 제1 게이트 유전층과 접촉하는 제1 기저 전도층과, 제1 벌크 전도층을 포함한다.　 상기 제1 벌크 전도층은 상기 제1 기저 전도층으로부터 돌출한다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예 또는 예시의 특징을 서술한다.　 당업자는, 자신이 본 명세서에서 소개된 실시예 또는 예시의 동일한 목적을 수행하고/수행하거나 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계 또는 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 장치를 제조하는 방법에 있어서,
    기판 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 내에 게이트 공간을 형성하도록 상기 더미 게이트 구조체를 제거하는 단계;
    감소된 게이트 공간을 형성하도록 상기 게이트 공간 내에 제1 전도층을 형성하는 단계;
    상기 제1 전도층과는 상이한 물질로 제조된 제2 전도층으로 상기 감소된 게이트 공간을 채우는 단계;
    제1 게이트 리세스를 형성하도록 상기 제1 전도층과 상기 제2 전도층을 리세싱하는 단계; 및
    상기 제1 게이트 리세스 내의 상기 제2 전도층 및 상기 제1 전도층 위에 제3 전도층을 형성하는 단계
    를 포함하고,
    상기 제1 전도층과 상기 제2 전도층을 리세싱한 후에, 상기 제2 전도층은 상기 제1 전도층으로부터 돌출하는 것인, 반도체 장치를 제조하는 방법.
  2. 제1항에 있어서, 상기 제3 전도층을 형성하기 전에 상기 제2 전도층 위에 제4 전도층을 형성하는 단계를 더 포함하는, 반도체 장치를 제조하는 방법.
  3. 제2항에 있어서,
    제2 게이트 리세스를 형성하도록 상기 제3 전도층을 리세싱하는 단계; 및
    상기 제2 게이트 리세스 내에 상기 리세싱된 제3 전도층 위에 제2 절연층을 형성하는 단계
    를 더 포함하는, 반도체 장치를 제조하는 방법.
  4. 제1항에 있어서, 상기 제2 전도층의 물질은 상기 제3 전도층의 물질과 동일한 것인, 반도체 장치를 제조하는 방법.
  5. 제1항에 있어서, 상기 제2 전도층의 물질은 W, Co, Ti, Al, 및 Cu 중 적어도 하나의 물질을 포함하는 것인, 반도체 장치를 제조하는 방법.
  6. 제1항에 있어서, 상기 제1 전도층의 물질은 TiN, Al, TaAlC 및 TiAl 중 적어도 하나의 물질을 포함하는 것인, 반도체 장치를 제조하는 방법.
  7. 제2항에 있어서, 상기 제4 전도층의 물질은 TiN, TaN 및 Ti 중 적어도 하나의 물질을 포함하는 것인, 반도체 장치를 제조하는 방법.
  8. 반도체 장치를 제조하는 방법에 있어서,
    제1 영역 내에 게이트 길이 Lg1을 갖는 제1 전계 효과 트랜지스터(field effect transistor; FET)를 위한 제1 더미 게이트 구조체와, 제2 영역 내에 게이트 길이 Lg2를 갖는 제2 FET를 위한 제2 더미 게이트 구조체를 형성하는 단계로서, Lg2는 Lg1보다 큰 것인, 상기 제1 더미 게이트 구조체 및 상기 제2 더미 게이트 구조체를 형성하는 단계;
    상기 제1 더미 게이트 구조체 및 상기 제2 더미 게이트 구조체 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 내에 제1 게이트 공간 및 제2 게이트 공간을 각각 형성하도록 상기 제1 더미 게이트 구조체 및 상기 제2 더미 게이트 구조체를 제거하는 단계;
    제1의 감소된 게이트 공간을 형성하도록 상기 제1 게이트 공간 내에 제1의 제1 전도층을 형성하고, 제2의 감소된 게이트 공간을 형성하도록 상기 제1 게이트 공간 내에 제2의 제1 전도층을 형성하는 단계;
    상기 제1의 제1 전도층과는 다른 물질로 제조된 제1의 제2 전도층으로 상기 제1의 감소된 게이트 공간을 채우고, 상기 제2의 제1 전도층과는 다른 물질로 제조된 제2의 제2 전도층으로 상기 제2의 감소된 게이트 공간을 채우는 단계;
    상기 제2 영역을 마스크층으로 덮는 단계;
    상기 제2 영역이 상기 마스크층으로 덮이게 하면서, 제1 게이트 리세스를 형성하도록 상기 제1의 제1 전도층과 상기 제1의 제2 전도층을 리세싱하는 단계;
    상기 제2 영역이 상기 마스크층으로 덮이게 하면서, 상기 제1 게이트 리세스 내에서 상기 제1의 제1 전도층 및 상기 제1의 제2 전도층 위에 제3 전도층을 형성하는 단계;
    상기 제3 전도층을 형성한 후에, 상기 마스크층을 제거하는 단계; 및
    상기 제1 영역 내의 상기 제3 전도층과, 상기 제2 영역 내의 상기 제2의 제1 전도층 및 상기 제2의 제2 전도층을 리세싱하는 단계를 포함하는, 반도체 장치를 제조하는 방법.
  9. 제8항에 있어서, 상기 제1 영역 내의 상기 제3 전도층과 상기 제2 영역 내의 상기 제2의 제1 전도층 및 상기 제2의 제2 전도층을 리세싱한 후에, 기판으로부터 상기 리세싱된 제3 전도층의 높이는 상기 기판으로부터 상기 리세싱된 제2의 제2 전도층의 높이와는 다른 것인, 반도체 장치를 제조하는 방법.
  10. 반도체 장치에 있어서,
    제1 게이트 유전층 및 제1 게이트 전극을 포함하는 제1 전계 효과 트랜지스터(field effect transistor; FET)를 포함하고,
    상기 제1 게이트 전극은, 제1 하부 전도층, 제1 상부 전도층과, 상기 제1 하부 전도층과 상기 제1 상부 전도층 사이에 배치된 중간 전도층을 포함하고,
    상기 제1 하부 전도층은, 상기 제1 게이트 유전층과 접촉하는 제1 기저 전도층과, 제1 벌크 전도층을 포함하며,
    상기 제1 벌크 전도층은 상기 제1 기저 전도층으로부터 돌출하는 것인, 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190064514A (ko) * 2017-11-30 2019-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 디바이스용 매립 금속 및 방법
US11810811B2 (en) 2017-11-30 2023-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043713B1 (en) 2017-05-10 2018-08-07 Globalfoundries Inc. Method to reduce FinFET short channel gate height
TWI726128B (zh) * 2017-07-17 2021-05-01 聯華電子股份有限公司 半導體元件及其製作方法
US10741668B2 (en) * 2017-07-19 2020-08-11 Globalfoundries Inc. Short channel and long channel devices
CN109509721B (zh) * 2017-09-14 2021-05-25 联华电子股份有限公司 半导体元件及其制作方法
US10461078B2 (en) 2018-02-26 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Creating devices with multiple threshold voltage by cut-metal-gate process
US11075275B2 (en) * 2018-03-01 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate fill for short-channel and long-channel semiconductor devices
KR102557549B1 (ko) * 2018-04-26 2023-07-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20200052106A1 (en) * 2018-08-10 2020-02-13 Globalfoundries Inc. Methods, apparatus, and system to control gate height and cap thickness across multiple gates
US10636893B2 (en) * 2018-08-22 2020-04-28 Globalfoundries Inc. Replacement metal gate with reduced shorting and uniform chamfering
CN109244072B (zh) * 2018-09-03 2021-05-18 芯恩（青岛）集成电路有限公司 半导体器件结构及其制作方法
CN112018036A (zh) * 2019-05-30 2020-12-01 台湾积体电路制造股份有限公司 半导体装置结构的制造方法
US11430652B2 (en) * 2019-09-16 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling threshold voltages through blocking layers
US20220093587A1 (en) * 2020-09-18 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layout and method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110005802A (ko) * 2008-03-14 2011-01-19 어드밴스드 마이크로 디바이시즈, 인코포레이티드 장채널 및 단채널 금속 게이트 디바이스들을 갖는 집적회로와 그의 제조방법
US20140008720A1 (en) * 2012-07-05 2014-01-09 International Business Machines Corporation Integrated circuit and method for fabricating the same having a replacement gate structure
KR20140016792A (ko) * 2012-07-31 2014-02-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 게이트를 갖는 반도체 집적 회로
KR20140107073A (ko) * 2013-02-27 2014-09-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 구조 및 FinFET 구조의 형성 방법
KR20140111928A (ko) * 2013-03-12 2014-09-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 절연 게이트 구조체를 포함하는 반도체 디바이스 및 그 제조 방법
KR20150065145A (ko) * 2013-12-04 2015-06-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 프로파일드 일함수 금속 게이트 전극을 갖는 반도체 디바이스 및 이의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426300B2 (en) * 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
US8704294B2 (en) * 2011-06-13 2014-04-22 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9076889B2 (en) * 2011-09-26 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate semiconductor device
US9337110B2 (en) * 2011-10-19 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having metal gate electrode and method of fabrication thereof
US20130187236A1 (en) * 2012-01-20 2013-07-25 Globalfoundries Inc. Methods of Forming Replacement Gate Structures for Semiconductor Devices
US9136177B2 (en) * 2012-07-30 2015-09-15 Globalfoundries Inc. Methods of forming transistor devices with high-k insulation layers and the resulting devices
US9293551B2 (en) * 2013-11-25 2016-03-22 Globalfoundries Inc. Integrated multiple gate length semiconductor device including self-aligned contacts
US9397177B2 (en) * 2013-11-25 2016-07-19 Globalfoundries Inc. Variable length multi-channel replacement metal gate including silicon hard mask
US9431296B2 (en) * 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
CN105280486B (zh) * 2014-07-23 2020-09-22 联华电子股份有限公司 金属栅极结构的制作方法
US9190488B1 (en) * 2014-08-13 2015-11-17 Globalfoundries Inc. Methods of forming gate structure of semiconductor devices and the resulting devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110005802A (ko) * 2008-03-14 2011-01-19 어드밴스드 마이크로 디바이시즈, 인코포레이티드 장채널 및 단채널 금속 게이트 디바이스들을 갖는 집적회로와 그의 제조방법
US20140008720A1 (en) * 2012-07-05 2014-01-09 International Business Machines Corporation Integrated circuit and method for fabricating the same having a replacement gate structure
KR20140016792A (ko) * 2012-07-31 2014-02-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 게이트를 갖는 반도체 집적 회로
KR20140107073A (ko) * 2013-02-27 2014-09-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 FinFET 구조 및 FinFET 구조의 형성 방법
KR20140111928A (ko) * 2013-03-12 2014-09-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 절연 게이트 구조체를 포함하는 반도체 디바이스 및 그 제조 방법
KR20150065145A (ko) * 2013-12-04 2015-06-12 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 프로파일드 일함수 금속 게이트 전극을 갖는 반도체 디바이스 및 이의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190064514A (ko) * 2017-11-30 2019-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 디바이스용 매립 금속 및 방법
US10867833B2 (en) 2017-11-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method
US11424154B2 (en) 2017-11-30 2022-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method
US11810811B2 (en) 2017-11-30 2023-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Buried metal for FinFET device and method

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