DE102017125352B4 - Verfahren zur Bildung von FinFETs - Google Patents

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Abstract

Verfahren zum Bilden erster und zweiter FinFETs (Rippen-Feldeffekttransistoren) (104, 106) auf einem Substrat (102), wobei das Verfahren Folgendes umfasst:Bilden erster und zweiter Rippenstrukturen (114, 116) der ersten bzw. zweiten FinFETs (104, 106) auf dem Substrat (102), wobei die ersten und zweiten Rippenstrukturen (114, 116) erste bzw. zweite vertikale Abmessungen (H, H) haben, die einander ungefähr gleich sind;Modifizieren der ersten Rippenstruktur (114) dergestalt, dass die erste vertikale Abmessung (H) der ersten Rippenstruktur (114) kleiner ist als die zweite vertikale Abmessung (H) der zweiten Rippenstruktur (116);Abscheiden einer Dielektrikumschicht (125*) auf der modifizierten ersten Rippenstruktur (114) und der zweiten Rippenstruktur (116);Bilden einer Polysiliziumstruktur (1056) auf der Dielektrikumschicht (125*); undselektives Bilden eines Abstandshalters (112) an einer Seitenwand der Polysiliziumstruktur (1056).

Description

  • HINTERGRUND
  • Im Zuge der Fortschritte in der Halbleitertechnologie ist die Nachfrage nach höherer Speicherkapazität, schnelleren Verarbeitungssystemen, höherer Leistung und geringeren Kosten gestiegen. Um diese Nachfrage zu befriedigen, setzt die Halbleiterindustrie die Abwärtsskalierung der Abmessungen von Halbleiterbauelementen fort, wie zum Beispiel MetallOxid-Halbleiter-Feldeffekttransistoren (MOSFETs), einschließlich planarer MOSFETs und Rippen-Feldeffekttransistoren (FinFETs). Eine solche Abwärtsskalierung hat die Komplexität der Halbleiterfertigungsprozesse erhöht.
  • Die US 2016/260741 A1 lehrt bei der Herstellung von FinFETs eine selektive Nitridierung bei der Abstandshalterbildung an den Gates. Die Herstellung von Rippen unterschiedlicher Höhe ist z.B. aus der US 2015/129980 A1 bekannt. Aus US 2014/0 239 404 A1 sind FinFETs mit unterschiedlichen Höhen der Rippen über der Flachgrabenisolation bekannt, bei denen eine Gate-Dielektrikumsschicht unter der Gate-Struktur und den Abstandshaltern liegt.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1A-1B und 2A-2B sind isometrische Ansichten von Rippen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 3 ist ein Flussschaubild eines Verfahrens für die Fertigung eines FinFET gemäß einigen Ausführungsformen.
    • 4A-13A sind isometrische Ansichten eines FinFET auf verschiedenen Stufen seines Herstellungsprozesses gemäß einigen Ausführungsformen.
    • 4B-13B sind isometrische Ansichten eines FinFET gemäß einigen Ausführungsformen.
  • Es werden nun veranschaulichende Ausführungsformen mit Bezug auf die beiliegenden Zeichnungen beschrieben. In den Zeichnungen bezeichnen gleiche Bezugszahlen allgemein identische, funktional ähnliche und/oder strukturell ähnliche Elemente.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Erfindungsgemäße Verfahren werden in dem beiliegenden unabhängigen Anspruch 1 definiert. Vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
  • Erfindungsgemäß enthält ein Verfahren zum Bilden erster und zweiter FinFETs auf einem Substrat das Bilden erster und zweiter Rippenstrukturen der ersten bzw. zweiten FinFETs auf dem Substrat. Die ersten und zweiten Rippenstrukturen haben jeweilige erste und zweite vertikale Abmessungen, die einander ungefähr gleich sind. Das Verfahren enthält des Weiteren das Modifizieren der ersten Rippenstruktur dergestalt, dass die erste vertikale Abmessung der ersten Rippenstruktur kleiner ist als die zweite vertikale Abmessung der zweiten Rippenstruktur sowie das Abscheiden einer Dielektrikumschicht auf der modifizierten ersten Rippenstruktur und der zweiten Rippenstruktur. Das Verfahren enthält des Weiteren das Bilden einer Polysiliziumstruktur auf der Dielektrikumschicht und das selektive Bilden eines Abstandshalters an einer Seitenwand der Polysiliziumstruktur.
  • In einigen Ausführungsformen enthält das Verfahren zum Bilden erster und zweiter FinFETs auf einem Substrat das Bilden eines ersten und eines zweiten Paares von Rippenstrukturen der ersten bzw. zweiten FinFETs auf dem Substrat, wobei ein Rippe-zuRippe-Abstand (pitch) des ersten Paares von Rippenstrukturen kleiner ist als ein Rippe-zuRippe-Abstand des zweiten Paares von Rippenstrukturen. Das Verfahren enthält des Weiteren das Modifizieren des ersten Paares von Rippenstrukturen dergestalt, dass eine erste vertikale Abmessung des ersten Paares von Rippenstrukturen kleiner ist als eine zweite vertikale Abmessung des zweiten Paares von Rippenstrukturen, sowie das Bilden einer Polysiliziumstruktur über dem modifizierten ersten Paar von Rippenstrukturen und dem zweiten Paar von Rippenstrukturen. Das Verfahren enthält des Weiteren das selektive Bilden eines Abstandshalters an einer Seitenwand der Polysiliziumstruktur und das Bilden einer Dielektrikumschicht unter der Polysiliziumstruktur und dem Abstandshalter.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet werden, und können auch Ausführungsformen enthalten, bei denen weitere Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente möglicherweise nicht in direktem Kontakt stehen. Im Sinne des vorliegenden Textes meint die Ausbildung eines ersten Strukturelements auf einem zweiten Strukturelement, dass das erste Strukturelement in direktem Kontakt mit dem zweiten Strukturelement gebildet wird. Des Weiteren kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen können im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden
  • Die Rippen können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Rippen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Mittenabstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Fotolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Fotolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter können dann dafür verwendet werden, die Rippen zu strukturieren.
  • Es ist anzumerken, dass Verweise in der Spezifikation auf „eine bestimmte Ausführungsform“, „eine Ausführungsform“, „eine beispielhafte Ausführungsform“, „beispielhaft“ usw. aussagen, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft enthalten kann, dass aber nicht unbedingt jede Ausführungsform das bestimmte Merkmal, die bestimmte Struktur oder die bestimmte Eigenschaft enthält. Darüber hinaus beziehen sich solche Phrasen nicht unbedingt auf die gleiche Ausführungsform. Wenn des Weiteren ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, so liegt es im Rahmen der Möglichkeiten des Fachmanns, ein solches Merkmal, eine solche Struktur oder eine solche Eigenschaft auch in Verbindung mit anderen Ausführungsformen zu realisieren, seien sie nun ausdrücklich beschrieben oder nicht.
  • Im Sinne des vorliegenden Textes bezieht sich der Begriff „Selektivität“ auf das Verhältnis der Ätzraten von zwei Materialien unter den gleichen Ätzbedingungen.
  • Der Begriff „etwa“ meint im Sinne des vorliegenden Textes, dass ein Wert einer bestimmten Quantität um ±10 % des Wertes variiert, sofern nicht etwas anderes ausgesagt ist
  • Im Sinne des vorliegenden Textes beschreibt der Begriff „Substrat“ ein Material, auf das anschließende Materialschichten aufgebracht werden. Das Substrat selbst kann strukturiert werden. Materialien, die auf das Substrat aufgebracht werden, können ebenfalls strukturiert werden oder können ohne Strukturierung bleiben. Des Weiteren kann das Substrat ein beliebiges aus einer breiten Palette von Halbleitermaterialien sein, wie zum Beispiel Silizium,Germanium, Galliumarsenid oder Indiumphosphid usw. Alternativ kann das Substrat elektrisch nichtleitend sein, wie zum Beispiel ein Glas- oder Saphir-Wafer.
  • Im Sinne des vorliegenden Textes meint der Begriff „hoher k-Wert“ eine hohe Dielektrizitätskonstante. Auf dem Gebiet der Halbleiterbauelementstrukturen und - fertigungsprozesse kann ein hoher k-Wert eine Dielektrizitätskonstante meinen, die größer als die Dielektrizitätskonstante von SiO2 ist (d. h. größer als 3,9).
  • Im Sinne des vorliegenden Textes meint der Begriff „niedriger k-Wert“ eine niedrige Dielektrizitätskonstante. Auf dem Gebiet der Halbleiterbauelementstrukturen und - fertigungsprozesse kann ein niedriger k-Wert eine Dielektrizitätskonstante meinen, die kleiner als die Dielektrizitätskonstante von SiO2 ist (d. h. kleiner als 3,9).
  • Im Sinne des vorliegenden Textes definiert der Begriff „p-Typ“ eine Struktur, eine Schicht und/oder eine Region, die mit Dotanden vom p-Typ dotiert ist, wie zum Beispiel Bor.
  • Im Sinne des vorliegenden Textes definiert der Begriff „n-Typ“ eine Struktur, eine Schicht und/oder eine Region, die mit Dotanden vom n-Typ dotiert ist, wie zum Beispiel Phosphor
  • Im Sinne des vorliegenden Textes meint der Begriff „vertikal“ nominal senkrecht zur Oberfläche eines Substrats.
  • Im Sinne des vorliegenden Textes meint der Begriff „kritische Abmessung“ die kleinste Strukturelementgröße (zum Beispiel Leitungsbreite) eines FinFET und/oder eines Element eines integrierten Schaltkreises.
  • Im Sinne des vorliegenden Textes besagt der Begriff „im Wesentlichen“, dass der Wert einer bestimmten Quantität um ±1 % bis ±5 % des Wertes variiert.
  • Diese Offenbarung stellt beispielhafte Strukturen und Verfahren zum gleichzeitigen Fertigen von Halbleiterbauelementen, die verschiedene Rippenstrukturen haben, auf einem selben Substrat bereit.
  • 1A ist eine isometrische Ansicht einer Vorrichtung 100A gemäß einigen Ausführungsformen einer Vorrichtung, die mit dem erfindungsgemäßen Verfahren herstellbar ist. Die Vorrichtung 100A kann in einem Mikroprozessor, einer Speicherzelle oder einem sonstigen integrierten Schaltkreis enthalten sein. Es versteht sich, dass die Ansicht der Vorrichtung 100A in 1A für Veranschaulichungszwecke gezeigt ist und nicht unbedingt maßstabsgetreu gezeichnet ist.
  • Die Vorrichtung 100A kann auf einem Substrat 102 ausgebildet werden und kann Rippen-Feldeffekttransistoren (FETs) 104 und 106 enthalten, wie in 1A gezeigt. Die Vorrichtung 100A kann des Weiteren Flachgrabenisolierungs (Shallow Trench Isolation, STI)-Regionen 108, eine Gate-Struktur 110 und Abstandshalter 112, die auf gegenüberliegenden Seiten der Gate-Struktur 110 angeordnet sind, enthalten.
  • In einigen Ausführungsformen kann der FinFET 104 ein Mehrrippen-FinFET sein, der mehrere Rippenstrukturen 114 hat, und der FinFET 106 kann ein Einrippen-FinFET sein, der eine Rippenstruktur 116 hat. Obgleich 1A einen Mehrrippen-FinFET 104 und einen Einrippen-FinFET 106 zeigt, kann die Vorrichtung 100A ein oder mehrere Mehrrippen-FinFETs ähnlich dem FinFET 104 haben und kann einen oder mehrere Einrippen-FinFETs ähnlich dem FinFET 106 haben. In einigen Ausführungsformen können Mehrrippen-FinFETs, wie zum Beispiel der FinFET 104, für Hochstrom-Ansteuerbauelemente (zum Beispiel Stromquellen) verwendet werden, weil sie eine größere effektive Kanalbreite im Vergleich zu Einrippen-FinFETs, wie zum Beispiel FinFET 106, besitzen. In einigen Ausführungsformen können Einrippen-FinFETs, wie zum Beispiel der FinFET 106, für Bauelemente mit hoher Dichte (zum Beispiel Speicherbauelemente mit hoher Dichte) verwendet werden, weil sie eine kleinere Bauelementfläche im Vergleich zu Mehrrippen-FinFETs, wie zum Beispiel dem FinFET 104, aufweisen.
  • In einigen Ausführungsformen können Rippenstrukturen von Mehrrippen-FinFETs der Vorrichtung 100A eine geringere Höhe im Vergleich zur Höhe von Rippenstrukturen von Einrippen-FinFETs der Vorrichtung 100A haben. Zum Beispiel kann gemäß einigen Ausführungsformen jede der Rippenstrukturen 114 eine Höhe H1 haben, die kürzer ist als eine Höhe H2 der Rippenstruktur 116. In einigen Ausführungsformen kann die Höhe H1 im Bereich von etwa 20 nm bis etwa 40 nm liegen, und die Höhe H2 kann im Bereich von etwa 50 nm bis etwa 60 nm liegen. In einigen Ausführungsformen kann eine Differenz zwischen den Höhen H1 und H2 im Bereich von etwa 20 nm bis etwa 50 nm liegen. In einigen Ausführungsformen kann der FinFET 104 einen Rippe-zu-Rippe-Abstand P1 in einem Bereich von etwa 18 nm bis etwa 24 nm haben.
  • Die Höhe H1 und der Rippe-zu-Rippe-Abstand P1 des FinFET 104 können so gewählt werden, dass die Verarbeitungsschritte, die gemeinsam genutzt werden, um gleichzeitig eine oder mehrere Komponenten (zum Beispiel STI-Regionen 108, Polysiliziumstruktur, Gate-Struktur 110) der FinFETs 104 und 106 zu bilden, für eine Verarbeitung in einem Raum eines großen Seitenverhältnisses zwischen benachbarten Rippenstrukturen 114 geeignet sind. Zum Beispiel können in einigen Ausführungsformen die Höhe H1 und der Rippe-zu-Rippe-Abstand P1 des FinFET 104 so gewählt werden, dass die gemeinsam genutzten Verarbeitungsschritte (zum Beispiel Abscheiden, Ätzen) zum Bilden von STI-Regionen 108 und/oder der Gate-Struktur 110 der FinFETs 104 und 106 zum Bilden von Abschnitten von STI-Regionen 108 und/oder Abschnitten der Gate-Struktur 110 in dem Raum eines großen Seitenverhältnisses zwischen Rippenstrukturen 114 geeignet sind.
  • Das Substrat 102 kann ein physisches Material sein, auf dem FinFETs 104 und 106 ausgebildet werden. Das Substrat 102 kann ein Halbleitermaterial wie zum Beispiel Silizium sein. In einigen Ausführungsformen enthält das Substrat 102 ein kristallines Siliziumsubstrat (zum Beispiel einen Wafer). In einigen Ausführungsformen enthält das Substrat 102 (i) einen elementaren Halbleiter, wie zum Beispiel Germanium; (ii) einen Verbundhalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indium-Antimonid; (iii) einen Legierungshalbleiter, einschließlich Silizium-Germaniumcarbid, Silizium-Germanium, Gallium-Arsenphosphid, Gallium-Indiumphosphid, Gallium-Indiumarsenid, Gallium-Indium-Arsenphosphid, Aluminium-Indiumarsenid und/oder Aluminium-Galliumarsenid; oder (iv) eine Kombination davon. Des Weiteren kann das Substrat 102 in Abhängigkeit von den Designanforderungen (zum Beispiel ein Substrat vom p-Typ oder ein Substrat vom n-Typ) dotierten werden. In einigen Ausführungsformen kann das Substrat 102 mit Dotanden vom p-Typ (zum Beispiel Bor, Indium, Aluminium oder Gallium) oder Dotanden vom n-Typ (zum Beispiel Phosphor oder Arsen) dotiert sein.
  • Die STI-Regionen 108 können die FinFETs 104 und 106 elektrisch voneinander sowie von benachbarten aktiven und passiven Elementen (im vorliegenden Text nicht veranschaulicht), die in das Substrat 102 integriert oder auf das Substrat 102 abgeschieden sind, isolieren. Die STI-Regionen 108 können aus einem dielektrischen Material bestehen. In einigen Ausführungsformen können die STI-Regionen 108 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluor-dotiertes Silikatglas (FSG), ein dielektrisches Material mit niedrigem k-Wert und/oder ein sonstiges geeignetes isolierendes Material enthalten. In einigen Ausführungsformen können die STI-Regionen 108 eine mehrschichtige Struktur enthalten.
  • Die Rippenstrukturen 114 und 116 können sich entlang einer Y-Achse und durch die Gate-Struktur 110 bewegen. Abschnitte der Rippenstrukturen 114 und 116, die sich über die STI-Regionen 108 erstrecken, können um die Gate-Struktur 110 herum gelegt werden. In einigen Ausführungsformen können die Rippenstrukturen 114 und 116 ein ähnliches Material wie das Substrat 102 enthalten. In einigen Ausführungsformen können die Rippenstrukturen 114 und 116 durch fotolithografisches Strukturieren und Ätzen des Substrats 102 ausgebildet werden. Die Rippenstrukturen 114 und 116 können gemäß einigen Ausführungsformen jeweilige Breiten W1 und W2 in einem Bereich von etwa 5 nm bis etwa 10 nm haben. In einigen Ausführungsformen können die Breiten W1 und W2 gleich oder voneinander verschieden sein.
  • In einigen Ausführungsformen können epitaxiale Regionen 118 und 120 auf Abschnitten jeweiliger Rippenstrukturen 114 und 116 gezüchtet werden, die sich oberhalb der STI-Regionen 108 erstrecken und nicht unter der Gate-Struktur 110 liegen, wie in 1A veranschaulicht. Die epitaxialen Regionen 118 und 120 können ein epitaxial-gezüchtetes Halbleitermaterial enthalten. In einigen Ausführungsformen ist das epitaxial gezüchtete Halbleitermaterial das gleiche Material wie das Material des Substrats 102. In einigen Ausführungsformen enthält das epitaxial gezüchtete Halbleitermaterial ein anderes Material als das Material des Substrats 102. Das epitaxial gezüchtete Halbleitermaterial kann enthalten: (1) ein Halbleitermaterial, wie zum Beispiel Germanium oder Silizium; (ii) ein Verbundhalbleitermaterial, wie zum Beispiel Galliumarsenid und/oder Aluminium-Galliumarsenid; oder (iii) eine Halbleiterlegierung, wie zum Beispiel Silizium-Germanium und/oder Galliumarsenidphosphid. In einigen Ausführungsformen können die epitaxialen Regionen 118 und 120 jeweils eine Dicke in einem Bereich von etwa 5 nm bis etwa 15 nm um jeweilige Abschnitte der Rippenstrukturen 114 und 116 oberhalb der STI-Regionen 108 haben.
  • In einigen Ausführungsformen können die epitaxialen Regionen 118 und 120 gezüchtet werden durch: (1) chemische Aufdampfung (CVD), wie zum Beispiel Niederdruck-CVD (LPCVD), Atomschicht-CVD (ALCVD), Ultrahochvakuum-CVD (UHVCVD), druckreduzierte CVD (RPCVD) oder jede andere geeignete CVD; (ii) Molekularstrahlepitaxie (MBE)-Prozesse; (iii) jeder andere geeignete epitaxiale Prozess; oder (iv) eine Kombination davon. In einigen Ausführungsformen können die epitaxialen Regionen 118 und 120 durch einen epitaxialen Abscheidungs- oder Teilätzprozess gezüchtet werden, der den epitaxialen Abscheidungs- oder Teilätzprozess mindestens einmal wiederholt. Ein solcher wiederholter Abscheidungs- oder Teilätzprozess wird auch als ein „zyklischer Abscheide-Ätz (CDE)-Prozess“ bezeichnet. In einigen Ausführungsformen können die epitaxialen Regionen 118 und 120 durch selektives epitaxiales Wachstum (SEG) gezüchtet werden, wobei ein Ätzgas hinzugefügt wird, um das selektive Wachstum von Halbleitermaterial auf den frei liegenden Flächen der Rippenstrukturen 114 und 116, aber nicht auf isolierendem Material (zum Beispiel dielektrischem Material der STI-Regionen 108) zu fördern.
  • In einigen Ausführungsformen können beide epitaxialen Regionen 118 und 120 vom p-Typ oder vom n-Typ sein. In einigen Ausführungsformen können die epitaxialen Regionen 118 und 120 von einem zueinander entgegengesetzten Dotierungstyp sein. In einigen Ausführungsformen können die epitaxialen Regionen 118 und 120 vom p-Typ SiGe enthalten und können während eines epitaxialen Wachstumsprozesses unter Verwendung von Dotanden vom p-Typ, wie zum Beispiel Bor, Indium oder Gallium, in-situ dotiert werden. Für eine in-situ-Dotierung vom p-Typ können Dotierungsvorläufer vom p-Typ, wie zum Beispiel Diboran (B2H6), Bortrifluorid (BF3) und/oder sonstige Dotierungsvorläufer vom p-Typ verwendet werden.
  • In einigen Ausführungsformen kann jede der epitaxialen Regionen vom p-Typ 118 und 120 mehrere (nicht gezeigte) Unterregionen haben, die SiGe enthalten können und sich beispielsweise anhand der Dotierungskonzentration, der Bedingungen des epitaxialen Wachstumsprozesses und/oder der relativen Konzentration von Ge mit Bezug auf Si voneinander unterscheiden können. In einigen Ausführungsformen kann jede der Unterregionen Dicken haben, die einander ähnlich oder voneinander verschieden sind, und die Dicken können im Bereich von etwa 0,5 nm bis etwa 5 nm liegen. In einigen Ausführungsformen kann der Atomprozentanteil von Ge in Unterregionen, die einer Oberseite der Rippenstrukturen 114 und 116 am nächsten liegen, kleiner sein als der Atomprozentanteil von Ge in Unterregionen, die von der Oberseite der Rippenstrukturen 114 und 116 am weitesten entfernt liegen. In einigen Ausführungsformen können die Unterregionen, die der Oberseite der Rippenstrukturen 114 und 116 am nächsten liegen, Ge in einem Bereich von etwa 15 Atomprozent bis etwa 35 Atomprozent enthalten, während die Unterregionen, die von der Oberseite der Rippenstrukturen 114 und 116 am weitesten entfernt liegen, Ge in einem Bereich von etwa 25 Atomprozent bis etwa 50 Atomprozent enthalten können, wobei ein eventuell verbliebener Atomprozentanteil in den Unterregionen Si ist.
  • Die mehreren Unterregionen der epitaxialen Regionen vom p-Typ 118 und 120 können unter einem Druck von etwa 10 Torr bis etwa 300 Torr und bei einer Temperatur von etwa 500°C bis etwa 700°C epitaxial gezüchtet werden, wobei Reaktionsgase wie zum Beispiel HCl als ein Ätzmittel, GeH4 als Ge-Vorläufer, Dichlorsilan (DCS) und/oder SiH4 als Si-Vorläufer, B2H6 als B-Dotanden-Vorläufer, H2 und/oder N2 zum Einsatz kommen. Um eine unterschiedliche Konzentration von Ge in den mehreren Unterregionen zu erreichen, kann gemäß einigen Ausführungsformen das Verhältnis einer Strömungsrate von Ge- zu Si-Vorläufern während ihres jeweiligen Wachstumsprozesses variiert werden. Zum Beispiel kann ein Ge- zu Si-Vorläufer-Strömungsratenverhältnis in einem Bereich von etwa 9 bis etwa 25 während des epitaxialen Wachstums der Unterregionen, die der Oberseite der Rippenstrukturen 114 und 116 am nächsten liegen, verwendet werden, während ein Ge- zu Si-Vorläufer-Strömungsratenverhältnis von kleiner als etwa 6 während des epitaxialen Wachstums der Unterregionen verwendet werden kann, die von der Oberseite der Rippenstrukturen 114 und 116 am weitesten entfernt liegen.
  • Die mehreren Unterregionen der epitaxialen Regionen vom p-Typ 118 und 120 können gemäß einigen Ausführungsformen relativ zueinander variierende Konzentrationen von Dotanden vom p-Typ haben. Zum Beispiel können die Unterregionen, die der Oberseite der Rippenstrukturen 114 und 116 am nächsten liegen, undotiert sein oder können eine Dotandenkonzentration haben, die niedriger (zum Beispiel eine Dotandenkonzentration von niedriger als etwa 8×1020 Atome/cm3) ist als die Dotandenkonzentrationen (zum Beispiel eine Dotandenkonzentration in einem Bereich von etwa 1×1020 bis etwa 3×1022 Atome/cm3) der Unterregionen, die von der Oberseite der Rippenstrukturen 114 und 116 am weitesten entfernt liegen.
  • In einigen Ausführungsformen können die epitaxialen Regionen vom n-Typ 118 und 120 Si enthalten und können während eines epitaxialen Wachstumsprozesses unter Verwendung von Dotanden vom n-Typ, wie zum Beispiel Phosphor oder Arsen, in-situ dotiert werden. Für eine in-situ-Dotierung vom n-Typ können Dotierungsvorläufer vom n-Typ, wie zum Beispiel Phosphin (PH3), Arsin (AsH3) und/oder sonstige Dotierungsvorläufer vom n-Typ, verwendet werden. In einigen Ausführungsformen kann jede der epitaxialen Regionen vom n-Typ 118 und 120 mehrere Unterregionen vom n-Typ haben. Mit Ausnahme des Dotandentyps können die mehreren Unterregionen vom n-Typ den mehreren Unterregionen vom p-Typ in Dicke, relativer Ge-Konzentration mit Bezug auf Si, Dotandenkonzentration und/oder Bedingungen des epitaxialen Wachstumsprozesses ähneln.
  • Die Rippenstrukturen 114 und 116 sind stromführende Strukturen für jeweilige FinFETs 104 und 106. Die epitaxialen Regionen 118 und 120 werden zusammen mit den Abschnitten der Rippenstrukturen 114 und 116, die durch jeweilige epitaxiale Regionen 114 und 116 bedeckt sind, so konfiguriert, dass sie als Source/Drain (S/D)-Regionen jeweiliger FinFETs 104 und 106 fungieren. (Nicht gezeigte) Kanalregionen der FinFETs 104 und 106 können in Abschnitten ihrer jeweiligen Rippenstrukturen 114 und 116, die unter der Gate-Struktur 110 liegen, ausgebildet werden.
  • Die Gate-Struktur 110 kann eine Dielektrikumschicht 122 und eine Gate-Elektrode 124 enthalten. Zusätzlich kann die Gate-Struktur 110 in einigen Ausführungsformen eine weitere Dielektrikumschicht 125 enthalten. Die Gate-Struktur 110 kann eine horizontale Abmessung (zum Beispiel Gate-Länge) Lg haben, die gemäß einigen Ausführungsformen in einem Bereich von etwa 5 nm bis etwa 30 nm liegt. Die Gate-Struktur 110 kann durch einen Gate-Ersetzungsprozess gebildet werden.
  • In einigen Ausführungsformen liegt die Dielektrikumschicht 122 neben und in Kontakt mit der Gate-Elektrode 124. Die Dielektrikumschicht 122 kann eine Dicke 122t in einem Bereich von etwa 1 nm bis etwa 5 nm haben. Die Dielektrikumschicht 122 kann Siliziumoxid enthalten und kann durch CVD, Atomschichtabscheidung (ALD), physikalisches Aufdampfen (PVD), E-Strahl-Verdampfung oder einen sonstigen geeigneten Prozess gebildet werden. In einigen Ausführungsformen kann die Dielektrikumschicht 122 enthalten: (i) eine Schicht aus Siliziumoxid, Siliziumnitrid und/oder Siliziumoxynitrid, (ii) ein dielektrisches Material mit hohem k-Wert, wie zum Beispiel Hafniumoxid (HfO2), Titanoxid (TiO2), Hafnium-Zirkonoxid (HfZrO), Tantaloxid (Ta2O3), Hafniumsilikat (HfSiO4), Zirkonoxid (ZrO2), Zirkonsilikat (ZrSiO2), (iii) ein dielektrisches Material mit hohem k-Wert, das aufweist: Oxide von Lithium (Li), Beryllium (Be), Magnesium (Mg), Calcium (Ca), Strontium (Sr), Scandium (Sc), Yttrium (Y), Zirkon (Zr), Aluminium (Al), Lanthan (La), Zer (Ce), Praseodym (Pr), Neodym (Nd), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb) oder Lutetium (Lu), oder (iv) eine Kombination davon. Dielektrikumschichten mit hohem k-Wert können durch ALD und/oder andere geeignete Verfahren gebildet werden. In einigen Ausführungsformen kann die Dielektrikumschicht 122 eine einzelne Schicht oder einen Stapel aus isolierenden Materialschichten enthalten.
  • In einigen Ausführungsformen kann die Dielektrikumschicht 125 als eine Zwischenschicht zwischen den STI-Regionen 108 und dem Abstandshalter 112 und zwischen den STI-Regionen 108 und der Gate-Struktur 110 ausgebildet werden. Die Dielektrikumschicht 125 kann eine Zusammensetzung ähnlich der Dielektrikumschicht 122 haben. In einigen Ausführungsformen können die Dielektrikumschichten 122 und 125 als Gate-Dielektrikumschichten der Gate-Struktur 110 fungieren. In einigen Ausführungsformen kann die Dielektrikumschicht 125 eine Dicke haben, die kleiner als die Dicke 122t der Dielektrikumschicht 122 ist.
  • Die Gate-Elektrode 124 kann eine (nicht gezeigte) Gate-Austrittsarbeitsmetallschicht und eine (nicht gezeigte) Gate-Metall-Füllschicht enthalten. In einigen Ausführungsformen ist die Gate-Austrittsarbeitsmetallschicht auf der Dielektrikumschicht 122 angeordnet. Die Gate-Austrittsarbeitsmetallschicht kann eine einzelne Metallschicht oder einen Stapel aus Metallschichten enthalten. Der Stapel aus Metallschichten kann Metalle enthalten, die eine ähnliche oder voneinander verschiedene Austrittsarbeit haben. In einigen Ausführungsformen kann die Gate-Austrittsarbeitsmetallschicht zum Beispiel Aluminium (Al), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), Nickelsilicid (NiSi), Kobaltsilicid (CoSi), Silber (Ag), Tantalcarbid (TaC), Tantal-Siliziumnitrid (TaSiN), Tantal-Kohlenstoffnitrid (TaCN), Titan-Aluminium (TiAl), Titan-Aluminiumnitrid (TiAlN), Wolframnitrid (WN), Metall-Legierungen und/oder Kombinationen davon enthalten. Die Gate-Austrittsarbeitsmetallschicht kann unter Verwendung eines geeigneten Prozesses gebildet werden, wie zum Beispiel ALD, CVD, PVD, Plattieren oder Kombinationen davon. In einigen Ausführungsformen hat die Gate-Austrittsarbeitsmetallschicht eine Dicke in einem Bereich von etwa 2 nm bis etwa 15 nm.
  • Die Gate-Metall-Füllschicht kann eine einzelne Metallschicht oder einen Stapel aus Metallschichten enthalten. Der Stapel aus Metallschichten kann voneinander verschiedene Metalle enthalten. In einigen Ausführungsformen kann die Gate-Metall-Füllschicht ein geeignetes leitfähiges Material enthalten, wie zum Beispiel Ti, Silber (Ag), Al, Titan-Aluminiumnitrid (TiAlN), Tantalcarbid (TaC), Tantal-Kohlenstoffnitrid (TaCN), Tantal-Siliziumnitrid (TaSiN), Mangan (Mn), Zr, Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolframnitrid (WN), Kupfer (Cu), Wolfram (W), Kobalt (Co), Nickel (Ni), Titancarbid (TiC), Titan-Aluminiumcarbid (TiAlC), Tantal-Aluminiumcarbid (TaAlC), Metall-Legierungen und/oder Kombinationen davon. Die Gate-Metall-Füllschicht kann durch ALD, PVD, CVD oder einen sonstigen geeigneten Abscheidungsprozess gebildet werden.
  • Abstandshalter 112 können Seitenwände der Gate-Struktur 110 bilden und in Kontakt mit der Dielektrikumschicht 122 stehen. Die Abstandshalter 112 können ein isolierendes Material enthalten, wie zum Beispiel Siliziumoxid, Siliziumnitrid, ein Material mit niedrigem k-Wert oder eine Kombination davon. Die Abstandshalter 112 können ein Material mit niedrigem k-Wert mit einer Dielektrizitätskonstante kleiner als 3,9 (zum Beispiel kleiner als 3,5, 3 oder 2,8) haben. In einigen Ausführungsformen kann jeder der Abstandshalter 112 eine Dicke 112t in einem Bereich von etwa 7 nm bis etwa 10 nm haben.
  • Wir kehren zu 1A zurück. Die Vorrichtung 100A kann gemäß einigen Ausführungsformen des Weiteren eine Ätzstoppschicht (Etch Stop Layer, ESL) 126, ein Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD) 128 und Source/Drain (S/D)-Kontaktstrukturen 130 und 132 jeweiliger FinFETs 104 und 106 enthalten.
  • Die ESL 126 kann dafür konfiguriert sein, die Gate-Struktur 110 und/oder Abschnitte der epitaxialen Regionen 118 und 120, die nicht in Kontakt mit den Source/Drain (S/D)-Kontaktstrukturen 130 und 132 stehen, zu schützen. Dieser Schutz kann zum Beispiel während der Bildung der ILD-Schicht 128 und/oder der S/D-Kontaktstrukturen 130 und 132 bereitgestellt werden. Die ESL 126 kann an Seiten der Abstandshalter 112 angeordnet werden. In einigen Ausführungsformen kann die ESL 126 zum Beispiel Siliziumnitrid (SiNx), Siliziumoxid (SiOx), Siliziumoxynitrid (SiON), Siliziumcarbid (SiC), Silizium-Kohlenstoffnitrid (SiCN), Bornitrid (BN), Silizium-Bornitrid (SiBN), Silizium-Kohlenstoff-Bornitrid (SiCBN) oder eine Kombination davon enthalten. In einigen Ausführungsformen kann die ESL 126 Siliziumnitrid oder Siliziumoxid enthalten, das durch chemische Niederdruckaufdampfung (LPCVD), Plasma-verstärktes chemisches Aufdampfen (PECVD), chemisches Aufdampfen (CVD) gebildet wird, oder Siliziumoxid, das durch einen High-Aspect-Ratio-Prozess (HARP) gebildet wird. In einigen Ausführungsformen hat die ESL 126 eine Dicke 126t in einem Bereich von etwa 3 nm bis 10 nm oder von etwa 10 nm bis etwa 30 nm.
  • Die ILD-Schicht 128 kann auf der ESL 126 angeordnet werden und kann ein dielektrisches Material enthalten, das unter Verwendung eines Abscheidungsverfahren abgeschieden wird, das für fließfähige dielektrische Materialien geeignet ist (zum Beispiel fließfähiges Siliziumoxid, fließfähiges Siliziumnitrid, fließfähiges Siliziumoxynitrid, fließfähiges Siliziumcarbid oder fließfähiges Siliziumoxycarbid). Zum Beispiel kann fließfähiges Siliziumoxid mittels fließfähiger CVD (FCVD) abgeschieden werden. In einigen Ausführungsformen ist das dielektrische Material Siliziumoxid. In einigen Ausführungsformen kann die ILD-Schicht 128 eine Dicke 128t in einem Bereich von etwa 50 nm bis etwa 200 nm haben.
  • Die S/D-Kontaktstrukturen 130 und 132 können dafür konfiguriert sein, jeweilige S/D-Regionen der FinFETs 104 und 106 elektrisch mit anderen Elementen der Vorrichtung 100A und/oder des integrierten Schaltkreises zu verbinden. Die S/D-Kontaktstrukturen 130 und 132 können innerhalb der ILD-Schicht 128 ausgebildet werden. Die S/D-Kontaktstruktur 130 kann eine Metallsilicidschicht 134 und eine leitfähige Region 136 über der Metallsilicidschicht 134 enthalten, und die S/D-Kontaktstruktur 132 kann eine Metallsilicidschicht 138 und eine leitfähige Region 140 über der Metallsilicidschicht 138 enthalten. In einigen Ausführungsformen können sich (nicht gezeigte) leitfähige Auskleidungen zwischen der Metallsilicidschicht 134 und der leitfähigen Region 136 und zwischen der Metallsilicidschicht 138 und der leitfähigen Region 140 befinden. Die leitfähigen Auskleidungen können als Diffusionssperren konfiguriert sein, um eine Diffusion unerwünschter Atome und/oder Ionen in S/D-Regionen der FinFETs 104 und 106 während der Bildung leitfähiger Regionen 136 und 140 zu verhindern. In einigen Ausführungsformen können die leitfähigen Auskleidungen eine einzelne Schicht oder einen Stapel aus leitfähigen Materialien enthalten, wie zum Beispiel TiN, Ti, Ni, TaN, Ta oder eine Kombination davon. In einigen Ausführungsformen können die leitfähigen Auskleidungen als eine adhäsionsfördernde Schicht, eine Leimschicht, eine Primerschicht, eine Schutzschicht und/oder eine Keimbildnerschicht wirken. Die leitfähigen Auskleidungen können gemäß einigen Ausführungsformen eine Dicke in einem Bereich von etwa 1 nm bis etwa 2 nm haben.
  • In einigen Ausführungsformen können die Silicidschichten 134 und 138 Metallsilicide enthalten und können eine widerstandsarme Grenzfläche zwischen jeweiligen leitfähigen Regionen 136 und 140 und entsprechenden S/D-Regionen der FinFETs 104 und 106 bereitstellen. Beispiele von Metall, das zum Bilden der Metallsilicide verwendet wird, sind Co, Ti oder Ni.
  • In einigen Ausführungsformen können die leitfähigen Regionen 136 und 140 leitfähige Materialien wie zum Beispiel W, Al oder Co enthalten. In einigen Ausführungsformen können die leitfähigen Regionen 136 und 140 jeweils eine durchschnittliche horizontale Abmessung (zum Beispiel Breite) in einem Bereich von etwa 15 nm bis etwa 25 nm haben und können jeweils eine durchschnittliche vertikale Abmessung (zum Beispiel Höhe) in einem Bereich von etwa 400 nm bis etwa 600 nm haben.
  • 1B ist eine isometrische Ansicht einer Vorrichtung 100B gemäß einigen Ausführungsformen einer Vorrichtung, die mit erfindungsgemäßen Verfahren hergestellt werden kann. Elemente in 1B mit den gleichen Bezeichnungen wie Elemente in 1A sind bereits oben beschrieben worden. Die Vorrichtung 100B kann in einem Mikroprozessor, einer Speicherzelle oder einem sonstigen integrierten Schaltkreis enthalten sein. Es versteht sich, dass die Ansicht der Vorrichtung 100B in 1B für Veranschaulichungszwecke gezeigt ist und nicht unbedingt maßstabsgetreu gezeichnet ist.
  • Die Vorrichtung 100B kann auf einem Substrat 102 ausgebildet werden und kann FinFETs 104 und 106* enthalten, wie in 1B gezeigt. Die Vorrichtung 100A kann des Weiteren Flachgrabenisolierungs (STI)-Regionen 108, die Gate-Struktur 110, Abstandshalter 112, die auf gegenüberliegenden Seiten der Gate-Struktur 110 angeordnet sind, die ESL 126, die ILD-Schicht 128 und Kontaktstrukturen 130 und 132* enthalten. Die obige Besprechung des FinFET 106 und der Kontaktstruktur 132* gilt auch für den jeweiligen FinFET 106* und die jeweiligen Kontaktstruktur 132*, sofern nichts anderes ausgesagt wird.
  • In einigen Ausführungsformen kann der FinFET 104 ein Mehrrippen-FinFET sein, der mehrere Rippenstrukturen 114 hat, und der FinFET 106* kann ein Mehrrippen-FinFET sein, der die Rippenstrukturen 116 hat. Obgleich 1B einen Mehrrippen-FinFET 104 und einen Mehrrippen-FinFET 106* zeigt, kann die Vorrichtung 100B auch einen oder mehrere Mehrrippen-FinFETs ähnlich den FinFETs 104 und 106* haben. In einigen Ausführungsformen kann jede der Rippenstrukturen 114 des FinFET 104 eine geringere Höhe H1 im Vergleich zur Höhe H2 einer jeden der Rippenstrukturen 116 des FinFET 106* der Vorrichtung 100B haben. In einigen Ausführungsformen kann die Höhe H1 im Bereich von etwa 20 nm bis etwa 40 nm liegen, und die Höhe H2 kann im Bereich von etwa 50 nm bis etwa 60 nm liegen. In einigen Ausführungsformen kann eine Differenz zwischen den Höhen H1 und H2 im Bereich von etwa 20 nm bis etwa 50 nm liegen. In einigen Ausführungsformen kann der Rippe-zu-Rippe-Abstand P1 des FinFET 104 im Vergleich zu einem Rippe-zu-Rippe-Mittenabstand Abstand P2 des FinFET 106* kleiner sein. In einigen Ausführungsformen kann der Rippe-zu-Rippe-Abstand P1 im Bereich von etwa 18 nm bis etwa 24 nm liegen, und der Rippe-zu-Rippe-Abstand P2 kann im Bereich von etwa 24 nm bis etwa 34 nm liegen.
  • Die Höhen und die Rippe-zu-Rippe-Abstände der FinFETs 104 und 106* können so gewählt werden, dass die Verarbeitungsschritte, die gemeinsam genutzt werden, um gleichzeitig eine oder mehrere Komponenten (zum Beispiel STI-Regionen 108, Polysiliziumstruktur, Gate-Struktur 110) der FinFETs 104 und 106* zu bilden, für eine Verarbeitung eines Raumes mit großem Seitenverhältnis zwischen benachbarten Rippenstrukturen 114 des FinFET 104 und zwischen benachbarten Rippenstrukturen 116 des FinFET 106* geeignet sind.
  • 2A ist eine isometrische Ansicht einer Vorrichtung 200A gemäß einigen Ausführungsformen einer Vorrichtung, die mit einem erfindungsgemäßen Verfahren hergestellt werden kann. Elemente in 2A mit den gleichen Bezeichnungen wie Elemente in 1A sind bereits oben beschrieben worden. Die Vorrichtung 200A kann in einem Mikroprozessor, einer Speicherzelle oder einem sonstigen integrierten Schaltkreis enthalten sein. Es versteht sich, dass die Ansicht der Vorrichtung 200A in 2A für Veranschaulichungszwecke gezeigt ist und nicht unbedingt maßstabsgetreu gezeichnet ist.
  • Die Vorrichtung 200A kann auf einem Substrat 102 ausgebildet werden und kann FinFETs 204 und 206 enthalten, wie in 2A gezeigt. Die Vorrichtung 200A kann des Weiteren Flachgrabenisolierungs (STI)-Regionen 108, die Gate-Struktur 110, Abstandshalter 112, die auf gegenüberliegenden Seiten der Gate-Struktur 110 angeordnet sind, die ESL 126, die ILD-Schicht 128 und die Kontaktstrukturen 130 und 13 enthalten. Die obige Besprechung der FinFETs 104 und 106 gilt auch für jeweilige FinFETs 204 und 206, sofern nichts anderes ausgesagt wird.
  • Der FinFET 204 kann Rippenstrukturen 214 und epitaxiale Source/Drain-(S/D)-Regionen 218 enthalten, und der FinFET 206 kann eine Rippenstruktur 216 und epitaxiale S/D-Regionen 220 enthalten. Die obige Besprechung der Rippenstrukturen 114 und 116 gilt auch für die Rippenstrukturen 214 und 216, und die Besprechung der epitaxialen Regionen 118 und 120 gilt auch für die epitaxialen S/D-Regionen 218 und 220, sofern nichts anderes ausgesagt wird. Die Rippenstrukturen 214 und 216 können sich entlang einer Y-Achse und durch die Gate-Struktur 110 bewegen.
  • In einigen Ausführungsformen können die S/D-Regionen 218 und 220 epitaxial aus der Oberseite der Rippenstrukturen 214 und 216 gebildet werden, nachdem ein Rückätzprozess auf Abschnitten der Rippenstrukturen 214 und 216 ausgeführt wurde, die nicht unter der Gate-Struktur 110 liegen. Die S/D-Regionen 218 und 220 können jeweilige Grenzflächen 215-217 mit den Rippenstrukturen 214 und 216 bilden. In einigen Ausführungsformen befinden sich die Grenzflächen 215-217 auf derselben Ebene wie die Oberseite der STI-Regionen 108. In einigen Ausführungsformen befinden sich die Grenzflächen 215-217 entweder oberhalb oder unterhalb des Niveaus der Grenzfläche 109, die zwischen den STI-Regionen 108 und dem Substrat 102 ausgebildet ist.
  • In einigen Ausführungsformen können die epitaxialen S/D-Regionen 218 des FinFET 204 unfusioniert sein, wie in 2A gezeigt. Zusätzlich oder alternativ zu den Rippenstrukturen 218 kann der FinFET 204 fusionierte epitaxiale S/D-Regionen 218* haben, wie in 2B gezeigt. 2B ist eine isometrische Ansicht einer Vorrichtung 200B gemäß einigen Ausführungsformen einer Vorrichtung, die mit dem erfindungsgemäßen Verfahren hergestellt werden kann. Elemente in 2B mit den gleichen Bezeichnungen wie Elemente in den 1A und 2A sind bereits oben beschrieben worden. Die obige Besprechung von epitaxialen S/D-Regionen 218 gilt auch für die epitaxialen S/D-Regionen 218*, sofern nichts anderes ausgesagt wird.
  • 1A-1B und 2A-2B zeigen eine einzelne Gate-Struktur 110. Jedoch versteht es sich auf der Grundlage der Offenbarung im vorliegenden Text, dass die Vorrichtungen 100A, 100B, 200A und/oder 200B zusätzlichen Gate-Strukturen haben können, die ähnlich und parallel zu der Gate-Struktur 110 ausgebildet sind. Außerdem können die Vorrichtungen 100A, 100B, 200A und/oder 200B unter Verwendung anderer struktureller Komponenten in einen integrierten Schaltkreis eingebunden werden, wie zum Beispiel Gate-Kontaktstrukturen, leitfähigen Durchkontaktierungen, leitfähige Leitungen, dielektrische Schichten, Passivierungsschichten usw., die zur besseren Übersichtlichkeit weggelassen wurden.
  • 3 ist ein Flussschaubild mit Teilmerkmalen eines Verfahrens gemäß einer Ausführungsform der Erfindung 300 für die Fertigung von Vorrichtungen 100A und/oder 100B gemäß einigen Ausführungsformen. Zu veranschaulichenden Zwecken werden die Operationen, wie in 3 veranschaulicht, mit Bezug auf den beispielhaften Herstellungsprozess für die Fertigung von Vorrichtungen 100A und 100B beschrieben, wie in den 4A-13A bzw. 4B-13B veranschaulicht. Die 4A-13A und 4A-13B sind isometrische Ansichten jeweiliger Vorrichtungen 100A und 100B auf verschiedenen Stufen ihrer Fertigung gemäß einigen Ausführungsformen. Die Operationen können in Abhängigkeit von den konkreten Anwendungen auch in einer anderen Abfolge ausgeführt werden oder brauchen teilweise gar nicht ausgeführt zu werden. Es versteht sich, dass das Verfahren 300 keine vollständigen Vorrichtungen 100A und 100B hervorbringt. Dementsprechend versteht es sich, dass vor, während und nach dem Verfahren 300 zusätzliche Prozesse ausgeführt werden können und dass einige andere Prozesse möglicherweise nur kurz im vorliegenden Text beschrieben werden. Elemente in den 4A-13A und 4B-13B mit den gleichen Bezeichnungen wie Elemente in den 1A-1B und 2A-2B sind bereits oben beschrieben worden.
  • Während der erfindungsgemäß vorgesehenen Operation 305 werden Rippenstrukturen von ersten und zweiten FinFETs auf einem Substrat ausgebildet. Zum Beispiel werden, wie in den 4A und 4B gezeigt, die Rippenstrukturen 114 des FinFET 104 und die Rippenstrukturen 116 der FinFETs 106 und 106* auf dem Substrat 102 ausgebildet. Die Rippenstrukturen 114 und 116 können durch Ätzen des Substrats 102 durch strukturierte Hartmaskenschichten 442 und 444 hindurch gebildet werden, die auf dem ungeätzten Substrat 102 gebildet werden. In einigen Ausführungsformen kann die Hartmaskenschicht 442 ein Dünnfilm sein, der Siliziumoxid enthält und der zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses gebildet wird. In einigen Ausführungsformen kann die Hartmaskenschicht 444 aus Siliziumnitrid beispielsweise mittels chemischer Niederdruckaufdampfung (LPCVD) oder Plasma-verstärkter CVD (PECVD) gebildet werden. In einigen Ausführungsformen können die Rippenstrukturen 114 und 116 jeweils Rippenbreiten W haben, die schmaler als etwa 30 nm sind.
  • Wie in 3 zu sehen, wird in Operation 310 eine Schicht aus isolierendem Material für die STI-Regionen abgeschieden, und die strukturierten Hartmaskenschichten werden entfernt. Zum Beispiel kann eine Schicht aus isolierendem Material 108* als eine Deckschicht auf den Strukturen der 4A und 4B abgeschieden werden, gefolgt von einem chemischmechanischen Polier (CMP)-Prozess zum Bilden der Strukturen der 5A und 5B. Der CMP-Prozess kann die strukturierten Hartmaskenschichten 442 und 444 und Abschnitte der Schicht aus isolierendem Material 108* entfernen, um eine Oberseite der Schicht aus isolierendem Material 108* mit Oberseiten der Rippenstrukturen 114 und 116 im Wesentlichen zu koplanarisieren, wie in den 5A und 5B gezeigt.
  • In einigen Ausführungsformen kann die Schicht aus isolierendem Material 108* zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluorid-dotiertes Silikatglas (FSG) oder ein dielektrisches Material mit niedrigem k-Wert enthalten. In einigen Ausführungsformen kann die Schicht aus isolierendem Material 108* mittels eines fließfähigen chemischen Aufdampfungs (FCVD)-Prozesses oder eines High-Density-Plasma (HDP)-CVD-Prozesses unter Verwendung von Silan (SiH4) und Sauerstoff (O2) als Reaktionsvorläufer abgeschieden werden. In einigen Ausführungsformen kann die Schicht aus isolierendem Material 108* unter Verwendung eines subatmosphärischen CVD (SACVD)-Prozesses oder eines High-Aspect-Ratio-Prozesses (HARP) ausgebildet werden, wobei die Prozessgase Tetraethoxysilan (TEOS) und/oder Ozon (O3) enthalten können. In einigen Ausführungsformen kann die Schicht aus isolierendem Material 108* unter Verwendung eines Spin-on-Dielektrikums (SOD) wie zum Beispiel Wasserstoffsilsesquioxan (HSQ) oder Methylsilsesquioxan (MSQ) gebildet werden.
  • Wie in 3 zu sehen, wird in Operation 315 eine Hartmaskenschicht auf der Rippenstruktur des zweiten FinFET gebildet, und ein Abschnitt der Rippenstruktur des ersten FinFET wird zurückgeätzt. Zum Beispiel kann eine Schicht aus isolierendem Material als eine Deckschicht auf den Strukturen der 5A und 5B abgeschieden werden und dann unter Verwendung von Fotolithografie und eines Trockenätzprozesses (zum Beispiel eines reaktiven Ionenätzprozesses) strukturiert werden, um eine dünne Hartmaskenschicht 646 auf den FinFETs 106 und 106* zu bilden, wie in den 6A bzw. 6B gezeigt. Die dünne Hartmaskenschicht 646 kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein dielektrisches Material mit niedrigem k-Wert enthalten. In einigen Ausführungsformen kann die dünne Hartmaskenschicht 646 unter Verwendung eines CVD-, ALD- oder HDP-CVD-Prozesses oder eines geeigneten Prozesses zum Abscheiden einer dünnen Schicht aus isolierendem Material abgeschieden werden. In einigen Ausführungsformen kann die dünne Hartmaskenschicht 646 eine Dicke in einem Bereich von etwa 2 nm bis etwa 8 nm haben (zum Beispiel etwa 3 nm, etwa 5 nm oder etwa 7 nm).
  • Auf die Bildung der dünnen Hartmaskenschicht 646 kann ein Rückätzprozess der Rippenstrukturen 114 des FinFET 104 folgen, um ausgesparte Regionen 650 innerhalb der Schicht aus isolierendem Material 108* zu bilden. Die Rippenstrukturen 114 werden um eine vertikale Abmessung 648 von einer Oberseite der Schicht aus isolierendem Material 108* aus zurückgeätzt. In einigen Ausführungsformen kann die vertikale Abmessung 648 im Bereich von etwa 20 nm bis etwa 50 nm liegen. Der Rückätzprozess kann einen Trockenätzprozess enthalten (zum Beispiel einen reaktiven Ionenätzprozess unter Verwendung einer Chlor-basierten Ätzmittels). Die dünne Hartmaskenschicht 646 kann verhindern, dass die Rippenstrukturen 116 während des Rückätzprozesses der Rippenstrukturen 114 zurückgeätzt werden, und kann folglich die Bildung von Rippenstrukturen von unterschiedlichen Höhen erleichtern, wie zum Beispiel die Höhe H1 der Rippenstrukturen 114 in einem Bereich von etwa 20 nm bis etwa 40 nm und die Höhe H2 der Rippenstrukturen 116 in einem Bereich von etwa 50 nm bis etwa 60 nm. In einigen Ausführungsformen kann während des Rückätzprozesses der Rippenstrukturen 114 die Dicke der dünnen Hartmaskenschicht 646 auf eine Dicke 646t in einem Bereich von etwa 1 nm bis etwa 3 nm reduziert werden.
  • Wie in 3 zu sehen, wird in Operation 320 eine Maskierungsregion auf der zurückgeätzten Rippenstruktur des ersten FinFET gebildet. Zum Beispiel kann eine Schicht aus isolierendem Material als eine Deckschicht auf den Strukturen der 6A und 6B abgeschieden werden, gefolgt von einem CMP-Prozess zum Bilden von Maskierungsregionen 752, wie in den 7A bzw. 7B gezeigt. Der CMP-Prozess kann ausgeführt werden, bis die Oberseiten der Maskierungsregionen 752, die Schicht aus isolierendem Material 108* und die Rippenstrukturen 116 im Wesentlichen koplanar sind. In einigen Ausführungsformen können die Oberseiten der Schicht aus isolierendem Material 108* und die Rippenstrukturen 116 als CMP-Stoppschicht wirken. In einigen Ausführungsformen können Trocken- und/oder Nassätzprozesse anstelle von, oder in Kombination mit, dem CMP-Prozess verwendet werden, um Maskierungsregionen 752 zu bilden. Die Maskierungsregionen 752 können zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein dielektrisches Material mit niedrigem k-Wert oder ein geeignetes isolierendes Material enthalten. In einigen Ausführungsformen kann die Schicht aus isolierendem Material zum Bilden von Maskierungsregionen 752 unter Verwendung eines CVD-, ALD- oder HDP-CVD-Prozesses oder eines geeigneten Prozesses zum Abscheiden einer Schicht aus isolierendem Material abgeschieden werden.
  • Wie in 3 zu sehen, werden in Operation 325 die STI-Regionen ausgebildet. Zum Beispiel werden, wie in den 8A und 8B gezeigt, die STI-Regionen 108 ausgebildet. Die STI-Regionen 108 können durch Rückätzen der Schicht aus isolierendem Material 108* der in den 7A und 7B gezeigten Strukturen gebildet werden. In einigen Ausführungsformen können die Maskierungsregionen 752 während des Rückätzens der Schicht aus isolierendem Material 108* geätzt werden. Die zum Rückätzen der Schicht aus isolierendem Material 108* verwendeten Ätzmittel können eine ähnliche Ätzselektivität haben wie die Maskierungsregionen 752 und die Schicht aus isolierendem Material 108*.
  • Das Rückätzen der Schicht aus isolierendem Material 108* kann zum Beispiel durch einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon ausgeführt werden. In einigen Ausführungsformen kann der Trockenätzprozess die Verwendung eines Plasma-Trockenätzens mit einem Gasgemisch enthalten, das Oktafluorcyclobutan (C4F8), Argon (Ar), Sauerstoff (O2) und Helium (He), Fluoroform (CHF3) und He, Kohlenstofftetrafluorid (CF4), Difluormethan (CH2F2), Chlor (Cl2) und O2, Wasserstoffbromid (HBr), O2 und He oder eine Kombination davon aufweist, wobei ein Druck in einem Bereich von etwa 1 mTorr bis etwa 5 mTorr liegt. In einigen Ausführungsformen kann der Nassätzprozess eine Behandlung mit verdünnter Fluorwasserstoffsäure (DHF) oder die Verwendung eines Ammoniumperoxid-Gemisches (APM), eines Schwefelperoxid-Gemisches (SPM) oder von heißem entionisiertem Wasser (DI-Wasser) oder eine Kombination davon enthalten. In einigen Ausführungsformen kann der Nassätzprozess die Verwendung eines Ätzprozesses enthalten, der Ammoniak (NH3) und Fluorwasserstoffsäure (HF) als Ätzmittel sowie Inertgase wie zum Beispiel Ar, Xenon (Xe), He oder eine Kombination davon verwenden kann. In einigen Ausführungsformen kann die Strömungsrate von HF und NH3, die in dem Ätzprozess verwendet werden, jeweils im Bereich von etwa 10 sccm bis etwa 100 sccm (zum Beispiel etwa 20 sccm, 30 sccm oder 40 sccm) liegen. In einigen Ausführungsformen kann der Ätzprozess mit einem Druck in einem Bereich von etwa 5 mTorr bis etwa 100 mTorr (zum Beispiel etwa 20 mTorr, etwa 30 mTorr oder etwa 40 mTorr) und bei einer hohen Temperatur in einem Bereich von etwa 50°C bis etwa 120°C ausgeführt werden.
  • Wie in 3 zu sehen, wird in Operation 330 eine Diektrikumschicht (125*) abgeschieden. Zum Beispiel kann, wie in den 9A und 9B gezeigt, eine Dielektrikumschicht 125* als eine Deckschicht auf den Strukturen der 8A und 8B abgeschieden werden. Die Dielektrikumschicht 125* kann die Dielektrikumschicht 125 (in den 1A-1B und 2A-2B gezeigt) in einer anschließenden Verarbeitung bilden. Die Dielektrikumschicht 125* kann ein geeignetes dielektrisches Material, wie zum Beispiel Siliziumoxid, enthalten und kann unter Verwendung eines geeigneten Abscheidungsprozesses für dielektrisches Material, wie zum Beispiel CVD oder ALD, abgeschieden werden.
  • Wie in 3 zu sehen, werden in Operation 335 eine Polysiliziumstruktur auf der Dielektrikumsschicht (125*) gebildet und epitaxiale Regionen können auf den Rippenstrukturen des ersten und des zweiten FinFET ausgebildet werden. Zum Beispiel können eine Polysiliziumstruktur 1056 und epitaxiale Regionen 118 und 120 ausgebildet werden, wie in den 10A und 10B gezeigt. Die Polysiliziumstruktur 1056 kann auf den Strukturen der 9A und 9B ausgebildet werden. In einigen Ausführungsformen kann eine vertikale Abmessung 1056t der Polysiliziumstruktur 1056 in einem Bereich von etwa 90 nm bis etwa 200 nm liegen. In einigen Ausführungsformen können die Polysiliziumstruktur 760 und die Hartmaskenschichten 1058 und 1060 in einem Gate-Ersetzungsprozess während der anschließenden Verarbeitung ersetzt werden, um die oben besprochene Gate-Struktur 110 zu bilden.
  • In einigen Ausführungsformen kann die Polysiliziumstruktur 1056 durch eine Deckschichtabscheidung von Polysilizium gebildet werden, gefolgt durch Fotolithografie und Ätzen des abgeschiedenen Polysiliziums. Der Abscheidungsprozess kann chemisches Aufdampfen (CVD), physikalisches Aufdampfen (PVD), Atomschichtabscheidung (ALD), sonstige geeignete Abscheidungsverfahren oder eine Kombination davon enthalten. Die Fotolithografie kann enthalten: eine Photoresistbeschichtung (zum Beispiel eine Aufschleuderbeschichtung), weiches Brennen, Maskenausrichtung, Belichtung, Brennen nach der Belichtung, Entwickeln des Photoresists, Abspülen, Trocknen (zum Beispiel hartes Brennen), sonstige geeignete Prozesse oder eine Kombination davon. Zu Ätzprozessen können Trockenätzen, Nassätzen und/oder sonstige Ätzverfahren (zum Beispiel reaktives Ionenätzen) gehören.
  • In einigen Ausführungsformen können Hartmaskenschichten 1058 und 1060 auf einer Polysiliziumstruktur 1056 strukturiert werden, um die Polysiliziumstruktur 1056 vor anschließenden Verarbeitungsschritten zu schützen. Die Hartmaskenschichten 1058 und 1060 können isolierendes Material, wie zum Beispiel Siliziumnitrid, enthalten.
  • Auf die optionale Bildung von Hartmaskenschichten 1058 und 1060 folgt kann die Bildung von Abstandshaltern 112 an Seitenwänden der Polysiliziumstruktur 1056. Die Abstandshalter 112 werden erfindungsgemäß selektiv an Seitenwänden der Polysiliziumstruktur 1056 gebildet und werden nicht auf der Dielektrikumschicht 125* der 9A und 9B gebildet. Die selektive Bildung von Abstandshaltern 112 kann eine Oberflächenbehandlung und einen Abscheidungsprozess enthalten. Die Oberflächenbehandlung kann das Inkontaktbringen der Dielektrikumschicht 125* und der Polysiliziumstruktur 1056 mit einem Hemmer enthalten, um eine (nicht gezeigte) Hemmungsschicht auf der Oberseite der Dielektrikumschicht 125* zu bilden und um H- oder F-terminierte Flächen an den Seitenwänden der Polysiliziumstruktur 1056 zu bilden. Die Hemmungsschicht kann eine Hydroxyl-terminierte Fläche haben. Die H- oder F-terminierten Flächen können das Abscheiden des Materials der Abstandshalter 112 ermöglichen. Die Oberflächenbehandlung kann des Weiteren das selektive Umwandeln der Hydroxyl-terminierten Fläche in eine hydrophobe Fläche durch Einbinden einer hydrophoben Komponente (zum Beispiel einer Komponente, die Kohlenstoff aufweist) in die Hydroxyl-terminierte Fläche enthalten. In einigen Ausführungsformen kann ein Ätzprozess, der bei etwa 45°C ausgeführt wird, verwendet werden, um natives Oxid von der Hydroxyl-terminierte Fläche zu entfernen, um die Hydroxyl-terminierte Fläche in eine hydrophobe Fläche umzuwandeln. In einigen Ausführungsformen wird der Ätzprozess unter Verwendung von Prozessgasen wie zum Beispiel Stickstofftrifluorid, Ammoniak, Wasserstofffluorid, sonstigen geeigneten Gasen und/oder Kombinationen davon ausgeführt. In einigen Ausführungsformen wird der Ätzprozess unter Verwendung eines kombinierten Gases aus Stickstofftrifluorid und Wasserstoff ausgeführt. In einigen Ausführungsformen wird der Ätzprozess unter Verwendung eines kombinierten Gases aus Wasserstofffluorid und Ammoniak ausgeführt. Die hydrophobe Fläche kann das Abscheiden des Materials der Abstandshalter 112 auf die Dielektrikumschicht 125* verhindern. Auf die Oberflächenbehandlung kann das Abscheiden des Materials der Abstandshalter 112 folgen.
  • In einigen Ausführungsformen kann das Material der Abstandshalter 112 beispielsweise unter Verwendung von CVD oder ALD abgeschieden werden. Die Oberflächenbehandlung kann vor oder während des Abscheidungsprozesses ausgeführt werden. Auf den Abscheidungsprozess kann zum Beispiel eine Sauerstoffplasmabehandlung folgen, um die hydrophobe Komponente und die Hemmerschicht auf der Oberseite der Dielektrikumschicht 125* zu entfernen. In einigen Ausführungsformen kann der Abstandshalter 112 enthalten: (i) ein dielektrisches Material wie zum Beispiel Siliziumoxid, Siliziumcarbid, Siliziumnitrid, Siliziumoxynitrid, (ii) ein Oxidmaterial, (iii) ein Nitridmaterial, (iv) ein Material mit niedrigem k-Wert, oder (v) eine Kombination davon. In einigen Ausführungsformen kann die Dielektrikumschicht 125* Siliziumoxid enthalten, und die Abstandshalter 112 können Siliziumnitrid enthalten.
  • Auf die selektive Bildung von Abstandshaltern 112 kann die Bildung der Dielektrikumschicht 125 (in den 10A und 10B gezeigt) durch Ätzen der Dielektrikumschicht 125* von Regionen aus, die nicht durch eine Polysiliziumstruktur 1056 und Abstandshalter 112 bedeckt sind, folgen. Der Ätzprozess kann einen Nassätzprozess unter Verwendung von beispielsweise verdünnter HF enthalten. Dieser Ätzprozess kann natives Oxid von Oberseiten der Rippenstrukturen 114 und 116 ätzen. In einigen Ausführungsformen kann dieser Ätzprozess einige Abschnitte der STI-Regionen 108 ätzen und folglich gekrümmte Oberseiten 108s von STI-Regionen 108 bilden.
  • Auf das Ätzen der Dielektrikumschicht 125* kann das Wachstum von epitaxialen Regionen 118 und 120 auf jeweiligen Rippenstrukturen 114 und 116 folgen. In einigen Ausführungsformen können die epitaxialen Regionen 118 und 120 gezüchtet werden durch: (i) chemisches Aufdampfen (CVD), wie zum Beispiel Niederdruck-CVD (LPCVD), Atomschicht-CVD (ALCVD), Ultrahochvakuum-CVD (UHVCVD), druckreduziertes CVD (RPCVD) oder jedes andere geeignete CVD; (ii) Molekularstrahlepitaxie (MBE)-Prozesse; (iii) jeder andere geeignete epitaxiale Prozess; oder (iv) einer Kombination davon. In einigen Ausführungsformen können die epitaxialen Regionen 118 und 120 durch einen epitaxialen Abscheidungs- oder Teilätzprozess gezüchtet werden, der den epitaxialen Abscheidungs- oder Teilätzprozess mindestens einmal wiederholt. Ein solcher wiederholter Abscheidungs- oder Teilätzprozess wird auch als ein „zyklischer Abscheidungs-Ätz (CDE)-Prozess“ bezeichnet. In einigen Ausführungsformen können die epitaxialen Regionen 118 und 120 durch selektives epitaxiales Wachstum (SEG) gezüchtet werden, wobei ein Ätzgas hinzugefügt wird, um das selektive Wachstum von Halbleitermaterial auf den freiliegenden Flächen der Rippenstrukturen 114 und 116, aber nicht auf isolierendem Material (zum Beispiel dielektrischem Material der STI-Regionen 108) zu fördern.
  • In einigen Ausführungsformen können beide epitaxiale Regionen 118 und 120 vom p-Typ oder vom n-Typ sein. In einigen Ausführungsformen können die epitaxialen Regionen 118 und 120 von einem zueinander entgegengesetzten Dotierungstyp sein. In einigen Ausführungsformen können die epitaxialen Regionen vom p-Typ 118 und 120 SiGe enthalten und können während eines epitaxialen Wachstumsprozesses unter Verwendung von Dotanden vom p-Typ, wie zum Beispiel Bor, Indium oder Gallium, in-situ dotiert werden. Für eine in-situ-Dotierung vom p-Typ können Dotierungsvorläufer vom p-Typ, wie zum Beispiel Diboran (B2H6), Bortrifluorid (BF3) und/oder sonstige Dotierungsvorläufer vom p-Typ verwendet werden. In einigen Ausführungsformen können die epitaxialen Regionen vom n-Typ 118 und 120 Si enthalten und können während eines epitaxialen Wachstumsprozesses unter Verwendung von Dotanden vom n-Typ, wie zum Beispiel Phosphor oder Arsen, in-situ dotiert werden. Für eine in-situ-Dotierung vom n-Typ können Dotierungsvorläufer vom n-Typ, wie zum Beispiel Phosphin (PH3), Arsin (AsH3) und/oder sonstige Dotierungsvorläufer vom n-Typ verwendet werden.
  • In einigen Ausführungsformen kann anstelle des Wachstums der epitaxialen Regionen 118 und 120 auf das Ätzen der Dielektrikumschicht 125* das Rückätzen der Rippenstrukturen 114 und 116 folgen, um die Rippenstrukturen 214 und 216 zu bilden, wie oben mit Bezug auf die 2A und 2B besprochen. Auf die Bildung der Rippenstrukturen 214 und 216 kann das epitaxiale Wachstum von S/D-Regionen 218, 220 und 218* folgen, wie oben besprochen.
  • Wie in 3 zu sehen, wird in Operation 340 die Polysiliziumstruktur durch eine Gate-Struktur ersetzt. Zum Beispiel kann, wie in den 11A und 11B gezeigt, die Gate-Struktur 110 nach dem Entfernen der Polysiliziumstruktur 1056 ausgebildet werden. In einigen Ausführungsformen können vor dem Entfernen der Polysiliziumstruktur 1056 die ESL 126 und die ILD-Schicht 128 ausgebildet werden, wie in den 11A und 11B gezeigt. In einigen Ausführungsformen kann die ESL 126 zum Beispiel SiNx, SiON, SiC, SiCN, BN, SiBN, SiCBN oder eine Kombination davon enthalten. In einigen Ausführungsformen kann die ESL 126 Siliziumnitrid enthalten, das durch chemische Niederdruckaufdampfung (LPCVD), Plasmaverstärktes chemisches Aufdampfen (PECVD), chemisches Aufdampfen (CVD) oder Atomschichtabscheidung (ALD) gebildet wird. In einigen Ausführungsformen kann die ILD-Schicht 128 ein dielektrisches Material enthalten. Das dielektrische Material der ILD-Schicht 128 kann unter Verwendung eines Abscheidungsverfahrens abgeschieden werden, das für fließfähige dielektrische Materialien (zum Beispiel fließfähiges Siliziumoxid) geeigneten. Zum Beispiel kann fließfähiges Siliziumoxid für die ILD-Schicht 128 unter Verwendung von fließfähiger CVD (FCVD) abgeschieden werden.
  • Das Entfernen der Polysiliziumstruktur 1056 und der Hartmaskenschichten 1058 und 1060 kann unter Verwendung eines Trockenätzprozesses (zum Beispiel reaktives Ionenätzen) oder eines Nassätzprozesses ausgeführt werden. In einigen Ausführungsformen können die Gasätzmittel, die beim Ätzen der Polysiliziumstruktur 1056 und der Hartmaskenschichten 1058 und 1060 verwendet werden, Chlor, Fluor oder Brom enthalten. In einigen Ausführungsformen kann ein NH4OH-Nassätzen verwendet werden, um die Polysiliziumstruktur 1056 zu entfernen, oder ein Trockenätzen, gefolgt von einem Nassätzprozess, kann verwendet werden, um die Polysiliziumstruktur 1056 zu entfernen.
  • Die Bildung der Gate-Struktur 110 kann das Abscheiden der Dielektrikumschicht 122 enthalten. Die Dielektrikumschicht 122 kann Siliziumoxid enthalten und kann durch CVD, Atomschichtabscheidung (ALD), physikalisches Aufdampfen (PVD), E-Strahl-Verdampfung oder einen sonstigen geeigneten Prozess gebildet werden. In einigen Ausführungsformen kann die Dielektrikumschicht 122 enthalten: (1) eine Schicht aus Siliziumoxid, Siliziumnitrid und/oder Siliziumoxynitrid, (ii) ein dielektrisches Material mit hohem k-Wert, wie zum Beispiel Hafniumoxid (HfO2), TiO2, HfZrO, TazO3, HfSiO4, ZrO2, ZrSiO2, (iii) ein dielektrisches Material mit hohem k-Wert, das Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, He, Tm, Yb oder Lu hat, oder (iv) eine Kombination davon. Dielektrikumschichten mit hohem k-Wert können durch ALD und/oder sonstige geeignete Verfahren gebildet werden. In einigen Ausführungsformen kann die Dielektrikumschicht 122 eine einzelne Schicht oder einen Stapel aus isolierenden Materialschichten enthalten.
  • Auf das Abscheiden der Dielektrikumschicht 122 kann das Abscheiden der Gates-Elektrode 124 folgen. Die Gate-Elektrode 124 kann eine einzelne Metallschicht oder einen Stapel aus Metallschichten enthalten. Der Stapel aus Metallschichten kann voneinander verschiedene Metalle enthalten. In einigen Ausführungsformen kann die Gate-Elektrode 124 ein geeignetes leitfähiges Material enthalten, wie zum Beispiel Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, Metall-Legierungen und/oder Kombinationen davon. Die Gate-Elektrode 124 kann durch ALD, PVD, CVD oder einen sonstigen geeigneten Abscheidungsprozess gebildet werden.
  • Die abgeschiedene Dielektrikumschicht 122 und die abgeschiedene Gate-Elektrode 124 können durch einen CMP-Prozess planarisiert werden. Der CMP-Prozess kann Oberseiten der Dielektrikumschicht 122 und der Gate-Elektrode 124 mit der Oberseite der ILD-Schicht 128 koplanarisieren, wie in den 11A und 11B gezeigt.
  • Wie in 3 zu sehen, werden in Operation 345 S/D-Kontaktöffnungen in den epitaxialen Regionen ausgebildet. Zum Beispiel können, wie in den 12A und 12B gezeigt, S/D-Kontaktöffnungen 1262 und 1264 in jeweiligen epitaxialen Regionen 114 und 116 ausgebildet werden. Die Bildung von S/D-Kontaktöffnungen 1262 und 1264 kann enthalten: (1) Entfernen von Abschnitten der ILD-Schicht 128, die über den epitaxialen Regionen 118 und 120 liegen, und (ii) Entfernen von Abschnitten der ESL 126, die unter den geätzten Abschnitten der ILD-Schicht 128 liegen. Das Entfernen der Abschnitte der ILD-Schicht 128 kann ein Strukturieren mittels Fotolithografie enthalten, um Bereiche auf der Oberseite der ILD-Schicht 128 freizulegen, die den Abschnitten der ILD-Schicht 128 entsprechen, die entfernt werden sollen. Die Abschnitte der ILD-Schicht 128 können durch einen Trockenätzprozess entfernt werden. In einigen Ausführungsformen kann der Trockenätzprozess ein Fluor-basierter Prozess sein.
  • Der ILD-Ätzprozess kann zwei Schritte enthalten. Im ersten Ätzschritt kann das Ätzen mittels CF4-Gas mit einer Strömungsrate in einem Bereich von etwa 50 sccm bis etwa 500 sccm ausgeführt werden. Im zweiten Ätzschritt kann das Ätzen unter Verwendung eines Gasgemisches ausgeführt werden, das C4F6-Gas mit einer Strömungsrate in einem Bereich von etwa 5 sccm bis etwa 50 sccm, Ar-Gas mit einer Strömungsrate in einem Bereich von etwa 100 sccm bis etwa 500 sccm und O2-Gas mit einer Strömungsrate in einem Bereich von etwa 5 sccm bis etwa 50 sccm enthält. In einigen Ausführungsformen können der erste und der zweite Ätzschritt über einen Zeitraum in einem Bereich von etwa 1 s bis etwa 60 s ausgeführt werden. In einigen Ausführungsformen können der erste und der zweite Ätzschritt bei einer Temperatur in einem Bereich von etwa 10°C bis etwa 100°C, unter einem Druck in einem Bereich von etwa 3 mTorr bis etwa 500 mTorr und bei einer HF-Leistung in einem Bereich von etwa 300 W bis etwa 800 W ausgeführt werden. In einigen Ausführungsformen hat der erste Ätzschritt eine höhere Ätzrate als der zweite Ätzschritt.
  • Auf das Ätzen der Abschnitte der ILD-Schicht 128 kann ein Trockenätzen von Abschnitten der ESL 126 folgen, die unter den geätzten Abschnitten der ILD-Schicht 128 liegen. In einigen Ausführungsformen können die Abschnitte der ESL 126 in zwei Schritten geätzt werden. In dem ersten Ätzschritt kann das Ätzen unter Verwendung eines Gasgemisches ausgeführt werden, das Difluormethan (CH2F2)-Gas mit einer Strömungsrate in einem Bereich von etwa 5 sccm bis etwa 50 sccm und Kohlenstofftetrafluorid (CF4)-Gas mit einer Strömungsrate in einem Bereich von etwa 10 sccm bis etwa 100 sccm enthält. Im zweiten Ätzschritt kann das Ätzen unter Verwendung eines Gasgemisches ausgeführt werden, das Fluormethan (CH3F)-Gas mit einer Strömungsrate in einem Bereich von etwa 5 sccm bis etwa 50 sccm, Ar-Gas mit einer Strömungsrate in einem Bereich von etwa 100 sccm bis etwa 500 sccm und H2-Gas mit einer Strömungsrate in einem Bereich von etwa 100 sccm bis etwa 500 sccm enthält. In einigen Ausführungsformen können der erste und der zweite Ätzschritt über einen Zeitraum in einem Bereich von etwa 1 s bis etwa 60 s ausgeführt werden. In einigen Ausführungsformen können der erste und der zweite Ätzschritt bei einer Temperatur in einem Bereich von etwa 10°C bis etwa 100°C, unter einem Druck in einem Bereich von etwa 10 mTorr bis etwa 100 mTorr und bei einer HF-Leistung in einem Bereich von etwa 500 W bis etwa 800 W ausgeführt werden. In einigen Ausführungsformen hat der erste Ätzschritt eine höhere Ätzrate als der zweite Ätzschritt.
  • In einigen Ausführungsformen kann auf die Bildung von S/D-Kontaktöffnungen 1262 und 1264 die Bildung von Metallsilicidschichten 134 und 138 folgen, wie in den 12A und 12B gezeigt. In einigen Ausführungsformen kann das zum Bilden von Metallsiliciden verwendete Metall Co, Ti oder Ni enthalten. In einigen Ausführungsformen werden TiN, Ti, Ni, Co oder eine Kombination davon durch ALD oder CVD abgeschieden, um (nicht gezeigte) Diffusionsgrenzschichten entlang Flächen der S/D-Kontaktöffnungen 1262 und 1264 zu bilden. Auf diese Abscheidung von Diffusionsgrenzschichten folgt ein Prozess des schnellen thermischen Ausheilens bei einer Temperatur in einem Bereich von etwa 700°C bis etwa 900°C, um Metallsilicidschichten 134 und 138 zu bilden.
  • Wie in 3 zu sehen, werden in Operation 350 die S/D-Kontaktstrukturen in den S/D-Kontaktöffnungen ausgebildet. Zum Beispiel können, wie in den 13A und 13B gezeigt, die S/D-Kontaktstrukturen 130, 132 und 132* in Kontaktöffnungen 1262 und 1264 ausgebildet werden. Die Bildung leitfähiger Regionen 136 und 140 von jeweiligen Kontaktstrukturen 130 und 132 können das Abscheiden von Materialien von leitfähigen Regionen 136 und 140 enthalten. Eine Deckschichtabscheidung der Materialien der leitfähigen Regionen 136 und 140 kann beispielsweise unter Verwendung von PVD, CVD oder ALD auf den Strukturen der 12A und 12B ausgeführt werden. In einigen Ausführungsformen können die leitfähigen Regionen 136 und 140 ein leitfähiges Material wie zum Beispiel W, Al, Co, Cu oder ein geeignetes leitfähiges Material enthalten.
  • Auf das Abscheiden der Materialien der leitfähigen Regionen 136 und 140 kann ein CMP-Prozess folgen, um Oberseiten der leitfähigen Regionen 136 und 140 mit der Oberseite der ILD-Schicht 128 zu koplanarisieren. In einigen Ausführungsformen kann der CMP-Prozess ein Silizium- oder ein Aluminiumschleifmittel mit einer Schleifmittelkonzentrationen in einem Bereich von etwa 0,1 % bis etwa 3 % verwenden. In einigen Ausführungsformen kann das Silizium- oder Aluminiumschleifmittel einen pH-Wert von weniger als 7 für W-Metall in den leitfähigen Regionen 136 und 140 haben oder kann einen pH-Wert von größer als 7 für Kobalt (Co)- oder Kupfer (Cu)-Metalle in den leitfähigen Regionen 136 und 140 haben.
  • Die obigen Ausführungsformen beschreiben Verfahren für die gleichzeitige Fertigung von Halbleitervorrichtungen mit verschiedenen Rippenstrukturen auf demselben Substrat. Solche Ausführungsformen stellen Verfahren für die Fertigung von FinFETs bereit, die verschiedene Rippenhöhen und verschiedene Rippe-zu-RippeAbstände zueinander haben, wobei gemeinsam genutzte Verarbeitungsschritte zum gleichzeitigen Bilden einer oder mehrerer Komponenten (zum Beispiel STI-Regionen, Polysiliziumstruktur, Gate-Struktur) der FinFETs zum Einsatz kommen. Die gleichzeitige Fertigung von FinFETs, die unterschiedliche Konfigurationen von Rippenstrukturen auf demselben Substrat haben, hilft dabei, einen einfacheren und kosteneffektiveren Herstellungsprozess als die anderen Verfahren zu erreichen, die zum Herstellen von Rippenstrukturen mit verschiedenen Konfigurationen verwendet werden. Erfindungemäß enthält ein Verfahren zum Bilden erster und zweiter FinFETs auf einem Substrat das Bilden erster und zweiter Rippenstrukturen der ersten bzw. zweiten FinFETs auf dem Substrat. Die ersten und zweiten Rippenstrukturen haben jeweilige erste und zweite vertikale Abmessungen, die einander ungefähr gleich sind. Das Verfahren enthält des Weiteren das Modifizieren der ersten Rippenstruktur dergestalt, dass die erste vertikale Abmessung der ersten Rippenstruktur kleiner ist als die zweite vertikale Abmessung der zweiten Rippenstruktur sowie das Abscheiden einer Dielektrikumschicht auf der modifizierten ersten Rippenstruktur und der zweiten Rippenstruktur. Das Verfahren enthält des Weiteren das Bilden einer Polysiliziumstruktur auf der Dielektrikumschicht und das selektive Bilden eines Abstandshalters an einer Seitenwand der Polysiliziumstruktur.
  • Eine beispielhafte Halbleitervorrichtung, die gemäß einem erfindungsgemäßen Verfahren hergestellt werden kann, enthält erste und zweite FinFETs auf einem Substrat. Der erste FinFET enthält eine erste Rippenstruktur, die eine erste vertikale Abmessung und eine erste epitaxiale Region auf der ersten Rippenstruktur hat. Der zweite FinFET enthält eine zweite Rippenstruktur, die eine zweite vertikale Abmessung hat, die größer ist als die erste vertikale Abmessung, und eine zweite epitaxiale Region auf der zweiten Rippenstruktur. Die Halbleitervorrichtung enthält des Weiteren eine Gate-Struktur über den ersten und zweiten Rippenstrukturen, einen Abstandshalter an den Seitenwänden der Gate-Struktur und eine Dielektrikumschicht unter der Gate-Struktur und dem Abstandshalter.
  • In einigen Ausführungsformen enthält das Verfahren zum Bilden erster und zweiter FinFETs auf einem Substrat des Weiteren das Aussparen der modifizierten ersten Rippenstruktur und der zweiten Rippenstruktur, und das Bilden epitaxialer Source/Drain-Regionen auf der ausgesparten modifizierten ersten Rippenstruktur und der ausgesparten zweiten Rippenstruktur.
  • In einigen Ausführungsformen enthält das Verfahren zum Bilden erster und zweiter FinFETs auf einem Substrat das Bilden eines ersten und eines zweiten Paares von Rippenstrukturen der ersten bzw. zweiten FinFETs auf dem Substrat, wobei ein Rippe-zuRippe-Abstand des ersten Paares von Rippenstrukturen kleiner ist als ein Rippe-zuRippe-Abstand des zweiten Paares von Rippenstrukturen. Das Verfahren enthält des zusätzlich zum Modifizieren des ersten Paares von Rippenstrukturen dergestalt, dass eine erste vertikale Abmessung des ersten Paares von Rippenstrukturen kleiner ist als eine zweite vertikale Abmessung des zweiten Paares von Rippenstrukturen, das Aussparen der modifizierten ersten Rippenstruktur und der zweiten Rippenstruktur, und das Bilden einer fusionierten epitaxialen Source/Drain-Region auf der ausgesparten modifizierten ersten Rippenstruktur und einer epitaxialen Source/Drain-Region auf der ausgesparten zweiten Rippenstruktur.
  • Eine weitere beispielhafte Halbleitervorrichtung, die gemäß einem erfindungsgemäßen Verfahren hergestellt werden kann, enthält erste und zweite FinFETs auf einem Substrat. Der erste FinFET enthält ein Paar Rippenstrukturen, die eine erste vertikale Abmessung haben, und eine fusionierte epitaxiale Source/Drain-Region auf dem Paar Rippenstrukturen. Der zweite FinFET hat eine zweite vertikale Abmessung, die größer ist als die erste vertikale Abmessung, und eine epitaxiale Source/Drain-Region auf der zweiten Rippenstruktur. Die Halbleitervorrichtung enthält des Weiteren eine Gate-Struktur über den ersten und zweiten Rippenstrukturen, einen Abstandshalter an den Seitenwänden der Gate-Struktur und eine Dielektrikumschicht unter der Gate-Struktur und dem Abstandshalter.

Claims (13)

  1. Verfahren zum Bilden erster und zweiter FinFETs (Rippen-Feldeffekttransistoren) (104, 106) auf einem Substrat (102), wobei das Verfahren Folgendes umfasst: Bilden erster und zweiter Rippenstrukturen (114, 116) der ersten bzw. zweiten FinFETs (104, 106) auf dem Substrat (102), wobei die ersten und zweiten Rippenstrukturen (114, 116) erste bzw. zweite vertikale Abmessungen (H1, H2) haben, die einander ungefähr gleich sind; Modifizieren der ersten Rippenstruktur (114) dergestalt, dass die erste vertikale Abmessung (H1) der ersten Rippenstruktur (114) kleiner ist als die zweite vertikale Abmessung (H2) der zweiten Rippenstruktur (116); Abscheiden einer Dielektrikumschicht (125*) auf der modifizierten ersten Rippenstruktur (114) und der zweiten Rippenstruktur (116); Bilden einer Polysiliziumstruktur (1056) auf der Dielektrikumschicht (125*); und selektives Bilden eines Abstandshalters (112) an einer Seitenwand der Polysiliziumstruktur (1056).
  2. Verfahren nach Anspruch 1, wobei das Modifizieren der ersten Rippenstruktur (114) Folgendes umfasst: Abscheiden einer Schicht aus isolierendem Material (646) auf Oberseiten der ersten und zweiten Rippenstrukturen (114, 116); Strukturieren der abgeschiedenen Schicht aus isolierendem Material (646), um die Oberseite der ersten Rippenstruktur (114) freizulegen und die Oberseite der zweiten Rippenstruktur (116) zu maskieren; und Ätzen eines Abschnitts der ersten Rippenstruktur (114).
  3. Verfahren nach Anspruch 1, wobei das Modifizieren der ersten Rippenstruktur (114) Folgendes umfasst: Abscheiden einer ersten Schicht aus isolierendem Material (108*) auf den ersten und zweiten Rippenstrukturen (114, 116) und dem Substrat (102); Planarisieren der ersten Schicht aus isolierendem Material (108*) dergestalt, dass eine Oberseite der ersten Schicht aus isolierendem Material (108*) im Wesentlichen koplanar mit Oberseiten der ersten und zweiten Rippenstrukturen (114, 116) ist; Abscheiden einer zweiten Schicht aus isolierendem Material (646) auf den Oberseiten der ersten und zweiten Rippenstrukturen (114, 116) und der planarisierten ersten Schicht aus isolierendem Material (108*); Strukturieren der zweiten Schicht aus isolierendem Material, um die Oberseite der ersten Rippenstruktur freizulegen und die Oberseite der zweiten Rippenstruktur (116) zu maskieren; Ätzen eines Abschnitts der ersten Rippenstruktur (114); und Entfernen der strukturierten zweiten Schicht aus isolierenden Material.
  4. Verfahren nach Anspruch 1, das des Weiteren das Bilden einer STI (Flachgrabenisolierung, Shallow Trench Isolation)-Region (108) umfasst, wobei das Bilden der STI-Region (108) Folgendes umfasst: Abscheiden einer Schicht aus isolierendem Material (108*) auf den ersten und zweiten Rippenstrukturen (114, 116) und dem Substrat (102); Planarisieren der Schicht (108*) aus isolierendem Material dergestalt, dass eine Oberseite der Schicht aus isolierendem Material (108*) im Wesentlichen koplanar mit Oberseiten der ersten und zweiten Rippenstrukturen (114, 116) ist; Bilden einer isolierenden Region (752) auf der modifizierten ersten Rippenstruktur (114) dergestalt, dass Oberseiten der isolierenden Region, der zweiten Rippenstruktur (116) und der planarisierten Schicht aus isolierendem Material (108*) im Wesentlichen koplanar miteinander sind; und Ätzen der planarisierten Schicht aus isolierendem Material (108*) dergestalt, dass die Oberseite der planarisierten Schicht aus isolierendem Material (108*) unter den Oberseiten der modifizierten ersten Rippenstruktur (114) und der zweiten Rippenstruktur (116) liegt.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei eine Differenz zwischen den ersten und zweiten vertikalen Abmessungen (H1, H2) in einem Bereich von etwa 20 nm bis etwa 50 nm liegt.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei das selektive Bilden des Abstandshalters (112) an der Seitenwand der Polysiliziumstruktur (1056) das Ausführen einer Oberflächenbehandlung auf der Dielektrikumschicht (125*) und der Seitenwand der Polysiliziumstruktur (1056) umfasst.
  7. Verfahren nach einem der Ansprüche 1 bis 5, wobei das selektive Bilden des Abstandshalters (112) an der Seitenwand der Polysiliziumstruktur (1056) Folgendes umfasst: Bilden einer Hemmungsschicht auf der Dielektrikumschicht (125*); Einarbeiten einer hydrophoben Komponente in die Hemmungsschicht; Abscheiden eines Abstandshaltermaterials (112) an der Seitenwand der Polysiliziumstruktur (1056); und Entfernen der Hemmungsschicht und der hydrophoben Komponente.
  8. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren Folgendes umfasst: Ätzen von Abschnitten der Dielektrikumschicht (125*) auf der modifizierten ersten Rippenstruktur (114) und der zweiten Rippenstruktur (116).
  9. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren das Ersetzen der Polysiliziumstruktur (1056) durch eine Gate-Struktur (110) umfasst.
  10. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren das Bilden epitaxialer Regionen (118, 120) auf der modifizierten ersten Rippenstruktur (114) und der zweiten Rippenstruktur (116) umfasst.
  11. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Rippenstruktur (114) ein erstes Paar von Rippenstrukturen (114) und die zweite Rippenstruktur (116) ein zweites Paar von Rippenstrukturen (116) umfasst umfasst, wobei ein Rippe-zu-Rippe-Abstand (P1) des ersten Paares von Rippenstrukturen (114) kleiner ist als ein Rippe-zu-Rippe-Abstand (P2) des zweiten Paares von Rippenstrukturen (116).
  12. Verfahren nach Anspruch 11, wobei der Rippe-zu-Rippe-Abstand (P1) des ersten Paares von Rippenstrukturen (114) in einem Bereich von etwa 18 nm bis etwa 24 nm liegt und wobei der Rippe-zu-Rippe-Mittenabstand (P2) des zweiten Paares von Rippenstrukturen (116) in einem Bereich von etwa 25 nm bis etwa 34 nm liegt.
  13. Verfahren nach Anspruch 11, wobei das Verfahren ferner Folgendes umfasst: Bilden einer Struktur mit einer strukturierten Dielektrikumschicht (125) unter der Polysiliziumstruktur (1056) und dem Abstandshalter (112), wobei dies Folgendes umfasst: Bilden von STI-Regionen (108) auf dem Substrat (102); Abscheiden der Dielektrikumschicht(125*) auf dem modifizierten ersten Paar von Rippenstrukturen (114), dem zweiten Paar von Rippenstrukturen (116) und den STI-Regionen (108); und Bilden der Polysiliziumstruktur (1056) und des Abstandshalters (112) auf der Dielektrikumschicht (125*); und Ätzen von Abschnitten der Dielektrikumschicht (125*), die sich auf dem modifizierten ersten Paar von Rippenstrukturen (114), dem zweiten Paar von Rippenstrukturen (116) und den STI-Regionen (108) befinden.
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