CN107316814B - 半导体元件的制造方法 - Google Patents
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Abstract
本发明公开一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤：提供一基底；形成一第一凹槽于基底内，第一凹槽具有一第一深度；形成一第二凹槽于基底内，第二凹槽具有一第二深度，第二深度不同于第一深度；形成一第一外延层于第一凹槽内；形成一第二外延层于第二凹槽内；去除部分第一外延层及部分基底以形成多个第一鳍状结构；以及去除部分第二外延层及部分基底以形成多个第二鳍状结构。
Description
技术领域
本发明内容涉及一种半导体元件的制造方法，且特别是涉及一种具有鳍状结构的半导体元件的制造方法。
背景技术
随着场效晶体管元件尺寸逐渐缩小的需求，鳍状场效晶体管元件取代平面式的场效晶体管元件已逐渐成为目前的主流趋势。
更进一步，因应目前将具有不同特性的元件整合至单一装置的趋势，鳍状场效晶体管元件中的鳍状结构的型态及其制作与改良，也成为目前业界研究的主要课题。
发明内容
本发明内容有关于一种半导体元件的制造方法。根据实施例的半导体元件的制造方法，由于第一凹槽和第二凹槽分别以不同的第一蚀刻制作工艺和第二蚀刻制作工艺制作而成，因而第一凹槽和第二凹槽可具有不同深度，使得平坦化制作工艺之后的第一外延层和第二外延层可具有不同高度，进而使得第一鳍状结构的第一外延段和第二鳍状结构的第二外延段可具有不同高度，而令第一鳍状结构和第二鳍状结构可以应用于半导体元件中具有不同功能的组件。
根据本发明内容的一实施例，提出一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤：提供一基底；形成一第一凹槽于基底内，第一凹槽具有一第一深度；形成一第二凹槽于基底内，第二凹槽具有一第二深度，第二深度不同于第一深度；形成一第一外延层于第一凹槽内；形成一第二外延层于第二凹槽内；去除部分第一外延层及部分基底以形成多个第一鳍状结构；以及去除部分第二外延层及部分基底以形成多个第二鳍状结构。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附附图，作详细说明如下：
附图说明
图1A～图1H为本发明的一实施例的半导体元件的制造方法示意图；
图2A～图2H为本发明的另一实施例的半导体元件的制造方法示意图；
图3A～图3F为本发明的再一实施例的半导体元件的制造方法示意图；
图4为本发明的又一实施例的半导体元件的制造方法示意图；
图5为本发明的更一实施例的半导体元件的制造方法示意图；
图6为本发明的再另一实施例的半导体元件的制造方法示意图。
符号说明
100：基底
110、140：硬掩模
120：图案化掩模
130：离子注入制作工艺
150：图案化结构
150s：侧壁结构
200：阱区
210：第一阱区
220：第二阱区
300：第一凹槽
300A：第一外延层
300B：第一外延段
400：第二凹槽
400A：第二外延层
400B：第二外延段
500：第一鳍状结构
600：第二鳍状结构
700：虚置鳍状结构
800：浅沟隔离
810：第一部分
810a：上表面
820：第二部分
D1：第一深度
D2：第二深度
H1、H2：高度
T1：第一沟槽
T2：第二沟槽
具体实施方式
在此发明内容的实施例中，提出一种半导体元件的制造方法。实施例中，由于第一凹槽和第二凹槽分别以不同的第一蚀刻制作工艺和第二蚀刻制作工艺制作而成，因而第一凹槽和第二凹槽可具有不同深度，使得平坦化制作工艺之后的第一外延层和第二外延层可具有不同高度，进而使得第一鳍状结构的第一外延段和第二鳍状结构的第二外延段可具有不同高度，而令第一鳍状结构和第二鳍状结构可以应用于半导体元件中具有不同功能的组件。附图中相同的标号用以标示相同或类似的部分。需注意的是，附图已简化以利清楚说明实施例的内容，实施例所提出的细部结构仅为举例说明之用，并非对本发明内容欲保护的范围做限缩。具有通常知识者当可依据实际实施态样的需要对该些结构加以修饰或变化。
图1A～图1H绘示依照本发明的一实施例的半导体元件的制造方法示意图。首先，如图1A所示，提供一基底100，例如是一硅基底。
接着，如图1A所示，可选择性地于基底100上形成一硬掩模110，硬掩模110例如是氧化硅或氮化硅，但不限于此。然后，可形成一图案化掩模120于硬掩模110上，图案化掩模120例如是图案化光致抗蚀剂。接着，可进行一离子注入制作工艺130，将掺质植入未被图案化掩模120所遮蔽的基底100内，以形成一阱区200于基底100内。
本实施例中，掺质例如是N型掺质，则阱区200例如是N型阱，制作完成的半导体元件例如可以是PMOS晶体管。其他实施例中，掺质也可以是P型掺质，则阱区200例如是P型阱。
接着，如图1B所示，形成一第一凹槽300于基底100内，且第一凹槽200具有一第一深度D1。
举例而言，可以形成图案化掩模120于基底100上方且暴露出预定形成第一凹槽300的区域，接着利用图案化掩模120进行一第一蚀刻制作工艺，以移除部分包含阱区200的基底100，以形成第一凹槽300于基底100内。实施例中，第一凹槽300上方的部分硬掩模110可以在形成如图1B所示的图案化掩模120时一并移除，也可以在进行第一蚀刻制作工艺时一并移除。
接着，如图1C所示，形成一第二凹槽400于基底100内，且第二凹槽400具有一第二深度D2，第二深度D2不同于第一深度D1。本实施例中，如图1C所示，第二深度D2例如是大于第一深度D1。
举例而言，可以形成图案化掩模120于基底100上方且暴露出预定形成第二凹槽400的区域，接着利用图案化掩模120进行一第二蚀刻制作工艺，以移除部分包含阱区200的基底100，以形成第二凹槽400于基底100内。实施例中，第二凹槽400上方的部分硬掩模110可以在形成如图1C所示的图案化掩模120时一并移除，也可以利用第二蚀刻制作工艺移除。
实施例中，第一凹槽300和第二凹槽400分别以不同的第一蚀刻制作工艺和第二蚀刻制作工艺制作而成，因而可以具有不同的深度。
本实施例中，如图1C所示，阱区200形成于第一凹槽300和第二凹槽400下方。
接着，如图1D所示，形成一第一外延层300A于第一凹槽300内，以及形成一第二外延层400A于第二凹槽400内。
本实施例中，如图1D所示，形成第一外延层300A和形成第二外延层400A于一个外延制作工艺中同时进行。本实施例中，第一外延层300A和第二外延层400A具有相同的材料，第一外延层300A和第二外延层400A可包括锗化硅(SiGe)、碳化硅(SiC)、磷化硅(SiP)、砷化镓(GaAs)、磷化铟(InP)、砷化铟镓(InGaAs)或磷化铟铝(InAlP)。
接着，如图1E～图1H所示，去除部分第一外延层300A及部分基底100以形成多个第一鳍状结构500，以及去除部分第二外延层400A及部分基底100以形成多个第二鳍状结构600。本实施例的第一鳍状结构500和第二鳍状结构600的制造方法例如可包括以下步骤。
如图1E所示，进行一平坦化制作工艺，例如以化学机械研磨(chemicalmechanical polishing，CMP)制作工艺去除部分第一外延层300A和部分第二外延层400A，使剩余的第一外延层300A和第二外延层400A的上表面切齐硬掩模110的上表面。至此，由于第一凹槽300和第二凹槽400分别以不同的第一蚀刻制作工艺和第二蚀刻制作工艺制作而成，因而第一凹槽300的第一深度D1和第二凹槽400的第二深度D2不同，使得平坦化制作工艺之后的第一外延层300A的高度H1和第二外延层400A的高度H2不同。
如图1F～图1G所示，可形成硬掩模110于第一外延层300A和第二外延层400A上，并形成另一硬掩模140于硬掩模110上，接着以侧壁图案转移(sidewall image transfer，SIT)技术或光刻蚀刻方式去除部分硬掩模140、部分硬掩模110、部分第一外延层300A、部分第二外延层400A和部分基底100，以形成第一鳍状结构500和第二鳍状结构600。本实施例中，去除部分第一外延层300A和去除部分第二外延层400A同时进行。实施例中，硬掩模140例如是氧化硅或氮化硅，硬掩模110的材料和硬掩模140的材料可以相同或不同。
如图1G所示，第一鳍状结构500具有第一外延段300B，第二鳍状结构600具有第二外延段400B，第一外延段300B由第一外延层300A所形成且其高度与第一外延层300A的高度H1实质上相同，第二外延段400B由第二外延层400A所形成且其高度和第二外延层400A的高度H2实质上相同。并且，如图1G所示，也形成虚置鳍状结构(dummy fin structure)700，虚置鳍状结构700不具有任何外延段。
根据本发明内容的实施例，由于第一凹槽300和第二凹槽400分别以不同的第一蚀刻制作工艺和第二蚀刻制作工艺制作而成，因而第一凹槽300的第一深度D1和第二凹槽400的第二深度D2不同，使得平坦化制作工艺之后的第一外延层300A的高度H1和第二外延层400A的高度H2不同，进而使得第一鳍状结构500的第一外延段300B和第二鳍状结构600的第二外延段400B具有不同高度，而令第一鳍状结构500和第二鳍状结构600可以应用于半导体元件中具有不同功能的组件。
本实施例中，以侧壁图案转移技术进行，其中形成图案化结构150于硬掩模140上，并形成侧壁结构150s于图案化结构150的侧壁上，接着移除图案化结构150并根据侧壁结构150s形成其下的第一鳍状结构500和第二鳍状结构600，最后移除侧壁结构150s。
并且，本实施例中，第一鳍状结构500和第二鳍状结构600在同一个步骤中形成。如图1G所示，第一鳍状结构500之间具有多个第一沟槽T1，第二鳍状结构600之间具有多个第二沟槽T2，第一沟槽T1的深度与第二沟槽T2的深度为相同。
接着，如图1H所示，先沉积一绝缘层(未绘示于图中)覆盖第一鳍状结构500和第二鳍状结构600，接着进行一蚀刻制作工艺，去除部分绝缘层以使得剩余的绝缘层上表面略低于第一鳍状结构500的第一外延段300B以及第二鳍状结构600的第二外延段400B，而形成一浅沟隔离800，浅沟隔离800环绕第一鳍状结构500和第二鳍状结构600。
之后，可对目前的半导体元件结构进行后续的晶体管制作工艺。举例而言，可依据需求形成栅极结构于第一鳍状结构500和第二鳍状结构600上，形成间隙壁于栅极结构旁，并形成源极/漏极区于间隙壁两侧的鳍状结构(第一鳍状结构500和/或第二鳍状结构600)内。接着，形成层间介电层于于栅极结构上，并选择性地进行金属栅极置换(replacementmetal gate，RMG)制作工艺将栅极结构置换为金属栅极。至此，则完成本实施例的半导体元件的晶体管制作工艺的制作。
图2A～图2H绘示依照本发明的另一实施例的半导体元件的制造方法示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图2A所示，提供基底100，以及选择性地于基底100上形成硬掩模110。
如图2B所示，可形成图案化掩模120于硬掩模110上，接着，可进行离子注入制作工艺130，将掺质植入未被图案化掩模120所遮蔽的基底100内，以形成一第一阱区210于基底100内。并且，接着利用图案化掩模120进行第一蚀刻制作工艺，以移除部分包含第一阱区210的基底100，以形成第一凹槽300于基底100内。至此，第一阱区210形成于基底100内及第一凹槽300下方。
接着，如图2C所示，可进行离子注入制作工艺130，将掺质植入未被图案化掩模120所遮蔽的基底100内，以形成一第二阱区220于基底100内。实施例中，第一阱区210的掺质和第二阱区220的掺质可以相同或不同；举例而言，第一阱区210的掺质和第二阱区220的掺质可以具有不同注入浓度和/或不同掺质材料，但不以此为限。一些实施例中，掺质例如分别是N型掺质或P型掺质，则第一阱区210和第二阱区210例如分别是N型阱或P型阱。
接着，利用图案化掩模120进行第二蚀刻制作工艺，以移除部分包含第二阱区220的基底100，以形成第二凹槽400于基底100内。至此，第二阱区220形成于基底100内及第二凹槽400下方。
接着，如图2D所示，形成第一外延层300A于第一凹槽300内，以及形成第二外延层400A于第二凹槽400内。本实施例中，形成第一外延层300A和形成第二外延层400A于一个外延制作工艺中同时进行，第一外延层300A和第二外延层400A具有相同的材料。
接着，如图2E～图2H所示，去除部分第一外延层300A及部分基底100以形成多个第一鳍状结构500，以及去除部分第二外延层400A及部分基底100以形成多个第二鳍状结构600。本实施例的第一鳍状结构500和第二鳍状结构600的制造方法例如可包括如图1E～图1H所示的步骤，在此不再赘述。
图3A～图3F绘示依照本发明的再一实施例的半导体元件的制造方法示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图3A～图3B所示，以类似于如图2A～图2B所示的步骤，提供基底100，选择性地于基底100上形成硬掩模110，形成图案化掩模120于硬掩模110上，以及以离子注入制作工艺130形成一第一阱区210于基底100内。并且，接着利用图案化掩模120进行第一蚀刻制作工艺，以形成第一凹槽300于基底100内。
接着，如图3C所示，以一第一外延制作工艺形成第一外延层300A于第一凹槽300内。
接着，如图3D所示，进行一平坦化制作工艺，例如以化学机械研磨制作工艺去除部分第一外延层300A，接着，再沉积硬掩模材料于第一外延层300A的上表面，以形成如图3D所示的硬掩模110。
接着，如图3E所示，以一第二外延制作工艺形成第二外延层400A。举例而言，以离子注入制作工艺130形成第二阱区220于基底100内，接着利用图案化掩模120进行第二蚀刻制作工艺，以形成第二凹槽400于基底100内。然后，以第二外延制作工艺形成第二外延层400A于第二凹槽400内；接着，以平坦化制作工艺去除部分第一外延层300A和部分第二外延层400A，使剩余的第一外延层300A和第二外延层400A的上表面切齐硬掩模110的上表面。
实施例中，第一外延层300A的材料例如不同于第二外延层400A的材料。一些实施例中，第一外延层300A的材料例如为N型(N-type)材料，而第二外延层400A的材料例如为P型(P-type)材料；或者第一外延层300A的材料例如为P型材料，而第二外延层400A的材料例如为N型材料。一实施例中，举例而言，第一外延层300A的材料和第二外延层400A的材料例如可均为锗化硅(SiGe)，其中锗含量为15～80％，而第一外延层300A和第二外延层400A的锗化硅具有不同的锗含量。
实施例中，第一外延层300A和第二外延层400A可分别独立地包括锗化硅(SiGe)、碳化硅(SiC)、磷化硅(SiP)、砷化镓(GaAs)、磷化铟(InP)、砷化铟镓(InGaAs)或磷化铟铝(InAlP)。
接着，如图3F所示，可形成硬掩模110于第一外延层300A和第二外延层400A上，并形成另一硬掩模140于硬掩模110上，接着以侧壁图案转移技术或光刻蚀刻方式去除部分硬掩模140、部分硬掩模110、部分第一外延层300A、部分第二外延层400A和部分基底100，以形成第一鳍状结构500和第二鳍状结构600。
图4绘示依照本发明的又一实施例的半导体元件的制造方法示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
请同时参照图2A～图2E和图4。首先，如图2A～图2E所示，形成第一外延层300A于第一凹槽300内，以及形成第二外延层400A于第二凹槽400内，且第一阱区210和第二阱区220分别位于第一凹槽300和第二凹槽400下方。
接着，如图4所示，去除部分第一外延层300A及部分基底100以形成多个第一鳍状结构500，以及去除部分第二外延层400A及部分基底100以形成多个第二鳍状结构600，且去除部分第二外延层400A的步骤在去除部分第一外延层300A的步骤之后进行。
实施例中，举例而言，可经由一次光刻蚀刻方式先移除部分第一外延层300A，再经由另一次光刻蚀刻方式移除部分第二外延层400A。如此一来，形成的第一鳍状结构500之间具有多个第一沟槽T1，而形成的第二鳍状结构600之间具有多个第二沟槽T2，经由分别控制两次蚀刻的程度，可以令第一沟槽T1的深度例如是不同于第二沟槽T2的深度。
图5绘示依照本发明的更一实施例的半导体元件的制造方法示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
请同时参照图2A～图2H和图5。首先，如图2A～图2H所示，形成第一外延层300A于第一凹槽300内，形成第二外延层400A于第二凹槽400内；接着，形成第一外延层300A于第一凹槽300内，以及形成第二外延层400A于第二凹槽400内；然后，去除部分第一外延层300A及部分基底100以形成多个第一鳍状结构500，以及去除部分第二外延层400A及部分基底100以形成多个第二鳍状结构600。
接着，如图5所示，形成浅沟隔离800。一些实施例中，浅沟隔离800具有一第一部分810环绕第一鳍状结构500以及一第二部分820环绕第二鳍状结构600，第一部分810的上表面810a高于或低于第二部分820的上表面820a。本实施例中，如图5所示，第一部分810的上表面810a高于第二部分820的上表面820a。
举例而言，可先沉积一绝缘层(未绘示于图中)覆盖第一鳍状结构500和第二鳍状结构600。接着，进行第一次蚀刻制作工艺，去除对应第一鳍状结构500的部分绝缘层，以使得剩余的部分绝缘层的上表面略低于第一鳍状结构500的第一外延段300B，而形成浅沟隔离800的第一部分810。然后，进行第二次蚀刻制作工艺，去除对应第二鳍状结构600的部分绝缘层，以使得剩余的部分绝缘层上表面略低于第二鳍状结构600的第二外延段400B，而形成浅沟隔离800的第二部分820。
图6绘示依照本发明的再另一实施例的半导体元件的制造方法示意图。本实施例中与前述实施例相同或相似的元件沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
请同时参照图2A～图2H和图6。本实施例与图2A～图2H的实施例的差别在于，第一凹槽300和第二凹槽400彼此相邻，而使得形成的第一外延层300A和第二外延层400A也相邻，因此形成的第一鳍状结构500和第二鳍状结构600之间不具有任何虚置鳍状结构700。
综上所述，虽然结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明。本发明所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应以附上的权利要求所界定的为准。
Claims (14)
1.一种半导体元件的制造方法，包括：
提供一基底；
形成一第一凹槽于该基底内，该第一凹槽具有一第一深度；
形成一第二凹槽于该基底内，该第二凹槽具有一第二深度，该第二深度不同于该第一深度；
形成一第一外延层于该第一凹槽内；
形成一第二外延层于该第二凹槽内，使该第一外延层的一第一上表面与该第二外延层的一第二上表面切齐；
去除部分该第一外延层及部分该基底以形成多个第一鳍状结构；以及
去除部分该第二外延层及部分该基底以形成多个第二鳍状结构。
2.如权利要求1所述的半导体元件的制造方法，其中以一第一蚀刻制作工艺形成该第一凹槽，以及以一第二蚀刻制作工艺形成该第二凹槽。
3.如权利要求1所述的半导体元件的制造方法，其中形成该第一外延层和形成该第二外延层于一个外延制作工艺中同时进行。
4.如权利要求1所述的半导体元件的制造方法，其中以一第一外延制作工艺形成该第一外延层，以及以一第二外延制作工艺形成该第二外延层。
5.如权利要求1所述的半导体元件的制造方法，其中该第一外延层的材料不同于该第二外延层的材料。
6.如权利要求1所述的半导体元件的制造方法，其中该第一外延层的材料为N型(N-type)材料，该第二外延层的材料为P型(P-type)材料。
7.如权利要求1所述的半导体元件的制造方法，还包括：
形成一阱区于该基底内及该第一凹槽和该第二凹槽下方。
8.如权利要求1所述的半导体元件的制造方法，还包括：
形成一第一阱区于该基底内及该第一凹槽下方；以及
形成一第二阱区于该基底内及该第二凹槽下方。
9.如权利要求1所述的半导体元件的制造方法，其中去除部分该第一外延层和去除部分该第二外延层同时进行。
10.如权利要求1所述的半导体元件的制造方法，其中去除部分该第二外延层在去除部分该第一外延层之后进行。
11.如权利要求1所述的半导体元件的制造方法，其中该些第一鳍状结构之间具有多个第一沟槽，该些第二鳍状结构之间具有多个第二沟槽，该些第一沟槽的深度不同于该些第二沟槽的深度。
12.如权利要求1所述的半导体元件的制造方法，还包括：
形成一浅沟隔离，该浅沟隔离环绕该些第一鳍状结构和该些第二鳍状结构。
13.如权利要求12所述的半导体元件的制造方法，其中该浅沟隔离具有一第一部分环绕该些第一鳍状结构以及一第二部分环绕该些第二鳍状结构，该第一部分的上表面高于或低于该第二部分的上表面。
14.如权利要求1所述的半导体元件的制造方法，其中该第一外延层和该第二外延层分别独立地包括锗化硅(SiGe)、碳化硅(SiC)、磷化硅(SiP)、砷化镓(GaAs)、磷化铟(InP)、砷化铟镓(InGaAs)或磷化铟铝(InAlP)。
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