TW201913748A - 半導體裝置的形成方法 - Google Patents

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Abstract

在一實施例中，一方法包含在半導體鰭上形成閘極堆疊，閘極堆疊具有複數個閘極間隙壁沿閘極堆疊的相對側延伸；形成與閘極堆疊相鄰的源極/汲極區；將閘極堆疊凹陷以在這些閘極間隙壁之間形成第一凹口；在第一凹口中的閘極堆疊上方沉積介電層；在第一凹口中的介電層和閘極堆疊上方形成第一金屬遮罩；回蝕刻介電層和閘極間隙壁以在第一金屬遮罩下方形成介電遮罩；在第一金屬遮罩上方和相鄰閘極堆疊沉積導電材料；以及平坦化導電材料以形成接點電性連接至源極/汲極區，接點的頂表面與介電遮罩的頂表面齊平。

Description

半導體裝置的形成方法
本發明實施例係有關於半導體技術，且特別是有關於具有鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的半導體裝置的形成方法。
半導體裝置使用於各種電子應用中，舉例來說，例如個人電腦、手機、數位相機以及其他電子設備。半導體裝置的製造一般透過在半導體基底上依序地沉積絕緣層或介電層、導電層和半導體層的材料，並使用微影製程將各種材料層圖案化，以形成電路組件和元件於其上。
半導體工業透過持續降低最小部件(feature)的尺寸，持續改善各種電子組件(例如電晶體、二極體、電阻、電容等等)的集成密度，使得更多的組件集成於既定面積中。然而，當降低最小部件的尺寸，出現了應解決的附加問題。
在一些實施例中，提供一種半導體裝置的形成方法，此方法包含在半導體鰭上形成閘極堆疊，閘極堆疊具有複數個閘極間隙壁沿閘極堆疊的相對側延伸；形成與閘極堆疊相鄰的源極/汲極區；將閘極堆疊凹陷以在這些閘極間隙壁之間形成第一凹口；在第一凹口中的閘極堆疊上方沉積介電層；在 第一凹口中的介電層和閘極堆疊上方形成第一金屬遮罩；回蝕刻介電層和閘極間隙壁以在第一金屬遮罩下方形成介電遮罩；在第一金屬遮罩上方和相鄰閘極堆疊沉積導電材料；以及平坦化導電材料以形成接點電性連接至源極/汲極區，接點的頂表面與介電遮罩的頂表面齊平。
在一些其他實施例中，提供一種半導體裝置的形成方法，此方法包含在半導體鰭上形成閘極堆疊，閘極堆疊具有複數個閘極間隙壁沿閘極堆疊的相對側延伸；沿閘極間隙壁的側邊沉積層間介電質；將閘極堆疊凹陷以在這些閘極間隙壁之間形成第一凹口；在第一凹口的第一部分中的閘極堆疊上方沉積介電層；在第一凹口的第二部分中的介電層上方沉積第一金屬層；平坦化第一金屬層直到第一金屬遮罩餘留在第一凹口中，第一金屬遮罩的頂表面與介電層的頂表面齊平；回蝕刻介電層直到介電遮罩餘留在閘極堆疊上方和第一金屬遮罩下方；蝕刻出第一開口通過層間介電質；以導電材料填充第一開口；以及平坦化導電材料直到介電遮罩的頂表面與導電材料的頂表面齊平。
在另外一些實施例中，提供一種半導體裝置的形成方法，此方法包含在半導體鰭上形成閘極堆疊，閘極堆疊具有複數個閘極間隙壁沿閘極堆疊的相對側延伸；沿閘極間隙壁的側邊沉積層間介電質；將閘極堆疊凹陷以在這些閘極間隙壁之間形成凹口；在凹口的第一部分中的閘極堆疊上方沉積介電層；在凹口的第二部分中的介電層上方沉積第一金屬層；平坦化第一金屬層直到第一金屬遮罩餘留在凹口中，第一金屬遮罩 的頂表面與介電層的頂表面齊平；回蝕刻介電層和閘極間隙壁以在第一金屬遮罩下方形成介電遮罩；在介電遮罩和第一金屬遮罩上方沉積第二金屬層；平坦化第二金屬層直到第二金屬遮罩餘留在介電遮罩和閘極間隙壁上方；在第二金屬遮罩上方和相鄰閘極堆疊沉積導電材料；以及平坦化導電材料，使得導電材料的頂表面與介電遮罩的頂表面齊平。
50‧‧‧基底
50B、50C‧‧‧區域
52、58‧‧‧鰭
54‧‧‧絕緣材料
56‧‧‧隔離區
60‧‧‧虛設介電層
62‧‧‧虛設閘極層
64‧‧‧遮罩層
72‧‧‧虛設閘極
74‧‧‧遮罩
80‧‧‧閘極密封間隙壁
81‧‧‧輕摻雜源極/汲極區
82‧‧‧源極/汲極區
86‧‧‧閘極間隙壁
88、122‧‧‧層間介電質
90、100、108、116‧‧‧凹口
92‧‧‧閘極介電層
94‧‧‧閘極電極
102‧‧‧介電遮罩層
104、112‧‧‧金屬遮罩層
106、114‧‧‧金屬遮罩
110‧‧‧介電遮罩
118‧‧‧導電材料
120、124、126‧‧‧接點
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1圖顯示依據一些實施例之鰭式場效電晶體(FinFET)的範例的三維視圖。
第2-6、7A-9A、7B-9B、10A-10D、11A-26A、11B-26B圖為依據一些實施例之製造鰭式場效電晶體裝置的中間階段的剖面示意圖。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述 第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
依據各種實施例，閘極堆疊形成於半導體鰭上，且形成用於閘極堆疊的間隙壁。包含金屬層和介電層的雙層膜形成於閘極堆疊和間隙壁上方。在後續的製程中將金屬層和介電層圖案化，且在後續的製程中將圖案化層用作蝕刻停止層和平坦化停止層。因此，閘極堆疊和間隙壁的高度可透過單一蝕刻步驟定義，且可避免在後續實施蝕刻和平坦化步驟中的閘極堆疊和間隙壁的高度損失。
第1圖顯示依據一些實施例之鰭式場效電晶體(FinFET)的範例的三維視圖。鰭式場效電晶體包括在基底50上的鰭58。隔離區56形成於基底50上，且鰭58突出於相鄰的隔離區56之上及相鄰的隔離區56之間。閘極介電層92沿鰭58的側壁和頂表面延伸，且閘極電極94在閘極介電層92上方。源極/汲 極區82(有時也被稱為磊晶源極/汲極區)設置於鰭58中之閘極介電層92和閘極電極94的相對側上。第1圖更顯示後面圖中使用的參考剖面。剖面A-A橫跨鰭式場效電晶體的通道區、閘極介電層92和閘極電極94。剖面B-B垂直於剖面A-A並沿鰭58的縱軸延伸，且舉例來說，在源極/汲極區82之間的電流方向。剖面C-C平行於剖面B-B並橫跨鰭式場效電晶體的源極/汲極。為了清楚起見，後續圖式參考這些參考剖面。
此處討論的一些實施例在上下文中討論使用閘極後製(gate-last)製程形成的鰭式場效電晶體。在一些其他實施例中，可使用閘極先製(gate-first)製程。再者，一些實施例考慮了用於平面裝置的方面，例如平面電晶體。
第2-26B圖為依據一些實施例之製造鰭式場效電晶體裝置的中間階段的剖面示意圖。第2-6圖顯示第1圖所示的參考剖面A-A，除了第2-6圖顯示具有多個鰭的鰭式場效電晶體。在第7A-26B圖中，以「A」結尾的圖式名稱顯示沿第1圖所示的參考剖面A-A，以「B」結尾的圖式名稱顯示沿第1圖所示之相似的參考剖面B-B，除了第7A-26B圖顯示具有多個鰭的鰭式場效電晶體。第10C和10D圖顯示沿第1圖所示的參考剖面C/D-C/D，除了第10C和10D圖顯示具有多個鰭的鰭式場效電晶體。
在第2圖中，提供基底50以形成晶圓。基底50可為半導體基底，例如塊狀(bulk)半導體、絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底或類似基底，基底50可被摻雜(例如p型或n型摻雜物)或未摻雜。基底50可為晶圓，例 如矽晶圓。一般來說，絕緣層上覆半導體基底包含形成於絕緣層上的半導體材料層。舉例來說，絕緣層可為埋置氧化物(buried oxide，BOX)層、氧化矽層或類似材料。在基底上提供絕緣層，一般為矽基底或玻璃基底。也可使用例如多層基底或梯度(gradient)基底的其他基底。在一些實施例中，基底50的半導體材料可包含矽、鍺、包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體、包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半導體或前述之組合。
基底50包含區域50B和區域50C。區域50B可用以形成n型裝置，例如N型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)場效電晶體，例如n型鰭式場效電晶體。區域50C可用以形成p型裝置，例如P型金屬氧化物半導體(p-type MOS，PMOS)場效電晶體，例如p型鰭式場效電晶體。區域50B可與區域50C(例如透過所示的分隔器)物理地隔開，且可在區域50B與區域50C之間設置任何數目的裝置部件(例如其他主動裝置、摻雜區、隔離結構等)。在一些實施例中，區域50B和區域50C皆用以形成相同類型的裝置，例如此兩個區域皆為n型裝置或p型裝置。
在第3圖中，鰭52形成於基底50中。鰭52為半導體條帶(strip)。在一些實施例中，可透過在基底50中蝕刻溝槽而在基底50中形成鰭52。此蝕刻可為任何合適的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似製程或前述之組合。此蝕刻可為非等 向性。
在第4圖中，絕緣材料54形成於基底50上方以及相鄰的鰭52之間。絕緣材料54可為氧化物，例如氧化矽、氮化物、類似物或前述之組合，且可透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、流動式化學氣相沉積(flowable CVD，FCVD)(在遠端電漿系統中沉積以化學氣相沉積為基礎的材料，之後固化將其轉變為另一材料，例如氧化物)、類似製程或前述之組合形成。可使用透過任何合適的製程形成的其他絕緣材料。在顯示的實施例中，絕緣材料54為透過流動式化學氣相沉積製程形成的氧化矽。當形成了絕緣材料之後，可實施退火製程。在一實施例中，形成絕緣材料54，使得多餘的絕緣材料54覆蓋鰭52。
在第5圖中，將平坦化製程應用至絕緣材料54。在一些實施例中，平坦化製程包含化學機械研磨(chemical mechanical polish，CMP)、回蝕刻製程、前述之組合或類似製程。平坦化製程暴露出鰭52。在完成平坦化製程之後，鰭52的頂表面和絕緣材料54的頂表面齊平。
在第6圖中，將絕緣材料54凹陷，以形成淺溝槽隔離(Shallow Trench Isolation，STI)區56。絕緣材料54凹陷使得在區域50B和區域50C中的鰭58從相鄰的淺溝槽隔離區56之間突出。再者，淺溝槽隔離區56的頂表面可具有如圖所示的平坦表面、凸面、凹面(例如凹陷)或前述之組合。淺溝槽隔離區56的頂表面可透過合適的蝕刻形成平坦表面、凸面及/或凹面。淺溝槽隔離區56可使用合適的蝕刻製程凹陷，例如對絕緣材料 54的材料有選擇性的蝕刻製程。舉例來說，使用CERTAS®蝕刻的化學氧化物移除或可使用Applied Materials SICONI工具或稀釋氫氟酸(dilute hydrofluoric，DHF)。
本發明所屬技術領域中具通常知識者可以理解第2-6圖描述的製程僅為如何形成鰭58的一個範例。在一些實施例中，可在基底50的頂表面上方形成介電層；可蝕刻出通過介電層的溝槽；可在溝槽中磊晶成長同質磊晶結構；以及將介電層凹陷使得同質磊晶結構從介電層突出以形成鰭。在一些實施例中，異質磊晶結構可用於鰭52。舉例來說，可將鰭52凹陷，且可在凹陷的地方磊晶成長不同於鰭52的材料。在另一實施例中，可在基底50的頂表面上方形成介電層；可蝕刻出通過介電層的溝槽；可使用不同於基底50的材料在溝槽中磊晶成長異質磊晶結構；以及將介電層凹陷使得異質磊晶結構從介電層突出以形成鰭58。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，成長材料可在成長期間原位(in situ)摻雜，其可省去之前和後續的佈植，但是也可一起使用同位摻雜和佈植摻雜。再者，在N型金屬氧化物半導體區域中磊晶成長不同於P型金屬氧化物半導體區域中的材料可為有利的。在各種實施例中，鰭58可由矽鍺(SixGe1-x，其中x可在0與1之間)、碳化矽、純鍺或大致純鍺、第III-V族化合物半導體、第II-VI族化合物半導體或類似材料形成。舉例來說，用以形成第III-V族化合物半導體的可用材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及類似材料，但不限於此。
請參照第6圖，合適的井區(未顯示)可形成於鰭 58、鰭52及/或基底50上。在一些實施例中，P型井可形成於區域50B中，而N型井可形成於區域50C中。在一些實施例中，P型井或N型井可皆形成於區域50B和區域50C中。
在有著不同井區類型的實施例中，可使用光阻或其他遮罩(未顯示)達成用於區域50B和區域50C的不同摻雜步驟。舉例來說，光阻可形成於區域50B的鰭58和淺溝槽隔離區56上方。將光阻圖案化以暴露出基底50的區域50C(例如P型金屬氧化物半導體區域)。光阻可透過使用旋塗技術形成，並透過使用合適的光微影技術圖案化。當圖案化光阻之後，在區域50C中實施n型雜質佈植，且光阻可作為遮罩以大致避免n型雜質植入區域50B(例如N型金屬氧化物半導體區域)中。n型雜質可為磷、砷或類似物在此區域植入等於或小於1018cm-3的濃度，例如在約1017cm-3與約1018cm-3之間。在佈植之後，例如透過合適的灰化製程移除光阻。
在區域50C的佈植之後，光阻形成於區域50C的鰭58和淺溝槽隔離區56上方。將光阻圖案化以暴露出基底50的區域50B(例如N型金屬氧化物半導體區域)。光阻可透過使用旋塗技術形成，並透過使用合適的光微影技術圖案化。當圖案化光阻之後，在區域50B中實施p型雜質佈植，且光阻可作為遮罩以大致避免p型雜質植入區域50C(例如P型金屬氧化物半導體區域)中。p型雜質可為硼、BF2或類似物在此區域植入等於或小於1018cm-3的濃度，例如在約1017cm-3與約1018cm-3之間。在佈植之後，例如透過合適的灰化製程移除光阻。
在區域50B和區域50C的佈植之後，實施退火以活 化植入的p型及/或n型雜質。在一些實施例中，磊晶鰭的成長材料可在成長期間原位摻雜，其可省去佈植，但是也可一起使用同位摻雜和佈植摻雜。
第7A-26B圖顯示製造實施例的裝置的各種額外步驟。第7A-26B圖顯示區域50B或區域50C中的部件。舉例來說，第7A-26B圖所示的結構可應用於區域50B和區域50C。區域50B和區域50C的結構中(如果有)的差異描述於對照每一圖式的文字。
在第7A和7B圖中，虛設(dummy)介電層60形成於鰭58上。舉例來說，虛設介電層60可為氧化矽、氮化矽、前述之組合或類似材料，且可依據合適技術沉積或熱成長虛設介電層60。虛設閘極層62形成於虛設介電層60上方，且遮罩層64形成於虛設閘極層62上方。虛設閘極層62可沉積於虛設介電層60上方，接著例如透過化學機械研磨平坦化。虛設閘極層62可為導電材料，且可選自包含多晶矽(polycrystalline-silicon，polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組。在一實施例中，沉積非晶矽並將非晶矽再結晶形成多晶矽。可透過物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、濺鍍沉積或本發明所屬技術領域中已知且用於沉積導電材料的其他技術沉積虛設閘極層62。虛設閘極層62可由具有在蝕刻隔離區時之高蝕刻選擇性的其他材料製成。遮罩層64可沉積於虛設閘極層62上方。舉例來說，遮罩層64可包含SiN、SiON或類似材料。在此範例中，單一的虛設閘極層62和 單一的遮罩層64形成橫跨區域50B和區域50C。在一些實施例中，多個分開的虛設閘極層可形成於區域50B和區域50C中，且多個分開的遮罩層可形成於區域50B和區域50C中。
在第8A和8B圖中，可透過使用合適的光微影和蝕刻技術將遮罩層64圖案化，以形成遮罩74。可接著透過使用合適的蝕刻技術將遮罩74的圖案轉移至虛設閘極層62和虛設介電層60，以形成虛設閘極72。虛設閘極72覆蓋鰭58各自的通道區。遮罩74的圖案可用於將每一虛設閘極72與相鄰的虛設閘極隔開。虛設閘極72也可具有長度方向大致垂直於個別磊晶鰭的長度方向。
在第8A和8B圖中，閘極密封間隙壁80可形成於虛設閘極72、遮罩74及/或鰭58暴露的表面上。熱氧化或沉積，接著非等向性蝕刻可形成閘極密封間隙壁80。
在形成閘極密封間隙壁80之後，可實施用於形成輕摻雜源極/汲極(lightly doped source/drain，LDD)區81的佈植。在有著不同裝置類型的實施例中，相似於上述第6圖討論的佈植，遮罩(例如光阻)可形成於區域50B上方，同時暴露出區域50C，且可將合適類型(例如n型或p型)的雜質植入區域50C中暴露的鰭58。接著，可移除遮罩。之後，遮罩(例如光阻)可形成於區域50C上方，同時暴露出區域50B，且可將合適類型的雜質植入區域50B中暴露的鰭58。接著，可移除遮罩。n型雜質可為之前討論的任何n型雜質，p型雜質可為之前討論的任何p型雜質。輕摻雜源極/汲極區81可具有從約1015cm-3至約1016cm-3的雜質濃度。可使用退火來活化佈植的雜質。
在第9A和9B圖中，閘極間隙壁86沿虛設閘極72和遮罩74的側壁形成於閘極密封間隙壁80上。閘極間隙壁86可透過順應性沉積材料接著非等向性蝕刻此材料而形成。閘極間隙壁86的材料可為氮化矽、SiCN、前述之組合或類似材料。此蝕刻可對閘極間隙壁86的材料有選擇性，使得在形成閘極間隙壁86期間，不蝕刻源極/汲極區82。
在第10A和10B圖中，源極/汲極區82形成於鰭58中。源極/汲極區82形成於鰭58中，使得每一虛設閘極72設置於各自相鄰的每一對源極/汲極區82之間。在一些實施例中，源極/汲極區82可延伸通過輕摻雜源極/汲極區81及/或進入鰭52中。在一些實施例中，使用閘極間隙壁86將源極/汲極區82與虛設閘極72以合適的橫向距離隔開，因此源極/汲極區82不會使後續形成之最終的鰭式場效電晶體的閘極短路。
在區域50B(例如N型金屬氧化物半導體區域)中的源極/汲極區82可透過將區域50C(例如P型金屬氧化物半導體區域)遮蔽，接著蝕刻區域50B中鰭58的源極/汲極區以形成鰭58中的凹口，接著在凹口中磊晶成長區域50B中的源極/汲極區82而形成。源極/汲極區82可包含任何合適的材料，例如適用於n型鰭式場效電晶體的材料。舉例來說，假如鰭58為矽，區域50B中的源極/汲極區82可包含矽、SiC、SiCP、SiP或類似材料。區域50B中的源極/汲極區82可具有從鰭58各自表面凸起的表面，且可具有多面(facets)。
在區域50C(例如P型金屬氧化物半導體區域)中的源極/汲極區82可透過將區域50B(例如N型金屬氧化物半導體 區域)遮蔽，接著蝕刻區域50C中鰭58的源極/汲極區以形成鰭58中的凹口，接著在凹口中磊晶成長區域50C中的源極/汲極區82而形成。源極/汲極區82可包含任何合適的材料，例如適用於p型鰭式場效電晶體的材料。舉例來說，假如鰭58為矽，區域50C中的源極/汲極區82可包含SiGe、SiGeB、Ge、GeSn或類似材料。區域50C中的源極/汲極區82可具有從鰭58各自表面凸起的表面，且可具有多面。
可以摻雜物佈植源極/汲極區82及/或鰭58以形成源極/汲極區，相似於上述用於形成輕摻雜源極/汲極區81的製程，接著進行退火。源極/汲極區82可具有在約1019cm-3與約1021cm-3之間的雜質濃度。用於源極/汲極區的n型雜質及/或p型雜質可為前面討論的任何雜質。在一些實施例中，源極/汲極區82可在成長期間原位摻雜。
由於使用磊晶製程在區域50B和區域50C中形成源極/汲極區82，因此源極/汲極區82的上表面具有多面橫向向外擴張超過鰭58的側壁。在一些實施例中，這些平面導致相同的鰭式場效電晶體之相鄰的源極/汲極區82合併，如第10C圖所示。在一些其他實施例中，在完成磊晶製程之後，相鄰的源極/汲極區82保持分開，如第10D圖所示。
在第11A和11B圖中，層間介電質(inter-layer dielectric，ILD)88沉積於第10A和10B圖所示的結構上方。層間介電質88可由介電材料或半導體材料形成，且可透過任何合適的方法沉積，例如化學氣相沉積、電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)或流動式化學氣相沉積。介電 材料可包含磷矽玻璃(Phospho-Silicate Glass，PSG)、硼矽玻璃(Boro-Silicate，BSG)、摻雜硼的磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未摻雜矽玻璃(undoped Silicate Glass，USG)或類似物。半導體材料可包含非晶矽、矽鍺(SixGe1-x，其中x可在0與1之間)、純鍺或類似材料。可使用任何合適的製程形成其他絕緣材料或半導體材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)(未顯示)設置於層間介電質88與源極/汲極區82、遮罩74及閘極間隙壁86之間。
在第12A和12B圖中，實施平坦化製程(例如化學機械研磨)使層間介電質88的頂表面與虛設閘極72的頂表面齊平。此平坦化製程也可移除虛設閘極72上的遮罩74以及沿遮罩74的側壁延伸之閘極密封間隙壁80和閘極間隙壁86的部分。在平坦化製程之後，虛設閘極72、閘極密封間隙壁80、閘極間隙壁86和層間介電質88的頂表面齊平。因此，虛設閘極72的頂表面透過層間介電質88露出。
在第13A和13B圖中，在蝕刻步驟中移除虛設閘極72以及暴露出的虛設閘極72正下方的虛設介電層60，因此形成凹口90。在一些實施例中，透過非等向性乾蝕刻製程移除虛設閘極72。舉例來說，蝕刻製程可包含使用選擇性蝕刻虛設閘極72而不蝕刻層間介電質88或閘極間隙壁86之反應氣體的乾蝕刻製程。每一凹口90暴露出個別鰭58的通道區。每一通道區設置於相鄰每一對源極/汲極區82之間。在移除期間，虛設介電層60可用作當蝕刻虛設閘極72時的蝕刻停止層。在移除虛設閘 極72之後，可接著移除虛設介電層60。
在第14A和14B圖中，形成用作取代閘極的閘極介電層92和閘極電極94。閘極介電層92順應性地沉積於凹口90中，例如在鰭58的頂表面和側壁上以及在閘極密封間隙壁80/閘極間隙壁86的側壁上。閘極介電層92也可形成於層間介電質88的頂表面上。依據一些實施例，閘極介電層92包括氧化矽、氮化矽或前述之多層。在一些實施例中，閘極介電層92為高介電常數(high-k)介電材料，且在這些實施例中，閘極介電層92可具有大於約7.0的高介電常數值，且可包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽和前述之組合。在閘極介電層92為高介電常數材料的實施例中，界面層(未顯示)可形成於鰭58上，且閘極介電層92可形成於界面層上。界面層可由例如SiO2形成，且可透過例如在凹口90中氧化鰭58而形成。閘極介電層92的形成方法可包含分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、電漿增強化學氣相沉積或類似技術。
閘極電極94各自沉積於閘極介電層92上方，且填充凹口90的餘留部分。閘極電極94可為含金屬材料，例如TiN、TaN、TaC、Co、Ru、Al、前述之組合或前述之多層。舉例來說，雖然顯示單一的閘極電極94，可在凹口90中沉積任何數量的功函數調整層。在填充閘極電極94之後，可實施平坦化製程(例如化學機械研磨)來移除閘極介電層92以及閘極電極94的材料的多餘部分，上述多餘部分在層間介電質88的頂表面上方。因此，閘極電極94和閘極介電層92的材料的餘留部分形成最終 的鰭式場效電晶體的取代閘極。閘極電極94和閘極介電層92在此處可被統稱為「閘極」或「閘極堆疊」。閘極和閘極堆疊可沿鰭58的通道區的側壁延伸。
在區域50B和區域50C中的閘極介電層92的形成可同時發生，使得每一區域中的閘極介電層92由相同材料形成，且閘極電極94的形成可同時發生，使得每一區域中的閘極電極94由相同材料形成。在一些實施例中，每一區域中的閘極介電層92可透過不同的製程形成，使得閘極介電層92可為不同材料，且每一區域中的閘極電極94可透過不同製程形成，使得閘極電極94可為不同材料。當使用不同的製程時，可使用各種遮罩來遮蔽並暴露出合適的區域。
在第15A和15B圖中，在蝕刻步驟中將閘極介電層92和閘極電極94凹陷，因此形成凹口100。此蝕刻步驟可包含非等向性乾蝕刻。舉例來說，蝕刻製程可包含使用選擇性蝕刻閘極介電層92和閘極電極94而不蝕刻層間介電質88、閘極間隙壁86或閘極密封間隙壁80之反應氣體的乾蝕刻製程。每一凹口90暴露出個別鰭58的通道區。
在第16A和16B圖中，介電遮罩層102形成於凹口100中並沿層間介電質88延伸。介電遮罩層102沿凹口100的側邊(例如沿閘極密封間隙壁80)以及沿閘極介電層92和閘極電極94的頂部延伸。介電遮罩層102在後續自對準接觸蝕刻步驟期間為閘極間隙壁86提供保護，以確保自對準接觸不會將其中一個閘極電極94短路到對應的源極/汲極區82。介電遮罩層102可由SiN、SiON、SiO2、類似物或前述之組合形成，且可透過化 學氣相沉積、物理氣相沉積、原子層沉積、旋塗介電質製程、類似技術或前述之組合形成。在一實施例中，介電遮罩層102可由相同於閘極間隙壁86的材料形成。介電遮罩層102形成至約20nm至約40nm的厚度。特別來說，形成介電遮罩層102使得介電遮罩層102僅部分地填充凹口100。
在第17A和17B圖中，金屬遮罩層104形成於介電遮罩層102上方。金屬遮罩層104填充凹口100的餘留部分，且可過填充(overfill)凹口100使得金屬遮罩層104沿層間介電質88的頂表面延伸。金屬遮罩層104可由銅、銅合金、銀、金、鎢、鋁、鎳、鈷、類似材料或前述之組合形成，且可透過沉積製程(例如電化學電鍍、物理氣相沉積、化學氣相沉積、原子層沉積、類似技術或前述之組合)形成。
因為介電遮罩層102和金屬遮罩層104為不同類型的材料(例如介電質與金屬)，介電遮罩層102和金屬遮罩層104對於相同的平坦化製程以及相同的蝕刻製程具有高選擇性。特別來說，金屬遮罩層104和介電遮罩層102對於使用相同參數(例如相同的化學機械研磨漿和向下壓力)的平坦化製程具有不同的移除速率，且對於使用相同的蝕刻參數(例如相同的蝕刻劑和溫度)的蝕刻製程也具有不同的移除速率。在一實施例中，金屬遮罩層104和介電遮罩層102的平坦化選擇性和蝕刻選擇性(例如移除速率的比值)可大於或等於約100。
在第18A和18B圖中，實施平坦化製程(例如化學機械研磨)來移除金屬遮罩層104的多餘部分，此多餘部分在介電遮罩層102的頂表面上方。在平坦化製程之後，餘留在凹口100 中的金屬遮罩層104形成金屬遮罩106。金屬遮罩106的頂表面與介電遮罩層102的頂表面齊平。
由於金屬遮罩層104和介電遮罩層102的高平坦化選擇性，因此介電遮罩層102作為平坦化停止層，其中當平坦化製程碰觸到介電遮罩層102時，平坦化製程的移除速率停止或大致降低。因為介電遮罩層102在閘極堆疊上方，因此平坦化製程不實施於閘極堆疊，且閘極堆疊在平坦化製程之前的高度大致等於閘極堆疊在平坦化製程之後的高度。
在第19A和19B圖中，實施蝕刻製程以回蝕刻介電遮罩層102。蝕刻製程對介電遮罩層102和閘極間隙壁86的介電材料有選擇性。舉例來說，蝕刻製程可包含使用電漿從蝕刻氣體形成反應性物質。在一些實施例中，電漿可為遠端電漿。蝕刻氣體可包含氟碳化學物，例如C4F6/CF4/C5F和NF3/O2/N2/Ar/H3/H2、類似物或前述之組合。蝕刻製程移除層間介電質88上方的介電遮罩層102的部分，且也可將閘極間隙壁86、閘極密封間隙壁80、介電遮罩層102的垂直部分凹陷，進而形成沿金屬遮罩106延伸的凹口108。在凹口108的底部之介電遮罩層102的餘留部分在閘極堆疊上方形成介電遮罩110。因為金屬遮罩106可部分或完全覆蓋閘極堆疊，蝕刻製程的移除速率可在閘極堆疊附近停止或大致降低。因此，金屬遮罩106可在蝕刻製程期間保護閘極堆疊，使得閘極堆疊在蝕刻製程之前的高度大致等於閘極堆疊在蝕刻製程之後的高度。
在第20A和20B圖中，金屬遮罩層112形成於凹口108中。金屬遮罩層112填充凹口108，且可過填充凹口108使得 金屬遮罩層112沿層間介電質88的頂表面和金屬遮罩106上方延伸。金屬遮罩層112可由選自與金屬遮罩層104相同候選材料的材料形成，且可使用選自與用於形成金屬遮罩層104相同群組候選方法的方法形成。金屬遮罩層104和112可由相同材料形成，或可包含不同材料。在一實施例中，金屬遮罩層104和112包含鈷且透過使用原子層沉積形成。
因為層間介電質88和金屬遮罩層112為不同類型的材料(例如介電質與金屬)，層間介電質88和金屬遮罩層112對於相同的平坦化製程以及相同的蝕刻製程具有高選擇性。特別來說，金屬遮罩層112和層間介電質88對於使用相同參數(例如相同的化學機械研磨漿和向下壓力)的平坦化製程具有不同的移除速率，且對於使用相同的蝕刻參數(例如相同的蝕刻劑和溫度)的蝕刻製程也具有不同的移除速率。在一實施例中，金屬遮罩層112和層間介電質88的平坦化選擇性和蝕刻選擇性(例如移除速率的比值)可大於或等於約100。
在第21A和21B圖中，實施平坦化製程來移除金屬遮罩層112的多餘部分，此多餘部分在層間介電質88的頂表面上方。在平坦化製程之後，餘留在閘極密封間隙壁80、閘極間隙壁86、閘極介電層92和閘極電極94上方的金屬遮罩層112和金屬遮罩106進而形成金屬遮罩114。金屬遮罩114的頂表面與層間介電質88的頂表面齊平。
由於金屬遮罩層112和層間介電質88的高平坦化選擇性，因此層間介電質88作為平坦化停止層，其中當平坦化製程碰觸到層間介電質88時，平坦化製程的移除速率停止或大 致降低。因為介電遮罩110在閘極堆疊上方，因此平坦化製程不實施於閘極堆疊，且閘極堆疊在平坦化製程之前的高度大致等於閘極堆疊在平坦化製程之後的高度。
金屬遮罩114形成於介電遮罩110、閘極間隙壁86和閘極密封間隙壁80上方。因此，金屬遮罩114和介電遮罩110在後續蝕刻或平坦化製程期間保護閘極堆疊，使得後續蝕刻或平坦化製程不降低閘極堆疊或間隙壁的高度。依據一些實施例，用以回蝕刻介電遮罩層102的蝕刻製程可定義閘極堆疊和間隙壁的高度，且沒有後續製程可降低高度。因為使用單一製程定義閘極堆疊和間隙壁的高度(而非多個平坦化製程和蝕刻製程)，可開啟閘極高度損失窗(gate height loss window)，並降低閘極高度損失。當裝置尺寸持續微縮化，避免閘極高度損失可能變得重要，且可幫助改善最終裝置的移動性。
在第22A和22B圖中，實施蝕刻製程來移除層間介電質88的一部分，以形成凹口116。凹口116暴露出源極/汲極區82，之後取代接點形成於暴露出的源極/汲極區82上。此蝕刻對層間介電質88的材料有選擇性，且不移除閘極間隙壁86。舉例來說，蝕刻製程可包含使用電漿從蝕刻氣體形成反應性物質。在一些實施例中，電漿可為遠端電漿。蝕刻氣體可包含氟碳化學物，例如C4F6/CF4/C5F和NF3/O2/N2/Ar/H3/H2、類似物或前述之組合。光阻(未顯示)可形成於基底50上方，且被圖案化以暴露出將被取代接點取代之層間介電質88的部分。蝕刻製程移除層間介電質88的暴露部分。金屬遮罩114在蝕刻製程期間保護閘極堆疊，使得閘極堆疊在蝕刻製程之前的高度大致等於 閘極堆疊在蝕刻製程之後的高度。
在第23A和23B圖中，導電材料118形成於凹口116中。在一些實施例中，在形成導電材料118中，襯墊(未顯示)可形成於凹口116中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導電材料118形成於襯墊上方。導電材料118可由選自與金屬遮罩層104相同候選材料的材料形成，且可使用選自與用於形成金屬遮罩層104相同群組候選方法的方法形成。金屬遮罩層104和112可由相同材料形成，或可包含不同材料。多餘的導電材料118也可形成於閘極堆疊上方(例如介電遮罩110和金屬遮罩114上方)。
因為層間介電質88和介電遮罩110為與導電材料118和金屬遮罩114不同類型的材料(例如介電質與金屬)，層間介電質88/介電遮罩110以及導電材料118/金屬遮罩114對於相同的平坦化製程以及相同的蝕刻製程具有高選擇性。特別來說，導電材料118/金屬遮罩114以及層間介電質88/介電遮罩110對於使用相同參數(例如相同的化學機械研磨漿和向下壓力)的平坦化製程具有不同的移除速率，且對於使用相同的蝕刻參數(例如相同的蝕刻劑和溫度)的蝕刻製程也具有不同的移除速率。在一實施例中，金屬遮罩層112/金屬遮罩114以及層間介電質88/介電遮罩110的平坦化選擇性和蝕刻選擇性(例如移除速率的比值)可大於或等於約100。
在第24A和24B圖中，實施平坦化製程來移除導電材料118的多餘部分，此多餘部分在閘極堆疊上方(例如介電遮罩110和金屬遮罩114上方)。可持續平坦化製程直到移除金屬 遮罩114。在凹口116中的導電材料118的餘留部分形成接點120，接點120物理及電性耦接至源極/汲極區82。在平坦化製程之後，介電遮罩110、閘極間隙壁86、閘極密封間隙壁80和接點120的頂表面齊平。
由於導電材料118和金屬遮罩114相對於層間介電質88和介電遮罩110的高平坦化選擇性，因此層間介電質88和介電遮罩110作為平坦化停止層，其中當平坦化製程碰觸到層間介電質88和介電遮罩110時，平坦化製程的移除速率停止或大致降低。因為介電遮罩110在閘極堆疊上方，因此平坦化製程不實施於閘極堆疊，且閘極堆疊在平坦化製程之前的高度大致等於閘極堆疊在平坦化製程之後的高度。
在第25A和25B圖中，層間介電質122形成於閘極堆疊、接點120、閘極間隙壁86、閘極密封間隙壁80和介電遮罩110上方。在一實施例中，層間介電質122為透過流動式化學氣相沉積方法形成的可流動膜。在一些實施例中，層間介電質122由介電材料(例如磷矽玻璃、硼矽玻璃、摻雜硼的磷矽玻璃、未摻雜矽玻璃或類似物)形成，且可透過任何合適的的方法(例如化學氣相沉積和電漿增強化學氣相沉積)沉積。
在第26A和26B圖中，接點124和126形成通過層間介電質122和介電遮罩110。用於接點124的開口形成通過層間介電質122，用於接點126的開口形成通過層間介電質122和介電遮罩110。開口可透過使用合適的光微影和蝕刻技術形成。襯墊(例如擴散阻障層、黏著層或類似物)和導電材料形成於開口中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導電 材料可為銅、銅合金、銀、金、鎢、鋁、鎳或類似材料。可實施平坦化製程(例如化學機械研磨)來從層間介電質122的表面移除多餘材料。餘留的襯墊和導電材料在開口中形成接點124和126。可實施退火製程以在源極/汲極區82與接點124之間的界面形成矽化物。接點124物理及電性耦接至接點120，且接點126物理及電性耦接至閘極電極94。接點124和126可在不同製程中形成，或可在相同製程中形成。雖然圖式顯示接點124和126在相同剖面中形成，可以理解的是，每一個接點124和126可在不同剖面中形成，其可避免接點124和126的短路。
本發明實施例可達成許多優點。在各種加工步驟中形成用於平坦化和蝕刻停止層的介電層和金屬層可幫助避免在用於形成接點120的平坦化製程中的閘極高度損失。特別來說，當形成金屬遮罩114時，層間介電質88用作平坦化停止層，當移除層間介電質88時，金屬遮罩114用作蝕刻遮罩，且當形成接點120時，介電遮罩110用作平坦化停止層。因此，可在形成介電遮罩110期間定義出閘極堆疊和間隙壁的高度。因此，可避免在後續加工步驟中閘極高度損失，進而增加最終裝置的移動性。
在一實施例中，一方法包含在半導體鰭上形成閘極堆疊，閘極堆疊具有複數個閘極間隙壁沿閘極堆疊的相對側延伸；形成與閘極堆疊相鄰的源極/汲極區；將閘極堆疊凹陷以在這些閘極間隙壁之間形成第一凹口；在第一凹口中的閘極堆疊上方沉積介電層；在第一凹口中的介電層和閘極堆疊上方形成第一金屬遮罩；回蝕刻介電層和閘極間隙壁以在第一金屬 遮罩下方形成介電遮罩；在第一金屬遮罩上方和相鄰閘極堆疊沉積導電材料；以及平坦化導電材料以形成接點電性連接至源極/汲極區，接點的頂表面與介電遮罩的頂表面齊平。
在一些實施例中，形成第一金屬遮罩的步驟包含：在第一凹口中的介電層上方形成第一金屬層；以及平坦化第一金屬層直到第一金屬遮罩餘留在第一凹口中，第一金屬遮罩的頂表面與介電層的頂表面齊平。在一些實施例中，介電層和第一金屬層對於相同的平坦化製程具有大於100的平坦化選擇性；以及介電層和第一金屬層對於相同的蝕刻製程具有大於100的蝕刻選擇性。在一些實施例中，此方法更包含沉積層間介電質，層間介電質沿閘極間隙壁的側邊延伸。在一些實施例中，在回蝕刻介電層之後，層間介電質的頂表面設置於介電遮罩的頂表面上方。在一些實施例中，在形成第一金屬遮罩之後，層間介電質的頂表面設置於第一金屬遮罩的頂表面下方。在一些實施例中，回蝕刻介電層和閘極間隙壁的步驟形成第二凹口沿第一金屬遮罩延伸。在一些實施例中，此方法更包含在第二凹口中的介電層上方以及第一金屬遮罩上方形成第二金屬層；以及平坦化第二金屬層直到第二金屬層的頂表面和層間介電質的頂表面齊平，其中餘留在第二凹口中的第一金屬遮罩和第二金屬層形成第二金屬遮罩。在一些實施例中，平坦化導電材料的步驟包含平坦化導電材料直到移除第二金屬遮罩。在一些實施例中，層間介電質和第二金屬層對於相同的平坦化製程具有大於100的平坦化選擇性。
在一實施例中，一方法包含在半導體鰭上形成閘 極堆疊，閘極堆疊具有複數個閘極間隙壁沿閘極堆疊的相對側延伸；沿閘極間隙壁的側邊沉積層間介電質；將閘極堆疊凹陷以在這些閘極間隙壁之間形成第一凹口；在第一凹口的第一部分中的閘極堆疊上方沉積介電層；在第一凹口的第二部分中的介電層上方沉積第一金屬層；平坦化第一金屬層直到第一金屬遮罩餘留在第一凹口中，第一金屬遮罩的頂表面與介電層的頂表面齊平；回蝕刻介電層直到介電遮罩餘留在閘極堆疊上方和第一金屬遮罩下方；蝕刻出第一開口通過層間介電質；以導電材料填充第一開口；以及平坦化導電材料直到介電遮罩的頂表面與導電材料的頂表面齊平。
在一些實施例中，回蝕刻介電層的步驟將閘極間隙壁和介電層凹陷以形成第二凹口圍繞第一金屬遮罩。在一些實施例中，此方法更包含在第一金屬遮罩和介電遮罩上方沉積第二金屬層；以平坦化第二金屬層直到第二金屬遮罩餘留在第二凹口中，第二金屬遮罩的頂表面與層間介電質的頂表面齊平。在一些實施例中，第一金屬層和介電層對於平坦化第一金屬層的製程具有大於100的平坦化選擇性；第二金屬層和層間介電質對於平坦化第二金屬層的製程具有大於100的平坦化選擇性；以及層間介電質和第二金屬遮罩對於蝕刻出第一開口通過層間介電質的製程具有大於100的蝕刻選擇性。在一些實施例中，第一金屬層包含鎢。在一些實施例中，閘極間隙壁與介電層包含相同的介電材料。
在一實施例中，一方法包含在半導體鰭上形成閘極堆疊，閘極堆疊具有複數個閘極間隙壁沿閘極堆疊的相對側 延伸；沿閘極間隙壁的側邊沉積層間介電質；將閘極堆疊凹陷以在這些閘極間隙壁之間形成凹口；在凹口的第一部分中的閘極堆疊上方沉積介電層；在凹口的第二部分中的介電層上方沉積第一金屬層；平坦化第一金屬層直到第一金屬遮罩餘留在凹口中，第一金屬遮罩的頂表面與介電層的頂表面齊平；回蝕刻介電層和閘極間隙壁以在第一金屬遮罩下方形成介電遮罩；在介電遮罩和第一金屬遮罩上方沉積第二金屬層；平坦化第二金屬層直到第二金屬遮罩餘留在介電遮罩和閘極間隙壁上方；在第二金屬遮罩上方和相鄰閘極堆疊沉積導電材料；以及平坦化導電材料，使得導電材料的頂表面與介電遮罩的頂表面齊平。
在一些實施例中，介電層為平坦化第一金屬層期間的平坦化停止層。在一些實施例中，層間介電質為平坦化第二金屬層期間的平坦化停止層。在一些實施例中，介電遮罩為平坦化導電材料期間的平坦化停止層。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。

Claims (20)

  1. 一種半導體裝置的形成方法，包括：在一半導體鰭上形成一閘極堆疊，該閘極堆疊具有複數個閘極間隙壁沿該閘極堆疊的相對側延伸；形成與該閘極堆疊相鄰的一源極/汲極區；將該閘極堆疊凹陷以在該複數個閘極間隙壁之間形成一第一凹口；在該第一凹口中的該閘極堆疊上方沉積一介電層；在該第一凹口中的該介電層和該閘極堆疊上方形成一第一金屬遮罩；回蝕刻該介電層和該複數個閘極間隙壁以在該第一金屬遮罩下方形成一介電遮罩；在該第一金屬遮罩上方和相鄰該閘極堆疊沉積一導電材料；以及平坦化該導電材料以形成一接點電性連接至該源極/汲極區，該接點的頂表面與該介電遮罩的頂表面齊平。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中形成該第一金屬遮罩的步驟包括：在該第一凹口中的該介電層上方形成一第一金屬層；以及平坦化該第一金屬層直到該第一金屬遮罩餘留在該第一凹口中，該第一金屬遮罩的頂表面與該介電層的頂表面齊平。
  3. 如申請專利範圍第2項所述之半導體裝置的形成方法，其中該介電層和該第一金屬層對於一相同的平坦化製程具有大於100的平坦化選擇性；以及該介電層和該第一金屬層對於 一相同的蝕刻製程具有大於100的蝕刻選擇性。
  4. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括沉積一層間介電質，該層間介電質沿該複數個閘極間隙壁的側邊延伸。
  5. 如申請專利範圍第4項所述之半導體裝置的形成方法，其中在回蝕刻該介電層之後，該層間介電質的頂表面設置於該介電遮罩的頂表面上方。
  6. 如申請專利範圍第4項所述之半導體裝置的形成方法，其中在形成該第一金屬遮罩之後，該層間介電質的頂表面設置於該第一金屬遮罩的頂表面下方。
  7. 如申請專利範圍第4項所述之半導體裝置的形成方法，其中回蝕刻該介電層和該複數個閘極間隙壁的步驟形成一第二凹口沿該第一金屬遮罩延伸。
  8. 如申請專利範圍第7項所述之半導體裝置的形成方法，更包括：在該第二凹口中的該介電層上方以及該第一金屬遮罩上方形成一第二金屬層；以及平坦化該第二金屬層直到該第二金屬層的頂表面和該層間介電質的頂表面齊平，其中餘留在該第二凹口中的該第一金屬遮罩和該第二金屬層形成一第二金屬遮罩。
  9. 如申請專利範圍第8項所述之半導體裝置的形成方法，其中平坦化該導電材料的步驟包括平坦化該導電材料直到移除該第二金屬遮罩。
  10. 如申請專利範圍第8項所述之半導體裝置的形成方法，其中 該層間介電質和該第二金屬層對於一相同的平坦化製程具有大於100的平坦化選擇性。
  11. 一種半導體裝置的形成方法，包括：在一半導體鰭上形成一閘極堆疊，該閘極堆疊具有複數個閘極間隙壁沿該閘極堆疊的相對側延伸；沿該複數個閘極間隙壁的側邊沉積一層間介電質；將該閘極堆疊凹陷以在該複數個閘極間隙壁之間形成一凹口；在該凹口的一第一部分中的該閘極堆疊上方沉積一介電層；在該凹口的一第二部分中的該介電層上方沉積一第一金屬層；平坦化該第一金屬層直到一第一金屬遮罩餘留在該凹口中，該第一金屬遮罩的頂表面與該介電層的頂表面齊平；回蝕刻該介電層直到一介電遮罩餘留在該閘極堆疊上方和該第一金屬遮罩下方；蝕刻出一第一開口通過該層間介電質；以一導電材料填充該第一開口；以及平坦化該導電材料直到該介電遮罩的頂表面與該導電材料的頂表面齊平。
  12. 如申請專利範圍第11項所述之半導體裝置的形成方法，其中回蝕刻該介電層的步驟將該複數個閘極間隙壁和該介電層凹陷以形成一第二凹口圍繞該第一金屬遮罩。
  13. 如申請專利範圍第12項所述之半導體裝置的形成方法，更 包括：在該第一金屬遮罩和該介電遮罩上方沉積一第二金屬層；以及平坦化該第二金屬層直到一第二金屬遮罩餘留在該第二凹口中，該第二金屬遮罩的頂表面與該層間介電質的頂表面齊平。
  14. 如申請專利範圍第13項所述之半導體裝置的形成方法，其中該第一金屬層和該介電層對於平坦化該第一金屬層的製程具有大於100的平坦化選擇性；該第二金屬層和該層間介電質對於平坦化該第二金屬層的製程具有大於100的平坦化選擇性；以及該層間介電質和該第二金屬遮罩對於蝕刻出該第一開口通過該層間介電質的製程具有大於100的蝕刻選擇性。
  15. 如申請專利範圍第11項所述之半導體裝置的形成方法，其中該第一金屬層包括鎢。
  16. 如申請專利範圍第11項所述之半導體裝置的形成方法，其中該複數個閘極間隙壁與該介電層包括相同的介電材料。
  17. 一種半導體裝置的形成方法，包括：在一半導體鰭上形成一閘極堆疊，該閘極堆疊具有複數個閘極間隙壁沿該閘極堆疊的相對側延伸；沿該複數個閘極間隙壁的側邊沉積一層間介電質；將該閘極堆疊凹陷以在該複數個閘極間隙壁之間形成一凹口；在該凹口的一第一部分中的該閘極堆疊上方沉積一介電 層；在該凹口的一第二部分中的該介電層上方沉積一第一金屬層；平坦化該第一金屬層直到一第一金屬遮罩餘留在該凹口中，該第一金屬遮罩的頂表面與該介電層的頂表面齊平；回蝕刻該介電層和該複數個閘極間隙壁以在該第一金屬遮罩下方形成一介電遮罩；在該介電遮罩和該第一金屬遮罩上方沉積一第二金屬層；平坦化該第二金屬層直到一第二金屬遮罩餘留在該介電遮罩和該複數個閘極間隙壁上方；在該第二金屬遮罩上方和相鄰該閘極堆疊沉積一導電材料；以及平坦化該導電材料，使得該導電材料的頂表面與該介電遮罩的頂表面齊平。
  18. 如申請專利範圍第17項所述之半導體裝置的形成方法，其中該介電層為平坦化該第一金屬層期間的平坦化停止層。
  19. 如申請專利範圍第17項所述之半導體裝置的形成方法，其中該層間介電質為平坦化該第二金屬層期間的平坦化停止層。
  20. 如申請專利範圍第17項所述之半導體裝置的形成方法，其中該介電遮罩為平坦化該導電材料期間的平坦化停止層。
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