TW202145351A - 半導體元件的製造方法 - Google Patents

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蕭旭明
謝明哲
曹修豪
林紘平
陳哲夫
魏安祺
陳臆仁
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台灣積體電路製造股份有限公司
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Abstract

一種製造半導體元件的方法，包括形成一第一鰭於一基板上。方法包含形成一虛設閘極堆疊於該第一鰭上。此方法包含形成沿著虛設閘極堆疊的一側形成第一閘極間隔件。第一閘極間隔件包括第一介電材料。此方法包括沿著第一閘極間隔件的一側形成第二閘極間隔件。第二閘極間隔件包括半導體材料。此方法包括形成源極/汲極區域於第一 鰭鄰接第二閘極間隔件。此方法包括移除至少一部分的第二 閘極間隔件，以形成間隙延伸於第一閘極間隔件以及源極/汲極區域之間。

Description

鰭式場效電晶體及其形成方法
無
半導體元件用於多種電子應用中，例如個人電腦、手機、數位相機和其他電子設備。半導體元件通常經由以下方式製造：在半導體基板上依序沉積絕緣層或介電層、導電層以及半導體層的材料，並使用微影術圖案化多種材料層，以在其上形成電路組件和元件。
半導體業通過不斷縮小最小特徵的尺寸，以不斷改善各種電子組件（例如電晶體、二極體、電阻器、電容器等）的積體密度，使得更多的組件可以集成到給定的區域中。但是，隨著最小特徵的尺寸的縮小，出現了應處理的額外問題。
無
以下揭示內容提供了用於實現提供之標的的特徵的不同實施例或實例。以下描述組件、材料、值、步驟、佈置等的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。可以預期其他組件、材料、值、步驟、佈置等。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直觸點點形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直觸點點。此外，本揭示內容可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的方位之外，空間相對術語意在涵蓋裝置在使用或操作中的不同方位。裝置可以其他方式定向(旋轉90度或以其他方位)，並且在此使用的空間相對描述語亦可被相應地解釋。
根據一些實施方式，多個閘極間隔件形成鰭式場效電晶體(Field-Effect Transistors；FinFET)，並且移除閘極間隔件中的至少一部分，以在所形成的FinFET中定義出間隙。間隙填充至少一部分區域，此區域均勻填充被移除的閘極間隔件，並且保留在最終的FinFET元件中。間隙可以填充空氣，或者可以處於真空，使得FinFET中的閘極以及源極/汲極區域可以具有低的相對介電常數。FinFET的閘極與源極/汲極觸點之間的電容可以因此降低，從而降低FinFET中的電流洩漏。
第1圖為根據多個實施方式所繪示的簡化的示例性鰭式場效電晶體 (Field-Effect Transistors；FinFET)100的透視圖。為了清楚起見，省略FinFET的一些其他特徵（討論於下）。所繪示的FinFET可以一個電晶體或多個電晶體（例如，兩個電晶體）依序電連接或耦合的方式操作。
鰭式場效電晶體(FinFET) 100包括鰭52延伸自基板50。隔離區域56設置在基板50上，並且鰭52突出於相鄰的隔離區域56上方並自相鄰的隔離區域56之間突出。儘管將隔離區域56描述/繪示為與基板50分離，但於本文所指，術語「基板」可以用來意指僅半導體基板或是包括隔離區域的半導體基板。此外，儘管鰭52被繪示為基板50的單一連續材料，但是鰭52和/或基板50可以包括單一材料或複數材料。於本文中，鰭52意指在相鄰的隔離區域56之間延伸的部分。
閘極介電層106沿著鰭52的側壁並位於鰭52的頂表面，以及閘極108位於閘極介電層106上。源極/汲極區域92設置於鰭52的相對於閘極介電層106和閘極108的相對兩側。第一閘極間隔件86將源極/汲極區域92與閘極介電層106以及閘極108分離。在多個電晶體形成的實施方式中，源極/汲極區域92可以在多個晶體管之間共享。在一個電晶體形成於多個鰭52的實施方式中，相鄰的源極/汲極區域92可以電連接，例如通過磊晶生長來合成源極/汲極區域92，或者通過將源極/汲極區域92與相同的源極/汲極觸點耦合。
第1圖進一步繪示幾個參考橫截面。例如，橫截面A-A是沿著隔離區域56在相鄰的源極/汲極區域92下方的部分；橫截面B-B平行於橫截面A-A並沿著鰭52的縱軸；橫截面C-C平行於橫截面A-A，並且沿著合成的源極/汲極區域92之間的隔離區域56的部分；橫截面D-D垂直於橫截面A-A，並且沿著閘極108的縱軸；以及橫截面E-E垂直於橫截面A-A，並且跨過相鄰的源極/汲極區域92。為了清楚起見，後續圖式參考此些參考性的橫截面。
本文討論的一些實施方式是使用閘極後製製程形成的鰭式場效電晶體的背景下討論。在其他實施方式中，可以使用閘極優先製程。並且，一些實施方式考慮了在諸如平面FET的平面元件和/或諸如環繞式閘極（gate-all-around；GAA）電晶體的其他非平面元件中使用的態樣。
第2、3、4、5以及6圖繪示根據一些實施方式中，製造示例性的FinFET 100的中間階段的透視圖。
第2圖中提供基板50。基板50可以是半導體基板，諸如體半導體或絕緣層上半導體（semiconductor-on-insulator；SOI）基板等，可以是摻雜的（例如，具有p型或n型摻雜劑）或未摻雜的。基板50可以是晶片，例如矽晶片。通常，SOI基板是在絕緣層上形成的半導體材料層。絕緣層可以是例如氧化埋（buried oxide；BOX）層、或氧化矽層等。絕緣層提供於基板上，通常是矽或玻璃基板。也可以使用其他基板，例如多層基板或梯度基板。在一些實施方式中，基板50的半導體材料可以包括矽；鍺；化合物半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。
基板50具有區域50N和區域50P。區域50N可以用於形成n型元件，例如N型金屬氧化物半導體 (N-Metal-Oxide-Semiconductor；NMOS) 電晶體，例如n型FinFET。區域50P可以用於形成p型元件，例如P型金屬氧化物半導體 (P-Metal-Oxide-Semiconductor；NMOS) 電晶體，例如p型FinFET。區域50N可以與區域50P物理上分離，並且可以在區域50N和區域50P之間設置任何數量的元件特徵（例如，其他主動元件、摻雜區域、隔離結構等）。
如第3圖所繪示，鰭52形成於基板50中。鰭52是半導體條帶。在一些實施方式中，可以通過在基板50中蝕刻溝槽來形成鰭52於基板50中。蝕刻可以是任何可接受的蝕刻處理，例如活性離子蝕刻（reactive ion etch；RIE）、中性束蝕刻（neutral beam etch ；NBE）等或其組合。蝕刻可以是各向異性的。
鰭52可由任何合適的方法來圖案化。例如，可以使用一或多種光微影製程來圖案化鰭52，包括雙重圖案化製程或多重圖案化製程。通常，雙重圖案化製程或多重圖案化製程結合光微影和自對準製程，從而創造出例如間距小於使用單一直接光微影製程所可獲得的間距的圖案。例如，在一實施方式中，犧牲層是形成在基板上，並使用光微影製程圖案化。使用自對準製程，在圖案化的犧牲層旁邊形成間隔件。接著，移除犧牲層，並且可以使用保留的間隔件圖案化鰭。
在第4圖中，隔離區域56（有時可稱為淺溝槽隔離（Shallow Trench Isolation；STI）區域56）形成於基板50上以及位於相鄰的鰭52之間。作為形成STI區域56的示例，絕緣材料形成於中間結構上。絕緣材料可以是氧化物，例如氧化矽、氮化物等或其組合，並且可以是由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition；HDP-CVD）、可流動化學氣相沉積（flowable chemical vapor deposition；FCVD）(例如，在遠程電漿系統中化學氣相沉積（chemical vapor deposition；CVD）基底材料的沉積，並進行後固化以使其轉變為另一種材料，例如氧化物）等或其組合所形成。可以使用任何可接受的製程所形成的其他絕緣材料。在所繪示的實施方式中，絕緣材料是由FCVD製程所形成的氧化矽。絕緣材料一旦形成，可以執行退火製程。在一實施方式中，形成絕緣材料，使得多餘的絕緣材料覆蓋鰭52。一些實施例中可以利用多層。例如，在一些實施例中，襯墊（圖未示）可以先沿著基板50的表面以及鰭52形成。此後，上述討論的填充材料可於襯墊上形成。將移除製程應用於絕緣材料，以移除鰭52上的多餘的絕緣材料。在一些實施方式中，可以使用諸如化學機械研磨（chemical mechanical polish；CMP）的平坦化製程、回蝕製程、前述組合等。平坦化製程暴露鰭52，使得平坦化製程完成後，鰭52的頂表面以及絕緣材料共平面。接著，使絕緣材料凹陷，絕緣材料的保留部分形成STI區域56。絕緣材料凹陷使得在區域50N和區域50P中的鰭52的上部從相鄰的STI區域56之間突出。此外，STI區域56的頂表面可以具有如圖所繪示的平坦表面、凸表面、凹表面（例如凹陷）或其組合。STI區域56的頂部表面可以通過適當的蝕刻製程而凹陷、凸出的和/或凹入。STI區域56可以使用可接受的蝕刻製程而凹陷，例如對絕緣材料的材料具有選擇性的蝕刻製程（例如，以比蝕刻鰭52的材料更快的速率蝕刻絕緣材料的材料）。例如，化學氧化物移除可以使用例如稀氫氟（dilute hydrofluoric；dHF）酸的適當蝕刻製程。
上述製程只是鰭52如何形成的一個例子。在一些實施方式中，鰭可以通過磊晶生長製程形成。例如，介電層可以形成於基板50的頂表面上，以及可以通過對介電層蝕刻出溝槽，以暴露下方的基板50。可以在溝槽中磊晶生長同質磊晶結構，並且可以使介電層凹陷，使得同質磊晶結構從介電層突出以形成鰭。此外，在一些實施例中，異質磊晶結構可以用於鰭52。例如，在STI區域56的絕緣材料隨著鰭52平坦化之後，鰭52可以凹入，並且不同於鰭52的材料可以磊晶生長於凹陷的鰭52之上。在這樣的實施方式中，鰭52包括凹陷材料以及磊晶生長於凹陷材料上的材料。在這樣的其他實施方式中，可以在基板50的頂表面上形成介電層，並且可以穿過介電層，蝕刻出溝槽。接著，可以使用不同於基板50的材料，磊晶生長異質磊晶結構於溝槽中，並且可以凹陷介電層，使得異質磊晶結構突出介電層，以形成鰭52。在一些磊晶生長同質磊晶結構或異質磊晶結構的實施方式中，儘管可一起使用原位和植入摻雜，可以在生長過程中原位摻雜磊晶生長的材料，合併之前和後續的植入。
更進一步地，在區域50N（例如，NMOS區域）中磊晶生長與區域50P（例如，PMOS區域）不同的材料可以是有利的。在多種實施例中，鰭52的上部可以是由矽鍺（Six Ge1-x ，其中x可以是在0到1的範圍內）、碳化矽、純的或基本上純的鍺、第III族至第V族化合物半導體、第II族至第VI族化合物半導體等。例如，形成第III族至第V族化合物半導體的可使用材料，包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
此外，可以在鰭52和/或基板50中形成適當的阱（圖未示）。在一些實施方式中，可以在區域50N中形成P阱，並且可以在區域50P中形成N阱。在一些實施方式中，在區域50N和區域50P兩者中形成P阱或N阱。
在不同阱類型的實施方式中，可以使用光阻或其他遮罩（圖未示）實現對區域50N和區域50P的不同植入步驟。例如，可以在區域50N中的鰭52和STI區域56上方形成光阻。圖案化光阻以暴露基板50的區域50P，例如PMOS區域。可以經由使用旋塗技術來形成光阻，並且可以使用可接受的光微影技術來圖案化光阻。一旦光阻圖案化，在區域50P中執行n型雜質植入，並且光阻可以用作遮罩，以基本上防止n型雜質植入至諸如NMOS區域的區域50N中。n型雜質可以以濃度等於或小於1018 公分-3 植入到區域中的磷、砷、銻等，例如在約1017 公分-3 以及約1018 公分-3 之間。在植入之後，經由例如可接受的灰化製程移除光阻。
在植入區域50P之後，在區域50P中的鰭52和STI區域56上形成光阻。圖案化光阻，以暴露基板50的區域50N，例如NMOS區域。可以經由使用旋塗技術來形成光阻，並且可以使用可接受的光微影技術來圖案化光阻。一旦光阻圖案化，在區域50N中執行p型雜質植入，並且光阻可以用作遮罩，以基本上防止p型雜質植入至諸如PMOS區域的區域50P中。p型雜質可以以濃度等於或小於1018 公分-3 植入到區域中的硼、二氟化硼(BF2 )、銦等，例如在約1017 公分-3 以及約1018 公分-3 之間。在植入之後，經由例如可接受的灰化製程移除光阻。
在植入區域50N和區域50P之後，可以執行退火以活化植入的p型雜質和/或n型雜質。在一些實施方式中，儘管可一起使用原位和植入摻雜，可以在生長過程中原位摻雜磊晶鰭的生長材料，合併植入。
在第5圖中，虛設介電層60形成於鰭52上。虛設介電層60可以是例如氧化矽、氮化矽、或前述組合等，並且根據可接受的技術沉積或熱生長。在虛設介電層60上形成虛設閘極層62 ，並且在虛設閘極層62上形成遮罩層64。可以利用例如CMP，在虛設介電層60上沉積虛設閘極層62，然後將虛設閘極層62平坦化。遮罩層64可以沉積在虛設閘極層62上方。虛設閘極層62可以是導電材料，並且可以選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組。可以通過物理氣相沉積（PVD）、CVD、濺射沉積或本領域中已知以及用於沉積導電材料的其他技術，來沉積虛設閘極層62。虛設閘極層62可以由對隔離區域的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層64可以包括例如SiN或SiON等。在此示例中，越過區域50N和區域50P，形成單一虛設閘極層62以及單一遮罩層64 。應當指出，僅出於說明目的，虛設介電層60被繪示為僅覆蓋鰭52。在一些實施方式中，可以沉積虛設介電層60，使得虛設介電層60覆蓋STI區域56，延伸於虛設閘極層62和STI區域56之間。
在第6圖中，使用可接受的光微影和蝕刻技術，圖案化遮罩層64以形成遮罩74。然後，通過可接受的蝕刻技術將遮罩74的圖案轉移至虛設閘極層62，以形成虛設閘極72。遮罩74的圖案進一步被轉移到虛設介電層60以形成虛設閘極介電層70。虛設閘極72覆蓋鰭52  的個別通道區域。虛設閘極介電層70和虛設閘極72有時可以統稱為「虛設閘極堆疊」。遮罩74的圖案可以用於物理分離每個虛設閘極72與相鄰的虛設閘極。虛設閘極72也可具有基本垂直於各個磊晶鰭52的長度方向的長度方向。
第7A圖至第15E圖為根據一些實施方式，製造FET 10的更中間階段的橫截面視圖。第7A圖至第15E圖繪示區域50N和50P區域中任一者的特徵。例如，所繪示的結構可以適用於區域50N和區域50P兩者。在每幅圖式所附的文字中描述區域50N和區域50P的結構上的差異（如果有的話）。在簡要概述中，沿著第1圖所示的參考橫截面A-A繪示第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖和第15A圖；沿著第1圖所示的參考橫截面B-B繪示第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖和第15B圖；沿著第1圖所示的參考橫截面C-C繪示第7C圖、第8C圖、第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14C圖和第15C圖；沿著第1圖所示的參考橫截面D-D繪示第7D圖、第8D圖、第9D圖、第10D圖、第11D圖、第12D圖、第13D圖、第14D圖和第15D圖；以及沿著第1圖所示的參考橫截面E-E繪示第7E圖、第8E圖、第9E圖、第10E圖、第11E圖、第12E圖、第13E圖、第14E圖和第15E圖。
第7A圖至第7E圖中，第一閘極間隔件層80形成於遮罩74、虛設閘極72、虛設閘極介電層70、STI區域56、和/或鰭52的暴露表面上。第一閘極間隔件層80是由介電材料諸如氮化矽、矽碳氮化物、矽氧碳氮化物、矽氧碳化物、矽、金屬氧化物等、或其組合所形成，並且可以是由諸如CVD、或電漿化學氣相沉積(Plasma-Enhanced CVD；PECVD)等的共形沉積製程形成。
在形成第一閘極間隔件層80之後，執行淺摻雜源極/汲極（lightly doped source/drain ；LDD）區域82的植入。在不同元件類型的實施方式中，可以在區域50N上方形成例如光阻的遮罩，同時暴露區域50P，並且可以將適當類型（例如，p型）雜質植入區域50P中暴露的鰭52中。接著，可以去除遮罩。隨後，可以在區域50P上方形成遮罩，例如光阻，同時暴露區域50N，並且可以將適當類型的雜質（例如，n型）注入到區域50N中暴露的鰭52中。接著，可以移除遮罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。淺摻雜的源極/汲極區域可以具有約1015 公分-3 至約1016 公分-3 的雜質濃度。可以使用退火來活化植入的雜質。
形成LDD區域82之後，第二閘極間隔件層84形成於第一閘極間隔件層80之上。第二閘極間隔件層84由半導體材料例如莫耳比包含少於50％（x ＜0.5）的Ge的Si1-x Gex 所形成。例如，Si1-x Gex 的第二閘極間隔件層84中，Ge可以包含約10%至40%的莫耳比。第二閘極間隔件層84由共形沉積製程例如分子束沉積（Molecular-Beam Deposition；MBD）、原子層沉積(Atomic Layer Deposition；ALD)以及電漿化學氣相沉積(Plasma-Enhanced CVD；PECVD)等所形成。第二閘極間隔件層84是摻雜，並且可以摻雜n型雜質（例如，磷）或p型雜質（例如，硼）。如圖所示，第二閘極間隔件層84與第一閘極間隔件層80的材料不同。第二閘極間隔件層84和第一閘極間隔件層80在相同的蝕刻製程中具有高蝕刻選擇性，例如第二閘極間隔件層84的蝕刻速率大於第一閘極極間隔件層80的蝕刻速率。在一些實施方式中，可以在隨後的製程中摻雜第二閘極間隔件層84，從而進一步提高第二閘極間隔件層84和第一閘極間隔件層80之間的蝕刻選擇性，以下提供更一步的討論。
形成第二閘極間隔件層84之後，第三閘極間隔件層90形成於第二閘極間隔件層84之上。第三閘極間隔件層90由第一閘極間隔件層80的候選介電材料中選擇的介電材料所形成，以及可能由形成第一閘極間隔件層80的候選方法中選擇的方法所形成、或是可以由不同方法所形成。在一些其它實施方式中，第三閘極間隔件層90是由不同於第一閘極間隔件層80的材料所形成。具體來說，第三閘極間隔件層90可與第一閘極間隔件層80具有高蝕刻選擇性。如下文將進一步討論的，第三閘極間隔件層90在隨後的處理中也是被摻雜的，進一步增加第三閘極間隔件層90和第一閘極間隔件層80之間的蝕刻選擇性。
在第8A圖至第8E圖中，磊晶源極/汲極區域92形成於鰭52中，施加應力於各自的通道區域58，從而改善執行。磊晶源極/汲極區域92形成於鰭52中，使得每個虛設閘極72設置於磊晶源極/汲極區域92的各相鄰配對之間。在一些實施方式中，磊晶源極/汲極區域92可以延伸至鰭52中，也可以穿越鰭52。第一閘極間隔件層80、第二閘極間隔件層84以及第三閘極間隔件層90可以用於將磊晶源極/汲極區域92與虛設閘極72分開適當的橫向距離，使得磊晶源極/汲極區域92不會使隨後形成的FinFET的閘極短路。
區域50N中的磊晶源極/汲極區域92，例如NMOS區域，可以經由遮罩區域50P例如PMOS區域，以及蝕刻區域50N中的鰭52的源極/汲極區域，以在鰭52中形成凹陷。然後，區域50N中的源極/汲極區域92在凹陷中磊晶生長。磊晶源極/汲極區域92可以包括任何可接受的材料，例如適合於n型FinFET的材料。例如，如果鰭52是矽，則區域50N中的磊晶源極/汲極區域92可以包括在通道區域58中施加拉伸應變的材料，諸如矽、SiC、SiCP、或SiP等。區域50N中的磊晶源極/汲極區域92可以具有從鰭52的相應表面凸起的表面，並且可以具有接面(facets)。
區域50P中的磊晶源極/汲極區域92，例如PMOS區域，可以經由遮罩區域50N例如NMOS區域，以及蝕刻區域50P中的鰭52的源極/汲極區域，以在鰭52中形成凹陷。然後，區域50P中的源極/汲極區域92在凹陷中磊晶生長。磊晶源極/汲極區域92可以包括任何可接受的材料，例如適合於p型FinFET的材料。例如，如果鰭52是矽，則區域50P中的磊晶源極/汲極區域92可以包括在通道區域58中施加拉伸應變的材料，諸如矽、SiC、SiCP、或SiP等。區域50P中的磊晶源極/汲極區域92可以具有從鰭52的相應表面凸起的表面，並且可以具有接面(facets)。
在一些實施例中，第三閘極間隔件層90是形成於源極/汲極區域92之前，並且第三閘極間隔件層90可以形成於每個區域。例如，第三閘極間隔件層90可以與區域50N中的磊晶源極/汲極區域92一起形成，而區域50P被遮罩，並且第三閘極間隔件層90可以與區域50P中的磊晶源極/汲極區域92一起形成，而區域50N被遮罩。在鰭52的源極/汲極區域凹陷期間，第三閘極間隔件層90作為額外的蝕刻遮罩，在蝕刻鰭52的源極/汲極區域時，保護第二閘極間隔件層84的垂直部分。因此，源極/汲極凹陷可以形成更大的深度和更窄的寬度。
在鰭52的源極/汲極區域凹陷期間，蝕刻第一閘極間隔件層80、第二閘極間隔件層84、以及第三閘極間隔件層90。開口形成於第一閘極間隔件層80、第二閘極間隔件層84以及第三閘極間隔件層90之中，暴露鰭52的源極/汲極區域，並且開口延伸到鰭片52中以形成磊晶源極/汲極區域92的凹陷。蝕刻可以是例如各向異性蝕刻，例如乾式蝕刻。第一閘極間隔件層80、第二閘極間隔件層84、以及第三閘極間隔件層90可以（或可以不）在不同製程中蝕刻。
可以類似於先前討論的形成淺摻雜源極/汲極區域的製程，將摻雜劑植入磊晶源極/汲極區域92和/或鰭52，然後進行退火。源極/汲極區域可以具有約1019 公分-3 到約1021 公分-3 的雜質濃度。源極/汲極區域的n型和/或p型雜質可以是先前討論的任何雜質。在一些實施方式中，可以在生長期間原位摻雜磊晶源極/汲極區域92。
磊晶製程用於在區域50N與區域50P中因此形成磊晶源極/汲極區域，磊晶源極/汲極區域的上表面具有橫向延伸向外超出鰭52的側壁的接面。在一些實施方式中，如圖所示，這些接面導致相同FinFET的相鄰磊晶源極/汲極區域合併。間隙94可形成於合併的磊晶源極/汲極區域92下方，位於相鄰的鰭52之間，如第8E圖所更好地示出。兩個或更多相鄰區域可能會合併。在其他實施方式中（下文將進一步討論），在磊晶製程完成之後，相鄰的磊晶源極/汲極區域92保持分離。在隔離區域56上和鰭片52之間切割的橫截面視圖中（例如，第8A圖、以及第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖以及第15A圖），第三閘極間隔件層90的保留部分可被觀察到的，例如，沿著（物理接觸）源極/汲極區域的底表面和至少一側壁延伸。然而，應當理解，第三閘極間隔件層90的保留部分可被蝕刻，例如，形成間隙94的部分，然而保留也包含在本揭示內容之中。
在磊晶源極/汲極區域92的摻雜期間，也可以摻雜第一閘極間隔件層80、第二閘極間隔件層84以及第三閘極間隔件層90。例如，當通過植入來摻雜時，一些雜質可以被植入到多種間隔物中。同樣，當在生長期間執行原位摻雜，多種間隔物可以暴露於磊晶製程的摻雜劑前驅物。由於第三閘極間隔件層90覆蓋第二閘極間隔件層84，第二閘極間隔件層84可以具有較第三閘極間隔件層90更低的摻雜劑濃度。同樣地，由於第二閘極間隔件層84覆蓋第一閘極間隔件層80，第一閘極間隔件層80可以具有較第二閘極間隔件層84更低的摻雜劑濃度。此外，第一閘極間隔件層80，第二閘極間隔件層84和第三閘極間隔件層90的一些區域(例如上部區域)可以被摻雜到比間隔件層的其他區域（例如下部區域）更高的雜質濃度。由於上述的遮罩步驟，區域50N中的第一閘極間隔件層80、第二閘極間隔件層84以及第三閘極間隔件層90被摻雜與磊晶源極/汲極相同的雜質。同樣，區域50P中的第一閘極間隔件層80、第二閘極間隔件層84以及第三閘極間隔件層90被摻雜與磊晶源極/汲極相同的雜質。這樣，每個磊晶源極/汲極區域92的導電類型（例如，多數載流子類型）與相鄰於源極/汲極區域92的第一閘極間隔件層80、第二閘極間隔件層84以及第三閘極間隔件層90的部分相同。
在形成磊晶源極/汲極區域92之後，第一閘極間隔件層80和第二閘極間隔件層84的保留部分分別形成第一閘極間隔件86以及第二閘極間隔件88。此外，第三閘極間隔件層90可以被部分地移除。可以通過適當的蝕刻製程移除，例如使用熱磷酸(H3 PO4 )的濕式蝕刻。在一些實施方式中，在移除之後，第三閘極間隔件層90的殘餘部分保留，​​殘餘部分設置在第二閘極間隔件88和磊晶源極/汲極區域92的凸起表面之間，並且在磊晶源極/汲極區域92的間隙94中。第三閘極間隔件層90的殘餘部分被稱為殘餘間隔件96。
在第9A圖至第9E圖中，觸點蝕刻停止層（contact etch stop layer；CESL）98沿第二閘極間隔件88形成，並且在磊晶源極/汲極區域92和殘餘間隔件96之上。CESL 98可以由第一閘極間隔件層80(86)的候選介電材料中選擇的介電材料或可以包括不同介電材料所形成。CESL 98可以由形成第一閘極間隔件層80的候選方法中選擇的方法所形成、或是可以由不同方法所形成。如圖所示，CESL 98是由不同於第二閘極間隔件層84(第二閘極間隔件88)的材料所形成。第二閘極間隔件層84和CESL 98在相同的蝕刻製程中具有高蝕刻選擇性，例如第二閘極極間隔件層84的蝕刻速率大於CESL 98的蝕刻速率。在一些實施例中，CESL 98和第一閘極間隔件層80是由相同介電材料所形成。
此外，第一層間介電層（ILD）101沉積在CESL 98上方。ILD 101可以由介電材料形成，並且可以通過任何合適的方法例如CVD、電漿化學氣相沉積(PECVD)或FCVD。介電材料可包括磷矽玻璃（Phospho-Silicate Glass；PSG）、硼矽玻璃（Boro-Silicate Glass；BSG）、磷摻硼磷矽玻璃（Boron-Doped Phospho-Silicate Glass；BPSG）、或未摻雜的矽酸鹽玻璃（undoped Silicate Glass；USG）等。其他絕緣材料可以使用通過任何可接受的方法形成。
在第10A圖至第10E圖中，平坦化製程諸如化學機械研磨（CMP）可以執行以使ILD 101的頂表面與虛設閘極72或遮罩74的頂表面共平面。平坦化製程移除遮罩74上的CESL 98的部分，並且還可以移除虛設閘極72上的遮罩74上。平坦化製程之後，虛設閘極72的頂表面、第一閘極間隔件86、第二閘極間隔件88、CESL 98以及ILD 101共平面。因此，虛設閘極72的頂表面穿過ILD 101暴露出來。在一些實施方式中，可以保持遮罩74，在這種情況下，平坦化製程使得ILD 101的頂表面與遮罩74的頂表面共平面。
參照第11A圖至第11E圖，在一個或多個蝕刻步驟中去除虛設閘極72和遮罩74（如果存在的話），從而形成凹部104。凹部104中的虛設閘極介電層70也可以移除。在一些實施方式中，僅虛設閘極72被移除，並且虛設閘極介電層70保留並且由凹部104暴露出來。在一些實施方式中，虛設閘極介電層70從晶粒的第一區域（例如，核心邏輯區域）中的凹部104中移除，並且保留在晶粒的第二區域（例如，輸入/輸出區域）的凹部104中。在一些實施方式中，通過各向異性乾式蝕刻製程移除虛設閘極72。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其中反應氣體選擇性地蝕刻虛設閘極72，而不會蝕刻第一閘極間隔件86、第二閘極間隔件88、CESL 98、或ILD101。每個凹部104暴露相應的鰭52的通道區域58。每個通道區域58設置在磊晶源極/汲極區域92的相鄰配對之間。在移除期間，當蝕刻虛設閘極72時，虛設閘極介電層70可以用作蝕刻停止層。然後，在移除虛設閘極72之後，可以選擇性地移除虛設閘極介電層70。
在第12A圖至第12E圖中，閘極介電層106和閘極108形成以替換閘極。第12F圖繪示第12B圖的區域11的詳細視圖。閘極介電層106共形沉積於凹部104中，例如在鰭52的頂表面和側壁上，以及第一閘極間隔件86的側壁上。閘極介電層106可以形成於ILD 101的頂表面上。根據一些實施方式，閘極介電層106包括氧化矽、氮化矽、或其多層。在一些實施方式中，閘極介電層106包括高k介電材料，並且在這些實施方式中，閘極介電層106可以具有大於約7.0的k值，並且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的金屬氧化物或矽酸鹽。閘極介電層106的形成方法可以包括分子束沉積（MBD）、ALD、以及PECVD等。在虛設閘極介電層70保留在凹部104中的實施例中，閘極介電層106包括虛設閘極介電層70的材料（例如SiO2 ）。
閘極108分別沉積在閘極介電層106上，並填充凹部104的保留部分。閘極108可以包括諸如TiN、TiO、TaN、TaC、Co、 Ru、Al、W、其組合或其多層。例如，儘管在第12A圖至第12D圖中繪示單層閘極108，但是閘極108可以包括任意數量的襯墊層108A、任意數量的功函數調控層108B以及填充材料108C，如第12F圖所示。在填充閘極108之後，可以執行諸如CMP的植入製程，以移除閘極介電層106的多餘部分和閘極108的材料，其中多餘部分在ILD 101的頂表面上方。閘極108和閘極介電層106的材料的保留部分因此形成所得的FinFET的替換閘極。閘極108和閘極介電層106有時統稱為「主動閘極堆疊」。主動閘極堆疊可以沿鰭52的通道區域58的側壁延伸。
在區域50N以及區域50P中的閘極介電層106的的形成可能同時發生，因此每個區域中的閘極介電層106是由相同的材料形成，並且閘極108的形成可以同時發生，因此每個區域中的閘極108由相同的材料形成。在一些實施方式中，可以通過不同的製程形成每個區域中的閘極介電層106，因此閘極介電層106可以是不同的材料，和/或可以通過不同的製程形成每個區域中的閘極108，因此閘極108可以是不同的材料。當使用不同的製程時，可以使用多種遮罩步驟來遮罩和暴露適當的區域。
在第13A圖至第13E圖中，移除第二閘極間隔件88，以使間隙94沿著主動閘極堆疊延伸。根據多種實施方式，因為第二閘極間隔件88和第一閘極間隔件86以及殘餘間隔件96兩者之間的高蝕刻選擇性，在移除第二閘極間隔件88時，第一閘極間隔件86和殘餘間隔件96可以保持基本上無損的。因此，間隙94可以承繼第二閘極間隔件88的尺寸和輪廓，其中可具有一個沿著間隙94的共形間隔。在一些其他實施方式中，移除第二閘極間隔件88時，沿間隙94鄰近的層/特徵（例如，第一閘極間隔件86、殘餘間隔件96、CESL 98）也被蝕刻，但顯著較少量。因此，沿著間隙94，間隙94可呈現非均勻的間隔。例如，閘極間隔件(第一閘極間隔件86和第二閘極間隔件88)之間的蝕刻選擇性，以及第二閘極間隔件88和殘餘間隔件96之間可以是不同的，這可能會造成間隙94在不同的區間具有不同的間距。
如第8A圖所述，殘餘間隔件96可以在形成源極/汲極區域92時，保持相鄰的源極/汲極區域92的合併部分的底表面和側壁延伸。這樣，殘餘間隔件96可在移除第二閘極間隔件88時，進一步保護源極/汲極區域92。另外，因為第二閘極間隔件88、ILD 101之間的高蝕刻選擇性，即使未在ILD 101頂部形成保護罩，ILD 101可維持基本上無損的。在移除之後，間隙94分隔主動閘極堆疊與磊晶源極/汲極區域92。具體而言，間隙94物理性地分隔第一閘極間隔件86的部分與CESL 98以及ILD 101。
第二閘極間隔件88由一或多個蝕刻製程移除。如上所述，第二閘極間隔件88的材料相對於第一閘極間隔件86、殘餘間隔件96以及ILD 101的材料具有高蝕刻選擇性。因此，相較於第一閘極間隔件86、殘餘間隔件96以及ILD 101的材料，蝕刻製程可以較快的速率蝕刻第二閘極間隔件88的材料。
在一些實施方式中，蝕刻工藝是單一蝕刻製程。單一蝕刻製程可以包括使用電漿，例如含氟電漿（使用氟化氫（HF）氣體和/或氟氣（F2 ））的乾式蝕刻製程。由於氫原子的遷移，HF可以協助部分地移除Ge。蝕刻製程包括執行於低於約50℃，具體地低於約40℃，以及更具體地在約25℃至35℃的範圍內。當間隙94沿著主動閘極堆疊延伸時，主動閘極堆疊具有較小的側向支撐。在低溫和低壓中執行蝕刻製程，可以協助避免側向支撐降低時，主動閘極堆疊變形。
在一些實施例中，蝕刻製程包括多個蝕刻製程，例如，第一蝕刻製程和第二蝕刻製程。如上所述，當形成源極/汲極區域92時，第二閘極間隔件88可摻雜源極/汲極區域92的雜質，以及上部區域可摻雜以高於下部區域的雜質濃度。第一蝕刻製程在較高的雜質濃度時，具有較快的蝕刻速率，並且用於移除第二閘極間隔件88的上部區域，以及第二蝕刻製程在較低的雜質濃度時，具有較快的蝕刻速率，並且用於移除第二閘極間隔件88的下部區域。第一蝕刻製程和第二蝕刻製程中的每一者可以包括使用電漿，例如含氟電漿（使用氟化氫（HF）氣體和/或氟氣（F2 ））的乾式蝕刻製程。第一蝕刻製程和第二蝕刻製程中的每一者執行於低於約50℃，具體地低於約40℃，以及更具體地在約25℃至35℃的範圍內。
在一些實施方式中，可以以不同的速率移除區域50P和區域50P中的第二閘極間隔件88。具體而言，摻雜n型雜質的第二閘極間隔件88（例如，在區域50N），相較於摻雜p型雜質的第二閘極間隔件88（例如，在區域50P），會以更快的速度被移除。因此，一些殘留物（圖未示）可以保留於區域50P中，但是並未保留在區域50N中。殘留物可以是第二閘極間隔件88的介電材料。
在第14A圖至第14E圖中，介電層114形成於第一閘極間隔件86、ILD 101、閘極介電層106以及閘極108。介電層114可以由諸如氮化矽、氧化矽、碳氮化矽、碳氮氧化矽、或碳氧化矽等的介電材料所形成，並且可以由諸如ALD的沉積製程形成。如圖所示，介電層114部分地填充間隙94的上部部分。間隙94因此被密封，使得在後續製程期間，材料可以不沉積於間隙94中。
在第15A圖至第15E圖中，可以執行平坦化製程以移除覆蓋於ILD 101之上的介電層114的部分。平坦化製程可以是研磨或CMP等。介電層114的保留部分形成介電栓塞116，密封間隙94。在平坦化製程之後，ILD 101、介電栓塞116、第一閘極間隔件86、CESL 98、閘極介電層106以及閘極108的頂表面是共平面的。
第16圖根據本揭示內容的一或多個實施方式所繪示的方法1600的流程圖，以形成非平面電晶體元件。例如，方法1600中至少一些操作(或步驟），可用來形成FinFET 100。然而，應當理解的是，方法1600的一些操作可以被用來製造任何的其他多種類型的非平面元件，例如奈米片電晶體元件、奈米線電晶體元件、垂直電晶體元件、或環繞式閘極（GAA）電晶體元件等，但仍包含於本揭示內容的範圍內。需要注意的是，方法1600僅是示例，並非意欲限制本揭示內容。因此，可以理解的是，可以在第16圖的方法1600之前、期間、以及之後提供額外的操作，並且於本文中僅簡要描述一些其他操作。
在一些實施方式中，方法1600的操作可以分別與第2圖、第3圖、第4圖、第5圖、第6圖、第7A圖至第7E圖、第8A圖至第8E圖、第9A圖至第9E圖、第10A圖至第10E圖、第11A圖至第11E圖、第12A圖至第12E圖、第13A圖至第13E圖、第14A圖至第14E圖、以及第15A圖至第15E圖中的示例性的FinFET 100的多個製造階段的橫截面視圖相關連。
方法1600開始於操作1602的提供基板（例如，第2圖的基板50）。繼續方法1600至操作1604，形成多個鰭（例如，第3圖的鰭52）。繼續方法1600至操作1606，形成隔離區域（例如，第4圖的隔離區域56）。繼續方法1600至操作1608，形成虛設介電層、虛設閘極層以及遮罩層（例如，虛設介電層60、虛設閘極層62以及遮罩層64，分別如第5圖所示）。進行方法1600至操作1610，形成一或多個虛設閘極堆疊（例如第6圖的虛設閘極介電層70和虛設閘極72）。繼續方法1600至操作1612，形成第一閘極間隔件層、第二閘極間隔件層和第三閘極間隔件層（例如第7A圖至第7E圖的第一閘極間隔件層80、第二閘極間隔件層84和第三閘極間隔件層90。繼續方法1600至操作1614，形成源極/汲極區域（例如第8A圖至第8E圖的源極/汲極區域）。繼續方法1600至操作1616，形成ILD（例如第9A圖至第9E圖的ILD 101）。繼續方法1600至操作1618，執行CMP（例如第10A圖至第10E圖）。繼續方法1600至操作1620，移除虛設閘極堆疊（例如第11A圖至第11E圖）。繼續方法1600至操作1622，形成閘極介電層以及閘極（例如第12A圖至第12F圖中個別的閘極介電層106以及閘極108）。繼續方法1600至操作1624，移除第二閘極間隔件層（例如第13A圖至第13E圖）。藉由移除第二閘極間隔件層，可以形成或延伸間隙。繼續方法1600至操作1626，形成介電層（例如第14A圖至第14E圖的介電層）。繼續方法1600至操作1628，形成介電栓塞（例如第15A圖至第15E圖的介電栓塞116）。介電栓塞是由平坦化介電層所形成，以密封間隙。
本揭示內容的多種實施方式可以實現多個優點。間隙94包括空氣或真空，兩者相對於移除第二閘極間隔件88的材料中的介電材料，具有較低的相對介電常數。在較小的元件尺寸中，連接到源極/汲極區域92（未示出）的源極/汲極觸點以及閘極108之間的的電容可以是電路電容的重要來源。降低源極/汲極觸點以及閘極108之間的相對介電常數可降低前述電容。電容降低可以提升所得的FinFET 100的最終元件性能。
在本揭示內容的一種態樣中，揭示一種製造半導體元件的方法。此方法包含形成第一鰭於基板上。此方法包含形成虛設閘極堆疊於第一鰭上。此方法包含沿著虛設閘極堆疊的一側，形成第一閘極間隔件。第一閘極間隔件包含第一介電材料。此方法包含沿著第一閘極間隔件的一側，形成第二閘極間隔件。第二閘極間隔件包含半導體材料。此方法包含形成源極/汲極區域於鄰接第二閘極間隔件的第一鰭中。此方法包含移除至少一部分的第二閘極間隔件，以形成間隙延伸於第一閘極間隔件以及源極/汲極區域之間。
在本揭示內容的另一種態樣中，揭示一種製造半導體元件的方法。此方法包含形成第一鰭以及第二鰭於基板上。第一鰭以及第二鰭彼此鄰接。此方法包含形成虛設閘極堆疊於第一鰭以及第二鰭上。此方法包含沿著虛設閘極堆疊的一側，形成第一閘極間隔件，第一閘極間隔件包含第一介電材料。此方法包含沿著第一閘極間隔件的一側，形成第二閘極間隔件。第二閘極間隔件包含半導體材料。此方法包含形成源極/汲極區域於鄰接第二閘極間隔件的第一鰭以及第二鰭兩者之中。源極/汲極區域包含合併部分介於第一鰭以及第二鰭之間。此方法包含移除至少一部分的第二閘極間隔件，以形成間隙延伸於第一閘極間隔件以及源極/汲極區域之間。
在本揭示內容的再一種態樣中，揭示一種製造半導體元件的方法。此方法包含形成鰭於基板上。此方法包含形成虛設閘極堆疊於鰭上。此方法包含沿著虛設閘極堆疊的一側，形成閘極間隔件。該閘極間隔件包含由介電材料形成的第一層，以及由半導體材料形成的一第二層。此方法包含形成源極/汲極區域於鄰接閘極間隔件的鰭中。此方法包含使用主動閘極堆疊取代虛設閘極堆疊。此方法包含移除閘極間隔件的第二層的至少一部分，以形成間隙延伸於主動閘極堆疊以及源極/汲極區域之間。
上文概述了數個實施例的特徵，使得本領域技術人員可以更好地理解本揭示內容的各態樣。本領域技術人員應理解，本領域技術人員可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。本領域技術人員亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
50:基板 50P:區域 50N:區域 52:鰭 56:隔離區域 58:通道區域 60:虛設介電層 62:虛設閘極層 64:遮罩層 70:虛設閘極介電層 72:虛設閘極 74:遮罩 80:第一閘極間隔件層 82:淺摻雜源極/汲極區域 84:第二閘極間隔件層 86:第一閘極間隔件 88:第二閘極間隔件 90:第三閘極間隔件層 92:源極/汲極區域 94:間隙 96:殘餘間隔件 98:觸點蝕刻停止層 100:鰭式場效電晶體 101:層間介電層 104:凹部 106:閘極介電層 108:閘極 108A:襯墊層 108B:功函數調控層 108C:填充材料 114:介電層 116:介電栓塞 1600:方法 1602、1602、1604、1606、1608、1610、1612、1614、1616、1618、1620、1622、1624、1626、1628:操作 A-A、B-B、C-C、D-D、E-E:橫截面
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1圖為根據一些實施方式所繪示的鰭式場效電晶體 (Field-Effect Transistors；FinFET)的透視圖。 第2、3、4、5、6、7A、7B、7C、7D、7E、8A、8B、8C、8D、8E、9A、9B、9C、9D、9E、10A、10B、10C、10D、10E、11A、11B、11C、11D、11E、12A、 12B、12C、12D、12E、12F、13A、13B、13C、13D、 13E、14A、14B、14C、14D、14E、15A、15B、15C、15D以及15E圖為根據一些實施方式所繪示的第1圖的示例性鰭式場效電晶體的各種製造階段的橫截面圖。 第16圖繪示根據一些實施方式的製造非平面電晶體元件的示例性方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:基板
52:鰭
56:隔離區域
86:第一閘極間隔件
92:源極/汲極區域
100:鰭式場效電晶體
106:閘極介電層
108:閘極
A-A、B-B、C-C、D-D、E-E:橫截面

Claims (20)

  1. 一種製造半導體元件的方法，包含： 形成一第一鰭於一基板上； 形成一虛設閘極堆疊於該第一鰭上； 沿著該虛設閘極堆疊的一側，形成一第一閘極間隔件，該第一閘極間隔件包含一第一介電材料； 沿著該第一閘極間隔件的一側，形成一第二閘極間隔件，該第二閘極間隔件包含一半導體材料； 形成一源極/汲極區域於鄰接該第二閘極間隔件的該第一鰭中；以及 移除至少一部分的該第二閘極間隔件，以形成一間隙 延伸於該第一閘極間隔件以及該源極/汲極區域之間。
  2. 如請求項1所述之方法，更包含： 沉積一層間介電層於該源極/汲極區域上，該層間介電層包含一第二介電材料；以及 在該移除至少一部分的該第二閘極間隔件的步驟中，暴露該層間介電層的一頂表面。
  3. 如請求項2所述之方法，其中在該移除至少一部分的該第二閘極間隔件的步驟中，該第一閘極間隔件以及該層間介電層保持無損的。
  4. 如請求項2所述之方法，其中該間隙進一步延伸於該第一閘極間隔件以及該層間介電層之間。
  5. 如請求項1所述之方法，其中該半導體材料包括矽鍺。
  6. 如請求項1所述之方法，其中在該移除至少一部分的該第二閘極間隔件的步驟中，包括使用氟化氫氣體或氟氣中的至少一者，執行一乾蝕刻製程。
  7. 如請求項1所述之方法，更包含： 沉積一介電層於該間隙上；以及 使用一平坦化製程，移除設置於該間隙外側的該介電層的複數部分，使得該介電層的複數保留部分形成複數介電栓塞，以密封該間隙。
  8. 如請求項1所述之方法，更包含形成一第二鰭於該基板上，該虛設閘極堆疊進一步形成於該第二鰭上，該源極/汲極區域進一步形成於第二鰭中，該間隙進一步延伸於該源極/汲極區域下方。
  9. 如請求項1所述之方法，更包含使用一主動閘極堆疊取代該虛設閘極堆疊，該第一閘極間隔件沿著該主動閘極堆疊的一側延伸。
  10. 如請求項9所述之方法，其中該間隙進一步延伸於該主動閘極堆疊以及該源極/汲極區域之間。
  11. 一種製造半導體元件的方法，包含： 形成一第一鰭以及一第二鰭於一基板上，該第一鰭以及該第二鰭彼此鄰接； 形成一虛設閘極堆疊於該第一鰭以及該第二鰭上； 沿著該虛設閘極堆疊的一側，形成一第一閘極間隔件，該第一閘極間隔件包含一第一介電材料； 沿著該第一閘極間隔件的一側，形成一第二閘極間隔件，該第二閘極間隔件包含一半導體材料； 形成一源極/汲極區域於鄰接該第二閘極間隔件的該第一鰭以及該第二鰭兩者之中，該源極/汲極區域包含一合併部分介於該第一鰭以及該第二鰭之間；以及 移除至少一部分的該第二閘極間隔件，以形成一間隙延伸於該第一閘極間隔件以及該源極/汲極區域之間。
  12. 如請求項11所述之方法，其中該間隙進一步延伸至該源極/汲極區域的該合併部分之下。
  13. 如請求項11所述之方法，其中該半導體材料包括矽鍺。
  14. 如請求項11所述之方法，更包含： 沉積一層間介電層於該源極/汲極區域上，該層間介電層包含一第二介電材料；以及 在該移除至少一部分的該第二閘極間隔件的步驟中，暴露該層間介電層的一頂表面。
  15. 如請求項14所述之方法，其中在該移除至少一部分的該第二閘極間隔件的步驟中，該第一閘極間隔件以及該層間介電層保持無損的。
  16. 如請求項14所述之方法，其中該間隙進一步延伸於該第一閘極間隔件以及該層間介電層之間。
  17. 如請求項11所述之方法，其中在該移除至少一部分的該第二閘極間隔件的步驟中，包括使用氟化氫氣體或氟氣中的至少一者，執行一乾蝕刻製程。
  18. 如請求項11所述之方法，更包含使用一主動閘極堆疊取代該虛設閘極堆疊，該第一閘極間隔件沿著該主動閘極堆疊的一側延伸，該間隙進一步延伸於該主動閘極堆疊以及該源極/汲極區域之間。
  19. 一種製造半導體元件的方法，包含： 形成一鰭於一基板上； 形成一虛設閘極堆疊於該鰭上； 沿著該虛設閘極堆疊的一側，形成一閘極間隔件，該閘極間隔件包含由一介電材料形成的一第一層，以及由一半導體材料形成的一第二層； 形成一源極/汲極區域於鄰接該閘極間隔件的該鰭中； 使用一主動閘極堆疊取代該虛設閘極堆疊；以及 移除該閘極間隔件的該第二層的至少一部分，以形成一間隙延伸於該主動閘極堆疊以及該源極/汲極區域之間。
  20. 如請求項19所述之方法，更包含： 沉積一層間介電層於該源極/汲極區域；以及 在該移除該閘極間隔件的該第二層的至少一部分的步驟中，暴露該層間介電層的一頂表面。
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