KR20110056225A - 서로 다른 핀 높이를 갖는 ｆｉｎｆｅｔ들 - Google Patents

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Abstract

실시예의 일 양상에 따르면, 집적 회로 구조체는 제1 디바이스 영역 내의 제1 부분과 제2 디바이스 영역 내의 제2 부분을 포함한 반도체 기판을 포함한다. 제1 반도체 핀은 반도체 기판 상에 있고, 제1 핀 높이를 갖는다. 제2 반도체 핀은 반도체 기판 상에 있고, 제2 핀 높이를 갖는다. 제1 핀 높이는 제2 핀 높이보다 더 크다.

Description

서로 다른 핀 높이를 갖는 ＦＩＮＦＥＴ들{FINFETS WITH DIFFERENT FIN HEIGHTS}
본 출원은 2009년 11월 20일에 출원되고 발명의 명칭이 "FinFETs with Different Fin Heights"인 미국 가출원 번호 제61/263,164호를 우선권으로 주장하며, 여기서는 그 전체 내용을 참조로서 포함한다.
본 출원은 일반적으로 집적 회로에 관한 것으로, 보다 자세하게는 반도체 핀(fin)들 및 핀 전계 효과 트랜지스터(FinFET; Fin field-effect transistor) 및 그 제조 방법에 관한 것이다.
집적회로의 증가하는 다운스케일링과, 더 고속의 집적 회로에 대한 요건을 점점더 요구함에 따라, 트랜지스터들은 점점 더 작은 치수와 함께 더 높은 구동 전류를 갖는 것이 필요하다. 따라서, 핀 전계 효과 트랜지스터(FinFET)가 개발되었다. FinFET들은 그 채널이 핀들의 상단 표면 상의 부분에 더하여 측벽 부분도 포함하고 있기 때문에 증가된 채널 폭을 갖는다. 트랜지스터들의 구동 전류는 채널 폭에 비례하기 때문에, FinFET들의 구동 전류는 플래너 트랜지스터(planar transistor)의 것에 비해 증가된다.
서로 다른 핀 높이들을 갖는 반도체 핀(들) 및 핀 전계 효과 트랜지스터(들)(FinFET)을 형성하는 신규한 방법을 제공하고자 한다.
실시예의 일 양상에 따르면, 집적 회로 구조체는 제1 디바이스 영역 내의 제1 부분과 제2 디바이스 영역 내의 제2 부분을 포함한 반도체 기판을 포함한다. 제1 반도체 핀은 반도체 기판 상에 있고, 제1 핀 높이를 갖는다. 제2 반도체 핀은 반도체 기판 상에 있고, 제2 핀 높이를 갖는다. 제1 핀 높이는 제2 핀 높이보다 더 크다.
다른 실시예들도 또한 개시되어 있다.
본 발명의 구성에 따르면, 결과적인 FinFET의 채널 영역에 인가되는 바람직한 인장 응력 또는 압축 응력이, 응력을 받는 소스 및 드레인 영역의 증가된 체적으로 인해 증가함으로써, 실리사이드 영역 내의 전류 크라우딩 효과를 감소시킬 수 있다.
본 실시예들 및 이들의 이점에 대한 보다 완벽한 이해를 위하여, 이하에서는 첨부된 도면과 결합한 다음 설명들을 참조한다.
도 1 내지 도 10은 일 실시예에 따른 서로 다른 핀 높이들을 갖는 반도체 핀의 제조시 중간 단계들의 횡단면도를 나타낸다.
도 11a 내지 도 16b는 다른 실시예에 따른 FinFET의 제조시 중간 단계들의 횡단면도 및 사시도를 나타낸다.
도 17은 반도체 칩에서의 디바이스 영역들을 나타낸다.
도 18은 서로 다른 핀 높이들을 갖는 핀들을 구비한 두개의 FinFET들을 포함한 스테이틱 랜덤 액세스 메모리를 나타낸다.
본 발명의 실시예들의 실시 및 이용을 아래 보다 자세히 설명한다. 그러나, 본 실시예들은 광범위한 특정 문맥 내에서 구현될 수 있는 많은 적용가능한 진보적 개념들을 제공함을 알아야 한다. 설명된 특정 실시예들은 단지 본 실시예를 실시 및 이용하는 특정 방식의 예시이며 본 발명의 범위를 제한하기 위한 것이 아니다.
서로 다른 핀 높이들을 갖는 반도체 핀(들) 및 핀 전계 효과 트랜지스터(들)(FinFET)을 형성하는 신규한 방법이 제공된다. 일 실시예의 제조시 중간 단계들이 예시되어 있다. 본 실시예의 변형예가 설명되어 있다. 여러 도면들 및 예시적인 실시예들 전반에 걸쳐, 동일한 도면 부호는 동일한 요소를 지정하는데 이용된다.
도 1을 참조하여, 반도체 기판(20)이 제공된다. 일 실시예에서, 반도체 기판(20)은 실리콘을 포함한다. 탄소, 게르마늄, 갈륨, 비소, 질소, 인듐 및/또는 인 등과 같은 통상적으로 이용되는 다른 물질들도 또한 반도체 기판(20)에 포함될 수 있다.
반도체 기판(20)은 디바이스 영역(100)의 일부분과 디바이스 영역(200)의 일부분을 포함한다. 일 실시예에서, 디바이스 영역(100 및 200)은 본질적으로 로직 코어 영역, (내장형 스테이틱 랜덤 액세스 메모리(SRAM) 영역과 같은) 메모리 영역, 아날로그 영역, 입력/출력(I/O, 또한 주변 장치로서 불림), (더미 패턴을 형성하기 위한) 더미 영역 등으로 구성된 그룹으로부터 선택된 서로 다른 영역이다. 위에서 인용된 디바이스 영역은 도 17에 개략적으로 나타나 있다. 예시적인 일 실시예에서, 디바이스 영역(100)은 로직 코어 영역인 반면, 디바이스 영역(200)은 IO 영역이다. 대안의 실시예에서, 디바이스 영역(100)은 p형 FinFET 영역인 반면, 디바이스 영역(200)은 n형 FinFET 영역이다.
패드 층(22) 및 마스크 층(24)은 반도체 기판(20) 상에 형성될 수 있다. 패드 층(22)은 예를 들어, 열 산화 프로세스를 이용하여 형성된 실리콘 산화물을 포함한 박막일 수 있다. 패드 층(22)은 반도체 기판(20)과 마스크 층(24) 사이의 접착층으로서 역할을 할 수 있다. 패드 층(22)은 또한 마스크 층(24)을 에칭하기 위한 에칭 중단 층으로서 역할을 할 수 있다. 일 실시예에서, 마스크 층(24)은 예를 들어 저압 화학 기상 증착(LPCVD)을 이용한 실리콘 질화물로 형성된다. 다른 실시예에서, 마스크 층(24)은 실리콘 열 질화, 플라즈마 강화된 화학 기상 증착(PECVD) 또는 플라즈마 애노드 질화(plasma anodic nitridation)에 의해 형성된다. 마스크 층(24)은 후속하는 포토리소그래피 프로세스 동안에 하드 마스크로서 이용된다.
STI 영역(30; 30_1 및 30_2로서 표시됨)은 기판(20) 내에 형성된다. STI 영역(30)의 깊이는 약 100 nm 내지 약 250 nm 사이에 있지만, 다른 깊이들도 또한 적용가능하다. 그러나, 설명 전반에 걸쳐 인용된 치수들은 단지 예시적인 것에 불과하며, 다른 형성 기술이 이용되면 변경될 수 있음을 알아야 한다. STI 영역(30)의 형성은 알려진 방법들을 이용하여 수행될 수 있으며 따라서 그 프로세스를 여기서는 자세히 설명하지 않는다.
도 2를 참조하여, 디바이스 영역(100)은 포토레지스트(134) 의해 마스킹되고 디바이스 영역(200)은 노출된 상태로 남겨진다. 그 후, 노출된 STI 영역(30_2)은 에칭 단계를 통하여 오목처리되며, 그 결과, 오목부(236)가 기판(20) 내에 형성된다. 결과적인 구조체는 도 3에 도시된다. 따라서, 오목부(236) 사이에 있는 반도체 기판(20)의 부분들은 핀(238)으로 되며, 이 핀은 Hfin2로서 표시되는 핀 높이를 갖는다. 예시적인 일 실시예에서, 핀 높이(Hfin2)는 15 nm 내지 약 30 nm 사이에 있지만, 이것은 또한 더 클수도 또는 더 작을 수도 있다. 그 후, 포토레지스트(134)를 제거한다.
도 4를 참조하여, 디바이스 영역(200)은 포토레지스트(234)에 의해 마스킹되고 디바이스 영역(100)은 노출된 상태로 남겨진다. 그 후, 노출된 STI 영역(30_1)은 에칭 단계를 통하여 오목처리되며, 그 결과, 오목부(136)가 도 5에 도시된 바와 같이 형성된다. 따라서, 오목부(136) 사이에 있는 반도체 기판(20)의 부분들은 핀(138)으로 되며, 이 핀은 Hfin1로서 표시되는 핀 높이를 갖는다. 예시적인 일 실시예에서, 핀 높이(Hfin1)는 25 nm 내지 약 40 nm 사이에 있지만, 이것은 또한 더 클수도 또는 더 작을 수도 있다. 핀 높이들(Hfin1 및 Hfin2)은 서로 다르다. 핀 높이 차(Hfin2 - Hfin1)는 약 5 nm보다 더 클 수 있고 또는 약 10 nm 보다 훨씬 더 클 수도 있다. 또한, Hfin1/ Hfin2의 비는 약 1.25보다 더 클 수 있고 또는 약 1.33보다 훨씬 더 클 수도 있다.
다음, 도 6에 도시된 바와 같이, 마스크 층(24)과 패드 층(22)을 제거한다. 마스크 층(24)은, 실리콘 질화물로 형성된 경우, 고온의 H3PO4를 이용한 웨트 프로세스에 의해 제거될 수 있는 반면, 패드 층(22)은 실리콘 산화물로 형성된 경우, 묽은 HF 산을 이용하여 제거될 수 있다. 도 6에 도시된 구조체에서, STI 영역(30) 하단부 밑에 있는 기판(20)의 부분은 반도체 기판으로서 처리될 수 있는 반면, 핀들(138 및 238)은 반도체 기판 상에 있는 것으로서 처리될 수 있음을 알아야 한다.
도 7은 각각 디바이스 영역(100 및 200) 내의 FinFET들(160 및 260)의 형성을 나타낸다. 첫번째로, 예를 들어, 주입에 의해 웰 도펀트를 노출된 핀들(138 및 238) 내에 도입한다. 디바이스 영역(100)이 p형 FinFET 영역이고 디바이스 영역(200)이 n형 FinFET 영역인 실시예에서, n형 불순물 주입은 인과 같은 n형 불순물을 핀들(138) 내에 도핑하여 수행되며, p형 불순물 주입은 붕소와 같은 p형 불순물을 핀들(238)에 도핑하여 수행된다. 게이트 유전체(150 및 250)는 각각 핀들(138 및 238)의 상단 표면 및 측벽들을 덮도록 형성된다. 게이트 유전체(150 및 250)는 열 산화에 의해 형성될 수 있고 따라서 실리콘 열 산화물을 포함할 수 있다. 그 후, 게이트 유전체(152 및 252)는 각각 게이트 전극(150 및 250) 상에 형성된다. 일 실시예에서, 게이트 전극(150 및 250) 각각은 하나 보다 많은 핀들(138 및 238)을 덮어, 각각의 결과적인 FinFET들(160 및 260)이 하나 보다 많은 핀들(138 및 238)을 각각 포함하게 된다. 대안의 실시예에서, 각각의 핀들(138 및/또는 238)이 하나의 FinFET를 형성하는데 이용될 수 있다. 그 후, 소스 영역 및 드레인 영역과 소스 및 드레인 실리사이드들(도시 생략)을 포함한 FinFET(160 및 260)의 나머지 구성요소들을 형성한다. 이들 구성요소의 형성 프로세스는 당해 기술 분야에 잘 알려진 것이며 따라서 여기서는 반복하지 않는다.
도 8 내지 도 10은 대안의 실시예를 나타낸다. 이 실시예에 이용된 초기 구조체는 도 1에 도시된 것과 유사하다. 다음, 도 8을 참조하여 보면, 영역(200)에 대한 포토 레지스트(234)의 형성 후, 제1 불순물을 STI 영역(30_1) 내에 도입하기 위해 제1 조사량으로 제1 주입을 수행한다. 결과적인 STI 영역(30_1)은 제1 불순물 농도를 갖는다. 다음, 도 9에 도시된 바와 같이, 포토 레지스트(234)를 제거하고 포토 레지스트(134)를 형성한다. 제2 불순물을 STI 영역(30_2) 내에 도입하기 위해 제2 조사량으로 제2 주입을 수행한다. 결과적인 STI 영역(30_2)은 제2 불순물 농도를 갖는다. 예시적인 일 실시예에서, 제1 불순물은 인을 포함하는 반면, 제2 불순물은 붕소를 포함한다.
다음, 도 10에 도시된 바와 같이, 포토 레지스트(134)를 제거하고, 예를 들어, 웨트 에칭 또는 기타 방법을 이용하여 STI 영역들(30)을 오목처리한다. STI 영역들(30_1 및 30_2) 내의 서로 다른 불순물 농도로 인하여, STI 영역들(30_1 및 30_2) 의 에칭율이 서로 다르게 되고 따라서 결과적인 핀 높이들(Hfin1 및 Hfin2)이 서로 다르게 된다. 패턴 로딩 효과(pattern-loading effect)를 도입하기 위해 STI 영역(30_1)의 패턴 밀도를 STI 영역(30_2)의 패턴 밀도와 다르게 형성함으로써 핀 높이(Hfin1 및 Hfin2)에서의 차를 더욱 증가시킬 수 있으며, 그 결과, STI 영역들(30_1 및 30_2)의 에칭율에서의 차이가 추가로 증가된다. 대안의 실시예에서, 도 8 및 도 9에 도시된 바와 같은 STI 도핑을 수행하지 않는다. 그러나, STI 영역(30_1) 의 패턴 밀도는 STI 영역(30_2) 의 패턴 밀도와 다르고, 패턴 로딩 효과는 핀 높이 차이를 야기하는데 이용된다.
후속하는 단계에서, 하드 마스크(24)와 패드 층(22)을 제거하여, 그 결과, 도 6에 도시된 구조체가 형성된다. 그 후, 프로세스들을 계속 진행하여 도 7에 도시된 바와 같은 FinFET들(160 및 260)을 형성한다.
서로 다른 디바이스 영역들 내의 핀 높이들을 차등시킴으로써, 접합 윈도우를 증가시키는데 이는 다른 디바이스 내의 FinFET들의 핀 높이들이 더 이상 서로 묶여있지 않음을 의미한다. 이는 서로 다른 핀 높이들을 갖는 서로 다른 디바이스 영역들 내의 FinFET들에서, 서로 다른 디바이스 영역들 내의 디바이스 성능을 조정하는 것을 더 쉽게 한다. 추가로, 디바이스 영역(100) 내의 FinFET(160; 도 7) 가 p형 FinFET이고, 디바이스 영역(200) 내의 FinFET(260)가 n형 FinFET인 실시예에서, p형 FinFET(160)의 결과적인 핀 높이는 n형 FinFET(260)의 핀 높이보다 더 크다. 따라서, p형 FinFET(160)와 n형 FinFET(260)는 동일한 SRAM 셀 내에 이용될 수 있다 (도 18). 예를 들어, p형 FinFET(160)는 풀업(pull-up) 트랜지스터일 수 있고, n형 FinFET(260)는 풀 다운(pull-down) 트랜지스터일 수 있다. p형 FinFET(160)의 더 큰 핀 높이(Hfin1)는 n형 FinFET(260)의 더 높은 정공 이동도에 비해 더 낮은 정공 이동도를 보상할 수 있다. 따라서, p형 FinFET(160)의 성능과 n형 FinFET(260)의 성능이 균형을 맞출 수 있다.
도 11a 내지 도 16b는 또 다른 실시예에 따른 FinFET의 제조시 중간 단계들을 나타내며, 여기서, STI 영역들(30)의 오목처리된 깊이에서의 차이가 단일의 FinFET 내에 적용된다. 첫번째로, 도 11a 및 도 11b를 참조하여 보면, 하부에 있는 기판(20)과 동일한 물질로 형성된 실리콘 핀일 수 있는 반도체 핀(310)을 형성한다. 반도체 핀(310)의 형성은 도 2 내지 도 6의 핀들(138 또는 238)의 형성과 본질적으로 동일할 수 있다. 도 11a는 길이방향 횡단면도를 나타내며, 여기서 점선은 핀(310)과 기판(20)이 반도체 스트립을 통하여 접속됨을 나타낸다. 도 11b는 폭방향 횡단면도를 나타낸다. 반도체 핀(310)의 핀 높이는 Hfin이며, 핀(310)의 폭은 Wfin이다.
다음, 사시도인 도 12에 나타낸 바와 같이, 게이트 유전체(314) 및 게이트 전극(316)을 형성한다. 게이트 유전체(314)를 핀(310)의 상단 표면 및 측벽 상에 형성한다. 게이트 전극(316)을 게이트 유전체(314) 상에 형성한다. 그 후, 반도체 핀(310)을 주입함으로써, 저농도로 도핑된 소스 및 드레인(LDD) 영역(도시 생략)을 형성할 수 있다. 일 실시예에서, 도 13에 도시된 바와 같이 슬림 스페이서(318)를 게이트 유전체(314) 및 게이트 전극(316)의 측벽들 상에 형성할 수 있으며, 여기서, 슬림 스페이서(318)의 형성 전에 또는 후에 LDD 영역을 형성할 수 있다. 선택적으로, 질화물로 형성될 수 있는 마스크 층(317)을 형성한다. 도 13은 또한 마스크 층(317)을 나타낸다.
다음, 도 14a에 도시된 바와 같이, 게이트 스페이서(320)를 형성한다. 게이트 스페이서(320)는 이전에 형성된 슬림 스페이서(318)를 포함할 수 있다. 게이트 스페이서(320)는 많은 다른 변형 형태를 가질 수 있음을 알아야 한다. 예를 들어, 도 14a에 도시된 바와 같이, 각각의 게이트 스페이서(320)는 질화물-산화물-질화물-산화물(NONO 구조)를 가질 수 있다. 대안의 실시예에서, 각각의 게이트 스페이서(320)는 (NO 구조라 불릴 수 있는) 산화물 층 상의 질화물 층만을 가질 수도 있다. 게이트 전극(316)에 의해 덮여지지 않는 반도체 핀(310)의 대향 측벽들 상의 STI 영역들의 노출된 부분을 오목처리한다. 도 14a에 나타낸 구조체의 사시도가 도 14b에 나타내어 진다. 핀(310)의 높이를 명확히 나타내기 위해, 게이트 스페이서(310)는 나타내지 않는다. 결과적인 구조체에서, 핀(310)은 두개의 높이를 갖는다. 게이트 스페이서(320) 및 게이트 전극(316)에 의해 덮여진 핀(310)의 부분(이는 또한 결과적인 FinFET의 채널 영역을 포함함)은 핀 높이(Hfin)를 가지며, 이 핀 높이는 도 11b에 나타낸 것과 동일하다. STI 영역(30)의 오목처리의 결과로서, 덮여지지 않은 반도체 핀(310)의 부분은 증가된 핀 높이(Hfin')를 갖는다. 일 실시예에서, Hfin' 는 약 2 nm보다 더 크거나 또는 약 10 nm보다 훨씬 더 큰 정도로 핀 높이(Hfin)보다 더 클 수 있다. 대안으로, 비(Hfin'/Hfin)는 약 1.05보다 클 수 있고, 약 1.08보다 훨씬 더 클 수 있거나 또는 약 1.05 내지 약 1.5 사이에 있을 수 있다.
다음, 도 15a에 도시된 바와 같이, 에픽택셜 반도체 층(324)을 반도체 핀(310)의 노출된 부분 상에 에픽택셜 방식으로 성장시킨다. 에픽택셜 반도체 층(324)은 실리콘, 게르마늄, 탄소, 및/또는 기타 알려진 반도체 물질을 포함할 수 있다. 결과적인 FinFET이 p형인 일 실시예에서, 에픽택셜 반도체 층(324)은 실리콘, 및 가능하다면, 실리콘에 더하여 게르마늄을 포함할 수 있다. 결과적인 FinFET이 n형인 일 실시예에서, 에픽택셜 반도체 층(324)은 실리콘, 및 가능하다면, 실리콘에 더하여 탄소를 포함할 수 있다. 에픽택셜 반도체 층(324)의 두께는 약 10 nm보다 클 수 있다.
도 15b는 도 15a에 도시된 구조체의 추가적인 횡단면도를 나타내며, 횡단면도는 도 15a 내의 수직방향면 절취선 15B-15B를 따라 얻어진다. 핀 높이(Hfin)는 도 15b에 표기되어 있다. 도 15c는 도 15a에 도시된 구조체의 추가적인 횡단면도를 나타내며, 횡단면도는 도 15a 내의 수직방향면 절취선 15C-15C를 따라 얻어진다. 핀 높이(fin')는 도 15C에 표기되어 있다. 도 15b 및 도 15c를 비교하여 보면, 증가된 핀 높이(Hfin')로 인해, 에픽택셜 반도체 층(324)의 체적이 증가함이 관찰된다. 반도체(310)의 핀 높이가 값 Hfin에서 값 Hfin'로 증가하지 않으면, 에픽택셜 반도체 층(324)은 점선 328 상의 영역내로 제한될 것이다. 도 15b 및 도 15c에서, 명확하게 가시가능한 하단부가 없지만, 반도체 핀들(310)은 각각의 핀 부분들(310)의 대향면들 상의 STI 영역(30)의 상단 표면들과 동일한 높이의 하단부를 갖는 것으로 간주된다. 따라서, 도 15b에 도시된 바와 같이, 전극(316) 바로 밑에 있는 반도체 핀(310) 부분의 하단부는 선 327으로 나타나고 도 15c에서 게이트 전극(316) 및 게이트 스페이서(320)에 의해 덮여지지 않는 반도체 핀(310) 부분의 하단부는 선 329으로 나타난다. 하단부(329)는 하단부(327)보다 더 낮다.
도 16a를 참조하여 보면, 반도체 핀(310) 및 에픽택셜 반도체 층(324) 내에 소스 및 드레인 영역(도시 생략)을 형성하기 위해 주입을 수행한다. 하드 마스크(317)를 또한 제거하고, 에픽택셜 반도체 층(324) 상에 소스/드레인 실리사이드 영역(330) 및 게이트 실리사이드 영역(332)을 형성한다. 소스 및 드레인 영역 및 실리사이드 영역(330)의 형성은 공지된 방법을 이용할 수 있다. 실리사이드 영역(330 및 332)의 형성 후, 에픽택셜 반도체 층(324)을 완전히 또는 부분적으로 소모시킬 수 있다. 결과적인 구조체에서, 실리사이드 영역(330)은 에픽택셜 반도체 층(324)의 나머지 부분에 의해 반도체 핀(310)으로부터 분리될 수 있거나 또는 핀(310)과 직접 접촉할 수 있다.
도 16b는 도 16a에 도시된 구조체의 추가적인 횡단면도를 나타내며, 횡단면도는 도 16a 내의 수직방향면 절취선 16B-16B를 따라 얻어진다. 에픽택셜 반도체 층(324)의 에픽택셜 형성 전 STI 영역(30)을 오목처리함으로써 소스 및 드레인 영역의 체적이 증가함이 관찰된다. 이는 소스 및 드레인 영역 내의 전류 크라우딩(current crowding)을 감소시키는 긍정적인 효과를 갖는다. 결과적인 FinFET의 채널 영역에 인가되는 바람직한 인장 응력 또는 압축 응력이 또한, 응력을 받는 소스 및 드레인 영역의 증가된 체적으로 인해 증가한다. 추가적으로, 에픽택셜 반도체 층(324)의 증가된 측벽 면적으로 인해 실리사이드 영역(330)의 크기가 또한 증가하기 때문에, 실리사이드 영역(330) 내의 전류 크라우딩 효과가 또한 감소한다.
실시예들 및 이들의 이점이 자세히 설명되어 있지만, 다른 변경, 대체 및 변형이 첨부된 청구범위에 의해 정의된 실시예들의 범위 및 사상에 벗어남이 본 발명 내에서 행해질 수 있음을 이해하여야 한다. 또한, 본 발명의 범위는 명세서 내에 설명된 프로세스, 머신, 제조 및 물질의 조성, 수단, 방법 및 단계들의 특정 실시예들로 제한되지 않는 것으로 의도된다. 당해 기술 분야의 숙련된 자는 본 명세서로부터 쉽게 이해할 수 있기 때문에, 여기에 설명된 대응 실시예들과 실질적으로 동일한 결과를 실현하거나 또는 실질적으로 동일한 기능을 수행하는 기존에 개발되거나 이후에 개발될 프로세스, 머신, 제조, 물질의 조성, 수단, 방법 또는 단계들이 이용되어질 수 있다. 따라서, 첨부된 청구범위는 이러한 프로세스, 머신, 제조, 물질의 조성, 수단, 방법 또는 단계들의 범위 내에 포함하도록 의도된다. 추가적으로, 각각의 청구항은 별도의 실시예를 구성하며, 여러 청구항들 및 실시예들의 조합이 본 발명의 범위 내에 있다.
20: 반도체 기판
22: 패드 층
24: 마스크 층
100, 200: 디바이스 영역
30, 30_1, 30_2: STI 영역

Claims (10)

  1. 집적 회로 구조체에 있어서,
    제1 디바이스 영역 내의 제1 부분 및 제2 디바이스 영역 내의 제2 부분을 포함하는 반도체 기판과,
    상기 반도체 기판 상에 있고 제1 핀 높이를 갖는 제1 반도체 핀(fin)과,
    상기 반도체 기판 상에 있고 제2 핀 높이를 갖는 제2 반도체 핀
    을 포함하며,
    상기 제1 핀 높이는 상기 제2 핀 높이보다 더 큰 것인 집적 회로 구조체.
  2. 제1항에 있어서,
    상기 제1 반도체 핀의 상단 표면은 상기 제2 반도체 핀의 상단 표면과 같은 높이인 것인 집적 회로 구조체.
  3. 제1항에 있어서,
    상기 제1 반도체 핀의 대향면들 상에 있는 제1 쉘로우 트렌치 절연(STI; shallow trench isolation) 영역 및 제2 STI 영역 - 상기 제1 STI 영역 및 제2 STI 영역은 상기 제1 반도체 핀의 하단부와 같은 높이의 제1 상단 표면을 가짐 - 과,
    상기 제2 반도체 핀의 대향면들 상에 있는 제3 STI 영역 및 제4 STI 영역 - 상기 제3 STI 영역 및 제4 STI 영역은 상기 제2 반도체 핀의 하단부와 같은 높이의 제2 상단 표면을 가짐 -
    을 더 포함하며,
    상기 제1 상단 표면은 상기 제2 상단 표면 보다 낮은 것인 집적 회로 구조체.
  4. 제1항에 있어서,
    상기 제1 반도체 핀의 상단 표면 및 측벽 상의 제1 게이트 유전체와, 상기 제1 게이트 유전체 상의 제1 게이트 전극을 포함하는 제1 FinFET과,
    상기 제2 반도체 핀의 상단 표면 및 측벽 상의 제2 게이트 유전체와, 상기 제2 게이트 유전체 상의 제2 게이트 전극을 포함하는 제2 FinFET
    을 더 포함하는 집적 회로 구조체.
  5. 제4항에 있어서,
    상기 제1 FinFET은 p형 FinFET이고, 상기 제2 FinFET는 n형 FinFET이며, 상기 제1 FinFET와 상기 제2 FinFET는 동일한 스테이틱 랜덤 액세스 메모리(SRAM; static random access memory) 셀의 FinFET인 것인 집적 회로 구조체.
  6. 제1항에 있어서,
    상기 제2 핀 높이에 대한 상기 제1 핀 높이에 대한 비는 약 1.25보다 큰 것인 집적 회로 구조체.
  7. 집적 회로 구조체를 형성하는 방법에 있어서,
    제1 디바이스 영역 내의 제1 부분 및 제2 디바이스 영역 내의 제2 부분을 포함하는 반도체 기판을 제공하는 단계와,
    상기 반도체 기판 상에 있고 제1 핀 높이를 갖는 제1 반도체 핀(fin)을 형성하는 단계와,
    상기 반도체 기판 상에 있고 제2 핀 높이를 갖는 제2 반도체 핀을 형성하는 단계
    를 포함하며,
    상기 제1 핀 높이는 상기 제2 핀 높이보다 더 큰 것인 집적 회로 구조체의 형성 방법.
  8. 제7항에 있어서,
    상기 제1 반도체 핀을 형성하는 단계 및 상기 제2 반도체 핀을 형성하는 단계는,
    상기 반도체 기판에 제1 STI 영역 및 제2 STI 영역을 형성하는 단계 - 상기 STI 영역은 상기 제1 디바이스 영역 내에 있고, 상기 제2 STI 영역은 상기 제2 디바이스 영역 내에 있음 - 와,
    상기 제2 디바이스 영역을 덮는 제1 마스크를 형성하는 단계 - 상기 제1 디바이스 영역은 상기 제1 마스크에 의해 덮여지지 않음 - 와,
    상기 제1 STI 영역을 제1 깊이까지 오목 처리(recess)하는 단계 - 상기 제1 STI 영역의 제거된 부분과 접해 있는 반도체 기판의 일부분은 제1 반도체 핀을 형성함 - 와,
    상기 제1 마스크를 제거하는 단계와,
    상기 제1 디바이스 영역을 덮는 제2 마스크를 형성하는 단계 - 상기 제2 디바이스 영역은 상기 제2 마스크에 의해 덮여지지 않음 - 와,
    상기 제2 STI 영역을 상기 제1 깊이와 다른 제2 깊이까지 오목 처리하는 단계 - 상기 제2 STI 영역의 제거된 부분과 접해 있는 반도체 기판의 일부분은 제2 반도체 핀을 형성함 -
    를 포함하는 것인 집적 회로 구조체의 형성 방법.
  9. 제7항에 있어서,
    상기 제1 반도체 핀을 형성하는 단계 및 상기 제2 반도체 핀을 형성하는 단계는,
    상기 반도체 기판에 제1 STI 영역 및 제2 STI 영역을 형성하는 단계 - 상기 STI 영역은 상기 제1 디바이스 영역 내에 있고, 상기 제2 STI 영역은 상기 제2 디바이스 영역 내에 있음 - 와,
    상기 제1 STI 영역을 제1 불순물에 의해 제1 불순물 농도로 도핑하는 단계와,
    상기 제2 STI 영역을 제2 불순물에 의해 상기 제1 불순물 농도와 다른 제2 불순물 농도로 도핑하는 단계와,
    상기 제1 STI 영역과 상기 제2 STI 영역을 동시에 오목 처리하는 단계
    를 포함하는 것인 집적 회로 구조체의 형성 방법.
  10. 제7항에 있어서,
    제1 FinFET를 형성하는 단계와,
    제2 FinFET를 형성하는 단계를
    포함하며,
    상기 제1 FinFET를 형성하는 단계는, 상기 제1 반도체 핀의 상단 표면 및 측벽 상에 제1 게이트 유전체를 형성하는 단계와 상기 제1 게이트 유전체 상에 제1 게이트 전극을 형성하는 단계를 포함하며,
    상기 제2 FinFET를 형성하는 단계는, 상기 제2 반도체 핀의 상단 표면 및 측벽 상에 제2 게이트 유전체를 형성하는 단계와 상기 제2 게이트 유전체 상에 제2 게이트 전극을 형성하는 단계를 포함하는 것인 집적 회로 구조체의 형성 방법.
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