KR20070019451A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법에 개시된다. 본 발명의 일 실시예에 따른 반도체 소자는 활성 영역이 정의된 반도체 기판, 활성 영역의 스토리지 노드 접합 영역 및 비트 라인 접합 영역 사이의 리세스 영역 상에 형성되며, 스토리지 노드 접합 영역에 인접한 일측벽이 리세스 영역의 소정의 깊이까지 함몰되어 양 측벽이 비대칭인 리세스 게이트, 리세스 게이트의 함몰된 일측벽을 둘러싸되, 리세스 영역의 소정의 깊이로 형성된 제1 스페이서, 비트 라인 접합 영역에 인접한 리세스 게이트의 타측벽을 둘러싸는 제2 스페이서, 비트 라인 접합 영역 상에 형성되며 제2 스페이서의 외측에 형성된 자기 정렬 콘택 및 자기 정렬 콘택의 상부와 연결된 비트라인을 구비하되, 스토리지 노드 접합 영역은 제1 스페이서의 측벽에 인접하여 형성된 에피택셜층과 그 하부 반도체 기판 내에 형성된다.
리세스 게이트, 에피택셜층, 누설 전류
Description
도1 및 도2는 본 발명의 일실시예에 따른 반도체 소자를 도시한 사시도이다.
도 3은 도 1의 I-I' 선을 따라 절단한 단면을 도시한 단면도이다.
도 4는 도 1의 II-II' 선을 따라 절단한 단면을 도시한 단면도이다.
도 5 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위하여 순차적으로 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판 11: 활성영역
13: 소자분리영역 15: 리세스 영역
20: 리세스 게이트 31: 제1 스페이서
33: 제2 스페이서 40: 자기 정렬 콘택
50: 비트 라인 60: 에피택셜층
70: 도전 패드막 110, 120, 130: 층간 절연막
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 스토리지 노드의 누설 전류가 최소화되는 등 신뢰성이 향상된 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어들고 있으며, 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널의 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다.
채널의 길이가 감소함에 따라 소오스 전극과 드레인 전극의 공핍 영역이 채널 속으로 침투하여 유효 채널 길이가 줄어들게 된다. 따라서, 문턱 전압(threshold voltage)이 감소하여, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(short channel effect)가 유발된다. 또한, 트랜지스터 동작시 소오스 전극과 드레인 전극의 불순물들이 측면으로 확산되는 펀치쓰루(punchthrough) 효과가 발생되는 문제가 있다.
특히, 디자인 룰(design rule)이 축소됨에 따라 이러한 단채널 효과 및 이온 주입량의 증가 등으로 인해 누설 전류(leakage current)가 증가하여, 리프레쉬 타임(refresh time) 확보가 어려워지는 등 리프레쉬 특성이 저하된다.
뿐만 아니라, 반도체 소자의 고집적화에 따라서 반도체 소자를 구성하는 각 구조물들을 형성하기 위하여 충분한 마진을 확보하기가 곤란하여, 이로 인하여 반도체 소자의 신뢰성을 열화시킬 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는 공정상 마진을 확보하면서도 누설 전류를 최소화하여 리프레쉬 특성 등 반도체 소자의 신뢰성을 향상시킨 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 활성 영역이 정의된 반도체 기판, 상기 활성 영역의 스토리지 노드 접합 영역 및 비트 라인 접합 영역 사이의 리세스 영역 상에 형성되며, 상기 스토리지 노드 접합 영역에 인접한 일측벽이 상기 리세스 영역의 소정의 깊이까지 함몰되어 양 측벽이 비대칭인 리세스 게이트, 상기 리세스 게이트의 상기 함몰된 일측벽을 둘러싸되, 상기 리세스 영역의 소정의 깊이로 형성된 제1 스페이서, 상기 비트 라인 접합 영역에 인접한 상기 리세스 게이트의 타측벽을 둘러싸는 제2 스페이서, 상기 비트 라인 접합 영역 상에 형성되며 상기 제2 스페이서의 외측에 형성된 자기 정렬 콘택 및 상기 자기 정렬 콘택의 상부와 연결된 비트라인을 구비하되, 상기 스토리지 노 드 접합 영역은 상기 제1 스페이서의 측벽에 인접하여 형성된 에피택셜층과 그 하부 반도체 기판 내에 형성된다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 활성영역이 정의된 반도체 기판을 제공하는 단계, 상기 활성영역에 리세스 영역을 형성하는 단계, 상기 리세스 영역이 형성된 반도체 기판 상에 게이트 절연막을 형성하는 단계, 상기 리세스 영역 상에 일측벽이 상기 리세스 영역 내 소정의 깊이까지 식각되어 타측벽과 비대칭을 이루는 리세스 게이트를 형성하는 단계, 상기 리세스 게이트의 일측벽에 제1 스페이서를 형성하고, 타측벽에 제2 스페이서를 형성하는 단계, 상기 제2 스페이서와 인접한 반도체 기판 내에 비트라인 접합 영역을 형성하는 단계, 상기 비트라인 접합 영역 상에 자기 정렬 콘택을 형성하는 단계, 상기 자기 정렬된 콘택의 상면과 연결되는 비트라인을 형성하는 단계, 상기 제1 스페이서와 인접하며 상기 비트라인이 형성되지 않은 반도체 기판 상에 소정의 높이로 에피택셜층을 형성하는 단계 및 상기 에피택셜층과 그 하부 반도체 기판 내에 스토리지 노드 접합 영역을 형성하는 단계를 포함한다.
본 명세서에 있어서 "스토리지 노드 접합 영역"은 스토리지 노드가 콘택되는 접합(junction) 영역을 의미하며, "비트 라인 접합 영역"은 비트 라인이 콘택되는 접합 영역을 의미한다.
기타 실시예들의 구체적인 사항들은 상세한설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 사시도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 사시도들이다. 도 2는 도 1에 있어서 층간 절연막을 생략한 구조물을 도시한 것이다.
도 1 및 도 2를 참조하면, 소자 분리 영역(13)에 의해 정의된 반도체 기판의 활성 영역(11)의 리세스 영역(15)에 리세스 게이트(20)를 구비한다. 여기서, 리세스 게이트(20)는 일측벽(20W)이 리세스 영역의 소정의 깊이까지 함몰되어 있다. 반면, 리세스 게이트(20)의 타측벽(20W')은 리세스 영역의 내측벽에 정렬된다. 따라서, 본 발명의 일 실시예에 의한 리세스 게이트(20)는 양 측벽의 구조가 서로 비대칭적인 구조이다. 이러한 비대칭적인 게이트 구조는 활성영역의 상단과 게이트가 접하는 에지부분의 전계 집중에 의한 전류 누설을 감소시킬 수 있다. 한편, 도면에 도시하지는 않았으나, 리세스 영역(15)의 내벽 및 게이트의 하부에는 게이트 절연막이 형성된다.
여기서, 리세스 게이트(20)는 다수의 도전막이 적층된 구조일 수 있는데, 예를 들면 제1 도전막(21)으로서 폴리실리콘막, 제2 도전막(23)으로서 금속 실리사이드막 또는 금속막 등을 사용할 수 있는데 이에 한정되는 것은 아니다. 또한, 게이트의 상부에는 캡핑막(25)이 더 구비될 수 있다.
이러한 리세스 게이트(20)은 전술한 일측벽(20W)을 둘러싸는 제1 스페이서와,타측벽(20W')을 둘러싸는 제2 스페이서(33)가 구비된다. 이러한 스페이서는 양 측벽의 프로파일에 따라 서로 다른 형태로 형성되므로, 제1 및 제2 스페이서도 서로 비대칭적인 구조로 이루어져 있다.
이러한 제1 스페이서(31)와 제2 스페이서(33)와 인접한 영역에는 스토리지 노드 접합 영역과 비트 라인 접합 영역이 각각 형성된다. 구체적으로, 스토리지 노드 접합 영역은 제1 스페이서(31)의 외측에 인접하여 형성된다. 이 때, 스토리지 노드 접합 영역은 제1 스페이서의 측벽에 인접하여 형성된 에피택셜층(60)과 그 하부 기판 내에 형성된다. 따라서 스토리지 노드 접합 영역은 넓은 분포로 형성될 수 있다. 여기서, 에피택셜층(60)은 반도체 기판의 상부에 형성되어 게이트보다 높게 형성될 수 있다. 나아가, 에피택셜층(60)의 상부에는 스토리지 노드 콘택 형성시 공정상 마진을 확보하기 위하여 확장된 도전 패드막(70)이 더 구비될 수 있다.
이와 같이, 스토리지 노드 접합 영역을 넓은 영역에 걸쳐 형성함으로써 스토리지 노드 접합에서의 전계를 감소시킬 수 있다. 따라서, 스토리지 노드의 GDIL(Gate Induced Drain Leakage) 현상을 억제하여 누설 전류가 감소될 수 있어, 결국 반도체 소자의 리프레쉬 특성을 개선시킬 수 있다.
반면, 비트 라인 접합 영역은 제2 스페이서(33)와 인접한 반도체 기판 내에 형성된다. 이렇듯, 본 발명의 일 실시예에 따른 반도체 소자의 접합 영역을 서로 비대칭적인 구조로 되어 있다.
비트 라인 접합 영역 상에는 제2 스페이서의 외측에 자기 정렬 콘택(40)이 구비된다. 이러한 자기 정렬 콘택(40)의 상면에는 비트 라인(50)이 형성된다. 이 때, 도면에 도시된 바와 같이 비트 라인(50)은 스토리지 노드 접합 영역이 형성되는 에피택셜층(60)과 공간적으로 이격됨으로써 공정상 마진을 확보할 수 있다.
한편, 전술한 활성영역 상에 형성된 다른 리세스 영역 상에 전술한 리세스 게이트(20)와 대칭적인 구조를 갖는 다른 리세스 게이트가 더 구비될 수 있다. 전술한 리세스 게이트(20)와 다른 리세스 게이트 사이의 반도체 기판 내에는 비트 라인 접합 영역이 위치할 수 있다. 이러한 다른 리세스 게이트를 둘러싸는 스페이서, 스토리지 노드 접합 영역 등과 같은 구조물들은 전술한 리세스 게이트(20) 주변에 형성된 스페이서, 스토리지 노드 접합 영역 등과 실질적으로 동일하되 대칭적인 위치에 형성될 수 있다.
설명하지 않은 도면 부호는 110, 120, 130은 각각 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막을 의미한다.
이하에서는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도 5 내지 도 11을 참조하여 설명하기로 한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 5를 참조하면, 먼저 소자 분리 영역(13)에 의해 활성영역(11)이 정의된 반도체 기판(10)을 제공한다. 반도체 기판으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다.
이어서, 도 6에 도시된 바와 같이 활성영역(11)을 식각하여 리세스 영역(15)을 형성한다. 이 때 식각으로는 당업자에게 잘 알려진 건식 식각 또는 습식 식각에 의할 수 있다.
도면으로 도시하지는 않았으나, 이러한 리세스 영역(15)이 형성된 반도체 기판 상에 게이트 절연막을 형성한다. 이 때, 리세스 영역의 내부 측벽에도 컨포말한 게이트 절연막이 형성될 수 있다. 게이트 절연막은 기판(10)을 열산화시켜 형성한 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들수 있다.
이어서, 도 7에 도시된 바와 같이 리세스 영역 상에 양 측벽이 비대칭인 리세스 게이트(20)를 형성한다.
구체적으로, 반도체 기판(10)에 형성된 리세스 영역이 매립되도록 게이트 형성 물질층을 형성한 다음, 식각하여 게이트를 형성한다. 이 때, 스토리지 노드 접합 영역과 인접될 게이트의 일측벽(20W)을 리세스 영역 내로 함몰되도록 형성한다. 이 때, 비트 라인 접합 영역과 인접될 게이트의 타측벽(20W')은 리세스 영역 내로 함몰되지 않을 수 있다.
다음으로, 도 8에 도시된 바와 같이 형성된 게이트의 측벽에 스페이서를 형성한다. 즉, 앞서 리세스 영역으로 함몰된 구조를 갖는 일측벽에는 함몰된 영역이 매립되는 제1 스페이서(31)를 형성하고, 타측벽에는 제2 스페이서(33)를 형성한다.
이어서, 도면으로 도시하지는 않았으나, 제2 스페이서(33)와 인접한 반도체 기판 내에 비트라인 접합 영역을 형성한다.
그런 다음, 도 9에 도시된 바와 같이, 형성된 비트라인 접합 영역 상에 자기 정렬 콘택(40)을 형성한다. 구체적으로, 먼저 비트라인 접합 영역과 리세스 게이트를 덮는 제1 층간 절연막(110)을 형성하고, 비트 라인 접합 영역이 노출되도록 식각한 다음 이 영역에 자기 정렬 콘택(40)을 형성한다.
이어서, 도면으로 도시하지는 않았으나, 자기 정렬 콘택(40)의 상면에 연결되도록 제1 층간 절연막(110) 상에 비트 라인(50)을 형성한다. 이 때, 비트 라인(50)은 자기 정렬 콘택(40)과의 사이에 별도의 콘택 구조를 형성하지 않고 직접 연결될 수 있다.
다음으로 도 10에 도시된 바와 같이 제1 스페이서(31)와 인접하는 반도체 기판 상에 소정이 높이로 에피택셜층(60)을 형성한다. 구체적으로, 먼저 비트 라인(50)을 덮는 제2 층간 절연막(120)을 형성한 다음, 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 순차적으로 식각하여 반도체 기판의 상면을 노출시켜 에피택셜층 형성 영역을 확보한다. 이 영역에 선택적 에피택시 공정을 이용하여 에피택셜층(60)을 형성한다.
이어서, 도면으로 도시하지는 않았으나 형성된 에피택셜층(60)과 그 하부의 반도체 기판 내에 스토리지 접합 영역을 형성한다.
추가적으로, 도 11에 도시된 바와 같이, 에피택셜층(60)의 상부에는 도전 패드막(70)이 더 형성될 수 있다. 이러한 도전 패드막(70)은 전술한 바와 같이 스토리지 노드 콘택 형성시 공정상 마진을 확보할 수 있다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 스토리지 노드 콘택을 형성하는 단계, 캐패시터를 형성하는 단계, 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계 등을 더 수행하여 반도체 소자를 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 반도체 소자는 공정상 마진을 확보할 수 있으면서도 반도체 소자의 누설 전류를 최소화할 수 있으므로, 반도체 소자의 리프레쉬 특성 등 신뢰성을 향상시킬 수 있다.
Claims (8)
- 활성 영역이 정의된 반도체 기판;상기 활성 영역의 스토리지 노드 접합 영역 및 비트 라인 접합 영역 사이의 리세스 영역 상에 형성되며, 상기 스토리지 노드 접합 영역에 인접한 일측벽이 상기 리세스 영역의 소정의 깊이까지 함몰되어 양 측벽이 비대칭인 리세스 게이트;상기 리세스 게이트의 상기 함몰된 일측벽을 둘러싸되, 상기 리세스 영역의 소정의 깊이로 형성된 제1 스페이서;상기 비트 라인 접합 영역에 인접한 상기 리세스 게이트의 타측벽을 둘러싸는 제2 스페이서;상기 비트 라인 접합 영역 상에 형성되며 상기 제2 스페이서의 외측에 형성된 자기 정렬 콘택; 및상기 자기 정렬 콘택의 상부와 연결된 비트라인을 구비하되,상기 스토리지 노드 접합 영역은 상기 제1 스페이서의 측벽에 인접하여 형성된 에피택셜층과 그 하부 반도체 기판 내에 형성된 반도체 소자.
- 제2항에 있어서,상기 에피택셜층은 상기 리세스 게이트보다 높게 형성된 반도체 소자.
- 제1항에 있어서,상기 에피택셜층 상에 확장된 도전 패드막이 더 구비된 반도체 소자.
- 제1항에 있어서,상기 확장된 도전 패드막 상에 스토리지 노드 콘택 및 상기 스토리지 노드 콘택의 상면과 연결된 캐패시터를 구비한 반도체 소자.
- 제1항에 있어서,상기 활성 영역의 또 다른 리세스 영역 상에 형성되며, 상기 비트 라인 접합 영역과 인접하여 형성되되, 상기 리세스 게이트와 대칭적인 구조로 형성된 다른 리세스 게이트;상기 다른 리세스 게이트의 측벽을 둘러싸는 스페이서;상기 스토리지 노드 접합 영역과 대칭적으로 형성되며 상기 다른 리세스 게이트와 인접하되 상기 비트 라인 접합 영역이 형성되지 않은 영역에 형성된 다른 스토리지 노드 접합 영역을 구비하는 반도체 소자.
- 활성영역이 정의된 반도체 기판을 제공하는 단계;상기 활성영역에 리세스 영역을 형성하는 단계;상기 리세스 영역이 형성된 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 리세스 영역 상에 일측벽이 상기 리세스 영역 내 소정의 깊이까지 식각되어 타측벽과 비대칭을 이루는 리세스 게이트를 형성하는 단계;상기 리세스 게이트의 일측벽에 제1 스페이서를 형성하고, 타측벽에 제2 스페이서를 형성하는 단계;상기 제2스페이서와 인접한 반도체 기판 내에 비트라인 접합영역을 형성하는 단계;상기 비트라인 접합 영역 상에 자기 정렬 콘택을 형성하는 단계;상기 자기 정렬된 콘택의 상면과 연결되는 비트라인을 형성하는 단계;상기 제1 스페이서와 인접하며 상기 비트라인이 형성되지 않은 반도체 기판 상에 소정의 높이로 에피택셜층을 형성하는 단계; 및상기 에피택셜층과 그 하부 반도체 기판 내에 스토리지 노드 접합 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 에피택셜층의 상부에 도전 패드막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 도전 패드막의 상부에 스토리지 노드 콘택과 연결된 캐패시터를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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| KR1020050074444A KR20070019451A (ko) | 2005-08-12 | 2005-08-12 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
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| KR20070019451A true KR20070019451A (ko) | 2007-02-15 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866140B1 (ko) * | 2007-06-29 | 2008-10-31 | 주식회사 하이닉스반도체 | 주변 영역의 캐패시터 |
| US8268690B2 (en) | 2009-05-08 | 2012-09-18 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having recessed channels |
-
2005
- 2005-08-12 KR KR1020050074444A patent/KR20070019451A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866140B1 (ko) * | 2007-06-29 | 2008-10-31 | 주식회사 하이닉스반도체 | 주변 영역의 캐패시터 |
| US8268690B2 (en) | 2009-05-08 | 2012-09-18 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having recessed channels |
| US8445959B2 (en) | 2009-05-08 | 2013-05-21 | Samsung Electronics Co., Ltd. | Semiconductor devices having recessed channels |
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