JP6350217B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
11 基板
11a ロジック領域
11b メモリ領域
12 フィン
13 第1絶縁層
14 ゲート電極
15 ソース/ドレイン領域
16 側壁
17 第2絶縁層
18 第3絶縁層
19 配線層
24 ゲート電極17
25 ソース/ドレイン領域
26 側壁
29 配線層
R レジスト層
S1 第1側壁層
S2 第2側壁層
S3 第3側壁層
Claims (5)
- 基板と、
前記基板上に延びるように立設されるフィンと、
前記フィンと交差して前記基板上に延びるゲート電極であって、前記フィンの両側部及び上部を覆うゲート電極と、
前記ゲート電極、及び前記フィンの側部を埋め込むように前記基板上に配置される絶縁層と、
前記ゲート電極の両側に配置されるソース/ドレイン領域であって、前記フィンの両側部及び上部を覆うと共に、前記絶縁層上に延びるソース/ドレイン領域と、
を備える半導体装置。 - 前記絶縁層の厚さは、前記ゲート電極の厚さよりも厚い請求項1に記載の半導体装置。
- 前記絶縁層の厚さは、前記フィンの高さよりも薄い請求項1又は2に記載の半導体装置。
- 基板上に延びるように立設するフィンを形成する工程と、
前記フィンと交差して前記基板上に延びるゲート電極であって、前記フィンの両側部及び上部を覆うゲート電極を形成する工程と、
前記ゲート電極、及び前記フィンの側部を埋め込むように、絶縁層を前記基板上に形成する工程と、
前記ゲート電極の両側に配置されるソース/ドレイン領域であって、前記フィンの両側部及び上部を覆うと共に、前記絶縁層上に延びるソース/ドレイン領域を形成する工程と、を有する半導体装置の製造方法。 - 第1領域及び第2領域を有する基板の前記第1領域上に延びるように立設する第1フィンを形成し、且つ、前記基板の前記第2領域上に延びるように立設する第2フィンを形成する工程と、
前記第1フィンの側部を第1の高さまで埋め込む第1絶縁層を前記第1領域に形成すると共に、前記第2フィンの側部を前記第1の高さよりも低い第2の高さまで埋め込む第2絶縁層を前記第2領域に形成する工程と、
前記第1フィンと交差して前記第1領域の前記第1絶縁層上に延びる第1ゲート電極であって、前記第1フィンの両側部及び上部を覆う第1ゲート電極を形成し、且つ、前記第2フィンと交差して前記第2領域の前記第2絶縁層上に延びる第2ゲート電極であって、前記第2フィンの両側部及び上部を覆う第2ゲート電極を形成する工程と、
前記第2ゲート電極、及び前記第2フィンの側部を埋め込むように、第3絶縁層を前記第2領域に形成する工程と、
前記第1ゲート電極の両側に配置される第1ソース/ドレイン領域であって、前記第1フィンの両側部及び上部を覆うと共に、前記第1絶縁層上に延びる第1ソース/ドレイン領域を形成し、且つ、前記第2ゲート電極の両側に配置される第2ソース/ドレイン領域であって、前記第2フィンの両側部及び上部を覆うと共に、前記第3絶縁層上に延びる第2ソース/ドレイン領域を形成する工程と、を有する半導体装置の製造方法。
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