JP6350217B2

JP6350217B2 - 半導体装置及び半導体装置の製造方法

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

従来、三次元構造を有するフィン型の半導体装置が提案されている。

半導体装置の微細化が進むことにより、短チャネル効果を抑制することが求められており、ゲート電極によるチャネル領域に対する制御性の高いフィン型の半導体装置の開発が進められている。

図１は、従来のフィン型の半導体装置を示す平面図である。図２（Ａ）は、図１のＪ−Ｊ線端面図であり、図２（Ｂ）は、図１のＫ−Ｋ線端面図であり、図２（Ｃ）は、図１のＬ−Ｌ線端面図である。

フィン型の半導体装置１１０は、半導体の基板１１１と、基板１１１上に延びるように立設されるフィン１１２と、絶縁層１１３と、ゲート電極１１４と、側壁層１１６と、ソース／ドレイン領域１１５を備える。絶縁層１１３は、フィン１１２の下側の部分を埋め込むように、基板１１１上に形成される。

ゲート電極１１４は、フィン１１２と交差して基板１１１上を延びており、フィン１１２の両側部及び上部を覆うように形成される。ゲート電極１１４は、フィン１１２から外方に向かって絶縁層１１３上にも延びている。

ゲート電極１１４の側面には、側壁層１１６が形成される。なお、図１では、側壁層１１６は、図を分かり易くするために示されていない。

ソース／ドレイン領域１１５は、フィン１１２の長手方向におけるゲート電極１１４の両側に配置される。ソース／ドレイン領域１１５は、フィン１１２の両側部及び上部を覆うように形成される。ソース／ドレイン領域１１５は、フィン１１２から外方に向かって絶縁層１１３上にも延びている。

特開２００６−３５１９７５号公報

ゲート電極１１４及びソース／ドレイン領域１１５は、フィン１１２を跨ぐように基板１１１上に形成されるので、絶縁層１１３上に立体的な構造を形成する。

例えば、図２（Ｂ）に示すように、絶縁層１１３上に配置されるゲート電極１１４及びソース／ドレイン領域１１５の部分は、対向しながら絶縁層１１３上に延びている。ゲート電極１１４及びソース／ドレイン領域１１５の側面同士は、間隔をあけて対向しているので、寄生容量を生成する要因となり得る。

立体的な構造を有するフィン型の半導体装置１１０が有する寄生容量は、従来の平面的な半導体装置が有する寄生容量よりも大きくなる。

大きな寄生容量は、信号の遅延を生たり、消費電力の増大をもたらすおそれがある。

本明細書は、低減された寄生容量を有する半導体装置を提供することを課題とする。

本明細書は、寄生容量が低減される半導体装置の製造方法を提供することを課題とする。

本明細書が開示する半導体装置の一形態によれば、基板と、上記基板上に延びるように立設されるフィンと、上記フィンと交差して上記基板上に延びるゲート電極であって、上記フィンの両側部及び上部を覆うゲート電極と、上記ゲート電極、及び上記フィンの側部を埋め込むように上記基板上に配置される絶縁層と、上記ゲート電極の両側に配置されるソース／ドレイン領域であって、上記フィンの両側部及び上部を覆うと共に、上記絶縁層上に延びるソース／ドレイン領域と、を備える。

また、本明細書が開示する半導体装置の製造方法の一形態によれば、基板上に延びるように立設するフィンを形成する工程と、上記フィンと交差して上記基板上に延びるゲート電極であって、上記フィンの両側部及び上部を覆うゲート電極を形成する工程と、上記ゲート電極、及び上記フィンの側部を埋め込むように、絶縁層を上記基板上に形成する工程と、上記ゲート電極の両側に配置されるソース／ドレイン領域であって、上記フィンの両側部及び上部を覆うと共に、上記絶縁層上に延びるソース／ドレイン領域を形成する工程と、を有する。

更に、本明細書が開示する半導体装置の製造方法の他の一形態によれば、第１領域及び第２領域を有する基板の上記第１領域上に延びるように立設する第１フィンを形成し、且つ、上記基板の上記第２領域上に延びるように立設する第２フィンを形成する工程と、上記第１フィンの側部を第１の高さまで埋め込む第１絶縁層を上記第１領域に形成すると共に、上記第２フィンの側部を上記第１の高さよりも低い第２の高さまで埋め込む第２絶縁層を上記第２領域に形成する工程と、上記第１フィンと交差して上記第１領域の上記第１絶縁層上に延びる第１ゲート電極であって、上記第１フィンの両側部及び上部を覆う第１ゲート電極を形成し、且つ、上記第２フィンと交差して上記第２領域の上記第２絶縁層上に延びる第２ゲート電極であって、上記第２フィンの両側部及び上部を覆う第２ゲート電極を形成する工程と、上記第２ゲート電極、及び上記第２フィンの側部を埋め込むように、第３絶縁層を上記第２領域に形成する工程と、上記第１ゲート電極の両側に配置される第１ソース／ドレイン領域であって、上記第１フィンの両側部及び上部を覆うと共に、上記第１絶縁層上に延びる第１ソース／ドレイン領域を形成し、且つ、上記第２ゲート電極の両側に配置される第２ソース／ドレイン領域であって、上記第２フィンの両側部及び上部を覆うと共に、上記第３絶縁層上に延びる第２ソース／ドレイン領域を形成する工程と、を有する。

上述した本明細書が開示する半導体装置の一形態によれば、寄生容量が低減される。

また、上述した本明細書が開示する半導体装置の製造方法の一形態によれば、低減された寄生容量を有する半導体装置が得られる。

本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。

前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。

従来の半導体装置を示す平面図である。（Ａ）は、図１のＪ−Ｊ線端面図であり、（Ｂ）は、図１のＫ−Ｋ線端面図であり、（Ｃ）は、図１のＬ−Ｌ線端面図である。本明細書に開示する半導体装置の第１実施形態を示す平面図である。（Ａ）は、図３のＡ−Ａ線端面図であり、（Ｂ）は、図３のＢ−Ｂ線端面図であり、（Ｃ）は、図３のＣ−Ｃ線端面図である。本明細書に開示する半導体装置の第２実施形態を示す図である。ロジック領域を示す平面図である。（Ａ）は、図６のＤ−Ｄ線端面図であり、（Ｂ）は、図６のＥ−Ｅ線端面図であり、（Ｃ）は、図６のＦ−Ｆ線端面図である。メモリ領域を示す平面図である。（Ａ）は、図８のＧ−Ｇ線端面図であり、（Ｂ）は、図８のＨ−Ｈ線端面図であり、（Ｃ）は、図８のＩ−Ｉ線端面図である。メモリ領域を形成するメモリセルの回路図である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その３）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その４）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その５）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その６）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その７）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その８）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その９）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１０）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１１）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１２）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１３）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１４）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１５）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１６）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１７）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１８）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その１９）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２０）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２１）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２２）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２３）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２４）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２５）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２６）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２７）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２８）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その２９）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その３０）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その３１）である。本明細書に開示する半導体装置の製造方法の一実施形態を説明する図（その３２）である。

以下、本明細書で開示する半導体装置の好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

図３は、本明細書に開示する半導体装置の第１実施形態を示す平面図である。図４（Ａ）は、図３のＡ−Ａ線端面図であり、図４（Ｂ）は、図３のＢ−Ｂ線端面図であり、図４（Ｃ）は、図３のＣ−Ｃ線端面図である。

本実施形態の半導体装置１０は、フィン型の半導体装置である。

半導体装置１０は、半導体の基板１１と、基板１１上に延びるように立設されるフィン１２と、第１絶縁層１３と、第２絶縁層１７と、ゲート電極１４と、側壁層１６と、ソース／ドレイン領域１５を備える。第１絶縁層１３は、フィン１２の下側の部分を埋め込むように、基板１１上に形成される。

ゲート電極１４は、フィン１２と交差して第１絶縁層１３上を延びている。ゲート電極１４は、フィン１２の両側部及び上部を覆うように形成される。ゲート電極１４に覆われたフィン１２の部分がチャネル領域となる。ゲート電極１４は、図示しない、少なくとも誘電体層と、導電体層とを有する。

ゲート電極１４は、フィン１２の離れた所からフィン１２の下に向かって第１絶縁層１３上を延びた後、フィン１２の一方の側部を下方から上方に向かって延び、フィン１２の上部を跨ぐように覆った後、フィン１２の他方の側部を上方から下方に向かって延びている。そして、ゲート電極１４は、フィン１２の下から外方に向かって、フィン１２から離れるように第１絶縁層１３上を延びている。

第２絶縁層１７は、第１絶縁層１３上を延びるゲート電極１４の部分を埋め込むように、第１絶縁層１３上に配置される。また、第２絶縁層１７は、フィン１２の側部の下方及びフィン１２の側部上を延びるゲート電極１４の下側の部分を埋め込むように第１絶縁層１３上に配置される。

ゲート電極１４は、フィン１２から離れた所では、第２絶縁層１７に覆われている。

ゲート電極１４の側面には、側壁層１６が配置される。なお、図３では、側壁層１６は、図を分かり易くするために示されていない。

図４（Ｃ）に示すように、ソース／ドレイン領域１５は、フィン１２の長手方向におけるゲート電極１４の両側に配置される。ソース／ドレイン領域１５は、フィン１２の両側部及び上部を覆うように形成される。

ソース／ドレイン領域１５は、フィン１２の離れた所からフィン１２に向かって第２絶縁層１７上を延びた後、フィン１２の一方の側部を下方から上方に向かって延び、フィン１２の上部を跨ぐように覆った後、フィン１２の他方の側部を上方から下方に向かって延びている。そして、ソース／ドレイン領域１５は、フィン１２から外方に向かって第２絶縁層１７上に延びている。

図４（Ｂ）に示すように、フィン１２から離れた所では、ゲート電極１４は、第１絶縁層１３上に配置されており、ソース／ドレイン領域１５は、ゲート電極１４を埋め込む第２絶縁層１７上に配置される。ゲート電極１４と、ソース／ドレイン領域１５との間には、第２絶縁層１７が配置される。

そのため、ゲート電極１４とソース／ドレイン領域１５との間の距離Ｌ１が、従来のフィン型の半導体装置よりも長くなるので、ゲート電極１４とソース／ドレイン領域１５との間の生じる寄生容量を低減することができる。

第２絶縁層１７の厚さは、ゲート電極１４を埋め込む上で、ゲート電極１４の厚さよりも厚いことが好ましい。

また、第２絶縁層１７の厚さは、フィン１２の高さよりも薄いことが、ソース／ドレイン領域１５を、フィン１２上に電気的に接続するように配置する観点から好ましい。

例えば、ゲート電極１４を覆う第２絶縁層１７の厚さＬ２を４０ｎｍとすると、距離Ｌ１を５０ｎｍ程度にすることができる。従来のフィン型の半導体装置では、ゲート電極１４とソース／ドレイン領域１５との間の距離は３０ｎｍ程度であったので、本実施形態の半導体装置１０は、ゲート電極１４とソース／ドレイン領域１５との間の距離を１．６倍にすることができる。寄生容量の大きさは、ゲート電極１４とソース／ドレイン領域１５との間の距離に反比例するので、寄生容量を従来に比べて１．６分の１（０．６２５倍）に低減することができる。

第２絶縁層１７の形成材料として、例えば、酸化シリコン等を用いることができる。具体的には、酸化シリコンとして、ＵＳＧ（ＵｎｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）やＰＳＧ（ＰｈｏｓｏｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）等を用いてもよい。これらの材料を用いて第２絶縁層１７を形成することにより、第２絶縁層１７の比誘電率は、３．５〜４．５の範囲となる。

また、ゲート電極１４とソース／ドレイン領域１５との間に生じる寄生容量は、比誘電率の低い第２絶縁層１７を用いることにより、更に低減することができる。比誘電率の低い第２絶縁層１７の形成材料として、例えば、ＦＳＧ（ＦｌｕｏｒｏｓｉｌｉｃａｔｅＧｌａｓｓ）、ＳｉＯＣ（Ｃａｒｂｏｎ−ＤｏｐｅｄＳｉｌｉｃｏｎＯｘｉｄｅ）、多孔質酸化シリコン等を用いることができる。

これらの比誘電率の低い材料を用いて第２絶縁層１７を形成することにより、第２絶縁層１７の比誘電率を、２．０〜３．５の範囲にすることができる。

上述した本実施形態の半導体装置１０によれば、上述したように、寄生容量が低減される。

半導体装置１０の寄生容量は、ゲート電極１４と、ソース／ドレイン領域１５以外の導体部分との間にも生じ得る。例えば、図示しないコンタクト又は配線層と、ゲート電極１４との間にも寄生容量が生じ得る。

本実施形態の半導体装置１０によれば、ゲート電極１４が第２絶縁層１７に覆われているので、図示しないコンタクト又は配線層と、ゲート電極１４との間の距離も長くなるので、これらに起因する寄生容量も低減できる。

次に、上述した半導体装置の第２実施形態を、図５〜図１０を参照しながら以下に説明する。第２実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。

図５は、本明細書に開示する半導体装置の第２実施形態を示す図である。図６は、ロジック領域を示す平面図である。図７（Ａ）は、図６のＤ−Ｄ線端面図であり、図７（Ｂ）は、図６のＥ−Ｅ線端面図であり、図７（Ｃ）は、図６のＦ−Ｆ線端面図である。図８は、メモリ領域を示す平面図である。図９（Ａ）は、図８のＧ−Ｇ線端面図であり、図９（Ｂ）は、図８のＨ−Ｈ線端面図であり、図９（Ｃ）は、図８のＩ−Ｉ線端面図である。図１０は、メモリ領域を形成するメモリセルの回路図である。

本実施形態の半導体装置１０は、論理回路及び記憶回路を有する。論理回路は、基板１１のロジック領域１１ａに配置され、記憶回路は、基板１１のメモリ領域１１ｂに配置される。

図６は、ロジック領域１１ａに配置される代表的な論理回路の平面図を示す。図６には、６個のフィン型の半導体素子Ｔ１〜Ｔ６が示されている。ロジック領域１１ａには、複数のフィン１２が、基板１１上に間隔をあけて並んで延びるように立設される。各半導体素子Ｔ１〜Ｔ６は、４つのチャネル領域（ゲート電極２４に覆われたフィン１２の部分）を有しており、高速な動作が可能となされている。各フィン１２は、３つの半導体素子に共有されている。

図８は、メモリ領域１１ｂに配置される代表的なメモリセルの平面図を示す。メモリ領域１１ｂは、ＳＲＡＭを形成する複数のメモリセルを有する。図８に示すように、メモリ領域１１ｂには、複数のフィン１２が、基板１１上に間隔をあけて並んで延びるように立設される。１つのメモリセルは、６個のフィン型の半導体素子を有する。具体的には、１つのメモリセルは、２個のｐ型の半導体素子Ｐ１、Ｐ２及び４個のｎ型の半導体素子Ｎ１〜Ｎ４を有する。

メモリセルを形成する各半導体素子は、１つのチャネル領域（ゲート電極１４に覆われたフィン１２の部分）を有している。メモリ領域１１ｂに配置されるフィン１２同士の間隔は、ロジック領域１１ａに配置されるフィン１２同士の間隔の２倍となっている。

ロジック領域１１ａ及びメモリ領域１１ｂにおけるフィン１２の高さは同じである。ロジック領域１１ａ及びメモリ領域１１ｂにおいて、フィン１２の下方は、第１絶縁層１３によって埋め込まれているが、各領域における第１絶縁層１３の厚さは異なっている。ロジック領域１１ａにおいて、各フィン１２の側部が第１絶縁層１３によって埋め込まれる高さは、メモリ領域１１ｂにおいて、各フィン１２の側部が第１絶縁層１３によって埋め込まれる高さよりも高い。即ち、ロジック領域１１ａにおける第１絶縁層１３の表面の位置は、メモリ領域１１ｂにおける第１絶縁層１３の表面の位置よりも高い。

次に、ロジック領域１１ａについて、更に、以下に説明する。

複数のゲート電極２４は、各フィン１２と交差するように、基板１１上に間隔をあけて延びている。ゲート電極２４は、フィン１２の両側部及び上部を覆うように形成される。ゲート電極２４に覆われたフィン１２の部分がチャネル領域となる。

各ゲート電極２４は、交差する各フィン１２を跨ぎながら、第１絶縁層１３上を延びている。

ソース／ドレイン領域２５は、フィン１２の長手方向におけるゲート電極２４の両側に配置される。ソース／ドレイン領域２５は、フィン１２の両側部及び上部を覆うように形成される。

ゲート電極２４の側面には、側壁層２６が形成される。なお、図６では、側壁層２６は、図を分かり易くするために示されていない。

ゲート電極２４、ソース／ドレイン領域２５及びフィン１２を埋め込むように、第１絶縁層１３上には、図示しない絶縁層が配置される。配線層２９は、図示しない絶縁層内に配置されるコンタクトＣを介して、ソース／ドレイン領域２５と電気的に接続する。一の配線層２９は、４つのソース／ドレイン領域２５を電気的に並列に接続する。

次に、メモリ領域１１ｂについて、更に、以下に説明する。

図１０は、図８に示すメモリセルの回路図である。

メモリセルを形成する２個のｐ型の半導体素子Ｐ１、Ｐ２及び４個のｎ型の半導体素子Ｎ１〜Ｎ４は、図８及び図９に示すように、上述した第１実施形態と同様の構造を有する。

図８に示すように、メモリ領域１１ｂには、複数のフィン１２が、間隔をあけて基板１１上に並んで延びるように立設される。上述したように、フィン１２同士の間隔は、ロジック領域１１ａにおけるフィン１２同士の間隔の２倍である。

第１絶縁層１３は、各フィン１２の下側の部分を埋め込むように、基板１１上に形成される。

第２絶縁層１７は、第１絶縁層１３上を延びるゲート電極１４の部分を埋め込むように、第１絶縁層１３上に配置される。また、第２絶縁層１７は、フィン１２の側部の下方及びフィン１２の側部を延びるゲート電極１４の下側の部分を埋め込むように第１絶縁層１３上に配置される。

ゲート電極１４は、フィン１２から離れた所では、第２絶縁層１７に覆われている。第２絶縁層１７の表面の位置は、ロジック領域１１ａの第１絶縁層１３の表面の位置と一致している。

半導体素子Ｎ１及び半導体素子Ｐ１は、ゲート電極１４を共有している。半導体素子Ｎ２及び半導体素子Ｐ２も、ゲート電極１４を共有している。２つの半導体装置に共有されるゲート電極１４は、交差する各フィン１２を跨ぎながら、第１絶縁層１３上を延びている。

図９（Ｃ）に示すように、ソース／ドレイン領域１５は、フィン１２の長手方向におけるゲート電極１４の両側に配置される。ソース／ドレイン領域１５は、フィン１２の両側部及び上部を覆うように形成される。

ソース／ドレイン領域１５は、フィン１２の離れた所からフィン１２に向かって第２絶縁層１７上を延びた後、フィン１２の一方の側部を下方から上方に向かって延び、フィン１２の上部を跨ぐように覆った後、フィン１２の他方の側部を上方から下方に向かって延びている。そして、ソース／ドレイン領域１５は、フィン１２から外方に向かって、フィン１２から離れるように第２絶縁層１７上を延びている。

図９（Ｂ）に示すように、フィン１２から離れた所では、ゲート電極１４は、第１絶縁層１３上に配置されており、ソース／ドレイン領域１５は、ゲート電極１４を埋め込む第２絶縁層１７上に配置される。ゲート電極１４と、ソース／ドレイン領域１５との間には、第２絶縁層１７が配置される。

メモリ領域１１ｂでは、フィン１２同士の間隔が、ロジック領域１１ａよりも広いので、第１絶縁層１３ａの厚さを薄くして、第１絶縁層１３ａ上を延びるゲート電極１４を第２絶縁層１７で覆うことができる。隣接するフィン１２の間では、ゲート電極１４とソース／ドレイン領域１５との間に第２絶縁層１７を配置することにより、ゲート電極１４とソース／ドレイン領域１５との間の距離を長くして、寄生容量を低減できる。

ゲート電極１４の側面には、側壁層１６が形成される。なお、図８では、側壁層１６は、図を分かり易くするために示されていない。

ゲート電極１４、ソース／ドレイン領域１５、フィン１２を埋め込むように、第１絶縁層１３上には、図示しない絶縁層が配置される。ソース／ドレイン領域１５上には、図示しない絶縁層を介在させて、配線層１９が配置される。配線層１９は、図示しない絶縁層内に配置されたコンタクトＣを介して、ソース／ドレイン領域１５と電気的に接続する。一の配線層２９は、１つのソース／ドレイン領域１５と電気的に接続するか、又は２つのソース／ドレイン領域１５を電気的に並列に接続する。

上述した本明細書の半導体装置１０によれば、メモリ領域１１ｂのおける寄生容量を低減できる。

次に、本明細書に開示する半導体装置の製造方法の好ましい一実施形態を、図面を参照しながら、以下に説明する。

図１１〜１４は、最初の工程を説明する図である。

図１１は、基板１１のロジック領域１１ａの平面図を示す。図１２（Ａ）は、図１１のＤ−Ｄ線端面図であり、図１２（Ｂ）は、図１１のＥ−Ｅ線端面図であり、図１２（Ｃ）は、図１１のＦ−Ｆ線端面図である。

図１３は、基板１１のメモリ領域１１ｂの平面図を示す。図１４（Ａ）は、図１３のＧ−Ｇ線端面図であり、図１４（Ｂ）は、図１３のＨ−Ｈ線端面図であり、図１４（Ｃ）は、図１３のＩ−Ｉ線端面図である。

まず、基板１１のロジック領域１１ａでは、基板１１がエッチングされて、複数のフィン１２が形成される。同様に、基板１１のメモリ領域１１ｂでも、基板１１がエッチングされて、複数のフィン１２が形成される。複数のフィン１２は、基板１１上に並んで延びるように立設される。ロジック領域１１ａ及びメモリ領域１１ｂにおけるフィン１２の高さは同じである。基板１１として、例えば、シリコン基板を用いることができる。

メモリ領域１１ｂにおけるフィン１２同士の間隔は、ロジック領域１１ａにおけるフィン１２同士の間隔よりも広くなるように形成することが好ましい。例えば、メモリ領域１１ｂにおけるフィン１２同士の間隔は、ロジック領域１１ａの２倍にすることができる。

基板１１をエッチングする方法としては、例えば、ＲＩＥ法を用いることができる。

図１５及び図１６は、次の工程を説明する図である。

図１５（Ａ）〜図１５（Ｃ）は、ロジック領域１１ａの工程を説明する図である。図１５（Ａ）は、図１１のＤ−Ｄ線に対応する端面図であり、図１５（Ｂ）は、図１１のＥ−Ｅ線に対応する端面図であり、図１５（Ｃ）は、図１１のＦ−Ｆ線に対応する端面図である。

図１６（Ａ）〜図１６（Ｃ）は、メモリ領域１１ｂの工程を説明する図である。図１６（Ａ）は、図１３のＧ−Ｇ線に対応する端面図であり、図１６（Ｂ）は、図１３のＨ−Ｈ線に対応する端面図であり、図１３（Ｃ）は、図１３のＩ−Ｉ線に対応する端面図である。

ロジック領域１１ａでは、フィン１２の間を埋め込むように、第１絶縁層１３が形成された後、フィン１２上に形成された第１絶縁層１３の部分が研磨されて、第１絶縁層１３の表面がフィン１２の上端と一致する。

また、ロジック領域１１ａと共に、メモリ領域１１ｂでも、フィン１２の間を埋め込むように、第１絶縁層１３が形成された後、フィン１２上に形成された第１絶縁層１３の部分が研磨されて、第１絶縁層１３の表面がフィン１２の上端と一致する。第１絶縁層１３の研磨法としては、例えば、ＣＭＰ法を用いることができる。

図１７及び図１８は、次の工程を説明する図である。

図１７（Ａ）〜図１７（Ｃ）は、ロジック領域１１ａの工程を説明する図である。図１７（Ａ）は、図１１のＤ−Ｄ線に対応する端面図であり、図１７（Ｂ）は、図１１のＥ−Ｅ線に対応する端面図であり、図１７（Ｃ）は、図１１のＦ−Ｆ線に対応する端面図である。

図１８（Ａ）〜図１８（Ｃ）は、メモリ領域１１ｂの工程を説明する図である。図１８（Ａ）は、図１３のＧ−Ｇ線に対応する端面図であり、図１８（Ｂ）は、図１３のＨ−Ｈ線に対応する端面図であり、図１８（Ｃ）は、図１３のＩ−Ｉ線に対応する端面図である。

ロジック領域１１ａでは、第１絶縁層１３がエッチングされて、フィン１２の上部が露出する。また、ロジック領域１１ａと共に、メモリ領域１１ｂでも、第１絶縁層１３がエッチングされて、フィン１２の上部が露出する。ロジック領域１１ａ及びメモリ領域１１ｂでは、フィン１２の上部の同じ量が露出する。第１絶縁層１３をエッチングする方法としては、例えば、ＲＩＥ法を用いることができる。

図１９及び図２０は、次の工程を説明する図である。

図１９（Ａ）〜図１９（Ｃ）は、ロジック領域１１ａの工程を説明する図である。図１９（Ａ）は、図１１のＤ−Ｄ線に対応する端面図であり、図１９（Ｂ）は、図１１のＥ−Ｅ線に対応する端面図であり、図１９（Ｃ）は、図１１のＦ−Ｆ線に対応する端面図である。

図２０（Ａ）〜図２０（Ｃ）は、メモリ領域１１ｂの工程を説明する図である。図２０（Ａ）は、図２０のＧ−Ｇ線に対応する端面図であり、図２０（Ｂ）は、図１３のＨ−Ｈ線に対応する端面図であり、図２０（Ｃ）は、図１３のＩ−Ｉ線に対応する端面図である。

ロジック領域１１ａでは、フィン１２及び第１絶縁層１３を覆うレジスト層Ｒが形成される。一方、メモリ領域１１ｂでは、レジスト層は形成されず、フィン１２及び第１絶縁層１３は露出した状態にある。

図２１及び図２２は、次の工程を説明する図である。

図２１（Ａ）〜図２１（Ｃ）は、ロジック領域１１ａの工程を説明する図である。図２１（Ａ）は、図１１のＤ−Ｄ線に対応する端面図であり、図２１（Ｂ）は、図１１のＥ−Ｅ線に対応する端面図であり、図２１（Ｃ）は、図１１のＦ−Ｆ線に対応する端面図である。

図２２（Ａ）〜図２２（Ｃ）は、メモリ領域１１ｂの工程を説明する図である。図２２（Ａ）は、図２２のＧ−Ｇ線に対応する端面図であり、図２２（Ｂ）は、図１３のＨ−Ｈ線に対応する端面図であり、図２２（Ｃ）は、図１３のＩ−Ｉ線に対応する端面図である。

メモリ領域１１ｂでは、第１絶縁層１３が、所定の深さまでエッチングされて、厚さが薄くなる。フィン１２の側部は、側部を埋め込んでいた第１絶縁層がエッチングされて、露出する量が増加する。

一方、ロジック領域１１ａでは、第１絶縁層１３を覆うレジスト層Ｒが、第１絶縁層１３がエッチングされることを防止するので、第１絶縁層１３の厚さに変化はない。そして、ロジック領域１１ａにおいて、レジスト層Ｒが除去される。

この工程により、ロジック領域１１ａにおいて、各フィン１２の側部が第１絶縁層１３によって埋め込まれる高さは、メモリ領域１１ｂにおいて、各フィン１２の側部が第１絶縁層１３によって埋め込まれる高さよりも高くなる。即ち、ロジック領域１１ａにおける第１絶縁層１３の表面の位置は、メモリ領域１１ｂにおける第１絶縁層１３の表面の位置よりも高くなる。

図２３〜２６は、次の工程を説明する図である。

図２３は、基板１１のロジック領域１１ａの平面図を示す。図２４（Ａ）は、図２３のＤ−Ｄ線端面図であり、図２４（Ｂ）は、図２３のＥ−Ｅ線端面図であり、図２４（Ｃ）は、図２３のＦ−Ｆ線端面図である。図２３（Ａ）のＤ−Ｄ線は、図１１（Ａ）のＤ−Ｄ線に対応しており、図２３（Ｂ）のＥ−Ｅ線は、図１１（Ｂ）のＥ−Ｅ線に対応しており、図２３（Ｃ）のＦ−Ｆ線は、図１１（Ｃ）のＦ−Ｆ線に対応する。

図２５は、基板１１のメモリ領域１１ｂの平面図を示す。図２６（Ａ）は、図２５のＧ−Ｇ線端面図であり、図２６（Ｂ）は、図２５のＨ−Ｈ線端面図であり、図２６（Ｃ）は、図２５のＩ−Ｉ線端面図である。図２６（Ａ）のＧ−Ｇ線は、図１３（Ａ）のＧ−Ｇ線に対応しており、図２６（Ｂ）のＨ−Ｈ線は、図１３（Ｂ）のＨ−Ｈ線に対応しており、図２６（Ｃ）のＩ−Ｉ線は、図１３（Ｃ）のＩ−Ｉ線に対応する。

ロジック領域１１ａでは、リソグラフィ法及びエッチング法を用いて、ゲート電極２４が形成される。ゲート電極２４は、図示しない、誘電体層と、仕事関数層と、導電体層とが積層された構造を有する。誘電体層として、例えば、厚さ３ｎｍのＨｉｇｈ−Ｋ膜を用いることができる。仕事関数層は、所定の仕事関数を有する金属を用いて形成され、チャネル領域の閾値電圧を調整する。仕事関数層の厚さは、例えば、３ｎｍとすることができる。導電体層として、例えば、厚さ２０ｎｍの金属又は多結晶シリコンを用いることができる。

ゲート電極２４は、各フィン１２と交差してロジック領域１１ａの第１絶縁層１３上に延びるように形成される。ゲート電極２４は、フィン１２の両側部及び上部を覆うように、フィン１２と交差する。

また、ロジック領域１１ａと共に、メモリ領域１１ｂでも、リソグラフィ法及びエッチング法を用いて、ゲート電極１４が同時に形成される。ゲート電極１４は、ロジック領域１１ａにおけるゲート電極２４と同様に形成される。

ゲート電極１４は、各フィン１２と交差してメモリ領域１１ｂの第１絶縁層１３上に延びるように形成される。ゲート電極１４は、フィン１２の両側部及び上部を覆うように、フィン１２と交差する。

メモリ領域１１ｂの第１絶縁層１３の表面の位置は、ロジック領域１１ａの第１絶縁層１３の表面の位置よりも低いので、メモリ領域１１ｂのゲート電極１４が、フィン１２の側部を上下に延びる長さは、ロジック領域１１ａよりも長い。

図２７及び図２８は、次の工程を説明する図である。

図２７（Ａ）〜図２７（Ｂ）は、ロジック領域１１ａの工程を説明する図である。図２７（Ａ）は、図２３のＤ−Ｄ線に対応する端面図であり、図２７（Ｂ）は、図２３のＥ−Ｅ線に対応する端面図である。

図２８（Ａ）〜図２８（Ｂ）は、メモリ領域１１ｂの工程を説明する図である。図２８（Ａ）は、図２５のＧ−Ｇ線に対応する端面図であり、図２８（Ｂ）は、図２５のＨ−Ｈ線に対応する端面図である。

ロジック領域１１ａでは、ゲート電極２４及びフィン１２の間を埋め込むように、第２絶縁層１７が、第１絶縁層１３上に形成された後、第２絶縁層１７の表面が研磨されて平坦化される。

また、ロジック領域１１ａと共に、メモリ領域１１ｂでも、ゲート電極２４及びフィン１２の間を埋め込むように、第２絶縁層１７が、第１絶縁層１３上に形成された後、第２絶縁層１７の表面が研磨されて平坦化される。第２絶縁層１７の研磨法としては、例えば、ＣＭＰ法を用いることができる。

図２９〜３２は、次の工程を説明する図である。

図２９は、基板１１のロジック領域１１ａの平面図を示す。図３０（Ａ）は、図２９のＤ−Ｄ線端面図であり、図３０（Ｂ）は、図２９のＥ−Ｅ線端面図であり、図３０（Ｃ）は、図２９のＦ−Ｆ線端面図である。図３０（Ａ）のＤ−Ｄ線は、図１１（Ａ）のＤ−Ｄ線に対応しており、図３０（Ｂ）のＥ−Ｅ線は、図１１（Ｂ）のＥ−Ｅ線に対応しており、図３０（Ｃ）のＦ−Ｆ線は、図１１（Ｃ）のＦ−Ｆ線に対応する。

図３１は、基板１１のメモリ領域１１ｂの平面図を示す。図３２（Ａ）は、図３１のＧ−Ｇ線端面図であり、図３２（Ｂ）は、図３１のＨ−Ｈ線端面図であり、図３２（Ｃ）は、図３１のＩ−Ｉ線端面図である。図３２（Ａ）のＧ−Ｇ線は、図１３（Ａ）のＧ−Ｇ線に対応しており、図３２（Ｂ）のＨ−Ｈ線は、図１３（Ｂ）のＨ−Ｈ線に対応しており、図３２（Ｃ）のＩ−Ｉ線は、図１３（Ｃ）のＩ−Ｉ線に対応する。

メモリ領域１１ｂでは、第２絶縁層１７が所定の深さまでエッチングされて、フィン１２の上部が露出する。第２絶縁層１７の厚さが、ゲート電極１４の厚さよりも厚く且つフィン１２の高さよりも薄い範囲にあるように、第２絶縁層１７はエッチングされることが好ましい。フィン１２の側部の下方は、第２絶縁層１７によって埋め込まれる。フィン１２同士の間又はフィン１２から離れた部分では、ゲート電極１４は、エッチングされた第２絶縁層１７によって覆われている。

また、メモリ領域１１ｂと共に、ロジック領域１１ａでも、第２絶縁層１７がエッチングにより除去されて、ゲート電極２４と、フィン１２と、第１絶縁層１３が露出する。

図３３及び図３４は、次の工程を説明する図である。

図３３（Ａ）〜図３３（Ｃ）は、ロジック領域１１ａの工程を説明する図である。図３３（Ａ）は、図２９のＤ−Ｄ線に対応する端面図であり、図３３（Ｂ）は、図２９のＥ−Ｅ線に対応する端面図であり、図３３（Ｃ）は、図２９のＦ−Ｆ線に対応する端面図である。

図３４（Ａ）〜図３４（Ｃ）は、メモリ領域１１ｂの工程を説明する図である。図３４（Ａ）は、図３１のＧ−Ｇ線に対応する端面図であり、図３４（Ｂ）は、図３１のＨ−Ｈ線に対応する端面図であり、図３４（Ｃ）は、図３１のＩ−Ｉ線に対応する端面図である。

ロジック領域１１ａでは、ゲート電極２４の側面に第１側壁層Ｓ１が形成される。また、ロジック領域１１ａと共に、メモリ領域１１ｂでも、ゲート電極１４の側面に第１側壁層Ｓ１が形成される。第１側壁層Ｓ１の形成材料として、例えば、酸化ケイ素を用いることができる。

図３５及び図３６は、次の工程を説明する図である。

図３５（Ａ）〜図３５（Ｃ）は、ロジック領域１１ａの工程を説明する図である。図３５（Ａ）は、図２９のＤ−Ｄ線に対応する端面図であり、図３５（Ｂ）は、図２９のＥ−Ｅ線に対応する端面図であり、図３５（Ｃ）は、図２９のＦ−Ｆ線に対応する端面図である。

図３６（Ａ）〜図３６（Ｃ）は、メモリ領域１１ｂの工程を説明する図である。図３６（Ａ）は、図３１のＧ−Ｇ線に対応する端面図であり、図３６（Ｂ）は、図３１のＨ−Ｈ線に対応する端面図であり、図３６（Ｃ）は、図３１のＩ−Ｉ線に対応する端面図である。

ロジック領域１１ａの全面において、第２側壁層Ｓ２が形成され、次に、第２側壁層Ｓ２上に第３側壁層Ｓ３が形成される。このようにして、ゲート電極２４の第１側壁層Ｓ１上に第２側壁層Ｓ２が形成され、第２側壁層Ｓ２上に第３側壁層Ｓ３が形成される。そして、ロジック領域１１ａでは、リソグラフィ法及びエッチング法を用いて、フィン１２の長手方向におけるゲート電極２４の両側において、ソース／ドレイン領域を形成する部分の第２側壁層Ｓ２及び第３側壁層Ｓ３が除去されて、フィン１２が露出する。フィン１２は、シリコンを用いて形成されており、露出したシリコンの部分には、次の工程において、ソース／ドレイン領域を選択成長させる。

また、ロジック領域１１ａと共に、メモリ領域１１ｂの全面において、第２側壁層Ｓ２が形成され、次に、第２側壁層Ｓ２上に第３側壁層Ｓ３が形成される。このようにして、メモリ領域１１ｂでも、ゲート電極１４の第１側壁層Ｓ１上に第２側壁層Ｓ２が形成され、第２側壁層Ｓ２上に第３側壁層Ｓ３が形成される。メモリ領域１１ｂでも、ロジック領域１１ａと共に、リソグラフィ法及びエッチング法を用いて、フィン１２の長手方向におけるゲート電極１４の両側において、ソース／ドレイン領域を形成する部分の第２側壁層Ｓ２及び第３側壁層Ｓ３が除去されて、フィン１２が露出する。フィン１２は、シリコンを用いて形成されており、露出したシリコンの部分には、次の工程において、ソース／ドレイン領域を選択成長させる。

第２側壁層Ｓ２の形成材料として、例えば、酸化ケイ素を用いることができる。第３側壁層Ｓ３の形成材料として、例えば、窒化ケイ素を用いることができる。

図３７〜図４０は、次の工程を説明する図である。

図３７は、基板１１のロジック領域１１ａの平面図を示す。図３８（Ａ）は、図３７のＤ−Ｄ線端面図であり、図３８（Ｂ）は、図３７のＥ−Ｅ線端面図であり、図３８（Ｃ）は、図３７のＦ−Ｆ線端面図である。図３７（Ａ）のＤ−Ｄ線は、図１１（Ａ）のＤ−Ｄ線に対応しており、図３７（Ｂ）のＥ−Ｅ線は、図１１（Ｂ）のＥ−Ｅ線に対応しており、図３７（Ｃ）のＦ−Ｆ線は、図１１（Ｃ）のＦ−Ｆ線に対応する。

図３９は、基板１１のメモリ領域１１ｂの平面図を示す。図４０（Ａ）は、図３９のＧ−Ｇ線端面図であり、図４０（Ｂ）は、図３９のＨ−Ｈ線端面図であり、図４０（Ｃ）は、図３９のＩ−Ｉ線端面図である。図３９（Ａ）のＧ−Ｇ線は、図１３（Ａ）のＧ−Ｇ線に対応しており、図３９（Ｂ）のＨ−Ｈ線は、図１３（Ｂ）のＨ−Ｈ線に対応しており、図３９（Ｃ）のＩ−Ｉ線は、図１３（Ｃ）のＩ−Ｉ線に対応する。

ロジック領域１１ａでは、選択成長法を用いて、ソース／ドレイン領域２５が形成される。ソース／ドレイン領域２５は、選択成長により、フィン１２の長手方向におけるゲート電極２４の両側において、フィン１２の両側部及び上部を覆うと共に、第１絶縁層１３上にも延びるように形成される。

メモリ領域１１ｂでも、選択成長法を用いて、ソース／ドレイン領域１５が形成される。ソース／ドレイン領域１５は、選択成長により、フィン１２の長手方向におけるゲート電極１４の両側において、フィン１２の両側部及び上部を覆うと共に、第２絶縁層１７上にも延びるように形成される。

ｐ型の半導体素子を形成する場合には、例えば、ＳｉＧｅを用いて、ソース／ドレイン領域が形成される。そして、ｐ型のドーパントが、ソース／ドレイン領域に注入される。

ｎ型の半導体素子を形成する場合には、例えば、ＳｉＣを用いて、ソース／ドレイン領域が形成される。そして、ｎ型のドーパントが、ソース／ドレイン領域に注入される。

そして、ロジック領域１１ａ及びメモリ領域１１ｂにおいて、第３側壁層Ｓ３が除去される。第３側壁層Ｓ３を、エッチング法を用いて除去する時には、第２側壁層Ｓ２が、エッチングストッパとして機能する。第２側壁層Ｓ２は、第１側壁層Ｓ１と一体となって、ロジック領域１１ａにおける側壁層２６及びメモリ領域１１ｂにおける側壁層１６となる。

図４１及び図４２は、次の工程を説明する図である。

図４１（Ａ）〜図４１（Ｂ）は、ロジック領域１１ａの工程を説明する図である。図４１（Ａ）は、図３７のＤ−Ｄ線に対応する端面図であり、図４１（Ｂ）は、図３７のＥ−Ｅ線に対応する端面図である。

図４２（Ａ）〜図４２（Ｂ）は、メモリ領域１１ｂの工程を説明する図である。図４２（Ａ）は、図３９のＧ−Ｇ線に対応する端面図であり、図４２（Ｂ）は、図３９のＨ−Ｈ線に対応する端面図である。

ロジック領域１１ａでは、ゲート電極２４及びフィン１２を埋め込むように、第３絶縁層１８が、第１絶縁層１３上に形成された後、第３絶縁層１８の表面が研磨されて平坦化される。

また、ロジック領域１１ａと共に、メモリ領域１１ｂでも、ゲート電極１４及びフィン１２を埋め込むように、第３絶縁層１８が、第２絶縁層１７上に形成された後、第３絶縁層１８の表面が研磨されて平坦化される。第３絶縁層１８の研磨法としては、例えば、ＣＭＰ法を用いることができる。

そして、ロジック領域１１ａ及びメモリ領域１１ｂにおいて、第３絶縁層１８にコンタクトＣが形成された後、第３絶縁層１８上に、コンタクトＣと接続するように配線層２９及び配線層１９が形成されて、図５〜図９に示す半導体装置が得られる。

上述した本実施形態の半導体装置の製造方法によれば、基板１１のメモリ領域１１ｂにおいて、低減された寄生容量を有する半導体装置が得られる。

本発明では、上述した実施形態の半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。

例えば、上述した半導体装置の製造方法では、ロジック領域の第１絶縁層は、メモリ領域の第１絶縁層と同じ工程で形成されていたが、ロジック領域の第１絶縁層と、メモリ領域の第１絶縁層とは、異なる工程で異なる材料を用いて形成していてもよい。

また、上述した半導体装置の製造方法では、ロジック領域のゲート電極は、メモリ領域のゲート電極と同じ工程で形成されていたが、ロジック領域のゲート電極と、メモリ領域のゲート電極とは、異なる工程で異なる材料を用いて形成していてもよい。

更に、上述した半導体装置の製造方法では、ロジック領域のソース／ドレイン領域は、メモリ領域のソース／ドレイン領域と同じ工程で形成されていたが、ロジック領域のソース／ドレイン領域と、メモリ領域のソース／ドレイン領域とは、異なる工程で異なる材料を用いて形成していてもよい。

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。

１０半導体装置
１１基板
１１ａロジック領域
１１ｂメモリ領域
１２フィン
１３第１絶縁層
１４ゲート電極
１５ソース／ドレイン領域
１６側壁
１７第２絶縁層
１８第３絶縁層
１９配線層
２４ゲート電極１７
２５ソース／ドレイン領域
２６側壁
２９配線層
Ｒレジスト層
Ｓ１第１側壁層
Ｓ２第２側壁層
Ｓ３第３側壁層

Claims

基板と、
前記基板上に延びるように立設されるフィンと、
前記フィンと交差して前記基板上に延びるゲート電極であって、前記フィンの両側部及び上部を覆うゲート電極と、
前記ゲート電極、及び前記フィンの側部を埋め込むように前記基板上に配置される絶縁層と、
前記ゲート電極の両側に配置されるソース／ドレイン領域であって、前記フィンの両側部及び上部を覆うと共に、前記絶縁層上に延びるソース／ドレイン領域と、
を備える半導体装置。
前記絶縁層の厚さは、前記ゲート電極の厚さよりも厚い請求項１に記載の半導体装置。
前記絶縁層の厚さは、前記フィンの高さよりも薄い請求項１又は２に記載の半導体装置。
基板上に延びるように立設するフィンを形成する工程と、
前記フィンと交差して前記基板上に延びるゲート電極であって、前記フィンの両側部及び上部を覆うゲート電極を形成する工程と、
前記ゲート電極、及び前記フィンの側部を埋め込むように、絶縁層を前記基板上に形成する工程と、
前記ゲート電極の両側に配置されるソース／ドレイン領域であって、前記フィンの両側部及び上部を覆うと共に、前記絶縁層上に延びるソース／ドレイン領域を形成する工程と、を有する半導体装置の製造方法。
第１領域及び第２領域を有する基板の前記第１領域上に延びるように立設する第１フィンを形成し、且つ、前記基板の前記第２領域上に延びるように立設する第２フィンを形成する工程と、
前記第１フィンの側部を第１の高さまで埋め込む第１絶縁層を前記第１領域に形成すると共に、前記第２フィンの側部を前記第１の高さよりも低い第２の高さまで埋め込む第２絶縁層を前記第２領域に形成する工程と、
前記第１フィンと交差して前記第１領域の前記第１絶縁層上に延びる第１ゲート電極であって、前記第１フィンの両側部及び上部を覆う第１ゲート電極を形成し、且つ、前記第２フィンと交差して前記第２領域の前記第２絶縁層上に延びる第２ゲート電極であって、前記第２フィンの両側部及び上部を覆う第２ゲート電極を形成する工程と、
前記第２ゲート電極、及び前記第２フィンの側部を埋め込むように、第３絶縁層を前記第２領域に形成する工程と、
前記第１ゲート電極の両側に配置される第１ソース／ドレイン領域であって、前記第１フィンの両側部及び上部を覆うと共に、前記第１絶縁層上に延びる第１ソース／ドレイン領域を形成し、且つ、前記第２ゲート電極の両側に配置される第２ソース／ドレイン領域であって、前記第２フィンの両側部及び上部を覆うと共に、前記第３絶縁層上に延びる第２ソース／ドレイン領域を形成する工程と、を有する半導体装置の製造方法。