JP2013162076A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】セルサイズの微細化かつＦｉｎ−ＦＥＴの高性能化を図る。
【解決手段】半導体装置は、半導体基板１０と、ゲート電極２０と、第１半導体層２５ａおよび第２半導体層２５ｂと、を具備する。前記半導体基板は、基板部８と、前記基板部上の第１フィン部９ａおよび前記第１フィン部に隣接する第２フィン部９ｂとを有する。前記ゲート電極は、チャネル領域における前記第１フィン部および前記第２フィン部の側面上および上面上の一部に絶縁層を介して連接して形成される。前記第１半導体層および前記第２半導体層は、ソース／ドレイン領域における前記第１フィン部および前記第２フィン部のそれぞれの側面上および上面上の一部に形成される。前記第１フィン部の上面の高さは、前記第２フィン部の上面の高さよりも高い。
【選択図】 図２

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

近年の半導体装置において、省電力化および高速化に伴う新しいトランジスタ構造としてＦｉｎ−ＦＥＴ（Field Effect Transistor）が提案されている。Ｆｉｎ−ＦＥＴは、半導体基板（例えばＳｉ基板）をパターニングすることにより、基板部とフィン部とを有する。このフィン部の側面および上面を覆うようにゲート電極を形成することにより、フィン部にチャネル領域を形成する。

一方、チャネル領域を挟むようにフィン部にソース／ドレイン領域が形成される。ＦｉｎＦＥＴでは、寄生抵抗を低減するために、このソース／ドレイン領域にＳＥＧ（Selective Epitaxial Growth）法によって選択的に形成された半導体層が用いられる。すなわち、ソース／ドレイン領域におけるフィン部をシード層として、その上面上および側面上に半導体層を成長させる。これにより、ソース／ドレイン領域の電流経路の断面積を大きくすることができ、寄生抵抗を低減することができる。

しかしながら、Ｆｉｎ−ＦＥＴをメモリセルアレイに適用する場合、メモリセルの微細化に伴いメモリセル間のスペースが小さくなると、Ｆｉｎ−ＦＥＴの隣接するフィン部間のスペースも小さくなる。その結果、隣接したフィン部のそれぞれにＳＥＧ法によって形成される半導体層同士が接触することでショートしてしまう。すなわち、半導体層の膜厚を厚くすることができず、寄生抵抗を低減できない。このため、セルサイズの微細化に伴って、Ｆｉｎ−ＦＥＴの高性能化を図ることができないという問題が生じる。

特開２００８−２７７４１６号公報

セルサイズの微細化かつＦｉｎ−ＦＥＴの高性能化を図る半導体装置およびその製造方法を提供する。

本実施形態による半導体装置は、半導体基板と、ゲート電極と、第１半導体層および第２半導体層と、を具備する。前記半導体基板は、基板部と、前記基板部上の第１フィン部および前記第１フィン部に隣接する第２フィン部とを有する。前記ゲート電極は、チャネル領域における前記第１フィン部および前記第２フィン部の側面上および上面上の一部に絶縁層を介して連接して形成される。前記第１半導体層および前記第２半導体層は、ソース／ドレイン領域における前記第１フィン部および前記第２フィン部のそれぞれの側面上および上面上の一部に形成される。前記第１フィン部の上面の高さは、前記第２フィン部の上面の高さよりも高い。

本実施形態に係る半導体装置の構造を示す斜視図。 図２（ａ）は本実施形態に係る半導体装置の構造を示す平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ線に沿った断面図、図２（ｃ）は図２（ａ）のＣ−Ｃ線に沿った断面図、図２（ｄ）は図２（ａ）のＤ−Ｄ線に沿った断面図。 図２（ｂ）の一部拡大図。 図４（ａ）は本実施形態に係る半導体装置の製造工程を示す平面図、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿った断面図、図４（ｃ）は図４（ａ）のＣ−Ｃ線に沿った断面図、図４（ｄ）は図４（ａ）のＤ−Ｄ線に沿った断面図。 図５（ａ）は本実施形態に係る半導体装置の製造工程を示す平面図、図５（ｂ）は図５（ａ）のＢ−Ｂ線に沿った断面図、図５（ｃ）は図５（ａ）のＣ−Ｃ線に沿った断面図、図５（ｄ）は図５（ａ）のＤ−Ｄ線に沿った断面図。 図６（ａ）は本実施形態に係る半導体装置の製造工程を示す平面図、図６（ｂ）は図６（ａ）のＢ−Ｂ線に沿った断面図、図６（ｃ）は図６（ａ）のＣ−Ｃ線に沿った断面図、図６（ｄ）は図６（ａ）のＤ−Ｄ線に沿った断面図。 図７（ａ）は本実施形態に係る半導体装置の製造工程を示す平面図、図７（ｂ）は図７（ａ）のＢ−Ｂ線に沿った断面図、図７（ｃ）は図７（ａ）のＣ−Ｃ線に沿った断面図、図７（ｄ）は図７（ａ）のＤ−Ｄ線に沿った断面図。 図８（ａ）は本実施形態に係る半導体装置の製造工程を示す平面図、図８（ｂ）は図８（ａ）のＢ−Ｂ線に沿った断面図、図８（ｃ）は図８（ａ）のＣ−Ｃ線に沿った断面図、図８（ｄ）は図８（ａ）のＤ−Ｄ線に沿った断面図。 図９（ａ）は本実施形態に係る半導体装置の製造工程を示す平面図、図９（ｂ）は図９（ａ）のＢ−Ｂ線に沿った断面図、図９（ｃ）は図９（ａ）のＣ−Ｃ線に沿った断面図、図９（ｄ）は図９（ａ）のＤ−Ｄ線に沿った断面図。 図１０（ａ）は本実施形態に係る半導体装置の製造工程を示す平面図、図１０（ｂ）は図１０（ａ）のＢ−Ｂ線に沿った断面図、図１０（ｃ）は図１０（ａ）のＣ−Ｃ線に沿った断面図、図１０（ｄ）は図１０（ａ）のＤ−Ｄ線に沿った断面図。 適用例におけるＭＲＡＭのメモリセルの構成を示す回路図。 適用例におけるＭＲＡＭのメモリセルの構造を示す斜視図。 適用例におけるＭＲＡＭの磁気抵抗効果素子の構造を示す断面図。

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。

＜実施形態＞
図１乃至図１０を用いて、本実施形態に係る半導体装置（Ｆｉｎ−ＦＥＴ）について説明する。本実施形態は、隣接するＦｉｎ−ＦＥＴ１ａ（または１ｃ）およびＦｉｎ−ＦＥＴ１ｂにおいて、フィン部９ａ（または９ｃ）とフィン部９ｂとの高さを変える例である。これにより、フィン部９ａ（または９ｃ）のソース／ドレイン領域にＳＥＧ法により形成される半導体層２５ａ（または２５ｃ）と、フィン部９ｂのソース／ドレイン領域にＳＥＧ法により形成される半導体層２５ｂとのショートを防ぐことができる。以下に、本実施形態について、詳説する。

［構造］
まず、図１乃至図３を用いて、本実施形態に係る半導体装置の構造について説明する。 図１は、本実施形態に係る半導体装置の構造を示す斜視図である。また、図２（ａ）は本実施形態に係る半導体装置の構造を示す平面図であり、図２（ｂ）は図２（ａ）のＢ−Ｂ線に沿った断面図であり、図２（ｃ）は図２（ａ）のＣ−Ｃ線に沿った断面図であり、図２（ｄ）は図２（ａ）のＤ−Ｄ線に沿った断面図である。

なお、ここでは、チャネル幅方向において隣接する３つのＦｉｎ−ＦＥＴ１ａ，１ｂ，１ｃを示している。また、以下の説明において、Ｆｉｎ−ＦＥＴ１ａ，１ｂ，１ｃ、フィン部９ａ，９ｂ，９ｃ、絶縁スペーサ１９ａ，１９ｂ，１９ｃ、および半導体層２５ａ，２５ｂ，２５ｃのそれぞれについて特に区別しない場合は、単にＦｉｎ−ＦＥＴ１、フィン部９、絶縁スペーサ１９、および半導体層２５と称す。

図１、図２（ａ）、図２（ｂ）、および図２（ｃ）に示すように、本実施形態に係る半導体装置は、半導体基板１０上に形成され、チャネル幅方向において隣接する３つのＦｉｎ−ＦＥＴ１ａ，１ｂ，１ｃを備える。

半導体基板１０は、例えばＳｉ基板である。半導体基板１０は、平板状の基板部８と、基板部８上のチャネル長方向に沿って並行して延在するフィン部（突起部）９ａ，９ｂ，９ｃとで構成される。フィン部９ａ，９ｂ，９ｃは、基板部８上の素子領域（アクティブエリア）に設けられる。これらフィン部９ａ，９ｂ，９ｃ間には、溝１２が形成され、溝１２内に素子分離領域としてＳＴＩ層１３が形成される。言い換えると、ＳＴＩ層１３は、フィン部９ａ，９ｂ，９ｃの下部側の側面上に形成される。ＳＴＩ層１３は、例えばシリコン酸化膜で構成される。

Ｆｉｎ−ＦＥＴ１ａ，１ｂ，１ｃはそれぞれ、フィン部９ａ，９ｂ，９ｃに沿って形成される。Ｆｉｎ−ＦＥＴ１ａ，１ｂ，１ｃはそれぞれ、チャネル領域に形成されたゲート電極２０、ソースドレイン領域に形成された絶縁スペーサ１９ａ，１９ｂ，１９ｃおよび半導体層２５ａ，２５ｂ，２５ｃを備える。

図１、図２（ａ）、図２（ｃ）、および図２（ｄ）に示すように、チャネル領域において、ゲート電極２０は、チャネル幅方向に沿って形成され、フィン部９ａ，９ｂ，９ｃに交差する。より具体的には、ゲート電極２０は、図示せぬゲート絶縁膜を介して、フィン部９ａ，９ｂ，９ｃの側面上および上面上に連接して形成される。ゲート電極２０は、例えば、不純物が導入された下部側のポリシリコン層１６と上部側の金属層１７とで構成されるが、積層膜に限らず、金属層１７の単層膜であってもよい。

このゲート電極２０の上面上に絶縁層１８が形成され、ゲート電極２０の側面上に絶縁スペーサ２６が形成される。なお、絶縁スペーサ２６は、絶縁層１８の一部（例えば、下部側）の側面上にも形成されていてもよい。絶縁層１８および絶縁スペーサ２６は、例えばシリコン窒化膜で構成される。これら絶縁層１８および絶縁スペーサ２６がゲート電極２０の上面および側面を覆うように形成されることにより、チャネル長方向に隣接するゲート電極２０間にコンタクトホールを設ける、いわゆるゲートセルフアラインコンタクトを形成することが可能である（図示せず）。

図１、図２（ａ）、図２（ｂ）、および図２（ｄ）に示すように、ソース／ドレイン領域において、絶縁スペーサ１９ａ，１９ｂ，１９ｃはそれぞれ、フィン部９ａ，９ｂ，９ｃの中部側の側面上に形成される。言い換えると、絶縁スペーサ１９ａ，１９ｂ，１９ｃはそれぞれ、ＳＴＩ層１３の上面上に形成され、フィン部９ａ，９ｂ，９ｃの中部側の側面を覆う。絶縁スペーサ１９ａ，１９ｂ，１９ｃは、例えばシリコン窒化膜で構成される。

また、ソース／ドレイン領域において、半導体層２５ａ，２５ｂ，２５ｃはそれぞれ、フィン部９ａ，９ｂ，９ｃの上部側の側面上および上面上に形成される。言い換えると、半導体層２５ａ，２５ｂ，２５ｃはそれぞれ、絶縁スペーサ１９ａ，１９ｂ，１９ｃの上面上に形成され、フィン部９ａ，９ｂ，９ｃの上部側の側面および上面を覆う。

この半導体層２５ａ，２５ｂ，２５ｃはそれぞれ、フィン部９ａ，９ｂ，９ｃをシード層としたＳＥＧ法により形成されたものである。すなわち、半導体層２５ａ，２５ｂ，２５ｃの結晶方位はそれぞれ、フィン部９ａ，９ｂ，９ｃの側面および上面の結晶方位（面方位）と同じである。このとき、半導体層２５ａ，２５ｂ，２５ｃの成長を選択的に促進させるために、フィン部９ａ，９ｂ，９ｃの側面および上面の面方位が（１００）であることが望ましい。フィン部９ａ，９ｂ，９ｃ上に半導体層２５ａ，２５ｂ，２５ｃを形成することにより、ソース／ドレイン領域における電流経路の断面積を大きくすることができ、寄生抵抗を低減することができる。

なお、半導体層２５ａ，２５ｂ，２５ｃの一部または全部にそれぞれ、Ｃｏ、Ｎｉ等のメタルシリサイドを形成して、さらに寄生抵抗を低減してもよい。ここで、半導体層とは、主にＳＥＧ法により形成された層を示すが、シリサイド化した部分も含むものとする。

本実施形態において、隣接するＦｉｎ−ＦＥＴ１ａ（または１ｃ），１ｂにおいて、フィン部９ａ（または９ｃ）とフィン部９ｂとの高さが異なる。ここでは、フィン部９ａ（または９ｃ）の上面の高さのほうがフィン部９ｂの上面の高さよりも高い。これにより、ソース／ドレイン領域において、半導体層２５ａ（または２５ｃ）が形成される高さは、半導体層２５ｂが形成される高さよりも高くなる。なお、フィン部９ａの上面の高さとフィン部９ｃの上面の高さは同程度である。すなわち、チャネル幅方向に並ぶ複数のＦｉｎ−ＦＥＴ１におけるフィン部９の高さは、１つおきに異なる。

以下に、図３を用いて、ソース／ドレイン領域におけるＦｉｎ−ＦＥＴ１ａ，１ｂの構造について、より詳細に説明する。

図３は、図２（ｂ）の一部拡大図であり、Ｆｉｎ−ＦＥＴ１ａ，１ｂの詳細図を示している。なお、図３において、Ｆｉｎ−ＦＥＴ１ａとＦｉｎ−ＦＥＴ１ｃの構造は同じであるため、Ｆｉｎ−ＦＥＴ１ｃは省略している。

図３に示すように、Ｆｉｎ−ＦＥＴ１ａ，１ｂにおいて、フィン部９ａの上面とフィン部９ｂの上面との高さの差（寸法Ｄ１（例えば１００ｎｍ））は、フィン部９ｂの上面上に形成された半導体層２５ｂの膜厚（寸法Ｄ２（例えば１０ｎｍ））と、フィン部９ａの絶縁スペーサ１９ａからの突出高さ（寸法Ｄ３（例えば９０ｎｍ））とで設定される。より具体的には、これらの関係は、Ｄ１＞Ｄ２＋Ｄ３となることが望ましい。すなわち、半導体層２５ａの最下面が半導体層２５ｂの最上面よりも高くなるように設定されることが望ましい。これにより、積層方向において、半導体層２５ａと半導体層２５ｂとが接触することを防ぐことができる。

一方、フィン部９ａとフィン部９ｂとの間の距離（寸法Ｄ５（例えば４０ｎｍ））は、フィン部９ｂの側面上に形成された半導体層２５ｂの膜厚（寸法Ｄ２）と、フィン部９ａの側面上に形成された半導体層２５ａの膜厚（寸法Ｄ２）とで設定されることが望ましい。より具体的には、これらの関係は、Ｄ５＞Ｄ２＋Ｄ２となることが望ましい。すなわち、フィン部９ａとフィン部９ｂとの間の距離がフィン部９ｂの側面上に形成された半導体層２５ｂおよびフィン部９ｂの側面上に形成された半導体層２５ｂの積算膜厚よりも大きくなるように設定されることが望ましい。これにより、チャネル幅方向において、半導体層２５ａと半導体層２５ｂとが接触することを防ぐことができる。

なお、図３において、フィン部９ａの側面上および上面上に形成される半導体層２５ａの膜厚、フィン部９ｂの側面上および上面上に形成される半導体層２５ｂの膜厚は全て同程度であることを例にしたがこれに限らない。また、上述した寸法Ｄ１および寸法Ｄ５の条件は、いずれも満たす必要はなく、一方を満たすことで半導体層２５ａと半導体層２５ｂとの接触を防ぐことが可能である。

また、フィン部９ａとフィン部９ｂとの電流値を一定にするために、ＳＴＩ膜１３からのフィン部９ａの露出高さとフィン部９ｂの露出高さ（寸法Ｄ３＋Ｄ４）を一定にすることが望ましい。このため、フィン部９ｂは、ＳＴＩ膜１３に形成された溝１５内に設けられることが望ましい。言い換えると、フィン部９ｂの側面上に形成されたＳＴＩ膜１３の上面の高さとフィン部９ａの側面上に形成されたＳＴＩ膜１３の上面の高さとは、異なる。より具体的には、フィン部９ａの上面の高さとフィン部９ｂの上面の高さとの差（寸法Ｄ１）分異なることが望ましい。

また、ＳＴＩ膜１３に形成された溝１５は、その段差部分がフィン部９ａとフィン部９ｂとの中間付近およびフィン部９ｂとフィン部９ｃとの中間付近に形成されるが、これに限らない。

［製造方法］
次に、図４乃至図１０を用いて、本実施形態に係る半導体装置の製造方法について説明する。また、図４（ａ）乃至図１０（ａ）は本実施形態に係る半導体装置の製造工程を示す平面図であり、図４（ｂ）乃至図１０（ｂ）は図４（ａ）乃至図１０（ａ）のＢ−Ｂ線に沿った断面図であり、図４（ｃ）乃至図１０（ｃ）は図４（ａ）乃至図１０（ａ）のＣ−Ｃ線に沿った断面図であり、図４（ｄ）乃至図１０（ｄ）は図４（ａ）乃至図１０（ａ）のＤ−Ｄ線に沿った断面図である。

まず、図４（ａ）乃至図４（ｄ）に示すように、半導体基板１０上に、例えばスパッタ法またはＣＶＤ（Chemical Vapor Deposition）法等の既存の方法により、ストッパー膜１１が形成される。ストッパー膜１１は、例えばシリコン窒化膜で構成される。次に、ストッパー膜１１上に図示せぬレジストが形成された後、リソグラフィ技術によりレジストがパターニングされる。

その後、パターニングされたレジストをマスクとして、例えばＲＩＥ（Reactive Ion Etching）により、ストッパー膜１１および半導体基板１０がエッチングされる。これにより、半導体基板１０にＳＴＩ用の溝１２が形成される。すなわち、半導体基板１０に、基板部８と基板部８上のチャネル長方向に沿って並行して延在するフィン部９とが形成される。このとき、溝１２の深さ（フィン部９の高さ）は例えば１００〜３００ｎｍ程度、溝１２の幅（フィン部９間の幅）は４０ｎｍ程度である。また、フィン部９の側面および上面の面方位が（１００）となるように、フィン部９は形成される。

次に、図５（ａ）乃至図５（ｄ）に示すように、図示せぬレジストが除去された後、例えばＣＶＤ法により、溝１２を埋め込み、全面を覆うように、ＳＴＩ膜１３が形成される。ＳＴＩ膜１３は、例えばシリコン酸化膜で構成される。その後、例えばＣＭＰ（Chemical Mechanical Polishing）等の平坦化プロセスにより、上部に形成された余剰なＳＴＩ膜１３が除去され、ＳＴＩ膜１３とストッパー膜１１とが平坦化される。

その後、例えばＲＩＥ等により、ＳＴＩ膜１３がエッチングされる。これにより、ＳＴＩ膜１３が溝１２の下部側に残存する。言い換えると、ＳＴＩ膜１３はフィン部９の下部側の側面上に残存し、フィン部９の上部側の側面は露出する。

次に、フィン部９ｂの高さをフィン部９ａ，９ｃの高さよりも低くする。より具体的には、以下の工程を行う。

まず、図６（ａ）乃至図６（ｄ）に示すように、全面を覆うようにレジスト１４が形成された後、リソグラフィ技術によりレジスト１４がパターニングされる。これにより、フィン部９ａ，９ｃ、フィン部９ａ，９ｃの上面上のストッパー膜１１、およびフィン部９ａ，９ｃの側面上のＳＴＩ膜１３がレジスト１４で覆われる。一方、フィン部９ｂ、フィン部９ｂの上面上のストッパー膜１１、およびフィン部９ｂの側面上のＳＴＩ膜１３が露出する。なお、ＳＴＩ膜１３は、フィン部９ｂの側面からフィン部９ａとフィン部９ｂとの中間付近まで、およびフィン部９ｂの側面からフィン部９ｂとフィン部９ｃとの中間付近まで露出する。

次に、図７（ａ）乃至図７（ｄ）に示すように、レジスト１４をマスクとして、例えばＲＩＥにより、露出したフィン部９ｂ、フィン部９ｂの上面上のストッパー膜１１、およびフィン部９ｂの側面上のＳＴＩ膜１３がエッチングされる。これにより、フィン部９ｂの上面の高さがフィン部９ａ，９ｃの上面の高さよりも低くなる。このとき、フィン部９ｂの上面の高さとフィン部９ａ，９ｃの上面の高さとの差は、後に形成される絶縁スペーサ１９ａ，１９ｂ，１９ｃからのフィン部９ａ，９ｂ，９ｃの露出高さ、および半導体層２５ａ，２５ｂ，２５ｃの成長膜厚によって設定される。例えば、フィン部９ｂの上面の高さは、フィン部９ａ，９ｃの上面の高さよりも１００ｎｍ程度低くなるように調整される。

また、フィン部９ｂの側面上のＳＴＩ膜１３の上面の高さは、フィン部９ａ，９ｃの側面上のＳＴＩ膜１３の上面の高さよりも低くなる。すなわち、ＳＴＩ膜１３に溝１５が形成される。このとき、フィン部９ａ，９ｃとフィン部９ｂとの電流値を一定にするために、ＳＴＩ膜１３からのフィン部９ａ，９ｃの露出高さとフィン部９ｂの露出高さが一定になるように、フィン部９ｂおよびその側面上のＳＴＩ膜１３のエッチング量を調整することが望ましい。すなわち、フィン部９ｂとその側面上のＳＴＩ膜１３とを同じ高さ分エッチングする。

その後、図８（ａ）乃至図８（ｄ）に示すように、フィン部９ａ，９ｃおよびその側面上のＳＴＩ膜１３を覆うレジスト１４が除去された後、フィン部９ａ，９ｃの上面上のストッパー膜１１が除去される。

このようにして、高さの異なるフィン部９ａ，９ｃとフィン部９ｂとを形成する。

次に、図９（ａ）乃至図９（ｄ）に示すように、例えばＣＶＤ法により、全面を覆うように、例えばシリコン酸化膜で構成される図示せぬゲート絶縁膜が形成される。その後、例えばＬＰ（Low Pressure）ＣＶＤ法により、ゲート絶縁膜上に、不純物が導入されたポリシリコン層１６および金属層１７が順に形成される。その後、金属層１７上に、絶縁層１８が形成される。

その後、絶縁層１８上に、図示せぬレジストが形成された後、例えばリソグラフィ技術により、レジストがパターニングされる。そして、パターニングされたレジストをマスクとして、例えばＲＩＥにより、絶縁層１８、金属層１７、ポリシリコン層１６、およびゲート絶縁膜がエッチングされる。これにより、ソース／ドレイン領域において、絶縁層１８、金属層１７、ポリシリコン層１６、およびゲート絶縁膜が除去される。一方、チャネル領域において、フィン部９ａ，９ｂ，９ｃの側面および上面を覆うように、ゲート絶縁膜を介してポリシリコン層１６および金属層１７で構成されるゲート電極２０が形成される。

次に、図示せぬレジストが除去された後、ソース／ドレイン領域におけるフィン部９ａ，９ｂ，９ｃに、イオン注入法により不純物を導入する。その後、ソース／ドレイン領域におけるフィン部９ａ，９ｂ，９ｃに対してアニールを行って不純物を拡散させることにより、図示せぬソース／ドレイン拡散層が形成される。

次に、図１０（ａ）乃至図１０（ｄ）に示すように、例えば、ＬＰＣＶＤ法により全面にシリコン窒化膜で構成される絶縁層を形成した後、ＲＩＥによりエッチバックを行う。これにより、ソース／ドレイン領域において、フィン部９ａ，９ｂ，９ｃのそれぞれの中部側の側面上に、絶縁スペーサ１９ａ，１９ｂ，１９ｃが形成される。すなわち、絶縁スペーサ１９ａ，１９ｂ，１９ｃは、ＳＴＩ膜１３上に形成される。このとき、フィン部９ａ，９ｂ，９ｃのそれぞれの上面上および上部側の側面上には、絶縁スペーサ１９ａ，１９ｂ，１９ｃが形成されない。すなわち、フィン部９ａ，９ｂ，９ｃの上面および上部側の側面は露出するように、絶縁スペーサ１９ａ，１９ｂ，１９ｃの高さが調整される。例えば、絶縁スペーサ１９ａ，１９ｂ，１９ｃからのフィン部９ａ，９ｂ，９ｃの露出高さは、９０ｎｍ程度である。

また、同時に、チャネル領域において、ゲート電極２０の側面上に、絶縁スペーサ２６が形成される。絶縁スペーサ２６は、絶縁層１８の側面上にも形成される。すなわち、ゲート電極２０の側面および上面は、絶縁層１８および絶縁スペーサ２６で覆われる。これにより、チャネル長方向に隣接するゲート電極２０間にコンタクトホールを設ける、いわゆるゲートセルフアラインコンタクトを形成することが可能である（図示せず）。

次に、図２に示すように、ＳＥＧ法により、チャネル領域において、露出したフィン部９ａ，９ｂ，９ｃのそれぞれの上部側の側面上および上面上に、半導体層２５ａ，２５ｂ，２５ｃが形成される。言い換えると、半導体層２５ａ，２５ｂ，２５ｃはそれぞれ、絶縁スペーサ１９ａ，１９ｂ，１９ｃの上面上に形成される。このとき、隣接するフィン部９ａ，９ｃとフィン部９ｂとの高さが異なるため、半導体層２５ａ，２５ｃが形成される高さと半導体層２５ｂが形成される高さが異なる。これにより、半導体層２５ａ，２５ｃと半導体層２５ｂとが接触してショートすることを防ぐことができる。このとき、半導体層２５ａ，２５ｃの最下面が半導体層２５ｂの最上面よりも高くなるように調整されることが望ましい。例えば、半導体層２５ａ，２５ｂ，２５ｃは、膜厚が１０ｎｍ程度形成される。

次に、半導体層２５ａ，２５ｂ，２５ｃに、イオン注入法により不純物を導入する。その後、半導体層２５ａ，２５ｂ，２５ｃに対してアニールを行って不純物を拡散させることにより、図示せぬソース／ドレイン拡散層が形成される。

その後、図示はしないが、半導体層２５ａ，２５ｂ，２５ｃの上面上および側面上にＣｏ、Ｎｉ等の金属層が形成された後、アニールが行われることで、半導体層２５ａ，２５ｂ，２５ｃの一部または全部にメタルシリサイドが形成される。その後、余剰な金属層が除去される。

このようにして、本実施形態に係るＦｉｎ−ＦＥＴ１ａ，１ｂ，１ｃが形成される。

［効果］
上記実施形態によれば、隣接するＦｉｎ−ＦＥＴ１ａ（または１ｃ）およびＦｉｎ−ＦＥＴ１ａ１ｂにおいて、フィン部９ａ（または９ｃ）の高さとフィン部９ｂの高さとが異なる。すなわち、ソース／ドレイン領域において、ＳＥＧ法により形成されるフィン部９ａ（または９ｃ）上の半導体層２５ａ（または２５ｃ）の高さと、フィン部９ｂ上の半導体層２５ｂの高さとをずらすことができる。これにより、隣接する半導体層２５ａ（または２５ｃ）と半導体層２５ｂとの接触、すなわち、ショートを防ぐことができる。したがって、セルサイズの微細化を図りつつ、Ｆｉｎ−ＦＥＴ１の高性能化を図ることが可能になる。

＜適用例＞
図１１乃至図１３を用いて、本実施形態に係るＦｉｎ−ＦＥＴ１の適用例について説明する。ここでは、Ｆｉｎ−ＦＥＴ１をＭＲＡＭ（Magnetic Random Access Memory）に適用する例について説明する。

図１１は、適用例におけるＭＲＡＭのメモリセルの構成を示す回路図である。

図１１に示すように、メモリセルアレイＭＡ内のメモリセルは、磁気抵抗効果素子ＭＴＪとスイッチ素子Ｔとの直列接続体を備える。このスイッチ素子Ｔとして、本実施形態におけるＦｉｎ−ＦＥＴ１が適用される。

直列接続体の一端（磁気抵抗効果素子ＭＴＪの一端）は、ビット線ＢＬに接続され、直列接続体の他端（スイッチ素子Ｔの一端）は、ソース線ＳＬに接続される。すなわち、スイッチ素子Ｔ（Ｆｉｎ−ＦＥＴ１）のソース側はソース線ＳＬに接続され、Ｆｉｎ−ＦＥＴ１のドレイン側は磁気抵抗効果素子ＭＴＪを介してビット線ＢＬに接続される。また、スイッチ素子Ｔの制御端子、すなわち、Ｆｉｎ−ＦＥＴ１のゲート電極２０は、ワード線ＷＬに接続される。

ワード線ＷＬの電位は、第１制御回路４１により制御される。また、ビット線ＢＬおよびソース線ＳＬの電位は、第２制御回路４２により制御される。

図１２は、適用例におけるＭＲＡＭのメモリセルの構造を示す斜視図である。

図１２に示すように、メモリセルは、半導体基板１０上に配置されたＦｉｎ−ＦＥＴ１および磁気抵抗効果素子ＭＴＪで構成される。

Ｆｉｎ−ＦＥＴ１のソース側のフィン部９上には、コンタクト２３が形成される。このコンタクト２３の上部には、配線層が形成され、ソース線ＳＬに接続される。

一方、Ｆｉｎ−ＦＥＴ１のドレイン側のフィン部９上には、コンタクト２１が形成される。このコンタクト２１上には、磁気抵抗効果素子ＭＴＪが配置される。さらに、磁気抵抗効果素子ＭＴＪ上には、コンタクト２２が形成され、その上部にビット線ＢＬが形成される。

本例では、コンタクト２１，２３は、Ｆｉｎ−ＦＥＴ１の図示せぬソース／ドレイン拡散層に直接接している。コンタクト２１，２２，２３は、例えばＷ等の金属材料で構成される。

図１３は、適用例におけるＭＲＡＭの磁気抵抗効果素子ＭＴＪの構造を示す断面図である。

図１３に示すように、磁気抵抗効果素子ＭＴＪは、下部電極３０と上部電極３６との間に配置された参照層３１、トンネルバリア層３２、記憶層３３、キャップ層３４、およびハードマスク（ＨＭ）３５等を備える。

下部電極３０は、コンタクト２１上に設けられる。下部電極３０は、例えば、Ｔａ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５ｎｍ）の積層構造を有する。上部電極３６は、コンタクト２２下に設けられる。上部電極３６は、例えばＴｉＮで構成される。磁気抵抗効果素子ＭＴＪは、これら下部電極３０および上部電極３６を介してコンタクト２１およびコンタクト２２に接続される。

参照層３１は、下部電極３０上に、図示せぬ下地層を介して形成される。参照層３１は、磁化方向が不変の磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁化を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。また、垂直磁化とは、残留磁化の方向が膜面（上面／下面）に対して垂直またはほぼ垂直となることである。この明細書において、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。

また、参照層３１は、例えばＣｏＦｅＢで構成されるが、これに限らない。例えばＣｏ、Ｆｅ、Ｂ、Ｎｉ、Ｉｒ、Ｐｔ、Ｍｎ、またはＲｕのうち１つ以上の元素を含む強磁性体が用いられてもよい。

トンネルバリア層３２は、参照層３１上に形成される。トンネルバリア層３２は、非磁性層であり、例えばＭｇＯで構成される。このトンネルバリア層３２は、参照層３１に接することで、参照層３１との界面において垂直異方性を生じさせる。

記憶層３３は、トンネルバリア層３２上に形成される。記憶層３３は、磁化方向が可変の磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁化を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。すなわち、記憶層３３は、参照層３１よりも磁化方向の反転閾値が小さい。

記憶層３５は、例えばＣｏ、またはＦｅのうち１つ以上の元素を含む強磁性体が用いられる。また、飽和磁化、または結晶磁気異方性などを調整する目的で、強磁性体にＢ、Ｃ、またはＳｉなどの元素を添加してもよい。

シフト調整層３４は、記憶層３３上に形成される。シフト調整層３４は、磁化方向が不変の磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁化を有する。また、その磁化方向は、参照層３１の磁化方向と反対方向である。これにより、シフト調整層３４は、参照層３１からの膜面に対して垂直方向の漏れ磁場を打ち消すことができる。このシフト調整層３４は、例えばＦｅ、Ｃｏ、Ｐｔ，Ｐｄ等で構成される。

ハードマスク３５は、シフト調整層３４上に形成される。ハードマスク３５は、参照層３１、トンネルバリア層３２、記憶層３３、およびシフト調整層３４よりもエッチングレートが低い金属材料で構成され、例えばＴａ、Ｔｉ、またはこれらの窒化物で構成される。このハードマスク３５上に、上部電極３６が形成される。

磁気抵抗効果素子ＭＴＪは、例えばスピン注入型の磁気抵抗効果素子である。したがって、磁気抵抗効果素子ＭＴＪにデータを書き込む場合、または磁気抵抗効果素子ＭＴＪからデータを読み出す場合、磁気抵抗効果素子ＭＴＪは、積層方向において、双方向に電流が通電される。

より具体的には、磁気抵抗効果素子ＭＴＪへのデータの書き込みは、以下のように行われる。

下部電極３０側から電子（参照層３１から記憶層３３へ向かう電子）が供給される場合、参照層３１の磁化方向と同じ方向にスピン偏極された電子が記憶層３３に注入される。この場合、記憶層３３の磁化方向は、参照層３１の磁化方向と同じ方向に揃えられる。これにより、参照層３１の磁化方向と記憶層３３の磁化方向とが、平行配列となる。この平行配列のとき、磁気抵抗効果素子ＭＴＪの抵抗値は最も小さくなる。この場合を例えばデータ“０”と規定する。

一方、上部電極３６側から電子（記憶層３３から参照層３１へ向かう電子）が供給される場合、参照層３１により反射されることで参照層３１の磁化方向と反対方向にスピン偏極された電子とが記憶層３３に注入される。この場合、記憶層３３の磁化方向は、参照層３１の磁化方向と反対方向に揃えられる。これにより、参照層３１の磁化方向と記憶層３３磁化方向とが、反平行配列となる。この反平行配列のとき、磁気抵抗効果素子ＭＴＪの抵抗値は最も大きくなる。この場合を例えばデータ“１”と規定する。

また、データの読み出しは、以下のように行われる。

磁気抵抗効果素子ＭＴＪに、読み出し電流が供給される。この読み出し電流は、記憶層３３の磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。この時の磁気抵抗効果素子ＭＴＪの抵抗値の変化を検出することにより、メモリ動作可能な半導体装置となる。

以上、本実施形態に係るＦｉｎ−ＦＥＴ１をＭＲＡＭに適用する例について説明したが、適用例についてはこれに限らない。本実施形態に係るＦｉｎ−ＦＥＴ１は、その他、種々の半導体メモリ、またはメモリ以外の半導体装置にも適用可能である。特に、本実施形態に係るＦｉｎ−ＦＥＴ１は、動作に高電流を必要とする半導体装置に有用である。

その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

８…基板部、９ａ，９ｂ，９ｃ…フィン部、１０…半導体基板、２０…ゲート電極、２５ａ，２５ｂ，２５ｃ…半導体層。

Claims (5)

1. 基板部と、前記基板部上の第１フィン部および前記第１フィン部に隣接する第２フィン部とを有する半導体基板と、
   チャネル領域における前記第１フィン部および前記第２フィン部の側面上および上面上の一部に絶縁層を介して連接して形成されたゲート電極と、
   ソース／ドレイン領域における前記第１フィン部および前記第２フィン部のそれぞれの側面上および上面上の一部に形成された第１半導体層および第２半導体層と、
   を具備し、
   前記第１フィン部の上面の高さは、前記第２フィン部の上面の高さよりも高いことを特徴とする半導体装置。
2. 前記第１半導体層の最下面は、前記第２半導体層の最上面よりも高いことを特徴とする請求項１に記載の半導体装置。
3. 前記第１フィン部と前記第２フィン部との間の距離は、前記第１フィン部の側面上に形成された前記第１半導体層および前記第２フィン部の側面上に形成された前記第２半導体層の積算膜厚よりも大きいことを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第１フィン部および前記第２フィン部の側面および上面の面方位は、（１００）であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
5. 半導体基板に、基板部と、前記基板部上の第１フィン部および前記第１フィン部に隣接する第２フィン部とを形成する工程と、
   前記第２フィン部をエッチングすることにより、前記第２フィン部の上面を前記第１フィン部の上面よりも低くする工程と、
   チャネル領域における前記第１フィン部および前記第２フィン部の側面上および上面上の一部に絶縁層を介してゲート電極を形成する工程と、
   ＳＥＧ法により、ソース／ドレイン領域における前記第１フィン部および前記第２フィン部のそれぞれの側面上および上面上の一部に第１半導体層および第２半導体層を形成する工程と、
   を具備することを特徴とする半導体装置の製造方法。

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