JP5128110B2 - 方法、半導体構造（準自己整合ソース／ドレインフィンｆｅｔプロセス） - Google Patents
方法、半導体構造（準自己整合ソース／ドレインフィンｆｅｔプロセス） Download PDFInfo
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Description
本発明は半導体デバイス処理に関し、詳細には、少なくとも複数のフィンＦＥＴデバイス（FinFETdevice）を含む半導体構造を形成する方法であって、フィン（Fin）を画定する際に、フィンがソース／ドレイン領域と接合するところの角が丸くなることを防ぐ単一のマスクを使用する方法に関する。用語「フィン」は、本出願全体を通じて、幅が高さよりも小さいデバイス・チャネルを少なくとも含む半導体基板の半導体層の高くなった部分を指すために使用される。本発明はさらに、本発明の方法を使用して製造された複数のフィンＦＥＴデバイスを含む半導体構造に関する。
この３０年ほどの間、半導体電界効果トランジスタ（ＦＥＴ）の寸法は絶え間なく縮小し続けている。より小さな寸法へのスケーリングはデバイス性能の持続的な向上につながるためである。プレーナＦＥＴデバイスは、半導体チャネルの上方に配置され、薄いゲート酸化物層によってチャネルから電気的に分離された導電性ゲート電極を有する。チャネルを流れる電流は、この導電性ゲートに電圧を印加することによって制御される。
デバイスの長さが一定のとき、ＦＥＴの電流駆動量はデバイスの幅（ｗ）によって定まる。電流駆動はデバイスの幅に比例して増大し、幅が広いデバイスは狭いデバイスよりも多くの電流を運ぶ。集積回路（ＩＣ）の異なる部分は、ＦＥＴが異なる量の電流を駆動すること、すなわち異なるデバイス幅を有することを要求し、プレーナＦＥＴデバイスではこれを達成することが特に容易であり、単にデバイスのゲート幅を（リソグラフィを介して）変更すればよい。
従来のプレーナＦＥＴのスケーリングは根本的な限界に達したため、半導体業界は、持続的なデバイス性能の向上を促進する慣行にとらわれない幾何構造に関心を寄せている。そのようなデバイスの１つがフィンＦＥＴである。
フィンＦＥＴは、一般にｗ＜ｈである幅ｗと高さｈを有する半導体「フィン」の内部にデバイス・チャネルがあるダブル・ゲートＦＥＴである。ゲート誘電体およびゲートは、フィンの２つの側面および任意選択でフィンの上面に沿って電荷がチャネルの中を流れるように、フィンの周囲に配置される。
フィンＦＥＴデバイスは一般に、従来のＦＥＴに優るいくつかの利点を提供する完全空乏ボディ（fully depleted body）をフィンの中に含む。これらの利点には例えば、より低いオフ電流を与えまたはより低いしきい電圧を可能にし、あるいはその両方を提供するサブスレショルド（sub-threshold）領域におけるほぼ理想的なターンオフ、ボディ効果（bodyeffect）によるドレイン電流の損失が起こらないこと、「フローティング」ボディ効果（しばしばシリコン・オン・インシュレータ（ＳＯＩ）ＦＥＴに関連する）が生じないこと、より高い電流密度、より低い電圧での動作、ならびにショート・チャネル効果によるしきい電圧およびオフ電流の低下の低減が含まれる。さらに、フィンＦＥＴは、より小さな物理寸法およびより低い動作電圧にスケーリングすることが、従来のＦＥＴおよびＳＯＩ ＦＥＴよりも容易である。
従来技術では、フィンが幅の広いソース／ドレイン領域と接合するところの角が丸くなるため、半導体フィンとソース／ドレイン領域の両方を単一のマスクによって画定することが極めて困難であった。角が丸くなる結果、活性半導体材料とゲートの位置合せのための余地も、フィンの側壁への延長注入のための余地もなくなる。
フィンを結合するシリコンのソースおよびドレイン領域を別々にパターン形成するマスクは、角が丸くなる問題に対する解決策となるが、これによって、追加されたマスクのフィンへの余分なオーバレイが加わり、これらの様々なマスクの位置合せがほぼ完璧でない限り、ソースおよびドレイン結合領域とゲート電極の間に延長注入のための余地をほとんど残さない。
以上のことから、前述の角が丸くなる問題が生じるのを防ぎ、追加のオーバレイを使用する必要性を回避する単一のマスクによって、フィンとソース／ドレイン領域の両方を画定することができる方法を提供することが求められている。
本発明は、角が丸くなることを防ぐフィンを画定する単純な長方形の（rectangular）形状を使用して上述の問題を解決し、さらに、ゲート・エッチング後にシリコンを含む選択的な材料を付着させることによってフィンを接合する方法を提供する。具体的には本発明は、複数のフィンＦＥＴデバイスを含む半導体構造を形成する方法であって、線状のパターンを形成して相対的に細いフィンを画定する際に、これを横切るマスクを、化学的酸化物除去（chemicaloxide removal：ＣＯＲ）プロセスとともに使用する方法を提供する。この方法はさらに、シリコンを含む選択的な材料の使用によって隣接するフィンどうしを合併させるステップを含む。
本発明は一般に、
半導体基板の表面の酸化物ハードマスクの上に窒化物層を含むパターン形成された複数の材料スタックと、前記パターン形成された複数の材料スタックの上を横切るパターン形成された複数のフォトマスクとを含む構造を用意するステップと、
少なくとも、前記パターン形成されたフォトマスクによって保護されていないそれぞれの材料スタックの前記酸化物ハードマスクの露出した側壁を横方向にエッチングする化学的酸化物除去ステップを実行するステップと、
パターン形成された複数のフォトマスクを除去して、横方向にエッチングされた酸化物ハードマスクを前記窒化物層の下に含むパターン形成された材料スタックを露出させるステップと、
横方向にエッチングされた酸化物ハードマスクに対して選択的である異方性エッチング・プロセスを実行して、前記窒化物層と、前記横方向にエッチングされた酸化物ハードマスクによって保護されていない前記半導体基板の半導体材料の少なくとも上部とを除去し、それによってフィンを形成するステップと、
前記フィンの上を横切る複数のゲート領域を形成するステップと
を含む方法を提供する。
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少なくとも、前記パターン形成されたフォトマスクによって保護されていないそれぞれの材料スタックの前記酸化物ハードマスクの露出した側壁を横方向にエッチングする化学的酸化物除去ステップを実行するステップと、
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前記フィンの上を横切る複数のゲート領域を形成するステップと
を含む方法を提供する。
任意選択で、横方向にエッチングされた酸化物ハードマスクを除去し、それによって、前記横方向にエッチングされた酸化物ハードマスクによって以前に保護されていた半導体基板の半導体材料の上部を露出させる。前記横方向にエッチングされた酸化物ハードマスクによって以前に保護されていた半導体基板の半導体材料の露出した前記上部の部分がフィンを画定する。
次いで、本発明の方法によって作成されたそれぞれのフィンを、それぞれのフィン間にＳｉを含む材料を形成することによって合体させる。このＳｉを含む材料は、それぞれのフィンと対応するソース／ドレイン領域との角が丸くなることを防ぐ。ソース／ドレイン領域は、前記パターン形成された複数のスタックの上を横切る前記パターン形成された複数のマスクによって以前に保護されていたそれぞれのフィンの相対的に幅が広い端部の内部に位置する。それぞれのフィンの幅の広い端部は実質的に正方形である。すなわち、本発明では、実質的に幅の広い端部の角が丸くなることはほとんどまたはまったくない。
本発明はさらに、上記の処理ステップを使用して製造された半導体構造に関する。本発明の半導体構造は一般に、
半導体基板の表面に位置する複数のフィンＦＥＴデバイスであって、それぞれが、自体の中間部分に比べて相対的に幅が広い端部を有する高くなった半導体層と、前記中間部分を横切るゲート領域と、前記相対的に幅が広い端部の内部に形成されたソース／ドレイン領域とを含むフィンＦＥＴデバイスと、
前記高くなった半導体層間に位置し、それぞれの高くなった半導体層を接合するＳｉを含む材料と
を含む。
半導体基板の表面に位置する複数のフィンＦＥＴデバイスであって、それぞれが、自体の中間部分に比べて相対的に幅が広い端部を有する高くなった半導体層と、前記中間部分を横切るゲート領域と、前記相対的に幅が広い端部の内部に形成されたソース／ドレイン領域とを含むフィンＦＥＴデバイスと、
前記高くなった半導体層間に位置し、それぞれの高くなった半導体層を接合するＳｉを含む材料と
を含む。
次に、以下の議論および本出願に添付の図面を参照して本発明を詳細に説明する。本発明は、少なくとも複数のフィンＦＥＴデバイスを含む半導体構造を製造する方法であって、フィンを画定する際に単一のマスクが使用される方法と、この方法の結果として製造される半導体構造とを提供する。本出願の図面は例示目的で提供されるものであり、そのためそれらの図面は一様な尺度で描かれているわけではないことに留意されたい。
次に、シリコン・オン・インシュレータ（ＳＯＩ）基板を使用する一実施形態を示す図１〜９を参照する。以下の議論ではＳＯＩ基板を示し説明するが、本発明は、バルク半導体基板を利用することも企図する。バルク半導体基板を使用するとき、そのバルク半導体基板は、Ｓｉ、Ｇｅ合金、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＳｉＣＧｅ、ＳｉＣ、ならびに他のＩＩＩ／Ｖ族およびＩＩ／ＶＩ族化合物半導体のうちの１つを含む。バルク半導体を使用するときには、基板が、Ｓｉを含む半導体材料を含むことが好ましく、Ｓｉを含むことが非常に好ましい。
先に示したとおり、本明細書に示す処理の説明ではＳＯＩ基板を利用する。ＳＯＩ基板は、埋込み絶縁層によって互いから電気的に分離された下部半導体層と上部半導体層（すなわち活性半導体層）とを含む。上部および下部半導体層は、上記のバルク半導体材料のうちの１つを含むことができ、Ｓｉを含む半導体を含むことが好ましく、Ｓｉを含むことが非常に好ましい。これらの２つの半導体層を分離する埋込み絶縁材料は、結晶性または非結晶性の酸化物または窒化物でよく、結晶性酸化物であることが非常に好ましい。ＳＯＩ基板はより高い動作速度を有するデバイスの形成を可能にするため、バルク基板よりも好ましいことに留意されたい。具体的には、ＳＯＩ技術を使用して形成されたデバイスは、バルク半導体を使用して形成された対応するデバイスに比べて、性能が高く、ラッチアップ現象が起こらず、実装密度が高く、印加電圧が低い。
本発明で使用するＳＯＩ基板は、当技術分野でよく知られている従来の処理技法を利用して形成することができる。例えば、貼り合せステップを含むレイヤ・トランスファ（layer transfer）プロセスを使用してＳＯＩ基板を形成することができる。あるいは、ＳＩＭＯＸ（Separation byIMplantation of OXygen）などの注入プロセスを使用してＳＯＩ基板を形成することもできる。
ＳＯＩ基板の様々な層の厚さは、ＳＯＩ基板を形成する際に使用する技法によって異なる。しかし一般に、上部半導体層の厚さは約３から約１００ｎｍ、埋込み絶縁層の厚さは約１０から約１５０ｎｍであり、本発明においてＳＯＩ基板の下部半導体層の厚さは重要ではない。
次に図２を参照する。図２は、（下から上へ）ＳＯＩ半導体基板１０、酸化物ハードマスク１８および窒化物層２０を含む構造１００の上に配置されたパターン形成された複数の第１のフォトマスク２２を示す図（断面図）である。前述のとおり、ＳＯＩ基板１０は、下部半導体層１２、埋込み絶縁層１４および上部半導体層１６を含む。構造１００の上面図を図１に示す。本出願に添付された上面図ではパターン形成された領域だけが強調されている。
構造１００は、最初にＳＯＩ基板（またはバルク半導体基板）を従来の技法によって形成することによって形成する。次に、例えば化学蒸着（ＣＶＤ）、プラズマ化学蒸着（ＰＥＣＶＤ）、原子層付着（ＡＬＤ）、物理蒸着（ＰＶＤ）、蒸着、化学溶液付着、他の同様の付着プロセスなどの従来の付着プロセスを利用して、基板の上面、例えば上部半導体層１６の上面に、酸化物ハードマスク１８を形成する。酸化物ハードマスク１８はあるいは、従来の酸化プロセスを利用して形成する。本発明のこの時点で形成される酸化物ハードマスク１８の厚さは、酸化物ハードマスク１８を形成する際に使用した技法によって異なる。本発明で使用する酸化物ハードマスク１８の厚さは一般に約１から約５０ｎｍであり、よりいっそう一般的には約２から約３０ｎｍである。
酸化物ハードマスク１８の形成に続いて、酸化物ハードマスク１８の上に、Ｓｉ３Ｎ４などの窒化物層２０を形成する。窒化物層２０は、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、蒸着、化学溶液付着、他の同様の付着プロセスなどの従来の付着プロセスを利用して形成することができる。窒化物層２０はあるいは、従来の窒化プロセスを利用して形成する。本発明のこの時点で形成される窒化物層２０の厚さは、窒化物層２０を形成する際に使用した技法によって異なる。本発明で使用する窒化物層２０の厚さは一般に約１から約２０ｎｍであり、よりいっそう一般的には約１．５から約４ｎｍである。
窒化物層２０を形成した後、窒化物層２０の表面に、例えばＣＶＤ、ＰＥＣＶＤ、蒸着、スピンオン・コーティングなどの従来の付着プロセスを利用して、フォトレジスト材料のブランケット層を付着させる。このフォトレジスト材料のブランケット層をパターン形成して、図１および２に示すようなパターン形成された複数の第１のフォトマスク２２を形成する。フォトレジスト材料のパターン形成は、フォトレジスト材料を放射パターンによって露光するステップと、露光されたフォトレジスト材料を従来のレジスト現像液を利用して現像するステップとを含む従来のリソグラフィ・プロセスを利用して達成する。
次に、本発明の方法をより際立たせるため、ここから、この製造プロセスをいくつかの上面図を参照して説明する。パターン形成された複数の第１のフォトマスク２２を用い、露出した窒化物層２０およびその下の酸化物ハードマスク１８を、１種または数種のエッチング・プロセスを利用して構造１００から除去する。この１種または数種のエッチング・プロセスは層２０および１８の保護されていない部分を、ＳＯＩ基板１０の上面、すなわち上部半導体層１６の上面まで除去する。この１種または数種のエッチング・プロセスはドライ・エッチングまたはウェット・エッチングを含むことができる。反応性イオン・エッチング（ＲＩＥ）などのドライ・エッチングを使用することが好ましい。本発明のこの時点において使用することができるドライ・エッチングの他の例にはイオン・ビーム・エッチング、プラズマ・エッチング、レーザ・アブレーションが含まれる。
この１種または数種のエッチング・プロセスを実行した後、従来のレジスト剥離プロセスを利用して、パターン形成された複数の第１のフォトマスク２２を除去する。この時点の本発明の構造は、窒化物層２０および酸化物ハードマスク１８のうちＳＯＩ基板１０上に残った部分を含む複数の材料スタック２４を含む。
次いで、材料スタック２４の縞を横切るように、複数の第２のフォトマスク２６を形成する。すなわち、それぞれの第２のフォトマスク２６が材料スタック２４を横切って横たわるように、複数の第２のフォトマスク２６を形成する。複数の第２のフォトマスク２６は、最初に、図１および２に示した構造に第２のブランケット・フォトレジスト材料を塗布し、次いでこのブランケット・フォトレジスト層をリソグラフィにかけることによって形成する。第２のフォトマスク間の領域、具体的にはその下のＳＯＩ基板１０の上部半導体層１６は、それぞれのフィンＦＥＴデバイスのフィンが形成される位置を表す。
複数の第２のフォトマスク２６および材料スタック２４を含む構造を図３に示す。複数の第２のフォトマスク２６は、材料スタック２４のいくつかの部分、および隣接するＳＯＩ基板１０、例えば上部半導体層１６を保護していることに留意されたい。
次いで、図３に示した得られる構造を、化学的酸化物除去（chemical oxideremoval：ＣＯＲ）プロセスにかける。このＣＯＲプロセスは、それぞれの材料スタック２４の酸化物ハードマスク１８の露出した垂直面を（横方向に）選択的にエッチングして、その上の窒化物層２０とそれぞれの第２のフォトマスク２６の両方をアンダーカットする（undercut）。この横方向のエッチングは、約５から約４０ｎｍの所定の距離まで実行し、この距離はアンダーカットの距離と実質的に同じである。図４にこのＣＯＲプロセス後の構造を示す。本発明のＣＯＲ処理ステップを強調するため、図４および図５では、その下の酸化物ハードマスク１８の中に形成されたパターンが示されていることに留意されたい。本発明のこれらの図面にはパターン形成された酸化物ハードマスク１８が示されているが、本発明のこれらの２つの段階では、パターン形成されたハードマスク１８の上に窒化物層２０が残っている。
図４に示した構造を得る際に使用するＣＯＲプロセスは、約３０ｍＴｏｒｒ以下、好ましくは約１ｍＴｏｒｒから約３０ｍＴｏｒｒの圧力のＨＦとアンモニアの気体または蒸気混合物に、図３の構造を暴露することを含む。このＣＯＲプロセスは一般に、およそ名目室温である温度（２０℃から約４０℃）で実行され、よりいっそう一般的には約２５℃で実行される。このＣＯＲプロセスで使用するＨＦとアンモニアの比は一般に約１：１０から約１０：１であり、よりいっそう一般的には約２：１である。
このＣＯＲプロセスを実行した後、従来のレジスト剥離処理ステップを利用して、複数の第２のフォトマスク２６を構造から除去する。図５に、複数の第２のフォトマスク２６を構造から除去した後に形成される結果として生じる構造を示す。この図にはアンダーカットされた酸化物層１８が再び示されているが、この層は窒化物層２０によって覆われている。
残った酸化物ハードマスク１８に対して選択的である異方性Ｓｉエッチングを使用して、残った窒化物層２０とＳＯＩ基板１０の露出した上部半導体層１６とを、埋込み絶縁層１４の表面まで除去する。バルク基板を使用するときには、このエッチングが基板を所定の値まで薄くする。本発明のこの時点で使用することができる異方性Ｓｉエッチングの例には、ＣＦ４などのフルオロカーボン・ケミストリを用いた反応性イオン・エッチングが含まれる。この結果得られる構造を例えば図６に示す。図６では、酸化物ハードマスク１８が残り、埋込み絶縁層１４が露出している。このとき、パターン形成された酸化物ハードマスク１８の下にある上部半導体層１６は、層１８と同じパターンを有することが強調される。
一実施形態では残った酸化物ハードマスク１８を除去することができ、その場合、構造の完成後、フィンの上面はフィンＦＥＴチャネルの一部になる。具体的には、半導体材料に対して選択的であるエッチング・プロセスを使用して、任意選択で残った酸化物ハードマスク１８を除去することができる。図面では、この残った酸化物ハードマスク１８が構造から除去される。それが図示されたものであるが、本発明は、以下の処理ステップの間、この残った酸化物ハードマスク１８が構造内にとどまる実施形態も構想の範囲に入れている。
本発明のいくつかの実施形態では、本発明のこの時点で、パターン形成された半導体層１６にイオンを注入する必要がある場合があることがある。イオン注入が必要なときには、従来のイオン注入プロセスを使用して、パターン形成された上部半電導性層１６にドーパント・イオン（ｐまたはｎ型）を注入することができる。
図７に、ゲート誘電体（本発明のこの図には示されていない）およびその上のゲート電極３０を含むゲート領域２８を形成した図６の構造を示す。最初にゲート誘電体を形成し、続いてゲート電極を形成する。具体的にはゲート誘電体は、構造の欠陥を除去するため、最初に構造上に犠牲酸化物（図示せず）を形成し、次いでこの犠牲酸化物を剥離することによって形成する。次いで、例えば酸化、窒化または酸窒化などの熱成長プロセスによってゲート誘電体を形成する。ゲート誘電体はあるいは、例えば化学蒸着（ＣＶＤ）、プラズマＣＶＤ、有機金属化学蒸着（ＭＯＣＶＤ）、原子層付着（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液付着、他の同様の付着プロセスなどの付着プロセスによって形成することもできる。ゲート誘電体は、上記のプロセスの任意の組合せを利用して形成してもよい。
ゲート誘電体は、約４．０以上、好ましくは７．０超の誘電率を有する絶縁材料からなる。本明細書において言及する誘電率は真空に対する比誘電率である。なお、ＳｉＯ２の誘電率は一般に約４．０である。具体的には本発明で使用するゲート誘電体には、金属のケイ酸塩、アルミン酸塩、チタン酸塩および窒化物を含む、酸化物、窒化物、酸窒化物またはケイ酸塩、あるいはこれらの組合せが含まれる。ただしこれらに限定されるわけではない。一実施形態ではゲート誘電体が、例えばＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、これらの混合物などの酸化物からなることが好ましい。
ゲート誘電体の物理的な厚さは様々な値をとることができるが、一般に約１から約１０ｎｍであり、より一般的には約１から約３ｎｍである。
ゲート誘電体を形成した後、物理蒸着（ＰＶＤ）、ＣＶＤ、蒸着などの知られている付着プロセスを利用して、ゲート誘電体上に、ゲート領域２８のゲート電極３０を形成する導電材料のブランケット層を形成する。この導電材料は例えば、ポリシリコン、ＳｉＧｅ、シリサイド、金属、またはＴａ−Ｓｉ−Ｎなどの金属−シリコン−窒化物を含む。導電材料として使用することができる金属の例には、Ａｌ、Ｗ、Ｃｕ、Ｔｉおよび他の同様の導電性金属が含まれる。ただしこれらに限定されるわけではない。この導電材料のブランケット層はドープされた層またはドープされていない層とすることができる。ドープされた層の場合、ｉｎ−ｓｉｔｕ（その場）ドーピング付着プロセスを使用することができる。あるいは、付着、イオン注入およびアニールによってドープされた導電材料を形成することもできる。
この導電材料のドーピングは、形成されたゲートの仕事関数を変化させる。ドーピング・イオンの例示的な例には、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｔｌ、Ｇａおよびこれらの混合物が含まれる。本発明のこの時点で付着させる導電材料の厚さ、すなわち導電材料の高さは、使用する付着プロセスによって異なる。導電材料の垂直方向の厚さは一般に約２０から約１８０ｎｍであり、より一般的には約４０から約１５０ｎｍである。
いくつかの実施形態では、従来の付着プロセスを利用して、導電材料の上に、任意選択のハードマスク（図示せず）を形成することができる。この任意選択のハードマスクは、酸化物、窒化物などの誘電体からなることができる。
少なくともゲート誘電体および導電材料を付着させた後、ゲート電極３０を含むゲート領域２８を形成する。具体的には、最初に付着およびリソグラフィによって導電材料の上にパターン形成されたマスクを形成し、次いで導電材料および任意選択でゲート誘電体にこのパターンを転写することによってゲート領域２８を形成する。エッチング・ステップは、ＲＩＥなどのドライ・エッチングを含む１つまたは複数のエッチング・プロセスを含む。ゲートがその上を横切るパターン形成された半導体１６の領域はフィンのチャネル領域であることに留意されたい。フィンは、図７〜９に示すように、相対的に細い中間部分によって接続された相対的に幅の広い端部を含む、高くなった半導体層１６である。パターン形成された半導体層１６は、本発明の処理ステップによって外側の相対的に幅の広い端部が実質的に正方形（square）になったダンベル形または犬用の骨形の形状を有することが分かる。
次に、当業者によく知られている従来の注入プロセスを利用して、半導体基板の中に、ソース／ドレイン延長領域（図示せず）またはハロー領域（図示せず）あるいはその両方を形成する。
次に、例えば図８に示すように、ゲート領域２８の周囲に、酸化物、窒化物、酸窒化物またはこれらの組合せを含むゲート・スペーサ３２を形成する。ゲート・スペーサ３２は、例えばＣＶＤ、ＰＥＣＶＤなどの従来の付着プロセス、およびそれに続く方向性エッチング・プロセスによって形成する。フィンのチャネル部分に対するゲート誘電体の位置を示すためにこの図および図９にはゲート誘電体が示されており、参照符号２９は、フィンのチャネル位置を取り囲むゲート誘電体を示すことに留意されたい。
次に、図９に示すように、ＳＯＩ基板１０の上部半導体層１６の露出した側壁から、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣなどのＳｉを含む単結晶材料３４を選択的に成長させる。Ｓｉを含む単結晶材料３４は、ＣＶＤ、ＰＥＣＶＤまたはＵＨＶＣＶプロセスによって形成する。次いで、当技術分野でよく知られている従来のイオン注入技法を利用して、それぞれのフィンに隣接する半導体材料１６の相対的に幅の広い部分に、ソース／ドレイン領域（ソース／ドレイン領域の位置を表すのに図９では用語「Ｓ／Ｄ」が使用されている）の注入を実施する。
上記の処理ステップは、少なくとも複数のフィンＦＥＴデバイス１０２を含む図９に示したものなどの半導体構造であって、フィン１０４を画定する際に、フィン１０４がソース／ドレイン領域と接合するところの角が丸くなることを防ぐ単一のマスクが使用された半導体構造を提供する。
本発明をその好ましい実施形態に関して具体的に示し、説明したが、本発明の趣旨および範囲から逸脱することなく、形態および詳細の上記の変更およびその他の変更を実施することができることを当業者は理解されよう。本発明は、説明し図示した形態および詳細に限定されるものではなく、添付の請求項の範囲に属するものである。
１０ ＳＯＩ半導体基板
１２ 下部半導体層
１４ 埋込み絶縁層
１６ 上部半導体層
１８ 酸化物ハードマスク
２０ 窒化物層
２２ 第１のフォトマスク
２４ 材料スタック
２６ 第２のフォトマスク
２８ ゲート領域
２９ ゲート誘電体
３０ ゲート電極
３２ ゲート・スペーサ
３４ Ｓｉを含む単結晶材料
１００ 構造
１０２ フィンＦＥＴデバイス
１０４ フィン
１２ 下部半導体層
１４ 埋込み絶縁層
１６ 上部半導体層
１８ 酸化物ハードマスク
２０ 窒化物層
２２ 第１のフォトマスク
２４ 材料スタック
２６ 第２のフォトマスク
２８ ゲート領域
２９ ゲート誘電体
３０ ゲート電極
３２ ゲート・スペーサ
３４ Ｓｉを含む単結晶材料
１００ 構造
１０２ フィンＦＥＴデバイス
１０４ フィン
Claims (12)
- 半導体構造を形成する方法であって、
半導体基板の表面の酸化物ハードマスクの上に窒化物層を含むパターン形成された複数の材料スタックと、前記パターン形成された複数の材料スタックの上を横切るパターン形成された複数のフォトマスクとを含む構造を用意するステップと、
少なくとも、前記パターン形成されたフォトマスクによって保護されていないそれぞれの材料スタックの前記酸化物ハードマスクの露出した側壁を横方向にエッチングする化学的酸化物除去ステップを実行するステップと、
前記パターン形成された複数のフォトマスクを除去して、横方向にエッチングされた酸化物ハードマスクを前記窒化物層の下に含むパターン形成された材料スタックを露出させるステップと、
前記横方向にエッチングされた酸化物ハードマスクに対して選択的であるハードマスクに対して選択的である異方性エッチング・プロセスを実行して、前記窒化物層と、前記横方向にエッチングされた酸化物ハードマスクによって保護されていない前記半導体基板の半導体材料の少なくとも上部とを除去し、それによってフィンを形成するステップと、
前記フィンの上を横切る複数のゲート領域を形成するステップと
を含む方法。 - それぞれの前記フィン間に、Ｓｉを含む材料を、隣接するフィンを接合するように形成するステップをさらに含む、請求項１に記載の方法。
- 前記Ｓｉを含む材料が、単結晶のＳｉ、ＳｉＧｅおよびＳｉＧｅＣのうちの１つを含む、請求項２に記載の方法。
- 前記半導体基板がＳＯＩまたはバルク半導体である、請求項１に記載の方法。
- 前記化学的酸化物除去ステップが、ＨＦとアンモニアの気体または蒸気混合物を利用するステップを含み、ＨＦとアンモニアの比が１：１０から１０：１である、請求項１に記載の方法。
- 前記横方向にエッチングされた酸化物ハードマスクを除去して、前記横方向にエッチングされた酸化物ハードマスクによって以前に保護されていた前記半導体基板の前記半導体材料の上部を露出させるステップをさらに含む、請求項１に記載の方法。
- フィンがそれぞれ、自体の中間部分に比べて相対的に幅が広い端部を有し、前記ゲート領域が前記中間部分を横切るように形成され、前記相対的に幅が広い端部の内部にソース／ドレイン領域が形成される、請求項１に記載の方法。
- それぞれのフィンの端部の内部にソース／ドレイン領域を形成するステップをさらに含み、それぞれのフィンの前記端部が実質的に正方形である、請求項１に記載の方法。
- 半導体構造を形成する方法であって、
ＳＯＩ基板の上部半導体層の表面の酸化物ハードマスクの上に窒化物層を含むパターン形成された複数の材料スタックと、前記パターン形成された複数の材料スタックの上を横切るパターン形成された複数のフォトマスクとを用意するステップと、
少なくとも、前記パターン形成されたフォトマスクによって保護されていないそれぞれの材料スタックの前記酸化物ハードマスクの露出した側壁を横方向にエッチングする化学的酸化物除去ステップを実行するステップと、
前記パターン形成された複数のフォトマスクを除去して、横方向にエッチングされた酸化物ハードマスクを前記窒化物層の下に含むパターン形成された材料スタックを露出させるステップと、
前記横方向にエッチングされた酸化物ハードマスクに対して選択的である異方性エッチング・プロセスを実行して、前記窒化物層と、前記横方向にエッチングされた酸化物ハードマスクによって保護されていない前記ＳＯＩ基板の少なくとも前記上部半導体層とを、前記ＳＯＩ基板の埋込み絶縁層の表面まで除去するステップと、
前記横方向にエッチングされた酸化物ハードマスクを除去して、前記横方向にエッチングされた酸化物ハードマスクによって以前に保護されていた前記ＳＯＩ基板の前記上部半導体層の上部を露出させ、さらに前記埋込み絶縁層の露出した部分を除去するステップであって、前記横方向にエッチングされた酸化物ハードマスクによって以前に保護されていた前記ＳＯＩ基板の前記露出させた上部半導体層の部分がフィンを画定するステップと、
前記フィンの上を横切る複数のゲート領域を形成するステップと
を含む方法。 - それぞれの前記フィン間に、Ｓｉを含む材料を、隣接するフィンを接合するように形成するステップをさらに含む、請求項９に記載の方法。
- 前記化学的酸化物除去ステップが、ＨＦとアンモニアの気体または蒸気混合物を利用するステップを含み、ＨＦとアンモニアの比が１：１０から１０：１である、請求項９に記載の方法。
- それぞれのゲート領域の周囲にゲート・スペーサを形成するステップをさらに含む、請求項９に記載の方法。
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