JPH1070192A - 半導体回路抽出装置 - Google Patents
半導体回路抽出装置Info
- Publication number
- JPH1070192A JPH1070192A JP8225665A JP22566596A JPH1070192A JP H1070192 A JPH1070192 A JP H1070192A JP 8225665 A JP8225665 A JP 8225665A JP 22566596 A JP22566596 A JP 22566596A JP H1070192 A JPH1070192 A JP H1070192A
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- JP
- Japan
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- cell
- layout
- wiring
- circuit
- virtual wiring
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 セルのレイアウト図から回路図を抽出する半
導体回路抽出装置において、セルの内部配線とセルの周
辺や上層の配線との間の容量結合の影響を考慮に入れた
実際の回路に近い条件で回路抽出ができるようにする。 【構成】 仮想配線追加手段１が元セルレイアウトデー
タ３を読み込み、セルのレイアウトの上層もしくは周辺
に仮想配線のレイアウトを追加して変更後セルレイアウ
トデータ４を生成する。その結果、セルの内部配線と仮
想配線との間に容量結合が生じる。この変更後セルレイ
アウトデータ４に基づいて、回路抽出手段２が上記の結
合容量を含む回路を抽出してネットリスト５を生成す
る。
導体回路抽出装置において、セルの内部配線とセルの周
辺や上層の配線との間の容量結合の影響を考慮に入れた
実際の回路に近い条件で回路抽出ができるようにする。 【構成】 仮想配線追加手段１が元セルレイアウトデー
タ３を読み込み、セルのレイアウトの上層もしくは周辺
に仮想配線のレイアウトを追加して変更後セルレイアウ
トデータ４を生成する。その結果、セルの内部配線と仮
想配線との間に容量結合が生じる。この変更後セルレイ
アウトデータ４に基づいて、回路抽出手段２が上記の結
合容量を含む回路を抽出してネットリスト５を生成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計で用いられるマスクのレイアウトパターンから回路
情報を抽出するための半導体回路抽出装置に関するもの
である。
設計で用いられるマスクのレイアウトパターンから回路
情報を抽出するための半導体回路抽出装置に関するもの
である。
【０００２】
【従来の技術】近年、半導体製造技術の進歩により、デ
バイスの微細化や集積度の向上が急速に進んでいる。種
々ある集積回路の中では、顧客の要望する任意の機能を
短期間で実現すべく、スタンダードセルライブラリを用
いたセルベース設計に基づく集積回路、例えば特定用途
向け集積回路（ＡＳＩＣ）などのニーズがますます高ま
ってきている。
バイスの微細化や集積度の向上が急速に進んでいる。種
々ある集積回路の中では、顧客の要望する任意の機能を
短期間で実現すべく、スタンダードセルライブラリを用
いたセルベース設計に基づく集積回路、例えば特定用途
向け集積回路（ＡＳＩＣ）などのニーズがますます高ま
ってきている。
【０００３】スタンダードセルは、論理回路の基本単位
であるゲートをセルとして作ったものであり、多くの種
類が用意され全体でライブラリを形成している。ライブ
ラリにはセルの回路情報、レイアウト情報、回路特性情
報、各種のＣＡＤ(ComputerAided Design)ツール向け情
報などが含まれている。
であるゲートをセルとして作ったものであり、多くの種
類が用意され全体でライブラリを形成している。ライブ
ラリにはセルの回路情報、レイアウト情報、回路特性情
報、各種のＣＡＤ(ComputerAided Design)ツール向け情
報などが含まれている。
【０００４】このスタンダードセルの回路特性を求める
場合は、各セルについて回路シミュレーションによって
遅延時間や消費電力などの特性を求める方法が一般的に
用いられている。この際、それぞれのセルについて回路
を記述したネットリストが必要になる。回路シミュレー
ションの精度を向上させるためには、回路を構成するト
ランジスタのみならず、デバイスの微細化に伴って無視
できなくなりつつある配線寄生素子をも含んだネットリ
ストを使用する必要がある。そこで、セル単体のレイア
ウトからトランジスタおよび配線寄生素子を含むネット
リストを抽出する半導体回路抽出装置が使用されてい
る。
場合は、各セルについて回路シミュレーションによって
遅延時間や消費電力などの特性を求める方法が一般的に
用いられている。この際、それぞれのセルについて回路
を記述したネットリストが必要になる。回路シミュレー
ションの精度を向上させるためには、回路を構成するト
ランジスタのみならず、デバイスの微細化に伴って無視
できなくなりつつある配線寄生素子をも含んだネットリ
ストを使用する必要がある。そこで、セル単体のレイア
ウトからトランジスタおよび配線寄生素子を含むネット
リストを抽出する半導体回路抽出装置が使用されてい
る。
【０００５】ここで、スタンダードセルの一例として図
２に示すようなＣＭＯＳ(Complementary Metal Oxide S
emiconductor)型インバータのセルのレイアウトを考え
る。レイアウトに含まれる図形情報の一部として、メタ
ル配線１０１，１０５，１０７、拡散領域１０２、コン
タクト１０３、基板１０４、ポリシリコン配線１０６が
図示されている。従来の半導体回路抽出装置では図２の
ようなレイアウトデータを読み込み、回路を抽出し、例
えば図７に示すような回路を生成する。図７において、
ＰはＰチャンネルＭＯＳトランジスタ、ＮはＮチャンネ
ルＭＯＳトランジスタ、Ｒは寄生抵抗、Ｃは寄生容量、
ＶＤＤは電源、ＧＮＤはグランド、Ｉは入力端子、Ｏは
出力端子を表わす。
２に示すようなＣＭＯＳ(Complementary Metal Oxide S
emiconductor)型インバータのセルのレイアウトを考え
る。レイアウトに含まれる図形情報の一部として、メタ
ル配線１０１，１０５，１０７、拡散領域１０２、コン
タクト１０３、基板１０４、ポリシリコン配線１０６が
図示されている。従来の半導体回路抽出装置では図２の
ようなレイアウトデータを読み込み、回路を抽出し、例
えば図７に示すような回路を生成する。図７において、
ＰはＰチャンネルＭＯＳトランジスタ、ＮはＮチャンネ
ルＭＯＳトランジスタ、Ｒは寄生抵抗、Ｃは寄生容量、
ＶＤＤは電源、ＧＮＤはグランド、Ｉは入力端子、Ｏは
出力端子を表わす。
【０００６】
【発明が解決しようとする課題】しかし、上記の従来装
置では、回路抽出の対象となるレイアウト範囲はセル内
のみである。例えば図２の場合、セルの図形の最外周で
囲まれた領域内のみが回路抽出の対象となる。つまり、
セルの周辺には配線等が存在しないという仮定でのネッ
トリストが抽出されることになる。
置では、回路抽出の対象となるレイアウト範囲はセル内
のみである。例えば図２の場合、セルの図形の最外周で
囲まれた領域内のみが回路抽出の対象となる。つまり、
セルの周辺には配線等が存在しないという仮定でのネッ
トリストが抽出されることになる。
【０００７】図２における破線Ａ−Ｂに沿う断面を模式
的に描いたものを図３に示す。１２１，１２２は対地容
量、１２３は結合容量を示す。このようにセル内部配線
に関する容量のみが抽出される。実際には、ほとんどの
場合、集積回路内のセルの周辺や上層には他の配線が配
置されているため、これらの配線とセルの内部配線との
間に容量結合が生じている。この容量結合の影響が従来
の半導体回路抽出装置で求めた特性と実際の回路特性と
の誤差の要因になっていた。
的に描いたものを図３に示す。１２１，１２２は対地容
量、１２３は結合容量を示す。このようにセル内部配線
に関する容量のみが抽出される。実際には、ほとんどの
場合、集積回路内のセルの周辺や上層には他の配線が配
置されているため、これらの配線とセルの内部配線との
間に容量結合が生じている。この容量結合の影響が従来
の半導体回路抽出装置で求めた特性と実際の回路特性と
の誤差の要因になっていた。
【０００８】本発明は上記のような従来技術の問題点に
鑑み、セルの内部配線とセルの周辺や上層の配線との間
の容量結合の影響を考慮に入れた回路抽出ができる半導
体回路抽出装置を提供することを目的とする。
鑑み、セルの内部配線とセルの周辺や上層の配線との間
の容量結合の影響を考慮に入れた回路抽出ができる半導
体回路抽出装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明による半導体回路抽出装置の特徴は、元セルレ
イアウトデータから得られるレイアウトパターンに、セ
ルの周辺又は上層に位置する仮想配線のレイアウトを追
加して変更後セルレイアウトデータを生成する仮想配線
追加手段と、追加された仮想配線と前記セルの内部配線
との間に形成される結合容量を含むセルの回路を前記変
更後セルレイアウトデータから抽出し、ネットリストを
生成する回路抽出手段とを備えている点にある。
の本発明による半導体回路抽出装置の特徴は、元セルレ
イアウトデータから得られるレイアウトパターンに、セ
ルの周辺又は上層に位置する仮想配線のレイアウトを追
加して変更後セルレイアウトデータを生成する仮想配線
追加手段と、追加された仮想配線と前記セルの内部配線
との間に形成される結合容量を含むセルの回路を前記変
更後セルレイアウトデータから抽出し、ネットリストを
生成する回路抽出手段とを備えている点にある。
【００１０】好ましくは、前記仮想配線追加手段は、前
記元セルレイアウトデータに含まれる図形情報から前記
仮想配線のレイアウトを生成するように構成されてい
る。さらに、前記仮想配線の電位を任意に設定する手段
を備えていることも好ましい。
記元セルレイアウトデータに含まれる図形情報から前記
仮想配線のレイアウトを生成するように構成されてい
る。さらに、前記仮想配線の電位を任意に設定する手段
を備えていることも好ましい。
【００１１】本発明の半導体回路抽出装置によれば、実
際に集積回路内部でセルが置かれている環境に近い状態
で回路を抽出し、ネットリストを生成することができ
る。
際に集積回路内部でセルが置かれている環境に近い状態
で回路を抽出し、ネットリストを生成することができ
る。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しながら説明する。図１に示すように、本実施形態
の半導体回路抽出装置は、仮想配線レイアウト追加手段
１と回路抽出手段２とを備えている。仮想配線レイアウ
ト追加手段１は、元セルレイアウトデータ３を読み込
み、仮想配線のレイアウトを追加して変更後セルレイア
ウトデータ４を出力する。次に回路抽出手段２が変更後
セルレイアウトデータ４を読み込んで回路を抽出し、ネ
ットリスト５を出力する。
参照しながら説明する。図１に示すように、本実施形態
の半導体回路抽出装置は、仮想配線レイアウト追加手段
１と回路抽出手段２とを備えている。仮想配線レイアウ
ト追加手段１は、元セルレイアウトデータ３を読み込
み、仮想配線のレイアウトを追加して変更後セルレイア
ウトデータ４を出力する。次に回路抽出手段２が変更後
セルレイアウトデータ４を読み込んで回路を抽出し、ネ
ットリスト５を出力する。
【００１３】仮想配線レイアウト追加手段１の動作につ
いて説明を加える。回路抽出の対象であるセルの一例と
して図２に示すＣＭＯＳ型インバータセルのレイアウト
を考える。このレイアウトには図形情報として、メタル
配線１０１，１０５，１０７、拡散領域１０２、コンタ
クト１０３、基板１０４、およびポリシリコン配線１０
６の位置、形状等が含まれている。仮想配線レイアウト
追加手段１は、図２の元セルレイアウトデータを読み込
み、仮想配線のレイアウトを追加して、図４に示すよう
な変更後セルレイアウトデータを生成する。ここでは仮
想配線のレイアウトとして、メタル配線１０８，１０９
がセルの左右に追加されている。
いて説明を加える。回路抽出の対象であるセルの一例と
して図２に示すＣＭＯＳ型インバータセルのレイアウト
を考える。このレイアウトには図形情報として、メタル
配線１０１，１０５，１０７、拡散領域１０２、コンタ
クト１０３、基板１０４、およびポリシリコン配線１０
６の位置、形状等が含まれている。仮想配線レイアウト
追加手段１は、図２の元セルレイアウトデータを読み込
み、仮想配線のレイアウトを追加して、図４に示すよう
な変更後セルレイアウトデータを生成する。ここでは仮
想配線のレイアウトとして、メタル配線１０８，１０９
がセルの左右に追加されている。
【００１４】このような仮想配線のレイアウトは、元セ
ルレイアウトデータに含まれる図形の最外周の輪郭を図
形演算によって求め、この輪郭を拡大したり図形間の論
理演算を行うことによって生成することができる。例え
ば、図４に示すように、生成する仮想配線の位置がセル
の最外周との間隔Sで規定され、また仮想配線の幅がＷ
で規定されているとすれば、次の手順で仮想配線のレイ
アウトを生成することができる。 手順１ セルに含まれる図形の最外周を含む面をレイヤ
Ｌ１として生成する。 手順２ レイヤＬ１を幅Ｓだけセルの左右に拡大してレ
イヤＬ２を生成する。 手順３ レイヤＬ１を幅（Ｓ＋Ｗ）だけセルの左右に拡
大してレイヤＬ３を生成する。 手順４ レイヤＬ３からレイヤＬ２を除いた領域をレイ
ヤＬ４として生成する。このようにして得られたレイヤ
Ｌ４が仮想配線のレイアウトに相当する。
ルレイアウトデータに含まれる図形の最外周の輪郭を図
形演算によって求め、この輪郭を拡大したり図形間の論
理演算を行うことによって生成することができる。例え
ば、図４に示すように、生成する仮想配線の位置がセル
の最外周との間隔Sで規定され、また仮想配線の幅がＷ
で規定されているとすれば、次の手順で仮想配線のレイ
アウトを生成することができる。 手順１ セルに含まれる図形の最外周を含む面をレイヤ
Ｌ１として生成する。 手順２ レイヤＬ１を幅Ｓだけセルの左右に拡大してレ
イヤＬ２を生成する。 手順３ レイヤＬ１を幅（Ｓ＋Ｗ）だけセルの左右に拡
大してレイヤＬ３を生成する。 手順４ レイヤＬ３からレイヤＬ２を除いた領域をレイ
ヤＬ４として生成する。このようにして得られたレイヤ
Ｌ４が仮想配線のレイアウトに相当する。
【００１５】次に回路抽出手段２の動作について説明を
加える。回路抽出手段２は、図４に示した変更後セルレ
イアウトデータを読み込み、例えば図８に示すような回
路を抽出し、ネットリストを出力する。ネットリストの
フォーマットには、例えばＳＰＩＣＥフォーマットなど
が使われる。図８において、ＰはＰチャンネルＭＯＳト
ランジスタ、ＮはＮチャンネルＭＯＳトランジスタ、Ｒ
は寄生抵抗、Ｃは寄生容量、ＶＤＤは電源、ＧＮＤはグ
ランド、Ｉは入力端子、Ｏは出力端子を表わす。
加える。回路抽出手段２は、図４に示した変更後セルレ
イアウトデータを読み込み、例えば図８に示すような回
路を抽出し、ネットリストを出力する。ネットリストの
フォーマットには、例えばＳＰＩＣＥフォーマットなど
が使われる。図８において、ＰはＰチャンネルＭＯＳト
ランジスタ、ＮはＮチャンネルＭＯＳトランジスタ、Ｒ
は寄生抵抗、Ｃは寄生容量、ＶＤＤは電源、ＧＮＤはグ
ランド、Ｉは入力端子、Ｏは出力端子を表わす。
【００１６】図４の破線Ｃ−Ｄに沿う断面を模式化して
図５に示す。セルの内部配線１０５，１０６と仮想配線
１０８，１０９との間に結合容量１２４，１２５，１２
６が新たに発生している。その結果抽出される回路は、
図８に示すように、これらの結合容量１２４，１２５，
１２６が追加されたものとなる。これらの結合容量はネ
ットリストにも反映される。このときの仮想配線１０
８，１０９の電位Ｖ１，Ｖ２は任意に設定することがで
きる。電位Ｖ１，Ｖ２は電源ＶＤＤやグランドＧＮＤの
ような固定電位としてもよいし、回路シミュレーション
時に時間と共に変化する電圧源によって与えられる電位
としてもよい。
図５に示す。セルの内部配線１０５，１０６と仮想配線
１０８，１０９との間に結合容量１２４，１２５，１２
６が新たに発生している。その結果抽出される回路は、
図８に示すように、これらの結合容量１２４，１２５，
１２６が追加されたものとなる。これらの結合容量はネ
ットリストにも反映される。このときの仮想配線１０
８，１０９の電位Ｖ１，Ｖ２は任意に設定することがで
きる。電位Ｖ１，Ｖ２は電源ＶＤＤやグランドＧＮＤの
ような固定電位としてもよいし、回路シミュレーション
時に時間と共に変化する電圧源によって与えられる電位
としてもよい。
【００１７】このように本発明の半導体回路抽出装置に
よれば、実際の集積回路内でのセルの置かれた環境を近
似した仮想配線のレイアウトを元のセルのレイアウトに
追加することによって、セル内部配線と仮想配線との間
に容量結合を生じさせた状態で回路抽出を行い、それを
ネットリストに反映することができる。
よれば、実際の集積回路内でのセルの置かれた環境を近
似した仮想配線のレイアウトを元のセルのレイアウトに
追加することによって、セル内部配線と仮想配線との間
に容量結合を生じさせた状態で回路抽出を行い、それを
ネットリストに反映することができる。
【００１８】なお、上記の説明はセルの周囲にのみ仮想
配線レイアウトを生成する場合の例であるが、セルの上
層のみ、または、セルの周囲と上層の両方に生成しても
よい。また、仮想配線のレイアウトを生成するに際し、
メタル配線に代えてポリシリコン配線などの他の配線層
を用いてもよい。さらにメタル配線とポリシリコン配線
の両方を多層配線として仮想配線に用いてもよい。
配線レイアウトを生成する場合の例であるが、セルの上
層のみ、または、セルの周囲と上層の両方に生成しても
よい。また、仮想配線のレイアウトを生成するに際し、
メタル配線に代えてポリシリコン配線などの他の配線層
を用いてもよい。さらにメタル配線とポリシリコン配線
の両方を多層配線として仮想配線に用いてもよい。
【００１９】メタル配線とポリシリコン配線の両方を用
いる場合の断面模式図を図５に対応させて描くと図６の
ようになる。この図で、１１０，１１１が仮想配線とし
て追加されたポリシリコン配線である。この結果、セル
内部配線と仮想配線との間に結合容量１２７，１２８，
１２９が新たに発生する。
いる場合の断面模式図を図５に対応させて描くと図６の
ようになる。この図で、１１０，１１１が仮想配線とし
て追加されたポリシリコン配線である。この結果、セル
内部配線と仮想配線との間に結合容量１２７，１２８，
１２９が新たに発生する。
【００２０】生成すべき仮想配線は、所望の回路シミュ
レーションの条件に応じて任意に選択すればよい。例え
ば、セルの重負荷条件での回路シミュレーションを行い
たい場合、仮想配線をセルの外周から最小間隔で配置
し、さらに仮想配線を多層で生成し、セルの上層にも一
面仮想配線を生成して、セルを３次元的に仮想配線で囲
んでしまうことが考えられる。
レーションの条件に応じて任意に選択すればよい。例え
ば、セルの重負荷条件での回路シミュレーションを行い
たい場合、仮想配線をセルの外周から最小間隔で配置
し、さらに仮想配線を多層で生成し、セルの上層にも一
面仮想配線を生成して、セルを３次元的に仮想配線で囲
んでしまうことが考えられる。
【００２１】なお、回路抽出対象範囲は変更後のセルレ
イアウトのメタル配線の最外周としてもよいし、基板１
０４のサイズを適切に調整して基板領域を対象範囲とし
てもよい。
イアウトのメタル配線の最外周としてもよいし、基板１
０４のサイズを適切に調整して基板領域を対象範囲とし
てもよい。
【００２２】また、仮想配線のレイアウトの生成方法と
して、抽出対象となるセルのレイアウトの周囲に別のレ
イアウトを配置する方法も可能である。この場合、抽出
対象となるセルの内部配線と周囲に配置したセルの内部
配線との間に容量結合が現れる。周囲に配置するセルの
種類は任意に選ぶことができる。
して、抽出対象となるセルのレイアウトの周囲に別のレ
イアウトを配置する方法も可能である。この場合、抽出
対象となるセルの内部配線と周囲に配置したセルの内部
配線との間に容量結合が現れる。周囲に配置するセルの
種類は任意に選ぶことができる。
【００２３】なお、上記の実施形態の説明ではセルの一
例としてインバータを用いたが、論理和や論理積など他
の任意のセルでも同様にして本発明の半導体回路抽出装
置を適用することができる。
例としてインバータを用いたが、論理和や論理積など他
の任意のセルでも同様にして本発明の半導体回路抽出装
置を適用することができる。
【００２４】
【発明の効果】以上のように、本発明の半導体回路抽出
装置によれば、実際の集積回路内でのセル周辺の環境に
近似した仮想配線のレイアウトを元のセルレイアウトに
追加することによって、セル内部配線と仮想配線との間
に容量結合を生じさせた状態で回路抽出を行うことがで
きる。その結果、従来の方法に比べて、実際の回路に近
い現実的な寄生容量値を抽出して、ネットリストに反映
することができる。したがって、回路シミュレーション
の高精度化が達成され、最終的にセルの回路特性である
遅延時間や消費電力を高精度にシミュレートすることが
できる。
装置によれば、実際の集積回路内でのセル周辺の環境に
近似した仮想配線のレイアウトを元のセルレイアウトに
追加することによって、セル内部配線と仮想配線との間
に容量結合を生じさせた状態で回路抽出を行うことがで
きる。その結果、従来の方法に比べて、実際の回路に近
い現実的な寄生容量値を抽出して、ネットリストに反映
することができる。したがって、回路シミュレーション
の高精度化が達成され、最終的にセルの回路特性である
遅延時間や消費電力を高精度にシミュレートすることが
できる。
【図１】本発明の実施形態に係る半導体回路抽出装置の
構成図
構成図
【図２】半導体回路抽出に用いられるセルレイアウトの
一例を示す図
一例を示す図
【図３】図２のセルレイアウトにおけるＡ−Ｂ断面の模
式図
式図
【図４】図１の半導体回路抽出装置による変更後セルレ
イアウトの一例を示す図
イアウトの一例を示す図
【図５】図４のセルレイアウトにおけるＣ−Ｄ断面の模
式図
式図
【図６】変更後セルレイアウトの他の例における断面の
模式図
模式図
【図７】元セルレイアウトから抽出した回路の一例を示
す図
す図
【図８】変更後セルレイアウトから抽出した回路の一例
を示す図
を示す図
１ 仮想配線レイアウト追加手段 ２ 回路抽出手段 ３ 元セルレイアウトデータ ４ 変更後セルレイアウトデータ ５ ネットリスト １０１，１０５，１０７，１０８，１０９ メタル配線 １０２ 拡散領域 １０３ コンタクト １０６，１１０，１１１ ポリシリコン配線 １０４ 基板 １２１，１２２ 対基板容量 １２３，１２４，１２５，１２６，１２７，１２８，１
２９ 結合容量 Ｐ ＰチャネルＭＯＳトランジスタ Ｎ ＮチャネルＭＯＳトランジスタ Ｃ 寄生容量 Ｒ 寄生抵抗 Ｉ インバータの入力端子 Ｏ インバータの出力端子
２９ 結合容量 Ｐ ＰチャネルＭＯＳトランジスタ Ｎ ＮチャネルＭＯＳトランジスタ Ｃ 寄生容量 Ｒ 寄生抵抗 Ｉ インバータの入力端子 Ｏ インバータの出力端子
Claims (3)
- 【請求項１】 元セルレイアウトデータから得られるレ
イアウトパターンに、セルの周辺又は上層に位置する仮
想配線のレイアウトを追加して変更後セルレイアウトデ
ータを生成する仮想配線追加手段と、追加された仮想配
線と前記セルの内部配線との間に形成される結合容量を
含むセルの回路を前記変更後セルレイアウトデータから
抽出し、ネットリストを生成する回路抽出手段とを備え
ている半導体回路抽出装置。 - 【請求項２】 前記仮想配線追加手段は、前記元セルレ
イアウトデータに含まれる図形情報から前記仮想配線の
レイアウトを生成するように構成されている請求項１記
載の半導体回路抽出装置。 - 【請求項３】 前記仮想配線の電位を任意に設定する手
段を備えている請求項１又は２記載の半導体回路抽出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225665A JPH1070192A (ja) | 1996-08-27 | 1996-08-27 | 半導体回路抽出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8225665A JPH1070192A (ja) | 1996-08-27 | 1996-08-27 | 半導体回路抽出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070192A true JPH1070192A (ja) | 1998-03-10 |
Family
ID=16832869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8225665A Pending JPH1070192A (ja) | 1996-08-27 | 1996-08-27 | 半導体回路抽出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1070192A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6728943B2 (en) | 2000-11-24 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit extraction apparatus and method |
| JP2008186229A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体集積回路の設計装置 |
-
1996
- 1996-08-27 JP JP8225665A patent/JPH1070192A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6728943B2 (en) | 2000-11-24 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor circuit extraction apparatus and method |
| JP2008186229A (ja) * | 2007-01-30 | 2008-08-14 | Renesas Technology Corp | 半導体集積回路の設計装置 |
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