KR100293021B1 - 집적회로장치의제조방법및집적회로장치 - Google Patents

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Abstract

회로 블록의 전원 링크의 면적 효율을 향상시키고, 칩상의 전원 배선의 면적 효율을 높일 수 있는 제조 방법 또는 집적 회로 장치를 제공한다.
베이직 셀 어레이내에 복수의 회로 블록이 매립되는 집적 회로 장치의 제조 방법에 있어서, 상기 베이직 셀 어레이(BC)를 갖는 회로 셀과 상기 복수의 회로 블록을 칩 영역상에 배치하는 공정과, 상기 복수의 회로 블록에 대해 인접하는 회로 블록을 그룹화하는 공정과, 상기 회로 블록 각각에 그 주위를 둘러싸는 회로 블록용 전원 링크와 상기 그룹화된 복수의 회로 블록에 공통의 그룹용 전원 링크(22,32)를 발생시키는 공정과, 상기 칩 전면에, 상기 회로 블록용 전원 링크 또는 그룹용 전원 링크에 접속되는 격자형의 내부 전원 배선을 발생시키는 공정을 갖는 것을 특징으로 한다.

Description

집적 회로 장치의 제조 방법 및 집적 회로 장치{INTEGRATED CIRCUIT DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 대규모 집적 회로 장치의 제조 방법과 그에 따라서 제조된 집적 회로 장치에 관한 것으로, 특히 매크로등의 회로 블록의 전원 링크 배선 방법의 개량에 관한 것이다.
대규모 집적 회로 장치(LSI)에는 칩 내부의 회로에 전원을 공급하기 위해서, 전원 배선이 망의 눈금형으로 배치되어 있다. LSI의 일례인 매크로등의 회로 블록을 매립할 수 있는 게이트 어레이에 있어서, 베이직 셀이 규칙적으로 배열되어 있는 영역내에, 베이직 셀로 이루어지는 셀보다도 큰 회로 규모를 갖는 블록이 매립된다. 또한, 베이직 셀을 미리 형성하지 않고, 열 방향의 사이즈가 다른 회로 셀을 열 방향으로 배열하여, 각각의 회로 셀이 다른 벌크 구조를 갖는 표준 셀에 있어서, 그 회로 셀의 어레이(열) 속에 대규모의 회로 블록이 매립된다.
일반적으로, 이러한 블록에 대해서는 그 주위에 전원 배선을 링크형으로 배치하여, 블록의 전원 단자와 전원 링크를 접속하는 동시에, 블록의 외부에 있는 셀 어레이 영역의 격자형의 전원 배선과 블록의 전원 링크를 접속하고 있다.
그러나, 게이트 어레이나 표준 셀등의 ASIC에서는, 일반적으로 자동 배선 소프트웨어가 설계 공구로서 사용된다. 이 설계 공구에 의해 기계적으로 각 블록에 대하여 전원 링크를 설치하는 방법으로는 복수의 블록이 근접하여 배치되는 경우에는, 공간을 유효하게 이용한 전원 배선의 생성이 곤란하다.
그래서, 본 발명의 목적은 LSI에 있어서의 전원 배선을 효율적으로 생성할 수 있는 레이아웃 방법을 제공하는데 있다.
또, 본 발명의 목적은 전원 배선을 효율적으로 설치한 대규모 집적 회로 장치를 제공하는데 있다.
도 1은 반도체 장치의 제조 흐름도.
도 2는 LSI 설계 시스템의 전체 구성도.
도 3은 인접하는 블록에 있어서의 전원 배선의 문제점을 나타내는 도면.
도 4는 도 3의 예를 개량한 도면.
도 5는 블록의 그룹화 흐름도.
도 6은 그룹화를 설명하기 위한 예를 나타내는 도면.
도 7은 그룹화한 복수의 블록에 전원 링크를 설치한 도면.
도 8은 각 블록 A, B, F 각각에 전원 링크를 설치한 예를 나타내는 도면.
도 9는 레이아웃 공정의 상세 흐름도.
도 10은 레이아웃 공정을 설명하기 위한 예를 나타내는 도면.
도 11은 실시 형태의 도면.
도 12는 지선(支線) 전원 링크를 설명하는 도면.
도 13은 블록의 그룹화에 있어서, 대항하는 변의 길이를 동등하게 하는 조건에 대해서 설명하는 도면.
도 14는 블록의 그룹화에 있어서, 근접한다고 하는 조건에 대해서 설명하는도면.
도 15는 본 발명의 실시 형태에 있어서, 칩상의 전원 배선 구조를 나타내는 도면.
도 16은 본 발명을 표준 셀에 적용했을 때의 실시 형태를 나타내는 일부 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10: 컴퓨터
16: 기록 매체
22,32,33,36,37: 그룹용 전원 링크
38,39: 블록용 전원 링크
50,51: 접속용 전원 배선
52,53: 내부 전원 배선
본 발명에 따르면, 상기의 목적은, 회로 셀의 어레이내에 상기 회로 셀보다 큰 규모의 복수의 회로 블록이 매립되는 집적 회로 장치의 제조 방법에 있어서,
상기 회로 셀의 어레이를 구성하는 회로 셀과 상기 복수의 회로 블록을 칩 영역상에 배치하는 공정과,
상기 복수의 회로 블록에 대하여, 인접하는 회로 블록을 그룹화하는 공정과,
상기 회로 블록 각각에 그 주위를 둘러싸는 회로 블록용 전원 링크와 상기 그룹화된 복수의 회로 블록에 공통의 그룹용 전원 링크를 발생시키는 공정과,
상기 칩 전면에, 상기 회로 블록용 전원 링크 또는 그룹용 전원 링크에 접속되는 격자형의 내부 전원 배선을 발생시키는 공정을 갖는 집적 회로 장치의 제조 방법을 제공함으로써 달성된다.
또 본 발명은 상기 제조 방법에 있어서, 상기 그룹화 공정은 임의의 회로 블록 또는 그룹에 대하여 사이에 셀을 끼우지 않은 다른 회로 블록 또는 그룹으로서, 대항하는 변의 길이가 거의 동등하게 근접하고 있는 상기 다른 회로 블록 또는 그룹을 선택하여 동일한 그룹으로 하는 공정을 갖는 것을 특징으로 한다.
또 본 발명은 상기의 제조 방법에 있어서, 상기 그룹용 전원 링크와 그것에 면한 내부의 회로 블록의 변에 속하는 전원 단자를 접속하는 접속용 전원 배선을 발생시키는 공정을 더 갖는 것을 특징으로 한다.
또 본 발명은 상기의 제조 방법에 있어서, 상기 그룹용 전원 링크의 폭이 적어도 그룹내의 복수의 회로 블록에 필요한 소비 전류를 공급하는데 충분한 폭을 갖는 것을 특징으로 한다.
또 본 발명은 상기의 제조 방법에 있어서, 상기 접속용 전원 배선의 폭이 각각의 회로 블록에 필요한 소비 전류를 공급하는데 충분한 폭을 갖는 것을 특징으로한다.
상기의 목적은, 칩 표면에 형성된 회로 셀의 어레이내에 상기 회로 셀보다 큰 규모의 복수의 회로 블록이 매립된 집적 회로 장치에 있어서,
단일의 상기 회로 블록의 주위에 설치된 회로 블록용 전원 링크와,
인접하는 복수의 상기 회로 블록으로 이루어지는 그룹의 주위에 설치된 그룹용 전원 링크와,
상기 회로 블록용 전원 링크 및 그룹용 전원 링크와 상기 전원 링크내의 회로 블록의 전원 단자를 접속하는 접속용 전원 배선과,
상기 칩 표면상에 형성되어 상기 회로 블록용 전원 링크 또는 그룹용 전원 링크에 접속된 격자형의 내부 전원 배선을 가지며,
상기 회로 셀 어레이에 상기 내부 전원 배선으로부터 전류가 공급되고, 상기 회로 블록에 상기 회로 블록용 전원 링크로부터 전류가 공급되며, 상기 그룹내의 회로 블록에 상기 그룹용 전원 링크로부터 전류가 공급되도록 구성된 것을 특징으로 하는 본 발명에 따른 집적 회로 장치를 제공함으로써 달성된다.
또, 본 발명은 상기의 집적 회로 장치에 있어서, 상기 격자형의 내부 전원 배선의 평행하는 복수의 배선이, 상기 그룹용 전원 링크를 구성하여 상기 복수의 배선과 거의 수직 방향의 배선과 접속되어 있는 것을 특징으로 한다.
상기의 목적은 본 발명에 따르면, 회로 셀의 어레이내에 상기 회로 셀보다 큰 규모의 회로 블록이 매립되는 집적 회로 장치의 설계 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체에 있어서,
상기 회로 셀 어레이를 구성하는 회로 셀과 상기 복수의 회로 블록을 칩 영역상에 배치하는 절차와,
상기 복수의 회로 블록에 대하여, 인접하는 회로 블록을 그룹화하는 절차와,
상기 회로 블록 각각에 그 주위를 둘러싸는 회로 블록용 전원 링크와 상기 그룹화된 복수의 회로 블록에 공통의 그룹용 전원 링크를 발생시키는 절차와,
상기 칩 전면에, 상기 회로 블록용 전원 링크 또는 그룹용 전원 링크에 접속되는 격자형의 내부 전원 배선을 발생시키는 절차를 컴퓨터에서 실행하기 위한 설계 프로그램을 기록한 기록 매체를 제공함으로써 달성된다.
상기의 발명에 따르면, 인접하여 일정한 조건을 충족시키는 관계에 있는 복수의 회로 블록을 그룹화하고, 그 그룹내의 복수의 회로 블록에 대해서는 공통의 그룹용 전원 링크를 설치하도록 한다. 그 결과, 전원 링크가 차지하는 면적을 작게 할 수 있으며, 집적 회로 장치로서 면적 효율이 높은 것으로 할 수 있다.
이하, 본 발명의 실시의 형태의 예에 대해서 도면에 따라서 설명한다. 그러나 이러한 실시 형태가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 반도체 장치의 제조 흐름도이다. ASIC(Application Specific Integrated Circuit) 등의 대규모 집적 회로 장치는 도 1에 도시된 제조 흐름도에 따라서 제조된다. 즉, 우선 논리 회로의 설계가 행해진다(S1). 이 논리 회로의 설계는 미리 준비되어 있는 셀이나 매크로등의 데이터가 등록되어 있는 논리 라이브러리에서 적당히 필요한 셀이나 매크로를 취출하여 조합된다.
여기서, 셀이란 게이트 어레이에 있어서는 1개 또는 복수개의 베이직 셀로구성되고 소정의 기능을 갖는 회로의 집단이다. 또한 표준 셀 칩에 있어서는 셀이란 소정의 기능을 갖는 논리 회로의 집단으로서, 그 높이는 거의 동등하고 열 방향의 폭을 회로 규모에 따라 다르게 하여, 열형으로 배치되는 것이다. 한편, 매크로란 보다 대규모의 회로의 집단으로서, 통상 셀 어레이의 전원 배선의 규칙이 적용되지 않는다. 본 명세서에서는 이 매크로를 회로 블록 또는 블록이라 칭한다.
매립식의 게이트 어레이에서는 베이직 셀이 매트릭스형으로 배치되어 있고, 그 베이직 셀의 어레이에 대하여 규칙적으로 전원 배선이 설치되는 매크로 또는 블록은 통상 베이직 셀을 이용하지 않은 대규모 회로로서, 각각의 회로 규모, 소비 전류의 크기에 기초하여 전원 단자와 그것에 접속되는 전원 배선의 폭이 설정되어 있다. 또한 표준 셀 칩에서도, 셀이 열형으로 배치되어 셀 어레이를 구성하고, 그 셀 어레이에 대하여 규칙적으로 전원 배선이 설치된다. 표준 셀 칩에 있어서의 매크로 또는 블록도, 통상 복수의 셀 어레이와 면하는 것 보다 대규모의 회로이다.
이하, 대표하여 매립식 게이트 어레이(Embeded Array)를 예로 들어 설명한다.
복수의 셀이나 블록의 조합으로 이루어지는 논리 회로가 설계되면, 그 논리 시뮬레이션이 행해진다(S2). 이 논리 시뮬레이션은 통상 시뮬레이션 프로그램에 의해서 행해지고, 논리 동작에 불량이 없는지의 여부, 소기의 논리 동작이 정확하게 행해지는지의 여부를 체크한다. 구체적으로는 소정의 입력 테스트 패턴이 부여되었을 때에 설계한 논리 회로의 출력이 기대되는 출력 테스트 패턴과 일치하는지의 여부를 체크한다.
논리 시뮬레이션으로 합격이 되면, 논리 회로를 구성하는 셀이나 블록을 칩상에 배치하여 전원 배선이나 회로 배선을 부여하는 레이아웃 공정에 들어 간다(S3). 여기서, 본 발명의 전원 배선을 효율적으로 배치하는 공정이 실시된다. 이 레이아웃 공정에 대해서는 후에 상세히 기술한다.
그리고, 레이아웃된 회로에 대해서, 레이아웃에 의해 새롭게 발생시키는 배선에 의한 저항이나 용량을 추출하고나서 다시 논리 시뮬레이션이 행해진다(S4). 이 논리 시뮬레이션으로 동작의 검증이 행해지면, 실제의 LSI의 제조가 웨이퍼에 대하여 행해진다(S5).
도 2는 상기의 흐름도의 단계 S1, 2, 3, 4를 실행하기 위한 설계 시스템의 전체 구성도이다. 컴퓨터를 구성하는 CPU(10)에, 컴퓨터가 독출·기록 가능한 화일(11∼16)이 접속되어 있다. 이 화일에는 논리 라이브러리가 격납된 화일(11), 셀이나 매크로(블록)의 회로 패턴이 격납된 논리 라이브러리의 화일(12), 설계된 논리 회로 데이터가 격납된 화일(13), 시뮬레이션용의 테스트 패턴의 화일(14), 그리고 레이아웃되는 것으로 생성되는 레이아웃 데이터의 화일(15)등이 있다. 또한 설계 공구로서, 화일(16)내에 예컨대 논리 회로 설계 공구, 논리 시뮬레이션 프로그램, 레이아웃 프로그램등이 격납된다.
이들 화일은 자기적으로 판독/기록되는 자기 디스크나 광자기적으로 판독/기록되는 광자기 디스크, 또는 경우에 따라서는 FD나 CDROM 등의 기억 매체로 구성된다. (17)은 모니터이고, 논리 회로 설계나 레이아웃 공정등으로 이용된다. (18)은 입력 수단인 키보드이고, (19)는 프린터이다.
도 3은 인접하는 블록에 있어서의 전원 배선의 문제점을 나타내는 도면이다. 이 도면은 두개의 블록(1,2)이 매립되어 있는 게이트 어레이의 부분 확대도이다. 회로 접속 배선은 생략되고, 전원 배선만이 강조하여 표시되고 있다. 베이직 셀 BC는 도시되는 바와 같이 띠형으로 배열되고, 복수의 베이직 셀 열이 설치된다. 따라서, 기본적인 게이트를 구성하는 베이직 셀이 어레이형으로 배열된다. 각각의 베이직 셀 BC에는 높은 전원 VDD와 낮은 전원 VSS를 공급하는 전원 배선이 베이직 셀 열에 따라서 배치되어 전류가 그들에 공급된다.
이것에 대하여, 대규모의 회로로 구성되는 회로 블록(매크로)은 베이직 셀 어레이 중 임의의 위치에 매립된다. 그리고, 그 블록의 주변에 설치된 전원 단자 T1∼T16은 통상 베이직 셀 어레이의 전원 배선 룰과는 다른 룰로 부여된다. 따라서, 일반적으로는 블록(1,2)의 외주를 둘러싸도록, 전원 링크(30,31,20,21)가 각각의 블록마다 설치된다. 그리고, 전원 링크(30,20)에 대해서는, 블록(1)의 전원 단자 T1∼T10이 각각의 위치로부터 직접 접속되고, 또한, 베이직 어레이측에서도 전원 VDD, VSS가 그대로 연장되어 접속된다. 이렇게 함에 따라, 전원 링크는 규칙적인 베이직 어레이의 전원 배선 룰과 블록의 전원 단자 룰과의 인터페이스를 행한다. 또, 전원 링크(30,31,20,21)는 좌우의 베이직 어레이간에서의 전원 배선의 접속도 겸하고 있다. 따라서, 블록(1,2)이 배치되는 장소에 따라서도, 그 만큼만 배선폭이 크게 될 때가 있다.
또, 각 블록내에서의 소비 전류가 미리 계산되고, 그 소비 전류를 공급하는데 충분한 전원 단자의 수와 각각의 접속 전원 배선의 폭, 또 전원 링크의 폭이 요구되며, 전술한 물리 라이브러리에 블록의 속성 데이터로서 등록되어 있다.
상기와 같이, 각 블록의 주위에 전원 링크를 설치함으로써, 매립식의 게이트 어레이에 있어서의 블록의 전원 배선의 자동 배선을 간단히 하고 있다. 그러나, 도 3에 도시된 바와 같이 거의 같은 길이의 변이 대항하여 인접하여 맞는 블록이 존재하면, 그 대항변의 부분에서의 전원 배선의 효율이 나쁘다고 하는 문제점이 있다. 즉, 도 3중의 영역(40)의 부분이다. 이 부분에서는 블록(1,2) 각각의 전원 링크(20,30)와 전원 링크(21,31)가 인접하여 평행하게 배치된다. 전원 링크는 대규모의 블록내의 회로에 전원을 공급하기 위해서 비교적 폭이 넓은 배선층으로 구성된다. 따라서 그 자체가 대면적을 요하지만, 도면 중 (40)의 영역에서는 그 폭이 굵은 전원 링크가 상하의 블록(1,2)용으로 2개씩 배치되며, 전원 링크가 장황해진다. 또, 다수의 블록이 인접했을 경우는 각각의 블록에 자동적으로 전원 링크가 설치되면, 더욱 면적 효율이 저하한다.
그래서, 본 발명에서는 도 3의 영역(40)과 같이, 두개의 블록이 인접하는 경우는, 그들 블록을 같은 그룹으로 하여, 그룹에 대하여 공통의 전원 링크를 설치하도록 하는 것을 기본적인 사고 방식으로서, 레이아웃 공정에 있어서의 전원 배선의 레이아웃을 행한다.
도 4는 그와 같은 본 발명의 기본적인 생각에 따라서, 도 3의 예를 개량한 도면이다. 즉, 블록(1)과 블록(2)을 하나의 그룹으로 간주하고, 그 그룹에 대하여 공통의 전원 링크(22,32)을 설치한다. 그 경우, 지장이 없으면 그룹(1)과 그룹(2)사이의 거리는 좁게 레이아웃해 둔다. 그렇게 하여, 그룹에 공통의 전원 링크로부터 각 그룹의 전원 단자에 전원 접속을 행한다. 따라서, 블록의 전원 단자는 예컨대 4개의 변에 속하는 전원 단자 모두를 사용하지 않아도 필요한 전류의 공급이 가능하도록, 각 전원 단자의 수, 장소와 그것에 연결되는 전원 배선의 폭을 설계해 둘 필요가 있다. 예컨대, 적어도 2변에 속하는 전원 단자에서 필요한 전류 공급을 가능하게 하도록 설계된다. 또, 보통의 전원 링크의 폭은 2개의 블록에서의 소비 전류의 합계를 공급하는데 충분한 값으로 된다. 또한, 블록내에서는 전원 단자간은 각각 내부의 전원선에 의해 접속되어 있다.
블록의 몇개의 변에 속하는 전원 단자에서 충분한 전원을 공급가능하게 설계하는지는 각종의 조건을 고려하여 결정된다. 예컨대, 1개의 변에 속하는 전원 단자만으로 전류의 공급이 충분하도록 설계되었을 경우에는 그룹화의 유연성이 높아진다. 한편, 3개의 변에 속하는 전원 단자만으로 전류의 공급이 충분하도록 설계되었을 경우에는 그룹화의 유연성이 낮아진다.
또, 본 발명의 개념을 구체적으로 기술하면, 2개의 블록 또는 이미 그룹화된 것과 새로운 블록과의 사이에 베이직 셀의 영역이 없는 것이 제1 조건이다. 상술한 바와 같이, 베이직 셀의 영역에는 베이직 셀 어레이에 적합한 전원 배선 셀이 적용되어 있다. 이러한 셀은 블록(매크로)과는 다르기 때문에, 사이에 베이직 셀에 의해 형성되는 셀이 존재하는 경우에는 그룹화에 적합하지 않다.
또, 2개의 블록 또는 이미 그룹화된 것과 새로운 블록 또는 그룹과의 사이의 거리가 그다지 떨어져 있지 않은 것이 제2 조건이다. 양자의 사이에 예컨대 셀이존재하지 않아도, 거리가 떨어져 있는 경우에 공통의 전원 링크를 설치하면, 그 사이의 영역(예컨대 도 4의 영역 41)을 접속 배선의 패스 영역으로서 이용하는 것이 곤란해지거나 혹은 제약된다. 이 점은 뒤에 상세히 기술한다.
또, 2개의 블록 또는 이미 그룹화된 것과 새로운 블록 또는 그룹과의 대항하는 변의 길이가 어느 정도 같은 길이가 되는 것이 제3 조건이다. 대항하는 변의 길이가 다르면, 공통 전원 링크의 형상으로 움푹 패인 부분을 갖게 된다. 그러한 움푹 패인 부분에서는 근방의 블록으로부터의 배선 밀도가 높아지고 한편으로 전원 링크 형성에 필요한 영역도 크며, 바람직하지 못하다. 또한, 다시 다른 블록을 공통 그룹에 넣는 경우의 알고리즘이 복잡해진다. 이 점은 뒤에 상세히 기술한다.
도 5는 상기의 알고리즘에 따른 블록의 그룹화의 흐름도이다. 도 6은 그 그룹화를 설명하기 위한 예를 나타내는 도면이다. 도 6의 (a)에 도시된 바와 같이, 이 예에서는 블록 A∼블록 D와 셀 E가 근접하고 있다. 도 5에 따라서 그룹화의 설명을 한다. 우선, 단계 S21에 있는 바와 같이, 임의의 블록에 착안한다. 어떤 블록에 착안할지의 알고리즘은 여러가지가 생각된다. 예컨대, 복수의 그룹의 중앙 부근에 있는 블록, 가장 끝에 있는 블록등이다. 도 6의 예에서는 블록 A가 선택된다.
최초에, 블록 A와의 사이에 셀을 끼우지 않은 블록이 있는지의 판단이 이루어진다(S22). 도 6의 예에서는 블록 A와 블록 D와의 사이에 셀 E가 존재하므로, 블록 D는 블록 A와의 그룹화는 불가능하다. 블록 B와 블록 F가 단계 S22에서 선택된다. 다음에, 블록간의 거리가 충분히 근접하고 있고, 대항하는 변의 길이가 동등한지 여부의 판단이 이루어진다(S23). 블록 A에 대하여, 이 조건을 충족시키는 것은블록 B이다. 블록 F는 대항하는 변의 길이가 크게 다르기 때문에 이 조건은 충족시켜지지 않는다. 그래서, 블록 A와 블록 B와 같은 그룹에 속하게 된다(S24).
또, 단계 S22로 되돌아가고, 이번에는 블록 A 및 블록 B로 이루어지는 그룹(도 6의 (b))으로 표시된 굵은 실선의 그룹 G1에 대하여, 단계 S22 및 단계 23의 조건을 충족시키는 블록 또는 그룹이 선택된다. 그 결과, 블록 F가 선택되고, 도 6의 (c)에 나타낸 바와 같이, 블록 A, 블록 B 및 블록 F로 이루어지는 그룹 G2가 형성된다. 그리고, 블록 D 및 블록 C는 상기의 조건을 충족시키지 않으므로, 그룹화의 공정은 종료한다. 또한, 상기 단계 S22에 있어서, 착안하고 있는 블록 또는 그룹과의 사이에 셀을 끼우지 않은 다른 그룹이 존재하는 경우도, 동일하게 단계 23의 조건을 만족하는 경우는, 동일그룹으로 하여도 좋다. 단, 그룹내의 속하는 블록중 어느쪽 한 변도 그룹의 둘레에 면하고 있지 않은 그룹화는 금지되는 것이 바람직하다.
도 7은 상기한 바와 같이 하여 그룹화한 복수의 블록에 전원 링크를 설치한 도면이다. 블록 A, 블록 B 및 블록 F의 주위에 공통의 전원 링크(33)가 설치되고, 그 전원 링크(33)에 대항하는 변에 속하는 전원 단자로부터 전원 링크(33)에 전원 접속 배선이 설치된다. 이 예에서는 각 블록이 2변에 속하는 전원 단자에서 전류의 공급이 가능하도록 설계되어 있으므로, 블록 F에 있어서도 2변의 전원 단자로부터 접속되어 있다. 물론, 블록 F에 있어서 3개의 변에 속하는 전원 단자로부터 접속되어도 조금도 상관없다. 또한, 간단하게 하기 위해서 이 예에서는 전원 링크는 VDD,VSS의 2개가 아닌 1개로 생략하고 있다.
도 8은 비교를 위해, 각 블록 A, 블록 B 및 블록 F 각각 전원 링크(30F,30A,30B)를 설치한 예를 나타낸다. 각 블록간에 중복하여 전원 링크가 설치되어, 면적의 효율이 떨어지고 있다.
도 9는 도 1의 레이아웃 공정의 상세 흐름도이다. 도 10은 그 레이아웃 공정을 설명하기 위한 예를 나타내는 도면이다. 또한, 도 11은 그 레이아웃 공정에 의해 설치된 전원 배선의 예를 갖는 실시의 형태예의 도면이다. 레이아웃 공정에서는, 최초로 설계된 논리 회로의 설계 데이터를 화일(13)로부터 독출하는 네트 리스트 독출이 행해진다(S11). 그래서 설계된 논리 회로의 데이터에 포함되는 블록 데이터가 물리 라이브러리로부터 판독된다(S12). 그리고, 칩상에 블록(매크로)과 셀이 배치된다(S13).
도 10이 상기 공정에 의해서 칩(100)상에 배치된 블록과 셀의 예이다. 셀 E는 베이직 셀(BC)을 조합하는 것으로 구성되고, 블록 A∼블록 F 및 블록 G가 베이직 셀 어레이의 속에 매립된다. 블록 A∼블록 F와 셀 E의 위치 관계는 도 6에서 나타낸 것과 동일하다. 또한, 이 예에서는 블록 G가 칩의 각부에 배치되어 있다. 또한, 칩의 주변부에는 입출력용 셀(41)이 배열되어 있다. 또한, 그들의 입출력 셀(41)의 외측에는 전극 패드가 배치되지만, 이 도면에서는 생략되고 있다.
도 9로 되돌아가고, 인접하는 블록에 대하여 그룹화가 행해진다(S14). 그룹화의 흐름도는 도 5에 도시된 바와 같이, 도 6에서 설명한 바와 같이 블록 A, 블록 B 및 블록 F가 동일한 그룹이 된다.
그리고, 전원 배선의 레이아웃이 행해지지만, 그것을 도 11에 의해 설명한다. 최초로, 칩(100)내의 입출력 셀(41)의 내측에 베이직 셀 어레이나 블록을 둘러싸는 큰 전원 링크(34,35)이 설치된다(S15). 여기서는 설계 공정이므로, 레이아웃용의 데이터에 그들 전원 링크(34,35)의 데이터가 추가된다. 따라서, 흐름도에서는 전원 링크를 발생시킨다고 설명하고 있다. 어느 한쪽 전원 링크가 VDD이며, VSS이다. 각각의 전원 링크(34,35)는 필요에 따라서 입출력 셀을 통해 전원 패드(42,43)에 접속되는 전원 배선이다.
다음에, 블록이나 그룹의 주위에 각각의 전원 링크(36,37) 및 전원 링크(38,39)를 생성한다. 이 예에서는 블록 G는 칩(100)의 각부에 배치되어 있으므로 칩용의 전원 링크(34,35)가 이용되므로, 이 공정에서 새로운 전원 링크는 발생되지 않는다. 블록 A, 블록 B 및 블록 F로 이루어지는 그룹의 전원 링크(36,37)는 3개의 블록에서 소비하는 전류를 공급하는데 충분한 배선폭을 갖도록 전원 데이터가 발생된다.
그리고, 그룹의 전원 링크(36,37)나 블록의 전원 링크(38,39)로부터, 그들 전원 링크에 면하는 변의 전원 단자(도시하지 않음)에 접속용 전원 배선(50,51)이 발생된다(Sl7). 이 전원 배선(50,51)의 폭은 각 블록내에서의 소비 전류를 공급하는데 충분한 크기로 미리 설계되며, 각 전원 단자의 속성 데이터로서 부여된다.
최후에, 칩용 전원 링크(34,35)로부터 베이직 셀(BC)의 어레이나 블록용 전원 링크, 그룹용 전원 링크에 대하여, 격자형의 내부 전원 배선(52,53)이 발생된다(S18). 이 격자형의 내부 전원 배선(52,53)은 베이직 셀 어레이와는 관계없이 격자형으로 둘러쳐지고, 또 그 격자형 내부 전원 배선으로부터의 지선 배선에 의해 베이직 셀로의 전원 공급이 행해져도 좋다. 이 격자형의 내부 전원 배선(52,53)은 단순히 칩용 전원 링크(34,35)로부터 가로 방향과 세로 방향으로 배선을 연장시키며, 블록이나 그룹의 전원 링크에 충돌한 위치에서 그들과 접속된다. 따라서, 이 격자형의 내부 전원 배선은 일부 그룹이나 블록의 전원 링크를 통해 접속되는 부분도 존재한다.
또, 격자형의 내부 전원 배선은 평행한 복수의 배선이 전원 링크를 구성하여 그 배선과 수직인 내선과 접속된다. 따라서, 이 예에서는 블록용 또는 그룹용 전원 링크와 내부 전원 배선의 격자의 피치와는 상관 관계가 없다.
이들 격자형의 내부 전원 배선은 전원 링크와 함께 칩 표면상의 다층 배선 구조에 의해 형성된다. 그 경우는 예컨대, 가로 방향의 전원 배선과 세로 방향의 전원 배선이 다른 배선층으로 실현된다. 따라서, 같은 전원 VDD또는 VSS로서, 상하의 층에 형성되는 전원 배선은 도시하지 않은 바이어 홀에 의해 접속된다.
이상과 같이 하여, LSI 칩(100)상의 전원 배선 데이터가 생성되고, 레이아웃 데이터로서, 화일(15)에 격납된다. 도 5와 도 9에 도시된 흐름도의 각 절차는 프로그램을 격납한 화일(16)의 레이아웃 프로그램에 의해 컴퓨터에 실행시킬 수 있다.
이상의 설명에서는 각 블록의 전원 단자의 수와 거기에서 전원 링크로의 전원 배선 폭을 예컨대 2변에 속하는 전원 단자만으로 내부에서 필요한 소비 전류를 공급할 수 있도록 설계하여, 각 블록의 물리 라이브러리의 속성 데이터로서 부여하는 예로 설명하였다. 그래서, 예컨대, 도 12에 도시한 바와 같이 블록 H∼블록 L이하나의 그룹으로 되어 공통의 전원 링크(60,61)가 생성된 것으로 한다. 그렇게 하면, 상기의 단계 S17에 의해, 전원 링크(60,61)에 면한 변의 전원 단자로부터 그 전원 링크(60,61)에 접속 전원 배선(62,63)이 발생된다. 그 경우, 블록 H 및 블록 I는 2변에서 전원 링크에 면하고 있고, 블록 L은 3변에서 전원 링크에 면하고 있다. 그러나, 블록 J 및 블록 K는 1변에서밖에 전원 링크에 면하고 있지 않다. 따라서, 경우에 따라서는 블록 J 및 블록 K로의 전류 공급이 불충분해진다.
그래서, 도 12의 예에서는 전원 링크(60,61)로부터 지선 전원 링크(64,65)를 설치하고, 거기에 면하는 변으로부터의 접속 전원 배선(64,65)을 생성한다. 이 경우에도, 블록 L과 블록 J 및 블록 K가 각각 전원 링크를 설치하는 일은 없고, 전원 배선에 의한 공간 점유의 문제는 경감되고 있다.
물론, 그룹화의 알고리즘에 있어서, 도 12와 같이 블록이 1변만으로 전원 링크에 면하는 상황을 피하도록 할 수도 있다. 또한, 블록이 1변만으로 전원 링크에 면하는 그룹화를 인지하는 경우에, 예컨대 블록의 전원 단자와 접속 배선 폭을 1변만으로 전류 공급에 대응할 수 있게 설계하도록 하여도 좋다. 어디까지나 블록의 설계를 2변 이상으로 전원 링크에 면할 때에 전류의 공급이 충분하도록 설계하고, 1변에서 전원 링크에 면하는 것을 허용하는 그룹화의 알고리즘을 취할 경우는, 상기한 지선 전원 링크(64,65)의 발생을 가능하게 해 둘 필요가 있다. 이 경우는, 지선 전원 링크(64,65)는 블록 J 및 블록 K에 전류를 공급할 뿐이므로, 필요에 따른 배선 폭으로 할 수 있다. 그 경우는 지선 전원 링크(64,65)의 폭은 전원 링크(60,61)의 폭보다도 좁아진다.
도 13은 전술한 블록의 그룹화에 있어서, 대항하는 변의 길이를 동등하게 하는 조건에 대해서 설명하는 도면이다. 도 6의 (c)에서 설명한 바와 같이, 그룹 G2에 인접하는 블록 C는 그룹 G2와 대항하는 변의 길이가 다르다. 도 13은 그 블록 C를 입력하여 그룹에 넣고, 그 주위에 전원 링크(70)를 설치한 상태를 나타내고 있다. 이와 같이 하면, 전원 링크(70)에는 영역(71) 부분에서 움푹 팬 형상이 된다. 그와 같은 움푹 팬 형상의 영역에서는, 화살표로 도시된 바와 같이 블록 A나 블록 C로부터의 접속 배선이 집중한다. 더구나, 전원 링크의 세로 방향의 배선과 가로 방향의 배선을 접속하는 바이어홀이 설치된다. 따라서, 이러한 우묵하게 들어간 형상으로 하는 것은 바람직하지 않다.
도 14는 전술한 블록의 그룹화에 있어서, 근접한다고 하는 조건에 대해서 설명하는 도면이다. 이 예에서는 두개의 블록 M 및 블록 N의 거리 l이 큰 경우라도 그룹화하여 전원 링크(72,73)를 설치한 상태를 도 14가 나타내고 있다. 이렇게 함에 따라, 도면중 파선으로 도시된 바와 같은 접속 배선을 통과시키는 것이 전원 링크에 의해 방해되어 바람직하지 못하다. 그 결과, 접속 배선을 우회시킬 필요성이 생겨 오히려 면적을 낭비하게 된다.
도 15는 본 발명의 실시의 형태예의 칩상의 전원 배선 구조의 별도의 예를 나타내는 도면이다. 이 예는 도 11의 경우와 거의 동등하지만, 칩(100)내의 칩의 전원 링크(74)(간단하게 하기 위해서 1개로 표시하고 있다.)와 그룹화된 블록 A, 블록 B 및 블록 F의 전원 링크(76)를 접속하는 내부의 격자형 내부 전원 배선(7,5)이 다르다. 이 격자형의 내부 전원 배선(75)에 대하여, 추가로 베이직 셀어레이(78)에 전류를 공급하는 전원이 갈라져 나오고 있다.
도 16은 본 발명을 표준 셀에 적용했을 때의 실시의 형태를 나타내는 일부평면도이다. 도 15와 동등한 부분에는 같은 번호를 붙였다. 칩(100)상에 칩의 전원 링크(74)(간단하게 하기 위한 1개로 표시하고 있다.)와 내부의 격자형 내부 전원 배선(75), 또 회로 블록 H, 블록 I 및 블록 J의 그룹용 전원 링크(76), 단독의 회로 블록 K의 전원 링크(79)등은 도 15의 경우와 동등하다.
처음에 설명한 바와 같이, 표준 셀의 경우는 베이직 셀의 어레이는 형성되지 않고서, 복수 종류의 셀(80)이 어레이형으로 배치된다. 단, 도 16에 나타낸 바와 같이, 셀(80)의 전원 단자의 위치가 동등한 위치로 설정되고, 어레이형으로 배열된 셀(80)에 대하여, 내부 전원 배선(75)에 의해 공통으로 전원이 공급된다. 다만, 어레이내의 셀(80)의 종류에 따라서 접속 배선의 양이 다르므로, 어레이간의 거리는 그 접속 배선의 양에 따라서 결정된다.
도 16의 예에서도, 회로 블록 H, 블록 I 및 블록 J가 그룹화되어, 그 공통의 전원 링크(76)로부터 전원이 공급된다. 또한, 회로 블록의 전원 링크(76,79)는 셀 어레이용의 내부 전원 배선(75)과는 다른 룰로 배치된다. 그리고, 매립된 회로 블록 또는 회로 블록 그룹용 전원 링크(76,79)와 격자형의 내부 전원 배선(75)이 접속된다.
이상 설명한 바와 같이, 본 발명에 따르면, 우선 매크로를 구성하는 블록의 전원 접속 단자의 수와 그것에 연결되는 전원 배선의 폭이 블록의 4변보다 적은 변에 속하는 전원 단자만이 접속되었다고 해도, 충분히 전류를 공급할 수 있도록 설계된다. 또, 블록의 소비 전력을 블록 라이브러리의 속성 데이터로서 갖게 한다. 그리고, 전술한 인접하는 블록을 그룹화하여, 그룹에 공통의 전원 링크를 생성한다. 그 전원 링크의 폭은 그룹내의 블록의 소비 전류의 합계를 공급할 수 있는 폭으로 설정된다.
상기의 구조로 함으로써, 인접 블록 각각에 전원 링크를 형성하는 경우에 비하여, 전체의 전원 링크에 의해 차지되는 면적을 줄일 수 있다. 그 결과, 보다 고집적화를 도모할 수 있다.

Claims (12)

  1. 회로 셀의 어레이내에 상기 회로 셀보다 큰 규모이고, 상이한 복수의 회로 블록이 매립되는 집적 회로 장치의 제조 방법에 있어서,
    상기 회로 셀의 어레이를 구성하는 회로 셀과 상기 복수의 회로 블록을 칩 영역상에 배치하는 공정과,
    상기 복수의 회로 블록에 대하여, 인접하는 회로 블록을 그룹화하는 공정과,
    상기 회로 블록 각각에 그 주위를 둘러싸는 회로 블록용 전원 링크와 상기 그룹화된 복수의 회로 블록에 공통의 그룹용 전원 링크를 발생시키는 공정과,
    상기 칩 전면에, 상기 회로 블록용 전원 링크 또는 그룹용 전원 링크에 접속되는 격자형의 내부 전원 배선을 발생시키는 공정을 갖는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서, 상기 그룹화의 공정은 임의의 회로 블록 또는 그룹에 대하여 사이에 셀을 끼우지 않은 다른 회로 블록 또는 그룹으로서, 대항하는 변의 길이가 거의 동등하게 근접하고 있는 상기 다른 회로 블록 또는 그룹을 선택하여, 동일한 그룹으로 하는 공정을 갖는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서, 상기 그룹용 전원 링크와 그것에 면한 내부 회로 블록의 변에 속하는 전원 단자를 접속하는 접속용 전원 배선을 발생시키는 공정을 더 갖는것을 특징으로 하는 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서, 상기 그룹용 전원 링크의 폭이 적어도 그룹내의 복수의 회로 블록에 필요한 소비 전류를 공급하는데 충분한 폭을 갖는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
  5. 제3항에 있어서, 상기 접속용 전원 배선의 폭이 각각의 회로 블록에 필요한 소비 전류를 공급하는데 충분한 폭을 갖는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
  6. 칩 표면에 형성된 회로 셀의 어레이내에 상기 회로 셀보다 큰 규모이고, 상이한 복수의 회로 블록이 매립된 집적 회로 장치에 있어서,
    단일의 상기 회로 블록의 주위에 설치된 회로 블록용 전원 링크와,
    인접하는 복수의 상기 회로 블록으로 이루어지는 그룹의 주위에 설치된 그룹용 전원 링크와,
    상기 회로 블록용 전원 링크 및 그룹용 전원 링크와 상기 전원 링크내의 회로 블록의 전원 단자를 접속하는 접속용 전원 배선과,
    상기 칩 표면상에 형성되어 상기 회로 블록용 전원 링크 또는 그룹용 전원 링크에 접속된 격자형의 내부 전원 배선을 가지며,
    상기 회로 셀 어레이에 상기 내부 전원 배선으로부터 전류가 공급되고, 상기회로 블록에 상기 회로 블록용 전원 링크로부터 전류가 공급되며, 상기 그룹내의 회로 블록에 상기 그룹용 전원 링크로부터 전류가 공급되도록 구성된 것을 특징으로 하는 집적 회로 장치.
  7. 제6항에 있어서, 상기 그룹내의 복수의 회로 블록은 임의의 회로 블록 또는 그룹과, 그것과의 사이에 회로 셀을 끼우지 않은 다른 회로 블록 또는 그룹으로서, 대항하는 변의 길이가 거의 동등하게 근접하고 있는 상기 다른 회로 블록 또는 그룹을 갖는 것을 특징으로 하는 집적 회로 장치.
  8. 제6항에 있어서, 상기 격자형의 내부 전원 배선과 평행하는 복수의 배선이, 상기 그룹용 전원 링크를 구성하여 상기 복수의 배선과 거의 수직 방향의 배선과 접속되어 있는 것을 특징으로 하는 집적 회로 장치.
  9. 회로 셀의 어레이내에 상기 회로 셀보다 큰 규모이고, 상이한 복수의 회로 블록이 매립되는 집적 회로 장치의 설계 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체에 있어서,
    상기 회로 셀 어레이를 구성하는 회로 셀과 상기 복수의 회로 블록을 칩 영역상에 배치하는 절차와,
    상기 복수의 회로 블록에 대하여, 인접하는 회로 블록을 그룹화하는 절차와,
    상기 회로 블록 각각에 그 주위를 둘러싸는 회로 블록용 전원 링크와 상기그룹화된 복수의 회로 블록에 공통의 그룹용 전원 링크를 발생시키는 절차와,
    상기 칩 전면에, 상기 회로 블록용 전원 링크 또는 그룹용 전원 링크에 접속되는 격자형의 내부 전원 배선을 발생시키는 절차를 컴퓨터에 실행시키기 위한 설계 프로그램을 기록한 기록 매체.
  10. 제9항에 있어서, 상기 그룹화의 절차는 임의의 회로 블록 또는 그룹에 대하여 사이에 셀을 끼우지 않은 다른 회로 블록 또는 그룹으로서, 대항하는 변의 길이가 거의 동등하게 근접하고 있는 상기 다른 회로 블록 또는 그룹을 선택하여, 동일한 그룹으로 하는 절차를 갖는 것을 특징으로 하는 기록 매체.
  11. 회로 셀의 어레이내에 상기 회로 셀과 상이한 규모이고, 상이한 복수의 회로 블록이 매립되는 집적 회로 장치의 제조 방법에 있어서,
    상기 회로 셀의 어레이를 구성하는 회로 셀과 상기 복수의 회로 블록을 칩 영역상에 배치하는 공정과,
    상기 복수의 회로 블록에 대하여, 인접하는 회로 블록을 그룹화하는 공정과,
    상기 그룹화된 복수의 회로 블록에 공통의 그룹용 전원 링크를 발생시키는 공정과,
    상기 칩 전면에, 상기 그룹용 전원 링크에 접속되는 내부 전원 배선을 발생시키는 공정을 갖는 것을 특징으로 하는 집적 회로 장치의 제조 방법.
  12. 칩 표면에 형성된 회로 셀의 어레이내에 상기 회로 셀과 상이한 규모이고, 상이한 복수의 회로 블록이 매립된 집적 회로 장치에 있어서,
    인접하는 복수의 상기 회로 블록으로 이루어지는 그룹의 주위에 설치된 그룹용 전원 링크와,
    상기 그룹용 전원 링크와 상기 전원 링크내의 회로 블록의 전원 단자를 접속하는 접속용 전원 배선과,
    상기 칩 표면상에 형성되어 상기 그룹용 전원 링크에 접속된 내부 전원 배선을 가지며,
    상기 회로 셀 어레이에 상기 내부 전원 배선으로부터 전류가 공급되고, 상기 그룹내의 회로 블록에 상기 그룹용 전원 링크로부터 전류가 공급되도록 구성된 것을 특징으로 하는 집적 회로 장치.
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