JP4141322B2 - 半導体集積回路の自動配線方法及び半導体集積回路の設計のプログラム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路の自動配線方法、そのプログラム及び半導体集積回路に係り、特に、ＡＳＩＣ（Application Specific Integrated Circuit）の一種であり、ライブラリに登録されているマクロセルを用いてＩＣチップ上にレイアウトすることにより作製する半導体集積回路であるセルベースＩＣの設計に用いて好適な半導体集積回路の自動配線方法、そのプログラム及び、そのような半導体集積回路の自動配線方法により設計された半導体集積回路に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）、超大規模集積回路（ＶＬＳＩ）、あるいは超々大規模集積回路（ＵＬＳＩ）等の半導体集積回路は、近年、高集積化、高密度化が進められるのに伴って、百万個以上のトランジスタから構成されるものが実現可能となっている。中央処理装置（ＣＰＵ）、記憶装置（ＲＯＭ、ＲＡＭ）、バッファ、各種の信号処理を行う複数個の周辺装置等をバスや信号線等を介して接続して構成したシステムを、１個の半導体チップ内に組み込んだシステムＬＳＩがその一例である。
【０００３】
このようなシステムＬＳＩは、その回路規模が大きいため、トランジスタ・レベルの回路設計を直接行うことは不可能であり、システム設計、機能設計、詳細論理設計及び回路設計を順次段階的に行う必要がある。
システム設計では、ＣＰＵ、ＲＯＭ、ＲＡＭ、バッファ、複数個の周辺装置をそれぞれ１個の機能ブロックとし、所望の機能が得られるように、システム全体の動作や構成を決定する。機能設計では、システム設計で決定された仕様に基づいて、各機能ブロック間の関係及び各機能ブロック内部の動作を決定する。詳細論理設計では、上記機能設計によって内部の動作が決定された各機能ブロックを構成するためのマクロセルをＩＣチップ上にレイアウトし、それらを相互に配線する（配置配線）ことにより、半導体集積回路のシミュレーション・モデルを作成する。
【０００４】
上記マクロセルは、ＮＡＮＤゲートやＮＯＲゲート等の基本論理素子と、これらが複数個組み合わされて構成されたラッチやカウンタ、あるいはメモリ等の基本論理回路とからなる。上記マクロセルは、各々の機能がハードウェア記述言語（ＨＤＬ； Hardware Description Language）やＣ言語（商標名）等のプログラミング言語を用いて記述されてライブラリとして登録されている。
そして、このようにして作成された半導体集積回路のシミュレーション・モデルは、マクロセルのライブラリとともにコンパイルされた後、その動作のシミュレーションが行われ、所望の機能が得られるか否かを確認する検証（ベリフィケーション）が行われる。
回路設計では、機能設計と詳細論理設計とからなる論理設計に基づく回路仕様を満たすように、トランジスタ・レベルの電子回路と素子の特性を決定する。
なお、論理設計以外の各設計段階においても、コンピュータにより回路の動作シミュレーションと、検証とが行われる。
【０００５】
図１８は、従来の半導体集積回路の設計方法（論理設計）により設計されたセルベースＩＣを構成するマクロセル及びその周辺部の概略上面図、また、図１９及び図２０は、同設計方法を説明するための工程図である。
この例のマクロセルは、図１８及び図１９に示すように、コア部１の内部の３層目に形成され、４層目に配置される縦電源配線及び縦接地配線と接続するための長方形状の電源端子２ａ，２ｂ及び接地端子３ａ，３ｂと、コア部１の周縁部に形成された複数個の入出力端子４，４，…とを有している。
また、コア部１の周縁又はその延長線と、コア部１の下辺周縁部に形成された複数個の入出力端子４，４，…の各先端を結んで得られる直線とで囲まれて形成される略長方形状の枠は、マクロ外枠５と呼ばれ、このマクロ外枠５の近傍には、マクロ外枠５を囲むように、周回電源リング６が形成されている。
【０００６】
この半導体集積回路の設計方法は、設計支援装置の記憶部に記憶された設計支援プログラムが、ＣＰＵを有してなる制御部によって処理されることによって実行される。
まず、上記制御部は、記憶部から読み出されたチップのデータ及びマクロセルのデータに基づいて、チップ上の所望の位置に、マクロセルを配置する。
ここで、コア部１の内部の３層目には、図１９に示すように、配線パターンを構成する長方形状の電源端子２ａ，２ｂ及び接地端子３ａ，３ｂが配置される。
【０００７】
次に、上記制御部は、記憶部に記憶されている、５層目に配線する一対の横接地バス７及び横電源バス８からなるチップ内部電源配線の情報を読み出し、マクロ外枠５近傍のマクロ外枠５の上辺から上方及び下辺から下方の所定の幅の配置設定領域内に、横接地バス７及び横電源バス８がある場合は、同図に示すように、疑似的な周回電源リング６を構成する横電源配線及び横接地配線として設定する。
【０００８】
また、上記制御部は、周回電源リング６を構成する横接地バス７及び横電源バス８の上方又は下方の上記配置設定領域内に、さらに横電源配線又は横接地配線の配置が可能であるときは、同図に示すように、独立した横電源配線９（１２）又は横接地配線１１（１３）を追加して配置する。
次に、上記制御部は、同図に示すように、マクロ外枠５の左辺及び右辺を含む所定の幅の配置設定領域内の４層目に、それぞれ一対の縦電源配線１４（１６）及び縦接地配線１５（１７）を配線する。
次に、上記制御部は、縦接地配線１５，１７と、横接地配線９，１２及び横接地バス７とをビアホールを介して結線すると共に、縦電源配線１４，１６と、横電源配線１１，１３及び横電源バス８とをビアホールを介して結線する。
【０００９】
次に、上記制御部は、チップ内部電源配線の終端処理を行う。すなわち、上記制御部は、終端縦接地バス１８ａと横接地配線９とをビアホールを介して接続して終端する。また、終端縦接地バス１８ｂと横接地配線１２とをビアホールを介して接続して終端する。また、上記制御部は、終端縦電源バス１８ｃと横電源配線１１とをビアホールを介して接続して終端するとともに、終端縦電源バス１８ｄと横電源配線１３とをビアホールを介して接続して終端する。
また、上記制御部は、接地フォローピン１８ｅと縦接地配線１５とをビアホールを介して接続して終端するとともに、接地フォローピン１８ｆと縦接地配線１７とをビアホールを介して接続して終端する。また、上記制御部は、電源フォローピン１８ｇと縦電源配線１４とをビアホールを介して接続して終端するとともに、電源フォローピン１８ｈと縦電源配線１６とをビアホールを介して接続して終端する。
【００１０】
次に、上記制御部は、周回電源リング６とマクロセルの３層目に配置される各電源端２ａ，２ｂ及び各接地端子３ａ，３ｂとを接続する。すなわち、上記制御部は、図２０に示すように、周回電源リング６を構成する上方側の横電源配線１１及び横接地配線９から、それぞれ各電源端子２ａ，２ｂ及び各接地端子３ａ，３ｂの直上を通過させて縦方向に下方側のそれぞれ横電源配線１３及び横接地配線１２まで、直線状にそれぞれ縦電源配線１９ａ及び縦接地配線１９ｂを４層目に配置する。
ここで、縦電源配線１９ａ及び縦接地配線１９ｂと、それぞれ各電源端子２ａ，２ｂ及び各接地端子２ａ，３ｂとが重なった部位には、ビアホールが形成され、ビアホールを介して、縦電源配線１９ａと各電源端子２ａ，２ｂ、及び縦接地配線１９ｂと各接地端子３ａ，３ｂとがそれぞれ接続される。
次に、上記制御部は、図１８に示すように、５層目に形成され、コア部１上方を通過する横接地バス２０ａ及び横電源バス２０ｂを、それぞれ、縦電源配線１４，１６，１９ａ及び縦接地配線１５，１７，１９ｂと各交点においてビアホールを介して接続して、所定の電源供給能力を確保するためのメッシュ状電源配線構造を形成して、一連の処理を終了する。
【００１１】
このような構成によれば、半導体チップが有する基盤情報、特に電源配線の情報に依存することなく、マクロセルの構造や電源配線の接続方法を決定することができる。マクロセルの上下又は左右に他のマクロセルが形成されている場合であっても、電流が分散し、部分的に電圧降下が発生することがなく、安定的に電源を供給することができる。
なお、電源配線のレイアウト等に依らずに、安定的に電源を供給するための技術として、電源端子を介して、マクロセルの電源配線と、半導体チップの電源配線とを接続する技術も提案されている（例えば、特許文献１参照。）。この技術においても、例えば、マクロセルの電源配線と電源端子とは、スルーホールを介して接続されるように構成されている。
【００１２】
【特許文献１】
特開２００１−３３８９８２号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、電源端子及び接地端子と、これらと別の配線層に配置された縦電源配線及び縦接地配線とを接続するために、多数のスルーホールを形成する必要があり、接続部位が多いほどスルーホールの位置情報等を生成するために長時間を費やし、かつ、計算量も増大し、したがって、全体の配線処理時間が増大するという問題があった。
また、電源端子及び接地端子を、それぞれ縦電源配線及び縦接地配線とを接続するために、全ての電源端子及び接地端子の位置情報等を定義して記憶部に記憶させておく必要があるので、記憶すべきデータのサイズが増大するという問題があった。
したがって、配線処理工程でのデータの読出時間が増大し、かつ、工程数も増大するという問題があった。特に多数の電源端子が散在配置されているような場合に、処理時間がかかりすぎるという問題があった。
【００１４】
また、マクロセルの外側に周回電源リングを形成する場合、この周回電源リングによって占められるスペースが大きくなり、半導体チップ上でのマクロセルの搭載密度が低下してしまい、半導体チップの面積の縮小化の妨げとなるという問題があった。
また、コア部１に形成された回路パターンは、電源端子及び接地端子が形成された例えば３層目以下の配線層にのみ形成され、電源端子及び接地端子とビアホール介して接続される縦電源配線及び縦接地配線が配置された４層目の縦電源配線及び縦接地配線が配置されない領域は活用されない無駄なスペースとなってしまうという問題があった。このため、マクロセルの面積が増大してしまい、かつ、設計上の自由度を低下させるという問題があった。
【００１５】
この発明は、上述の事情に鑑みてなされたもので、配線処理に必要なデータ量を縮小し、かつ、配線処理時間を短縮し、半導体集積回路を短期間で容易に設計することができる半導体集積回路の自動配線方法、そのプログラム及び半導体集積回路を提供することを第１の目的としている。
また、マクロセル及び半導体チップの面積の縮小化を達成し、かつ、設計上の自由度を向上させることができる半導体集積回路の自動配線方法、そのプログラム及び半導体集積回路を提供することを第２の目的としている。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、各々所定の機能を実現する複数個のマクロセルを半導体チップ上にレイアウトし、上記複数個のマクロセルを相互に配線して所望の動作を行う半導体集積回路を形成するために用いる半導体集積回路の自動配線方法に係り、上記半導体チップ上に、その内部にそれぞれ複数の電源端子及び接地端子が形成された上記マクロセルを配置する第１のステップと、上記マクロセルに電源を供給するための第１の電源配線及び第１の接地配線を含む環状配線群を、上記マクロセルの外枠に沿って、上記環状配線群の少なくとも一部が、上記マクロセルの外枠から上記マクロセルの中心部へ向けて設定された所定の領域に配置されるように形成する第２のステップと、第２の電源配線を介して、対応する上記各電源端子と、上記環状配線群を構成する上記第１の電源配線とを接続し、かつ、第２の接地配線を介して、対応する上記各接地端子と、上記環状配線群を構成する上記第１の接地配線とを接続する第３のステップとを含み、上記所定の領域は、上記環状配線群の少なくとも一部を配置可能とする一方、上記第１の電源配線及び上記第１の接地配線と同層の、上記マクロセルの内部配線層の配置を禁止する配線制限領域として定義されていることを特徴としている。
【００１７】
また、請求項２記載の発明は、請求項１記載の半導体集積回路の自動配線方法に係り、上記マクロセルの内部には、それぞれ、対応する上記第２の電源配線及び上記第２の接地配線と同層の配線層を用いて、上記各電源端子及び上記各接地端子が配置されていることを特徴としている。
【００１９】
また、請求項３記載の発明は、請求項１記載の半導体集積回路の自動配線方法に係り、上記配線制限領域が、上記所定の領域のうち、上記環状配線群が配置される層に対して定義されていることを特徴としている。
【００２０】
また、請求項４記載の発明は、請求項２記載の半導体集積回路の自動配線方法に係り、記第１のステップで上記半導体チップ上に配置される上記マクロセルの内部には、上記電源端子及び上記接地端子が、それぞれ、上記第３のステップで配線する上記第２の電源配線及び上記第２の接地配線の延在方向に沿って、上記第２の電源配線及び上記第２の接地配線と少なくとも一部が重なる態様で複数列配置され、各列の上記電源端子又は上記接地端子は、同種の端子のみが上記延在方向に沿って直線状に配置されていることを特徴としている。
【００２１】
また、請求項５記載の発明は、請求項４記載の半導体集積回路の自動配線方法に係り、上記第３のステップでは、上記第２の電源配線及び上記第２の接地配線を、対応する列の上記電源端子又は上記接地端子のうち、１つ又は複数の上記電源端子又は上記接地端子の定義された情報に基づいて配置することを特徴としている。
【００２２】
また、請求項６記載の発明は、請求項１乃至５のいずれか１に記載の半導体集積回路の自動配線方法に係り、上記マクロセルの内部配線層の一部を上記電源端子及び上記接地端子と同層に、かつ、上記電源端子及び上記接地端子が配置されている列上以外の領域に形成することを特徴としている。
【００２３】
また、請求項７記載の発明は、請求項１乃至６のいずれか１に記載の半導体集積回路の自動配線方法に係り、上記電源端子及び上記接地端子の配置パターンが互いに対称の関係にあるマクロセル同士では、上記電源端子及び上記接地端子のうち、列毎及び行毎に少なくとも１つの端子の情報が定義され、上記第３のステップでは、上記端子の情報に基づいて、上記第２の電源配線を介して、対応する上記各電源端子と、上記環状配線群を構成する上記第１の電源配線とを接続し、かつ、上記第２の接地配線を介して、対応する上記各接地端子と、上記環状配線群を構成する上記第１の接地配線とを接続することを特徴としている。
【００２４】
また、請求項８記載の発明は、請求項１乃至７のいずれか１に記載の半導体集積回路の自動配線方法に係り、上記環状配線群は、所定間隔で配線されるチップ内部電源配線のうち、上記マクロセルの外枠の直近に存在する上記チップ内部電源配線を含むことを特徴としている。
【００２５】
また、請求項９記載の発明は、請求項１乃至７のいずれか１に記載の半導体集積回路の自動配線方法に係り、上記環状配線群は、所定間隔で配線されるチップ内部電源配線のうち、上記所定の領域を通過する上記チップ内部電源配線を含むことを特徴としている。
【００２６】
また、請求項１０記載の発明は、請求項１乃至９のいずれか１に記載の半導体集積回路の自動配線方法に係り、上記マクロセルの外枠は、上記マクロセルをそれぞれ構成する内部論理回路の配置領域であるコア部と、上記コア部の周縁に配置される入出力端子部とを囲んで形成される枠であることを特徴としている。
【００２７】
また、請求項１１記載の発明は、請求項２記載の半導体集積回路に係り、上記第１のステップでは、上記複数の電源端子及び接地端子が形成された上記マクロセルを、上記半導体チップ上に配置し、上記第３のステップでは、上記複数の電源端子が配置された配線層と同層の上記第２の電源配線を介して、対応する上記各電源端子と、上記環状配線群を構成する上記第１の電源配線とを接続し、かつ、上記複数の接地端子が配置された配線層と同層の上記第２の接地配線を介して、対応する上記各接地端子と、上記環状配線群を構成する上記第１の接地配線とを接続することにより、上記マクロセルの上記複数の電源端子及び接地端子と、上記第２の電源配線及び上記第２の接地配線とを接続する際に、スルーホールの生成を不要とすることを特徴としている。
【００２８】
また、請求項１２記載の発明に係る半導体集積回路の設計プログラムは、コンピュータに請求項１、４、５、７又は１１に記載の各ステップを実行させることを特徴としている。
【００３３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である半導体集積回路の設計方法を表すフローチャート、図２は、同半導体集積回路の設計装置の構成を示すブロック図、図３乃至図６は、同設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図、図７乃至図９は、同設計方法を説明するための工程図、図１０乃至図１２は、同設計方法を説明するための説明図、また、図１３は、同設計方法を説明するための工程図である。
【００３４】
この半導体集積回路の設計方法は、半導体集積回路の設計支援プログラムが、例えば、図２に示すような、半導体集積回路の設計支援装置２１に組み込まれて実行される。これにより、複数のマクロセルが搭載された半導体集積回路の設計が行われる。ここで、マクロセルとしては、例えば、ＳＲＡＭ等のメモリのマクロセルの他、ＣＰＵのマクロセル、グラフィック・ディスプレイ・コントローラのマクロセルなどが搭載される。
設計支援装置２１は、同図に示すように、ＣＰＵを有してなる制御部２２と、記憶部２３と、表示部２４と、操作部２５とを備えたコンピュータ等の情報処理装置によって構成されている。
【００３５】
記憶部２３は、内部記憶装置と、外部記憶装置とからなる。内部記憶装置は、ＲＯＭやＲＡＭ等の半導体メモリからなる。外部記憶装置は、ＦＤ（フレキシブル・ディスク）が装着されるＦＤドライバ、ＨＤ（ハード・ディスク）が装着されるＨＤドライバ、ＭＯ（光磁気）ディスクが装着されるＭＯディスクドライバ、あるいはＣＤ（コンパクト・ディスク）−ＲＯＭ、ＣＤ−Ｒ（Recordable）、ＣＤ−ＲＷ（ReWritable）やＤＶＤ（デジタル・ビデオ・ディスク）−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等が装着されるＣＤ／ＤＶＤドライバ等からなる。
表示部２４は、ＣＲＴディスプレイ、液晶ディスプレイ、あるいはプラズマディスプレイなどからなる。操作部２５は、キーボードやマウス等からなる。
【００３６】
上記半導体集積回路の設計方法は、半導体集積回路の設計支援プログラムとして、ＦＤ、ＨＤ、ＭＯディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷやＤＶＤ−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等の記憶媒体に記憶されており、各々が対応する外部記憶装置に装着され、実行時に読み出されてＲＡＭにロードされる。この記憶媒体は、ＲＯＭ等の半導体メモリでも良い。
記憶部２３には、配線ツール等の設計支援プログラムの他、電源端子及び接地端子に関する端子情報等が記述されたライブラリが記憶されている。
【００３７】
まず、この例の半導体集積回路の設計方法におけるマクロセルのレイアウト仕様の概略について、図３〜図６を参照して説明する。
（１）マクロ外枠（外枠）２６は、図３に示すように、コア部２７の周縁又はその延長線と、コア部２７の下辺周縁部に形成された複数個の入出力端子２８，２８，…の各先端を結んで得られる直線とで囲まれて形成される略長方形状の枠とする。各入出力端子２８は、コア部２７の例えば下辺周縁部に形成する。
（２）マクロ外枠２６から所定の距離内側に設定された境界枠２９との間に形成された略角環状の領域は、周回電源リング（環状配線群）５１の少なくとも一部が配置可能となるように、コア部２７の内部の周回電源リング５１と同層の配線層の使用が禁止される配線制限領域Ａとする。この例では、配線制限領域Ａ内で、４層目及び５層目の配線層の使用が禁止され、必要に応じて引回し処理がなされる。なお、１層目から３層目の配線層は、配線制限領域Ａ内であっても使用が許可される。
（３）コア部２７の内部には、縦電源配線（第２の電源配線）７４及び縦接地配線（第２の接地配線）７５と接続するための電源端子４１及び接地端子４２をともに縦電源配線７４及び縦接地配線７５と同層の４層目の配線層に形成する。
すなわち、図４に示すように、端子３１は、３層目の配線層に形成された配線パターン３３の所定の部位の直上の４層目の配線層に形成され、ビアホール３５を介して配線パターン３３と接続される。なお、図中符号３６は、層間絶縁膜を示している。
【００３８】
（４）電源端子４１及び接地端子４２は、それぞれ、縦電源配線７４、縦接地配線７５の配線方向に沿って、縦電源配線７４及び縦接地配線７５と少なくとも一部が重なる態様で、同種の端子のみが列状に配置される。
例えば、図３に示すように、正方形状の電源端子４１及び接地端子４２を、同種の端子について、中心が格子点に略一致するように、チェッカー状に配置（この例では、それぞれ、１列当り４つの端子を６列に配置）する。
（５）電源端子４１及び接地端子４２は、図５に示すように、縦方向又は横方向に隣接する同一種類の端子４５１及び４５２は、互いの軸線が極力ずれないように配置する必要がある。この場合、端子４５１及び４５２の短辺は、極力同一サイズとする。
（６）縦方向又は横方向に隣接する同一種類又は異なる種類の端子４６１及び４６２の最小間隔Ｄｍｉｎ（図６参照）は、４層の配線のスペーシング・ルールに従うものとする。
【００３９】
（７）５層目に形成される横接地バス５２及び横電源バス５３が利用可能な場合は、これらを流用して、各マクロセルの周回電源リング５１を構成する。また、５層目に形成され、コア部２７上方を通過する横接地バス７６及び横電源バス７７は、必要に応じて、それぞれ、縦電源配線５８，６１，７４及び縦接地配線５９，６２，７５と接続して、メッシュ状電源配線構造を形成する。
（８）コア部２７の形状は、長方形状又はＬ字形状とし、凹凸のある形状は不可とする。
（９）マクロセルの入出力端子２８を含めた外形、マクロ外枠２６、マクロセル内部のレイアウトデータ、長方形状の配線の四隅（パスの端点）の座標は、予め設計ユニットとして記憶部に予め記憶しておく。
（１０）アルミニウムや銅等の金属膜からなる配線は、配線制限領域Ａを除き、１層目から３層目まで使用可能とする。
【００４０】
次に、この例の半導体集積回路の設計方法について、図１に示すフローチャート及び図７〜図１３を参照して説明する。
まず、制御部２２は、図１に示すステップＳＡ１１の処理を実行し、記憶部２３から読み出された半導体チップのデータ及びマクロセルのデータに基づいて、半導体チップ上の所望の位置に、マクロセルを配置する。
すなわち、操作者（論理設計者）の操作に応じてマクロセルのマクロ外枠２６及びコア部２７を半導体チップ上の操作者が所望する位置に配置する。
ここで、各電源端子及び各接地端子としては、例えば、正方形状の電源端子４１及び接地端子４２が、同種の端子について、中心が格子点に略一致するように、チェッカー状に、かつ、同一の列に沿って異種の端子が混じらないように配置される。
また、電源端子４１及び接地端子４２は、３層目の配線層に形成された配線パターンの所定の部位の直上の４層目の配線層に形成され、ビアホールを介して配線パターンと接続される（図４参照）。
【００４１】
次に、制御部２２は、ステップＳＡ１２で、周回電源リング５１を形成する。すなわち、制御部２２は、記憶部２３に記憶されている、５層目に配線する一対の横接地バス（チップ内部電源配線）５２及び横電源バス（チップ内部電源配線）５３からなるチップ内部電源配線の情報を読み出し、マクロ外枠２６の近傍のマクロ外枠２６の上辺及び下辺を含む所定の幅の配置設定領域内に、横接地バス５２及び横電源バス５３がある場合は、図７に示すように、疑似的な周回電源リング５１を構成する横電源配線及び横接地配線として設定する。
この例では、これらの横接地バス５２及び横電源バス５３としては、マクロ外枠２６内であっても配線制限領域Ａ内を通るものを採用している。
【００４２】
横接地バス５２及び横電源バス５３は、アルミニウムや銅等の金属膜からなり、所定幅（例えば、０．９８μｍ）を有し、一対となって所定間隔で図中横方向に複数組形成される。
また、制御部２２は、周回電源リング５１を構成する横接地バス５２及び横電源バス５３の上方又は下方の上記配置設定領域内に、さらに横電源配線又は横接地配線の配置が可能であるときは、同図に示すように、独立した横電源配線又は横接地配線を追加して配置する。
例えば、制御部２２は、まず、検出した横接地バス５２及び横電源バス５３と上記マクロセルのマクロ外枠２６との間に、５層目に、予め設定した長さ（例えば、０．５５μｍ）の短辺を有する横電源配線又は横接地配線を予め設定したピッチ（例えば、１．１５μｍ）で３本又は２本配線できるか否か判断する。
【００４３】
横接地バス５２及び横電源バス５３と上記マクロセルのマクロ外枠２６との間に横電源配線又は横接地配線を３本又は２本配線できる場合には、制御部２２は、横電源配線又は横接地配線を３本又は２本配線する。
横電源配線又は横接地配線は、２本の場合には、一対の横電源配線及び横接地配線からなり、３本の場合には、横電源配線又は横接地配線の一方が１本で他方が２本となる。
これに対し、横接地バス５２及び横電源バス５３と上記マクロセルのマクロ外枠２６との間に横電源配線又は横接地配線を配線できない場合には、同図に示すように、制御部２２は、例えば、横接地バス５２及び横電源バス５３のマクロ外枠２６の反対側に各々一対の横電源配線（第１の電源配線）５４（５７）及び横接地配線（第１の接地配線）５５（５６）を配線する。いずれの場合にも、接地配線と電源配線とを交互に配線する。
なお、上記配置設定領域内に流用可能な上記横接地バス及び横電源バスが存在しない場合は、上記配置設定領域内に、独立に横電源配線及び横接地配線を配置する。
【００４４】
次に、制御部２２は、縦電源配線及び縦接地配線の配線、並びに横電源配線及び横接地配線と縦電源配線及び縦接地配線との結線を行う。
すなわち、制御部２２は、まず、同図に示すように、マクロ外枠２６の左辺及び右辺を含む所定の幅の配置設定領域内の４層目に、予め設定した長さ（例えば、０．５５μｍ）の短辺を有する各々一対の縦電源配線５８（６１）及び縦接地配線５９（６２）を予め設定したピッチ（例えば、１．１５μｍ）で配線する。
次に、制御部２２は、縦接地配線５９，６２と、横接地配線５５，５６及び横接地バス５２とをビアホールを介して結線すると共に、縦電源配線５８，６１と、横電源配線５４，５７及び横電源バス５３とをビアホールを介して結線する。
次に、制御部２２は、周回電源リング５１が生成されている領域に他のマクロセルが配置されないように、この領域が既に予約されていることを示す配置禁止予約領域として定義する。さらに、制御部２２は、マクロ外枠２６の所定の周囲領域（例えば、マクロ外枠２１の各辺から１．５１μｍまでの略ロ字状の領域）を他のマクロセルが存在しない領域とする。
【００４５】
次に、ステップＳＡ１３で、制御部２２は、チップ内部電源配線の終端処理を行う。すなわち、制御部２２は、図８に示すように、４層目の終端縦接地バス６３を直交する５層目の横接地配線５５の下部に到達させ、ビアホールを介して接続して終端するとともに、４層目の終端縦接地バス６４を直交する５層目の横接地配線５６の下部に到達させ、ビアホールを介して接続して終端する。
同様に、制御部２２は、４層目の終端縦電源バス６５を直交する５層目の横電源配線５４の下部に到達させ、ビアホールを介して接続して終端するとともに、４層目の終端縦電源バス６６を直交する５層目の横電源配線５７の下部に到達させ、ビアホールを介して接続して終端する。
【００４６】
また、制御部２２は、１層目の接地フォローピン６７を直交する４層目の縦接地配線５９の下部に到達させ、ビアホールを介して接続して終端するとともに、１層目の接地フォローピン６８を直交する４層目の縦接地配線６２の下部に到達させ、ビアホールを介して接続して終端する。
同様に、制御部２２は、１層目の電源フォローピン６９を直交する４層目の縦電源配線５８の下部に到達させ、ビアホールを介して接続して終端するとともに、１層目の電源フォローピン７１を直交する４層目の縦電源配線６１の下部に到達させ、ビアホールを介して接続して終端する。
【００４７】
次に、制御部２２は、ステップＳＡ１４で、マクロセルの電源端子及び接地端子を認識する。すなわち、制御部２２は、マクロセル内部の４層目に形成される電源端子４１及び接地端子４２のうち、図１１に示すように、各列の１つの端子（この例では、図中最も上方に配置される端子）の定義された位置を、記憶部２３に記憶された端子情報ライブラリから検索し、後述するステップＳＡ１５で、周回電源リング５１を構成する横電源バス５３及び横電源配線５４，５７、又は横接地バス５２及び横接地配線５５，５６と、縦電源配線７４又は縦接地配線７５を介して接続すべき電源端子４１及び接地端子４２として認識する。
この例では、図１２に示すように、上記端子情報ライブラリには、１列に並んだ端子群を構成する複数の端子７２１，７１２，…のうち、１つの端子７２１の情報のみが定義され、同一列の他の端子７１２，７２３，…の情報の定義は、省略されている。
【００４８】
次に、制御部２２は、ステップＳＡ１５で、周回電源リング５１とマクロセルの各電源端子４１及び各接地端子４２とを接続する。すなわち、制御部２２は、まず、ステップＳＡ１４の処理で認識した各電源端子４１の定義された位置に対応して、図９及び図１０に示すように、４層目の図９中縦方向に（例えば、縦電源配線５８，６１の延在方向に沿って）、ステップＳＡ１２の処理で生成した周回電源リング５１を構成して５層目に形成される横電源配線５４の下面から横電源バス５２の下面を経て横電源配線５７の下面に至るまで各電源端子４１の一辺と同一の線幅の縦電源配線７４を同層の列をなす各電源端子４１に引き重ねるようにして形成する。
このとき、制御部２２は、各縦電源配線７４を、縦電源配線５８、横電源バス５３及び縦電源配線５７との各交点においてビアホールを介して接続する。また、制御部２２は、複数本の縦電源配線７４のうち、その延長線上に終端縦電源バス６５，６６が存在する縦電源配線７４を、その終端縦電源バス６５，６６と直接接続する。
【００４９】
同様に、制御部２２は、ステップＳＡ１４の処理で認識した各接地端子４２の定義された位置に対応して、図９及び図１０に示すように、４層目の図９中縦方向に（例えば、縦接地配線５９，６２延在方向に沿って）、ステップＳＡ１２の処理で生成した周回電源リング５１を構成して５層目に形成される横接地配線５５の下面から横電源配線５４及び横接地バス５２の下面を経て横接地配線５６の下面に至るまで各接地端子４２の一辺と同一の線幅の縦接地配線７５を、同層の列をなす各接地端子４２に引き重ねるようにして形成する。
【００５０】
このとき、制御部２２は、各縦接地配線７５を、横接地配線５５、横接地バス５２及び横接地配線５６との各交点においてビアホールを介して接続する。また、制御部２２は、複数本の縦接地配線７５のうち、その延長線上に終端縦接地バス６３，６４が存在する縦接地配線７５を、その終端縦接地バス６３，６４と直接接続する。
次に、制御部２２は、ステップＳＡ１６で、図１３に示すように、５層目に形成され、コア部２７上方を通過する横接地バス７６及び横電源バス７７を、それぞれ、縦電源配線５８，６１，７４及び縦接地配線５９，６２，７４と各交点においてビアホールを介して接続して、メッシュ状電源配線構造を形成して、一連の処理を終了する。
【００５１】
このように、この例の構成によれば、各電源端子４１及び各接地端子４２を、縦電源配線７５及び縦接地配線７４と同層に形成するので、縦電源配線７５及び縦接地配線７４を単に引き重ねるのみで、それぞれ電源端子４１及び各接地端子４２と接続され、縦電源配線７５及び縦接地配線７４の配線工程でのスルーホールの形成を不要とすることができるので、スルーホールの位置情報等を生成するために費やす時間を省くことができ、迅速に設計を行うことができる。
また、スルーホールの形成を不要とすることができるので、レイアウトの設計ルールエラーが発生する可能性も低減させることができる。
また、この配線工程において用いるスルーホールの位置情報を記憶する必要がないので、記憶部２３の記憶容量を低減することができる。
【００５２】
また、各電源端子４１及び各接地端子４２は、縦電源配線７５及び縦接地配線７４と同層に形成されるとともに、正方形状の電源端子４１及び接地端子４２が、同種の端子について、中心が格子点に略一致するように、チェッカー状に配置されるので、電源端子４１及び接地端子４２のうち、各列の１つの端子の定義された位置がわかれば、配線が可能となる。
したがって、端子情報ライブラリに定義する情報を大幅に削減することができ（例えば、粒状端子が１００行１００列に配置された場合には、最大約９６％の端子の定義の省略が可能となる。）、記憶部２３の記憶容量を低減することができる。さらに、端子情報ライブラリの検索時間等も短縮されるので、迅速に設計を行うことができる。
【００５３】
また、マクロ外枠２６から所定の距離内側に設定された境界枠２９との間に形成された略角環状の領域を、周回電源リングの少なくとも一部が配置可能となるように、配線層の使用を禁止することによって、周回電源リング５１のマクロセル内部への入り込み配置を可能としたので、周回電源リング５１の大きさを縮小し、隣接するマクロセルとの間の間隔を減少させることができるため、半導体チップ上のマクロセルの搭載密度を向上させることができ、半導体チップの面積の縮小化を達成することができる。
また、コア部２７上方を通過する横接地バス７６及び横電源バス７７を、それぞれ、縦電源配線５８，６１，７４及び縦接地配線５９，６２，７５と各交点においてビアホールを介して接続して、メッシュ状電源配線構造を形成したので、配線抵抗を低下させることができ、マクロセルの形状に関わらず、高い電流供給能力を維持することができる。また、配線の電圧降下を抑制することができる。
【００５４】
◇第２実施例
図１４は、この発明の第２実施例である半導体集積回路の設計方法におけるマクロセルのレイアウト仕様の概略を説明するための図である。
この例が上述した第１実施例と大きく異なるところは、電源端子及び接地端子の形状を短冊状として配列した点である。
これ以外の構成は、上述した第１実施例の構成と略同一であるので、その説明を簡略にする。
【００５５】
この例では、図１４に示すように、短冊状の電源端子４３ａ，４３ｂ及び接地端子４４ａ，４４ｂを配列する。ここで、電源端子４３ａ，４３ｂ及び接地端子４４ａ，４４ｂは、同一の列に沿って（縦電源配線（第２の電源配線）及び縦接地配線（第２の接地配線）の延在方向に沿って）、異種の端子が混じらないように配置される。
【００５６】
この例の構成によれば、上述した第１実施例と略同様の効果を得ることができる。
加えて、電源端子４３ａ，４３ｂ及び接地端子４４ａ，４４ｂが配列されている列上以外の領域では、電源端子４３ａ，４３ｂ及び接地端子４４ａ，４４ｂと同層の４層目の配線層を用いて、マクロセル内部の配線が可能となるので、従来、電源端子及び接地端子が形成された層以下の下層の配線層を用いてなされていたマクロセル内部の配線の一部を、４層目の配線層を用いて行うことができるので、１層当りの配線領域を縮小することができ、マクロセルの面積を縮小することができ、半導体チップの面積の縮小化を達成することができる。また、使用可能な配線領域が増加することにより、設計上の自由度を向上させることができる。
【００５７】
◇第３実施例
図１５は、この発明の第３実施例である半導体集積回路の設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図、また、図１６及び図１７は、同設計方法を説明するための説明図である。
この例が上述した第１実施例と大きく異なるところは、電源端子及び接地端子の配置パターンが互いに回転対称の関係にあるマクロセル同士で、同一のデータ（例えばレイアウトデータ及び端子情報データ）を適用するように構成した点である。
すなわち、この例では、マクロセルを半導体チップ上に回転させずにそのまま配置する場合（第１実施例で述べた通常配置の場合）はもちろん、マクロセルを例えば所定角度回転させて半導体チップ上に配置する場合（図１５参照）にも、第１実施例の場合と同様の方法が適用されて、半導体集積回路の設計が行われる。
これに伴い、マクロセルの端子情報ファイルの仕様が、第１実施例で述べたものとは相違している。例えば、回転配置可能なように、端子情報ライブラリでは、チェッカー状に配置された電源端子及び接地端子のうち、行毎及び列毎に少なくとも１つの端子の情報の定義がなされている（図１７参照）。
これ以外の構成は、上述した第１実施例の構成と略同一であるので、その説明を簡略にする。
【００５８】
この半導体集積回路の設計方法では、設計基盤データに含まれたマクロセルデータ（例えばレイアウトデータ及び端子情報データ）を用いて、マクロセルを、回転操作なしで半導体チップ上に配置する通常配置、及び所定角度（９０°、１８０°、２７０°）回転させて半導体チップ上に配置する回転配置について適用可能であるが、以下、例として、９０°回転させて、半導体チップ上に配置する場合について述べる。
この例でも、マクロ外枠２６Ｂは、図１５に示すように、コア部２７Ｂの周縁又はその延長線と、コア部２７Ｂの右辺周縁部に形成された複数個の入出力端子２８Ｂ，２８Ｂ，…の各先端を結んで得られる直線とで囲まれて形成される略長方形状の枠とする。各入出力端子２８Ｂは、コア部２７Ｂの右辺周縁部にのみ形成する。
【００５９】
また、マクロ外枠２６Ｂから所定の距離内側に設定された境界枠２９Ｂとの間に形成された略角環状の領域は、周回電源リング（環状配線群）の少なくとも一部が配置可能となるように、配線層の使用が禁止される配線制限領域Ｂとする。
また、同図に示すように、正方形状の電源端子４１Ｂ及び接地端子４２Ｂを、同種の端子について、中心が格子点に略一致するように、チェッカー状に配置（この例では、それぞれ、１列当り６つの端子を４列に配置）する。
【００６０】
次に、この例の半導体集積回路の設計方法について、図１６及び図１７を参照して説明する。
まず、制御部２２は、第１実施例の場合と同様に、記憶部２３から読み出された半導体チップのデータ及びマクロセルのデータに基づいて、半導体チップ上の所望の位置に、マクロセルを配置する。
ここで、各電源端子及び各接地端子としては、例えば、正方形状の電源端子４１Ｂ及び接地端子４２Ｂが、同種の端子について、中心が格子点に略一致するように、チェッカー状に、かつ、同一の列に沿って異種の端子が混じらないように配置される。
また、電源端子４１Ｂ及び接地端子４２Ｂは、３層目の配線層に形成された配線パターンの所定の部位の直上の４層目の配線層に形成され、ビアホールを介して配線パターンと接続される。
【００６１】
次に、制御部２２は、図１６に示すように、周回電源リング５１Ｂを形成する。すなわち、制御部２２は、記憶部２３に記憶されている、５層目に配線する一対の横接地バス５２Ｂ及び横電源バス５３Ｂからなるチップ内部電源配線の情報を読み出し、マクロ外枠２６Ｂの近傍のマクロ外枠２６Ｂの上辺及び下辺を含む所定の幅の配置設定領域内に、横接地バス５２Ｂ及び横電源バス５３Ｂがある場合は、同図に示すように、疑似的な周回電源リング５１Ｂを構成する横電源配線及び横接地配線として設定する。
この例でも、これらの横接地バス５２Ｂ及び横電源バス５３Ｂとしては、マクロ外枠２６Ｂ内であっても配線制限領域Ｂ内を通るものを採用している。
【００６２】
また、この例では、制御部２２は、周回電源リング５１Ｂを構成する横接地バス５２Ｂの上方及び横電源バス５３Ｂの下方の上記配置設定領域内に、同図に示すように、独立したそれぞれ一対の横電源配線５４Ｂ（５７Ｂ）及び横接地配線５５Ｂ（５６Ｂ）を追加して配置する。
次に、制御部２２は、同図に示すように、マクロ外枠２６Ｂの左辺及び右辺を含む所定の幅の配置設定領域内の４層目に、各々一対の縦電源配線５８Ｂ（６１Ｂ）及び縦接地配線５９Ｂ（６２Ｂ）を配線する。
次に、制御部２２は、縦接地配線５９Ｂ，６２Ｂと、横接地配線５５Ｂ，５６Ｂ及び横接地バス５２Ｂとをビアホールを介して結線すると共に、縦電源配線５８Ｂ，６１Ｂと、横電源配線５４Ｂ，５７Ｂ及び横電源バス５３Ｂとをビアホールを介して結線する。
次に、制御部２２は、周回電源リング５１Ｂが生成されている領域に他のマクロセルが配置されないように、この領域が既に予約されていることを示す配置禁止予約領域として定義する。さらに、制御部２２は、マクロ外枠２６Ｂの所定の周囲領域を他のマクロセルが存在しない領域とする。
【００６３】
次に、制御部２２は、同図に示すように、４層目の終端縦接地バス６３Ｂを横接地配線５５Ｂの下部で、ビアホールを介して接続して終端するとともに、終端縦接地バス６４Ｂを横接地配線５６Ｂの下部で、ビアホールを介して接続して終端する。
同様に、制御部２２は、終端縦電源バス６５Ｂを横電源配線５４Ｂの下部で、ビアホールを介して接続して終端するとともに、終端縦電源バス６６Ｂを横電源配線５７Ｂの下部で、ビアホールを介して接続して終端する。
また、制御部２２は、接地フォローピン８１，８２を縦接地配線５９Ｂの下部で、ビアホールを介して接続して終端するとともに、接地フォローピン８３，８４を縦接地配線６２Ｂの下部で、ビアホールを介して接続して終端する。
同様に、制御部２２は、電源フォローピン８５，８６を縦電源配線５８Ｂの下部で、ビアホールを介して接続して終端するとともに、電源フォローピン８７，８８を縦電源配線６１Ｂの下部で、ビアホールを介して接続して終端する。
【００６４】
次に、制御部２２は、マクロセルの電源端子及び接地端子を認識する。すなわち、制御部２２は、図１７に示すように、マクロセル内部の４層目に形成される電源端子４１Ｂのうち、最左列及び最下行の電源端子４１Ｂ、及び接地端子４２Ｂのうち最左列及び最下行の接地端子４２Ｂの定義された位置を、記憶部２３に記憶された端子情報ライブラリから検索し、横電源バス５３Ｂ及び横電源配線５４Ｂ，５７Ｂ、又は横接地バス５２Ｂ及び横接地配線５５Ｂ，５６Ｂと、縦電源配線７４Ｂ又は縦接地配線７５Ｂを介して接続すべき電源端子４１Ｂ及び接地端子４２Ｂとして認識する。
なお、この例では、同図に示すように、上記端子情報ライブラリには、最左列及び最下行の電源端子４１Ｂ及び接地端子４２Ｂ以外の端子の情報の定義は、省略されている。
また、この例では、流用元の端子情報は、電源端子のうち最上行の電源端子、及び接地端子のうち最上行の接地端子のみならず、電源端子のうち最左列の電源端子、及び接地端子のうち最左列の接地端子の情報も含んでいるものとする。
【００６５】
次に、制御部２２は、認識した各電源端子４１Ｂの定義された位置に対応して、図１６に示すように、４層目の図１６中縦方向に（例えば、縦電源配線５８Ｂ，６１Ｂの延在方向に沿って）、周回電源リング５１Ｂを構成して５層目に形成される横電源配線５４Ｂの下面から横電源配線５７Ｂの下面に至るまで各電源端子４１Ｂの辺と同一の線幅の縦電源配線７４Ｂを同層の列をなす各電源端子４１Ｂに引き重ねるようにして形成する。
このとき、制御部２２は、各縦電源配線７４Ｂを、横電源配線５４Ｂ、横電源バス５３Ｂ及び横電源配線５７Ｂとの各交点においてビアホールを介して接続する。また、制御部２２は、複数本の縦電源配線７４Ｂのうち、その延長線上に終端縦電源バス６５Ｂ，６６Ｂが存在する縦電源配線７４Ｂを、その終端縦電源バス６５Ｂ，６６Ｂと直接接続する。
【００６６】
同様に、制御部２２は、認識した各接地端子４２Ｂの定義された位置に対応して、同図に示すように、４層目の同図中縦方向に（例えば、縦接地配線５９Ｂ，６２Ｂの延在方向に沿って）、周回電源リング５１Ｂを構成して５層目に形成される横接地配線５５Ｂの下面から横接地配線５６Ｂの下面に至るまで各接地端子４２Ｂの辺と同一の線幅の縦接地配線７５Ｂを、同層の列をなす各接地端子４２Ｂに引き重ねるようにして形成する。
このとき、制御部２２は、各縦接地配線７５Ｂを、横接地配線５５Ｂ、横接地バス５２Ｂ及び横接地配線５６Ｂとの各交点においてビアホールを介して接続する。また、制御部２２は、複数本の縦接地配線７５Ｂのうち、その延長線上に終端縦接地バス６３Ｂ，６４Ｂが存在する縦接地配線７５Ｂを、その終端縦接地バス６３Ｂ，６４Ｂと直接接続する。
次に、制御部２２は、同図に示すように、５層目に形成され、コア部２７Ｂ上方を通過する横接地バス８９，９１及び横電源バス９２，９３を、それぞれ、縦接地配線５９Ｂ，６２Ｂ，７５Ｂ及び縦電源配線５８Ｂ，６１Ｂ，７４Ｂと各交点においてビアホールを介して接続して、メッシュ状電源配線構造を形成して、一連の処理を終了する。
【００６７】
この例の構成によれば、上述した第１実施例と略同様の効果を得ることができる。
加えて、この例のマクロセルは、電源端子及び接地端子の配置パターンが、マクロセルを回転させずに半導体チップ上に配置する場合と、マクロセルを例えば９０°回転させて半導体チップ上に配置する場合とで、対称の関係にあり、かつ、電源端子及び接地端子が、同種の端子について、中心が格子点に略一致するようにチェッカー状に配置されており、また、端子情報ファイルが、マクロセルの回転配置に対応した仕様（図１７参照）となっているので、半導体チップ上へのマクロセルの配置属性（例えば９０°回転）に関わらず、全く同一のマクロセルデータ（例えばレイアウトデータ及び端子情報データ）を用いて半導体チップ上にマクロセルの配置が可能であり、全く同一の方法（ステップＳＡ１１〜ステップＳＡ１６）で、マクロセルへの電源配線を実行することができる。
これによって、比較的少ない設計資産で、半導体チップ上のマクロセル配置レイアウトの自由度を向上させることができる。また、上記設計方法によって、同一形状のマクロセルを複数個、半導体チップ上に配置する際に、記憶部２３の記憶容量を低減することができる。
【００６８】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述の実施例においては、レイアウトすべきマクロセルとしてメモリのマクロセルを例に示したが、これに限定されず、マクロセルはＣＰＵのマクロセルやグラフィック・ディスプレイ・コントローラのマクロセルなどどのようなものでも良い。
また、第１実施例では、電源端子４１及び接地端子４２のうち、各列について、最も上方に配置される端子を選択して、端子情報ライブラリに定義する場合について述べたが、最も上方の端子とは限らず、また、各列について複数の端子を選択しても良い。
また、第３実施例では、元のマクロセルを反時計周りに９０°回転させて得たられたマクロセルを含む半導体集積回路の設計方法について述べたが、９０°回転に限らず１８０°回転、又は２７０°回転させたものでも良いし、Ｘ軸又はＹ軸に対してミラー反転させたものでも良い。
また、第３実施例において、設計基盤データに含まれたマクロセルデータを用いて、マクロセルを、このまま（回転操作なしで）、半導体チップ上に配置する通常配置のみが実施されても良いし、所定角度（９０°、１８０°、２７０°）回転させて、半導体チップ上に配置する回転配置のみが実施されても良いし、通常配置と回転配置とが混在されていても良い。
【００６９】
【発明の効果】
以上説明したように、この発明の構成によれば、電源端子及び接地端子を、それぞれ第２の電源配線及び第２の接地配線と同層に形成するので、第２の電源配線及び第２の接地配線を単に引き重ねるのみで、それぞれ電源端子及び接地端子と接続され、第２の電源配線及び第２の接地配線の配線工程でのスルーホールの形成を不要とすることができるので、スルーホールの位置情報等を生成するために費やす時間を省くことができ、迅速に設計を行うことができる。
また、スルーホールの形成を不要とすることができるので、レイアウトの設計ルールエラーが発生する可能性も低減させることができる。
また、この配線工程において用いるスルーホールの位置情報を記憶する必要がないので、記憶容量を低減することができる。
【００７０】
また、電源端子及び接地端子を、それぞれ、第２の電源配線及び第２の接地配線の配線方向に沿って、第２の電源配線及び第２の接地配線と少なくとも一部が重なる態様で、同種の端子のみが列状に配置することによって、電源端子及び接地端子のうち、各列の少なくとも１つの端子の定義された位置がわかれば、配線が可能となる。
したがって、記憶すべき情報を大幅に削減することができ、記憶容量を低減することができる。さらに、情報の検索時間等も短縮されるので、迅速に設計を行うことができる。
【００７１】
また、マクロセルの外枠からマクロセルの中心部へ向けて所定の領域を、環状配線群の少なくとも一部が配置可能とされる配線制限領域として定義することによって、環状配線群のマクロセル内部への入り込み配置が可能となるので、環状配線群の大きさを縮小し、隣接するマクロセルとの間の間隔を減少させることができるため、半導体集積回路上のマクロセルの搭載密度を向上させることができ、半導体チップの縮小化を達成することができる。
また、電源端子及び接地端子が配列されている列上以外の領域では、電源端子及び接地端子と同層の配線層を用いて、マクロセル内部の配線が可能となるので、従来、電源端子及び接地端子が形成された層以下の下層の配線層を用いてなされていたマクロセル内部の配線の一部を、電源端子及び接地端子と同層の配線層を用いて行うことができるので、１層当りの配線領域を縮小することができ、マクロセルの面積を縮小することができ、半導体チップの面積の縮小化を達成することができる。
また、使用可能な配線領域が増加することにより、設計上の自由度を向上させることができる。
【００７２】
また、電源端子及び接地端子の配置パターンが互いに対称の関係にあり、電源端子及び接地端子が、同種の端子について、中心が格子点に略一致するようにチェッカー状に配置されるマクロセルを含む半導体集積回路の設計を行う場合には、マクロセルに対称操作を施して（例えば、このマクロセルを、０°、９０°、１８０°、２７０°回転させて、又は、Ｘ軸、Ｙ軸に対してミラー反転させて）、半導体チップ上に配置させても、全く同一のマクロセルデータ（例えばレイアウトデータ及び端子情報データ）を用いて、全く同一の方法（第２のステップ及び第３のステップ）で、マクロセルへの電源配線を実行することができる。
これによって、比較的少ない設計資産で、半導体チップ上のマクロセル配置レイアウトの自由度を向上させることができる。また、上記配置方法によって、同一形状のマクロセルを複数個、半導体チップ上に配置する際に、記憶容量を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体集積回路の設計方法を表すフローチャートである。
【図２】同半導体集積回路の設計装置の構成を示すブロック図である。
【図３】同設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図である。
【図４】同設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図である。
【図５】同設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図である。
【図６】同設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図である。
【図７】同設計方法を説明するための工程図である。
【図８】同設計方法を説明するための工程図である。
【図９】同設計方法を説明するための工程図である。
【図１０】同設計方法を説明するための説明図である。
【図１１】同設計方法を説明するための説明図である。
【図１２】同設計項方法を説明するための工程図である。
【図１３】同設計方法を説明するための工程図である。
【図１４】この発明の第２実施例である半導体集積回路の設計方法におけるマクロセルのレイアウト仕様の概略を説明するための図である。
【図１５】この発明の第３実施例である半導体集積回路の設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図である。
【図１６】同設計方法を説明するための説明図である。
【図１７】同設計方法を説明するための説明図である。
【図１８】従来技術を説明するための説明図である。
【図１９】従来技術を説明するための説明図である。
【図２０】従来技術を説明するための説明図である。
【符号の説明】
２１ 設計支援装置
２２ 制御部
２３ 記憶部
２６，２６Ｂ マクロ外枠（外枠）
２７，２７Ｂ コア部
４１，４３ａ，４３ｂ 電源端子
４２，４４ａ，４４ｂ 接地端子
５１，５１Ｂ 周回電源リング（環状配線群）
５２，５２Ｂ 横接地バス（チップ内部電源配線）
５３，５３Ｂ 横電源バス（チップ内部電源配線）
５４，５７、５４Ｂ，５７Ｂ 横電源配線（第１の電源配線）
５５，５６，５５Ｂ，５６Ｂ 横接地配線（第１の接地配線）
７４，７４Ｂ 縦電源配線（第２の電源配線）
７５，７５Ｂ 縦接地配線（第２の接地配線）
Ａ，Ｂ 配線制限領域
【発明の属する技術分野】
この発明は、半導体集積回路の自動配線方法、そのプログラム及び半導体集積回路に係り、特に、ＡＳＩＣ（Application Specific Integrated Circuit）の一種であり、ライブラリに登録されているマクロセルを用いてＩＣチップ上にレイアウトすることにより作製する半導体集積回路であるセルベースＩＣの設計に用いて好適な半導体集積回路の自動配線方法、そのプログラム及び、そのような半導体集積回路の自動配線方法により設計された半導体集積回路に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）、超大規模集積回路（ＶＬＳＩ）、あるいは超々大規模集積回路（ＵＬＳＩ）等の半導体集積回路は、近年、高集積化、高密度化が進められるのに伴って、百万個以上のトランジスタから構成されるものが実現可能となっている。中央処理装置（ＣＰＵ）、記憶装置（ＲＯＭ、ＲＡＭ）、バッファ、各種の信号処理を行う複数個の周辺装置等をバスや信号線等を介して接続して構成したシステムを、１個の半導体チップ内に組み込んだシステムＬＳＩがその一例である。
【０００３】
このようなシステムＬＳＩは、その回路規模が大きいため、トランジスタ・レベルの回路設計を直接行うことは不可能であり、システム設計、機能設計、詳細論理設計及び回路設計を順次段階的に行う必要がある。
システム設計では、ＣＰＵ、ＲＯＭ、ＲＡＭ、バッファ、複数個の周辺装置をそれぞれ１個の機能ブロックとし、所望の機能が得られるように、システム全体の動作や構成を決定する。機能設計では、システム設計で決定された仕様に基づいて、各機能ブロック間の関係及び各機能ブロック内部の動作を決定する。詳細論理設計では、上記機能設計によって内部の動作が決定された各機能ブロックを構成するためのマクロセルをＩＣチップ上にレイアウトし、それらを相互に配線する（配置配線）ことにより、半導体集積回路のシミュレーション・モデルを作成する。
【０００４】
上記マクロセルは、ＮＡＮＤゲートやＮＯＲゲート等の基本論理素子と、これらが複数個組み合わされて構成されたラッチやカウンタ、あるいはメモリ等の基本論理回路とからなる。上記マクロセルは、各々の機能がハードウェア記述言語（ＨＤＬ； Hardware Description Language）やＣ言語（商標名）等のプログラミング言語を用いて記述されてライブラリとして登録されている。
そして、このようにして作成された半導体集積回路のシミュレーション・モデルは、マクロセルのライブラリとともにコンパイルされた後、その動作のシミュレーションが行われ、所望の機能が得られるか否かを確認する検証（ベリフィケーション）が行われる。
回路設計では、機能設計と詳細論理設計とからなる論理設計に基づく回路仕様を満たすように、トランジスタ・レベルの電子回路と素子の特性を決定する。
なお、論理設計以外の各設計段階においても、コンピュータにより回路の動作シミュレーションと、検証とが行われる。
【０００５】
図１８は、従来の半導体集積回路の設計方法（論理設計）により設計されたセルベースＩＣを構成するマクロセル及びその周辺部の概略上面図、また、図１９及び図２０は、同設計方法を説明するための工程図である。
この例のマクロセルは、図１８及び図１９に示すように、コア部１の内部の３層目に形成され、４層目に配置される縦電源配線及び縦接地配線と接続するための長方形状の電源端子２ａ，２ｂ及び接地端子３ａ，３ｂと、コア部１の周縁部に形成された複数個の入出力端子４，４，…とを有している。
また、コア部１の周縁又はその延長線と、コア部１の下辺周縁部に形成された複数個の入出力端子４，４，…の各先端を結んで得られる直線とで囲まれて形成される略長方形状の枠は、マクロ外枠５と呼ばれ、このマクロ外枠５の近傍には、マクロ外枠５を囲むように、周回電源リング６が形成されている。
【０００６】
この半導体集積回路の設計方法は、設計支援装置の記憶部に記憶された設計支援プログラムが、ＣＰＵを有してなる制御部によって処理されることによって実行される。
まず、上記制御部は、記憶部から読み出されたチップのデータ及びマクロセルのデータに基づいて、チップ上の所望の位置に、マクロセルを配置する。
ここで、コア部１の内部の３層目には、図１９に示すように、配線パターンを構成する長方形状の電源端子２ａ，２ｂ及び接地端子３ａ，３ｂが配置される。
【０００７】
次に、上記制御部は、記憶部に記憶されている、５層目に配線する一対の横接地バス７及び横電源バス８からなるチップ内部電源配線の情報を読み出し、マクロ外枠５近傍のマクロ外枠５の上辺から上方及び下辺から下方の所定の幅の配置設定領域内に、横接地バス７及び横電源バス８がある場合は、同図に示すように、疑似的な周回電源リング６を構成する横電源配線及び横接地配線として設定する。
【０００８】
また、上記制御部は、周回電源リング６を構成する横接地バス７及び横電源バス８の上方又は下方の上記配置設定領域内に、さらに横電源配線又は横接地配線の配置が可能であるときは、同図に示すように、独立した横電源配線９（１２）又は横接地配線１１（１３）を追加して配置する。
次に、上記制御部は、同図に示すように、マクロ外枠５の左辺及び右辺を含む所定の幅の配置設定領域内の４層目に、それぞれ一対の縦電源配線１４（１６）及び縦接地配線１５（１７）を配線する。
次に、上記制御部は、縦接地配線１５，１７と、横接地配線９，１２及び横接地バス７とをビアホールを介して結線すると共に、縦電源配線１４，１６と、横電源配線１１，１３及び横電源バス８とをビアホールを介して結線する。
【０００９】
次に、上記制御部は、チップ内部電源配線の終端処理を行う。すなわち、上記制御部は、終端縦接地バス１８ａと横接地配線９とをビアホールを介して接続して終端する。また、終端縦接地バス１８ｂと横接地配線１２とをビアホールを介して接続して終端する。また、上記制御部は、終端縦電源バス１８ｃと横電源配線１１とをビアホールを介して接続して終端するとともに、終端縦電源バス１８ｄと横電源配線１３とをビアホールを介して接続して終端する。
また、上記制御部は、接地フォローピン１８ｅと縦接地配線１５とをビアホールを介して接続して終端するとともに、接地フォローピン１８ｆと縦接地配線１７とをビアホールを介して接続して終端する。また、上記制御部は、電源フォローピン１８ｇと縦電源配線１４とをビアホールを介して接続して終端するとともに、電源フォローピン１８ｈと縦電源配線１６とをビアホールを介して接続して終端する。
【００１０】
次に、上記制御部は、周回電源リング６とマクロセルの３層目に配置される各電源端２ａ，２ｂ及び各接地端子３ａ，３ｂとを接続する。すなわち、上記制御部は、図２０に示すように、周回電源リング６を構成する上方側の横電源配線１１及び横接地配線９から、それぞれ各電源端子２ａ，２ｂ及び各接地端子３ａ，３ｂの直上を通過させて縦方向に下方側のそれぞれ横電源配線１３及び横接地配線１２まで、直線状にそれぞれ縦電源配線１９ａ及び縦接地配線１９ｂを４層目に配置する。
ここで、縦電源配線１９ａ及び縦接地配線１９ｂと、それぞれ各電源端子２ａ，２ｂ及び各接地端子２ａ，３ｂとが重なった部位には、ビアホールが形成され、ビアホールを介して、縦電源配線１９ａと各電源端子２ａ，２ｂ、及び縦接地配線１９ｂと各接地端子３ａ，３ｂとがそれぞれ接続される。
次に、上記制御部は、図１８に示すように、５層目に形成され、コア部１上方を通過する横接地バス２０ａ及び横電源バス２０ｂを、それぞれ、縦電源配線１４，１６，１９ａ及び縦接地配線１５，１７，１９ｂと各交点においてビアホールを介して接続して、所定の電源供給能力を確保するためのメッシュ状電源配線構造を形成して、一連の処理を終了する。
【００１１】
このような構成によれば、半導体チップが有する基盤情報、特に電源配線の情報に依存することなく、マクロセルの構造や電源配線の接続方法を決定することができる。マクロセルの上下又は左右に他のマクロセルが形成されている場合であっても、電流が分散し、部分的に電圧降下が発生することがなく、安定的に電源を供給することができる。
なお、電源配線のレイアウト等に依らずに、安定的に電源を供給するための技術として、電源端子を介して、マクロセルの電源配線と、半導体チップの電源配線とを接続する技術も提案されている（例えば、特許文献１参照。）。この技術においても、例えば、マクロセルの電源配線と電源端子とは、スルーホールを介して接続されるように構成されている。
【００１２】
【特許文献１】
特開２００１−３３８９８２号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、電源端子及び接地端子と、これらと別の配線層に配置された縦電源配線及び縦接地配線とを接続するために、多数のスルーホールを形成する必要があり、接続部位が多いほどスルーホールの位置情報等を生成するために長時間を費やし、かつ、計算量も増大し、したがって、全体の配線処理時間が増大するという問題があった。
また、電源端子及び接地端子を、それぞれ縦電源配線及び縦接地配線とを接続するために、全ての電源端子及び接地端子の位置情報等を定義して記憶部に記憶させておく必要があるので、記憶すべきデータのサイズが増大するという問題があった。
したがって、配線処理工程でのデータの読出時間が増大し、かつ、工程数も増大するという問題があった。特に多数の電源端子が散在配置されているような場合に、処理時間がかかりすぎるという問題があった。
【００１４】
また、マクロセルの外側に周回電源リングを形成する場合、この周回電源リングによって占められるスペースが大きくなり、半導体チップ上でのマクロセルの搭載密度が低下してしまい、半導体チップの面積の縮小化の妨げとなるという問題があった。
また、コア部１に形成された回路パターンは、電源端子及び接地端子が形成された例えば３層目以下の配線層にのみ形成され、電源端子及び接地端子とビアホール介して接続される縦電源配線及び縦接地配線が配置された４層目の縦電源配線及び縦接地配線が配置されない領域は活用されない無駄なスペースとなってしまうという問題があった。このため、マクロセルの面積が増大してしまい、かつ、設計上の自由度を低下させるという問題があった。
【００１５】
この発明は、上述の事情に鑑みてなされたもので、配線処理に必要なデータ量を縮小し、かつ、配線処理時間を短縮し、半導体集積回路を短期間で容易に設計することができる半導体集積回路の自動配線方法、そのプログラム及び半導体集積回路を提供することを第１の目的としている。
また、マクロセル及び半導体チップの面積の縮小化を達成し、かつ、設計上の自由度を向上させることができる半導体集積回路の自動配線方法、そのプログラム及び半導体集積回路を提供することを第２の目的としている。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、各々所定の機能を実現する複数個のマクロセルを半導体チップ上にレイアウトし、上記複数個のマクロセルを相互に配線して所望の動作を行う半導体集積回路を形成するために用いる半導体集積回路の自動配線方法に係り、上記半導体チップ上に、その内部にそれぞれ複数の電源端子及び接地端子が形成された上記マクロセルを配置する第１のステップと、上記マクロセルに電源を供給するための第１の電源配線及び第１の接地配線を含む環状配線群を、上記マクロセルの外枠に沿って、上記環状配線群の少なくとも一部が、上記マクロセルの外枠から上記マクロセルの中心部へ向けて設定された所定の領域に配置されるように形成する第２のステップと、第２の電源配線を介して、対応する上記各電源端子と、上記環状配線群を構成する上記第１の電源配線とを接続し、かつ、第２の接地配線を介して、対応する上記各接地端子と、上記環状配線群を構成する上記第１の接地配線とを接続する第３のステップとを含み、上記所定の領域は、上記環状配線群の少なくとも一部を配置可能とする一方、上記第１の電源配線及び上記第１の接地配線と同層の、上記マクロセルの内部配線層の配置を禁止する配線制限領域として定義されていることを特徴としている。
【００１７】
また、請求項２記載の発明は、請求項１記載の半導体集積回路の自動配線方法に係り、上記マクロセルの内部には、それぞれ、対応する上記第２の電源配線及び上記第２の接地配線と同層の配線層を用いて、上記各電源端子及び上記各接地端子が配置されていることを特徴としている。
【００１９】
また、請求項３記載の発明は、請求項１記載の半導体集積回路の自動配線方法に係り、上記配線制限領域が、上記所定の領域のうち、上記環状配線群が配置される層に対して定義されていることを特徴としている。
【００２０】
また、請求項４記載の発明は、請求項２記載の半導体集積回路の自動配線方法に係り、記第１のステップで上記半導体チップ上に配置される上記マクロセルの内部には、上記電源端子及び上記接地端子が、それぞれ、上記第３のステップで配線する上記第２の電源配線及び上記第２の接地配線の延在方向に沿って、上記第２の電源配線及び上記第２の接地配線と少なくとも一部が重なる態様で複数列配置され、各列の上記電源端子又は上記接地端子は、同種の端子のみが上記延在方向に沿って直線状に配置されていることを特徴としている。
【００２１】
また、請求項５記載の発明は、請求項４記載の半導体集積回路の自動配線方法に係り、上記第３のステップでは、上記第２の電源配線及び上記第２の接地配線を、対応する列の上記電源端子又は上記接地端子のうち、１つ又は複数の上記電源端子又は上記接地端子の定義された情報に基づいて配置することを特徴としている。
【００２２】
また、請求項６記載の発明は、請求項１乃至５のいずれか１に記載の半導体集積回路の自動配線方法に係り、上記マクロセルの内部配線層の一部を上記電源端子及び上記接地端子と同層に、かつ、上記電源端子及び上記接地端子が配置されている列上以外の領域に形成することを特徴としている。
【００２３】
また、請求項７記載の発明は、請求項１乃至６のいずれか１に記載の半導体集積回路の自動配線方法に係り、上記電源端子及び上記接地端子の配置パターンが互いに対称の関係にあるマクロセル同士では、上記電源端子及び上記接地端子のうち、列毎及び行毎に少なくとも１つの端子の情報が定義され、上記第３のステップでは、上記端子の情報に基づいて、上記第２の電源配線を介して、対応する上記各電源端子と、上記環状配線群を構成する上記第１の電源配線とを接続し、かつ、上記第２の接地配線を介して、対応する上記各接地端子と、上記環状配線群を構成する上記第１の接地配線とを接続することを特徴としている。
【００２４】
また、請求項８記載の発明は、請求項１乃至７のいずれか１に記載の半導体集積回路の自動配線方法に係り、上記環状配線群は、所定間隔で配線されるチップ内部電源配線のうち、上記マクロセルの外枠の直近に存在する上記チップ内部電源配線を含むことを特徴としている。
【００２５】
また、請求項９記載の発明は、請求項１乃至７のいずれか１に記載の半導体集積回路の自動配線方法に係り、上記環状配線群は、所定間隔で配線されるチップ内部電源配線のうち、上記所定の領域を通過する上記チップ内部電源配線を含むことを特徴としている。
【００２６】
また、請求項１０記載の発明は、請求項１乃至９のいずれか１に記載の半導体集積回路の自動配線方法に係り、上記マクロセルの外枠は、上記マクロセルをそれぞれ構成する内部論理回路の配置領域であるコア部と、上記コア部の周縁に配置される入出力端子部とを囲んで形成される枠であることを特徴としている。
【００２７】
また、請求項１１記載の発明は、請求項２記載の半導体集積回路に係り、上記第１のステップでは、上記複数の電源端子及び接地端子が形成された上記マクロセルを、上記半導体チップ上に配置し、上記第３のステップでは、上記複数の電源端子が配置された配線層と同層の上記第２の電源配線を介して、対応する上記各電源端子と、上記環状配線群を構成する上記第１の電源配線とを接続し、かつ、上記複数の接地端子が配置された配線層と同層の上記第２の接地配線を介して、対応する上記各接地端子と、上記環状配線群を構成する上記第１の接地配線とを接続することにより、上記マクロセルの上記複数の電源端子及び接地端子と、上記第２の電源配線及び上記第２の接地配線とを接続する際に、スルーホールの生成を不要とすることを特徴としている。
【００２８】
また、請求項１２記載の発明に係る半導体集積回路の設計プログラムは、コンピュータに請求項１、４、５、７又は１１に記載の各ステップを実行させることを特徴としている。
【００３３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である半導体集積回路の設計方法を表すフローチャート、図２は、同半導体集積回路の設計装置の構成を示すブロック図、図３乃至図６は、同設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図、図７乃至図９は、同設計方法を説明するための工程図、図１０乃至図１２は、同設計方法を説明するための説明図、また、図１３は、同設計方法を説明するための工程図である。
【００３４】
この半導体集積回路の設計方法は、半導体集積回路の設計支援プログラムが、例えば、図２に示すような、半導体集積回路の設計支援装置２１に組み込まれて実行される。これにより、複数のマクロセルが搭載された半導体集積回路の設計が行われる。ここで、マクロセルとしては、例えば、ＳＲＡＭ等のメモリのマクロセルの他、ＣＰＵのマクロセル、グラフィック・ディスプレイ・コントローラのマクロセルなどが搭載される。
設計支援装置２１は、同図に示すように、ＣＰＵを有してなる制御部２２と、記憶部２３と、表示部２４と、操作部２５とを備えたコンピュータ等の情報処理装置によって構成されている。
【００３５】
記憶部２３は、内部記憶装置と、外部記憶装置とからなる。内部記憶装置は、ＲＯＭやＲＡＭ等の半導体メモリからなる。外部記憶装置は、ＦＤ（フレキシブル・ディスク）が装着されるＦＤドライバ、ＨＤ（ハード・ディスク）が装着されるＨＤドライバ、ＭＯ（光磁気）ディスクが装着されるＭＯディスクドライバ、あるいはＣＤ（コンパクト・ディスク）−ＲＯＭ、ＣＤ−Ｒ（Recordable）、ＣＤ−ＲＷ（ReWritable）やＤＶＤ（デジタル・ビデオ・ディスク）−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等が装着されるＣＤ／ＤＶＤドライバ等からなる。
表示部２４は、ＣＲＴディスプレイ、液晶ディスプレイ、あるいはプラズマディスプレイなどからなる。操作部２５は、キーボードやマウス等からなる。
【００３６】
上記半導体集積回路の設計方法は、半導体集積回路の設計支援プログラムとして、ＦＤ、ＨＤ、ＭＯディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷやＤＶＤ−ＲＯＭ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等の記憶媒体に記憶されており、各々が対応する外部記憶装置に装着され、実行時に読み出されてＲＡＭにロードされる。この記憶媒体は、ＲＯＭ等の半導体メモリでも良い。
記憶部２３には、配線ツール等の設計支援プログラムの他、電源端子及び接地端子に関する端子情報等が記述されたライブラリが記憶されている。
【００３７】
まず、この例の半導体集積回路の設計方法におけるマクロセルのレイアウト仕様の概略について、図３〜図６を参照して説明する。
（１）マクロ外枠（外枠）２６は、図３に示すように、コア部２７の周縁又はその延長線と、コア部２７の下辺周縁部に形成された複数個の入出力端子２８，２８，…の各先端を結んで得られる直線とで囲まれて形成される略長方形状の枠とする。各入出力端子２８は、コア部２７の例えば下辺周縁部に形成する。
（２）マクロ外枠２６から所定の距離内側に設定された境界枠２９との間に形成された略角環状の領域は、周回電源リング（環状配線群）５１の少なくとも一部が配置可能となるように、コア部２７の内部の周回電源リング５１と同層の配線層の使用が禁止される配線制限領域Ａとする。この例では、配線制限領域Ａ内で、４層目及び５層目の配線層の使用が禁止され、必要に応じて引回し処理がなされる。なお、１層目から３層目の配線層は、配線制限領域Ａ内であっても使用が許可される。
（３）コア部２７の内部には、縦電源配線（第２の電源配線）７４及び縦接地配線（第２の接地配線）７５と接続するための電源端子４１及び接地端子４２をともに縦電源配線７４及び縦接地配線７５と同層の４層目の配線層に形成する。
すなわち、図４に示すように、端子３１は、３層目の配線層に形成された配線パターン３３の所定の部位の直上の４層目の配線層に形成され、ビアホール３５を介して配線パターン３３と接続される。なお、図中符号３６は、層間絶縁膜を示している。
【００３８】
（４）電源端子４１及び接地端子４２は、それぞれ、縦電源配線７４、縦接地配線７５の配線方向に沿って、縦電源配線７４及び縦接地配線７５と少なくとも一部が重なる態様で、同種の端子のみが列状に配置される。
例えば、図３に示すように、正方形状の電源端子４１及び接地端子４２を、同種の端子について、中心が格子点に略一致するように、チェッカー状に配置（この例では、それぞれ、１列当り４つの端子を６列に配置）する。
（５）電源端子４１及び接地端子４２は、図５に示すように、縦方向又は横方向に隣接する同一種類の端子４５１及び４５２は、互いの軸線が極力ずれないように配置する必要がある。この場合、端子４５１及び４５２の短辺は、極力同一サイズとする。
（６）縦方向又は横方向に隣接する同一種類又は異なる種類の端子４６１及び４６２の最小間隔Ｄｍｉｎ（図６参照）は、４層の配線のスペーシング・ルールに従うものとする。
【００３９】
（７）５層目に形成される横接地バス５２及び横電源バス５３が利用可能な場合は、これらを流用して、各マクロセルの周回電源リング５１を構成する。また、５層目に形成され、コア部２７上方を通過する横接地バス７６及び横電源バス７７は、必要に応じて、それぞれ、縦電源配線５８，６１，７４及び縦接地配線５９，６２，７５と接続して、メッシュ状電源配線構造を形成する。
（８）コア部２７の形状は、長方形状又はＬ字形状とし、凹凸のある形状は不可とする。
（９）マクロセルの入出力端子２８を含めた外形、マクロ外枠２６、マクロセル内部のレイアウトデータ、長方形状の配線の四隅（パスの端点）の座標は、予め設計ユニットとして記憶部に予め記憶しておく。
（１０）アルミニウムや銅等の金属膜からなる配線は、配線制限領域Ａを除き、１層目から３層目まで使用可能とする。
【００４０】
次に、この例の半導体集積回路の設計方法について、図１に示すフローチャート及び図７〜図１３を参照して説明する。
まず、制御部２２は、図１に示すステップＳＡ１１の処理を実行し、記憶部２３から読み出された半導体チップのデータ及びマクロセルのデータに基づいて、半導体チップ上の所望の位置に、マクロセルを配置する。
すなわち、操作者（論理設計者）の操作に応じてマクロセルのマクロ外枠２６及びコア部２７を半導体チップ上の操作者が所望する位置に配置する。
ここで、各電源端子及び各接地端子としては、例えば、正方形状の電源端子４１及び接地端子４２が、同種の端子について、中心が格子点に略一致するように、チェッカー状に、かつ、同一の列に沿って異種の端子が混じらないように配置される。
また、電源端子４１及び接地端子４２は、３層目の配線層に形成された配線パターンの所定の部位の直上の４層目の配線層に形成され、ビアホールを介して配線パターンと接続される（図４参照）。
【００４１】
次に、制御部２２は、ステップＳＡ１２で、周回電源リング５１を形成する。すなわち、制御部２２は、記憶部２３に記憶されている、５層目に配線する一対の横接地バス（チップ内部電源配線）５２及び横電源バス（チップ内部電源配線）５３からなるチップ内部電源配線の情報を読み出し、マクロ外枠２６の近傍のマクロ外枠２６の上辺及び下辺を含む所定の幅の配置設定領域内に、横接地バス５２及び横電源バス５３がある場合は、図７に示すように、疑似的な周回電源リング５１を構成する横電源配線及び横接地配線として設定する。
この例では、これらの横接地バス５２及び横電源バス５３としては、マクロ外枠２６内であっても配線制限領域Ａ内を通るものを採用している。
【００４２】
横接地バス５２及び横電源バス５３は、アルミニウムや銅等の金属膜からなり、所定幅（例えば、０．９８μｍ）を有し、一対となって所定間隔で図中横方向に複数組形成される。
また、制御部２２は、周回電源リング５１を構成する横接地バス５２及び横電源バス５３の上方又は下方の上記配置設定領域内に、さらに横電源配線又は横接地配線の配置が可能であるときは、同図に示すように、独立した横電源配線又は横接地配線を追加して配置する。
例えば、制御部２２は、まず、検出した横接地バス５２及び横電源バス５３と上記マクロセルのマクロ外枠２６との間に、５層目に、予め設定した長さ（例えば、０．５５μｍ）の短辺を有する横電源配線又は横接地配線を予め設定したピッチ（例えば、１．１５μｍ）で３本又は２本配線できるか否か判断する。
【００４３】
横接地バス５２及び横電源バス５３と上記マクロセルのマクロ外枠２６との間に横電源配線又は横接地配線を３本又は２本配線できる場合には、制御部２２は、横電源配線又は横接地配線を３本又は２本配線する。
横電源配線又は横接地配線は、２本の場合には、一対の横電源配線及び横接地配線からなり、３本の場合には、横電源配線又は横接地配線の一方が１本で他方が２本となる。
これに対し、横接地バス５２及び横電源バス５３と上記マクロセルのマクロ外枠２６との間に横電源配線又は横接地配線を配線できない場合には、同図に示すように、制御部２２は、例えば、横接地バス５２及び横電源バス５３のマクロ外枠２６の反対側に各々一対の横電源配線（第１の電源配線）５４（５７）及び横接地配線（第１の接地配線）５５（５６）を配線する。いずれの場合にも、接地配線と電源配線とを交互に配線する。
なお、上記配置設定領域内に流用可能な上記横接地バス及び横電源バスが存在しない場合は、上記配置設定領域内に、独立に横電源配線及び横接地配線を配置する。
【００４４】
次に、制御部２２は、縦電源配線及び縦接地配線の配線、並びに横電源配線及び横接地配線と縦電源配線及び縦接地配線との結線を行う。
すなわち、制御部２２は、まず、同図に示すように、マクロ外枠２６の左辺及び右辺を含む所定の幅の配置設定領域内の４層目に、予め設定した長さ（例えば、０．５５μｍ）の短辺を有する各々一対の縦電源配線５８（６１）及び縦接地配線５９（６２）を予め設定したピッチ（例えば、１．１５μｍ）で配線する。
次に、制御部２２は、縦接地配線５９，６２と、横接地配線５５，５６及び横接地バス５２とをビアホールを介して結線すると共に、縦電源配線５８，６１と、横電源配線５４，５７及び横電源バス５３とをビアホールを介して結線する。
次に、制御部２２は、周回電源リング５１が生成されている領域に他のマクロセルが配置されないように、この領域が既に予約されていることを示す配置禁止予約領域として定義する。さらに、制御部２２は、マクロ外枠２６の所定の周囲領域（例えば、マクロ外枠２１の各辺から１．５１μｍまでの略ロ字状の領域）を他のマクロセルが存在しない領域とする。
【００４５】
次に、ステップＳＡ１３で、制御部２２は、チップ内部電源配線の終端処理を行う。すなわち、制御部２２は、図８に示すように、４層目の終端縦接地バス６３を直交する５層目の横接地配線５５の下部に到達させ、ビアホールを介して接続して終端するとともに、４層目の終端縦接地バス６４を直交する５層目の横接地配線５６の下部に到達させ、ビアホールを介して接続して終端する。
同様に、制御部２２は、４層目の終端縦電源バス６５を直交する５層目の横電源配線５４の下部に到達させ、ビアホールを介して接続して終端するとともに、４層目の終端縦電源バス６６を直交する５層目の横電源配線５７の下部に到達させ、ビアホールを介して接続して終端する。
【００４６】
また、制御部２２は、１層目の接地フォローピン６７を直交する４層目の縦接地配線５９の下部に到達させ、ビアホールを介して接続して終端するとともに、１層目の接地フォローピン６８を直交する４層目の縦接地配線６２の下部に到達させ、ビアホールを介して接続して終端する。
同様に、制御部２２は、１層目の電源フォローピン６９を直交する４層目の縦電源配線５８の下部に到達させ、ビアホールを介して接続して終端するとともに、１層目の電源フォローピン７１を直交する４層目の縦電源配線６１の下部に到達させ、ビアホールを介して接続して終端する。
【００４７】
次に、制御部２２は、ステップＳＡ１４で、マクロセルの電源端子及び接地端子を認識する。すなわち、制御部２２は、マクロセル内部の４層目に形成される電源端子４１及び接地端子４２のうち、図１１に示すように、各列の１つの端子（この例では、図中最も上方に配置される端子）の定義された位置を、記憶部２３に記憶された端子情報ライブラリから検索し、後述するステップＳＡ１５で、周回電源リング５１を構成する横電源バス５３及び横電源配線５４，５７、又は横接地バス５２及び横接地配線５５，５６と、縦電源配線７４又は縦接地配線７５を介して接続すべき電源端子４１及び接地端子４２として認識する。
この例では、図１２に示すように、上記端子情報ライブラリには、１列に並んだ端子群を構成する複数の端子７２１，７１２，…のうち、１つの端子７２１の情報のみが定義され、同一列の他の端子７１２，７２３，…の情報の定義は、省略されている。
【００４８】
次に、制御部２２は、ステップＳＡ１５で、周回電源リング５１とマクロセルの各電源端子４１及び各接地端子４２とを接続する。すなわち、制御部２２は、まず、ステップＳＡ１４の処理で認識した各電源端子４１の定義された位置に対応して、図９及び図１０に示すように、４層目の図９中縦方向に（例えば、縦電源配線５８，６１の延在方向に沿って）、ステップＳＡ１２の処理で生成した周回電源リング５１を構成して５層目に形成される横電源配線５４の下面から横電源バス５２の下面を経て横電源配線５７の下面に至るまで各電源端子４１の一辺と同一の線幅の縦電源配線７４を同層の列をなす各電源端子４１に引き重ねるようにして形成する。
このとき、制御部２２は、各縦電源配線７４を、縦電源配線５８、横電源バス５３及び縦電源配線５７との各交点においてビアホールを介して接続する。また、制御部２２は、複数本の縦電源配線７４のうち、その延長線上に終端縦電源バス６５，６６が存在する縦電源配線７４を、その終端縦電源バス６５，６６と直接接続する。
【００４９】
同様に、制御部２２は、ステップＳＡ１４の処理で認識した各接地端子４２の定義された位置に対応して、図９及び図１０に示すように、４層目の図９中縦方向に（例えば、縦接地配線５９，６２延在方向に沿って）、ステップＳＡ１２の処理で生成した周回電源リング５１を構成して５層目に形成される横接地配線５５の下面から横電源配線５４及び横接地バス５２の下面を経て横接地配線５６の下面に至るまで各接地端子４２の一辺と同一の線幅の縦接地配線７５を、同層の列をなす各接地端子４２に引き重ねるようにして形成する。
【００５０】
このとき、制御部２２は、各縦接地配線７５を、横接地配線５５、横接地バス５２及び横接地配線５６との各交点においてビアホールを介して接続する。また、制御部２２は、複数本の縦接地配線７５のうち、その延長線上に終端縦接地バス６３，６４が存在する縦接地配線７５を、その終端縦接地バス６３，６４と直接接続する。
次に、制御部２２は、ステップＳＡ１６で、図１３に示すように、５層目に形成され、コア部２７上方を通過する横接地バス７６及び横電源バス７７を、それぞれ、縦電源配線５８，６１，７４及び縦接地配線５９，６２，７４と各交点においてビアホールを介して接続して、メッシュ状電源配線構造を形成して、一連の処理を終了する。
【００５１】
このように、この例の構成によれば、各電源端子４１及び各接地端子４２を、縦電源配線７５及び縦接地配線７４と同層に形成するので、縦電源配線７５及び縦接地配線７４を単に引き重ねるのみで、それぞれ電源端子４１及び各接地端子４２と接続され、縦電源配線７５及び縦接地配線７４の配線工程でのスルーホールの形成を不要とすることができるので、スルーホールの位置情報等を生成するために費やす時間を省くことができ、迅速に設計を行うことができる。
また、スルーホールの形成を不要とすることができるので、レイアウトの設計ルールエラーが発生する可能性も低減させることができる。
また、この配線工程において用いるスルーホールの位置情報を記憶する必要がないので、記憶部２３の記憶容量を低減することができる。
【００５２】
また、各電源端子４１及び各接地端子４２は、縦電源配線７５及び縦接地配線７４と同層に形成されるとともに、正方形状の電源端子４１及び接地端子４２が、同種の端子について、中心が格子点に略一致するように、チェッカー状に配置されるので、電源端子４１及び接地端子４２のうち、各列の１つの端子の定義された位置がわかれば、配線が可能となる。
したがって、端子情報ライブラリに定義する情報を大幅に削減することができ（例えば、粒状端子が１００行１００列に配置された場合には、最大約９６％の端子の定義の省略が可能となる。）、記憶部２３の記憶容量を低減することができる。さらに、端子情報ライブラリの検索時間等も短縮されるので、迅速に設計を行うことができる。
【００５３】
また、マクロ外枠２６から所定の距離内側に設定された境界枠２９との間に形成された略角環状の領域を、周回電源リングの少なくとも一部が配置可能となるように、配線層の使用を禁止することによって、周回電源リング５１のマクロセル内部への入り込み配置を可能としたので、周回電源リング５１の大きさを縮小し、隣接するマクロセルとの間の間隔を減少させることができるため、半導体チップ上のマクロセルの搭載密度を向上させることができ、半導体チップの面積の縮小化を達成することができる。
また、コア部２７上方を通過する横接地バス７６及び横電源バス７７を、それぞれ、縦電源配線５８，６１，７４及び縦接地配線５９，６２，７５と各交点においてビアホールを介して接続して、メッシュ状電源配線構造を形成したので、配線抵抗を低下させることができ、マクロセルの形状に関わらず、高い電流供給能力を維持することができる。また、配線の電圧降下を抑制することができる。
【００５４】
◇第２実施例
図１４は、この発明の第２実施例である半導体集積回路の設計方法におけるマクロセルのレイアウト仕様の概略を説明するための図である。
この例が上述した第１実施例と大きく異なるところは、電源端子及び接地端子の形状を短冊状として配列した点である。
これ以外の構成は、上述した第１実施例の構成と略同一であるので、その説明を簡略にする。
【００５５】
この例では、図１４に示すように、短冊状の電源端子４３ａ，４３ｂ及び接地端子４４ａ，４４ｂを配列する。ここで、電源端子４３ａ，４３ｂ及び接地端子４４ａ，４４ｂは、同一の列に沿って（縦電源配線（第２の電源配線）及び縦接地配線（第２の接地配線）の延在方向に沿って）、異種の端子が混じらないように配置される。
【００５６】
この例の構成によれば、上述した第１実施例と略同様の効果を得ることができる。
加えて、電源端子４３ａ，４３ｂ及び接地端子４４ａ，４４ｂが配列されている列上以外の領域では、電源端子４３ａ，４３ｂ及び接地端子４４ａ，４４ｂと同層の４層目の配線層を用いて、マクロセル内部の配線が可能となるので、従来、電源端子及び接地端子が形成された層以下の下層の配線層を用いてなされていたマクロセル内部の配線の一部を、４層目の配線層を用いて行うことができるので、１層当りの配線領域を縮小することができ、マクロセルの面積を縮小することができ、半導体チップの面積の縮小化を達成することができる。また、使用可能な配線領域が増加することにより、設計上の自由度を向上させることができる。
【００５７】
◇第３実施例
図１５は、この発明の第３実施例である半導体集積回路の設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図、また、図１６及び図１７は、同設計方法を説明するための説明図である。
この例が上述した第１実施例と大きく異なるところは、電源端子及び接地端子の配置パターンが互いに回転対称の関係にあるマクロセル同士で、同一のデータ（例えばレイアウトデータ及び端子情報データ）を適用するように構成した点である。
すなわち、この例では、マクロセルを半導体チップ上に回転させずにそのまま配置する場合（第１実施例で述べた通常配置の場合）はもちろん、マクロセルを例えば所定角度回転させて半導体チップ上に配置する場合（図１５参照）にも、第１実施例の場合と同様の方法が適用されて、半導体集積回路の設計が行われる。
これに伴い、マクロセルの端子情報ファイルの仕様が、第１実施例で述べたものとは相違している。例えば、回転配置可能なように、端子情報ライブラリでは、チェッカー状に配置された電源端子及び接地端子のうち、行毎及び列毎に少なくとも１つの端子の情報の定義がなされている（図１７参照）。
これ以外の構成は、上述した第１実施例の構成と略同一であるので、その説明を簡略にする。
【００５８】
この半導体集積回路の設計方法では、設計基盤データに含まれたマクロセルデータ（例えばレイアウトデータ及び端子情報データ）を用いて、マクロセルを、回転操作なしで半導体チップ上に配置する通常配置、及び所定角度（９０°、１８０°、２７０°）回転させて半導体チップ上に配置する回転配置について適用可能であるが、以下、例として、９０°回転させて、半導体チップ上に配置する場合について述べる。
この例でも、マクロ外枠２６Ｂは、図１５に示すように、コア部２７Ｂの周縁又はその延長線と、コア部２７Ｂの右辺周縁部に形成された複数個の入出力端子２８Ｂ，２８Ｂ，…の各先端を結んで得られる直線とで囲まれて形成される略長方形状の枠とする。各入出力端子２８Ｂは、コア部２７Ｂの右辺周縁部にのみ形成する。
【００５９】
また、マクロ外枠２６Ｂから所定の距離内側に設定された境界枠２９Ｂとの間に形成された略角環状の領域は、周回電源リング（環状配線群）の少なくとも一部が配置可能となるように、配線層の使用が禁止される配線制限領域Ｂとする。
また、同図に示すように、正方形状の電源端子４１Ｂ及び接地端子４２Ｂを、同種の端子について、中心が格子点に略一致するように、チェッカー状に配置（この例では、それぞれ、１列当り６つの端子を４列に配置）する。
【００６０】
次に、この例の半導体集積回路の設計方法について、図１６及び図１７を参照して説明する。
まず、制御部２２は、第１実施例の場合と同様に、記憶部２３から読み出された半導体チップのデータ及びマクロセルのデータに基づいて、半導体チップ上の所望の位置に、マクロセルを配置する。
ここで、各電源端子及び各接地端子としては、例えば、正方形状の電源端子４１Ｂ及び接地端子４２Ｂが、同種の端子について、中心が格子点に略一致するように、チェッカー状に、かつ、同一の列に沿って異種の端子が混じらないように配置される。
また、電源端子４１Ｂ及び接地端子４２Ｂは、３層目の配線層に形成された配線パターンの所定の部位の直上の４層目の配線層に形成され、ビアホールを介して配線パターンと接続される。
【００６１】
次に、制御部２２は、図１６に示すように、周回電源リング５１Ｂを形成する。すなわち、制御部２２は、記憶部２３に記憶されている、５層目に配線する一対の横接地バス５２Ｂ及び横電源バス５３Ｂからなるチップ内部電源配線の情報を読み出し、マクロ外枠２６Ｂの近傍のマクロ外枠２６Ｂの上辺及び下辺を含む所定の幅の配置設定領域内に、横接地バス５２Ｂ及び横電源バス５３Ｂがある場合は、同図に示すように、疑似的な周回電源リング５１Ｂを構成する横電源配線及び横接地配線として設定する。
この例でも、これらの横接地バス５２Ｂ及び横電源バス５３Ｂとしては、マクロ外枠２６Ｂ内であっても配線制限領域Ｂ内を通るものを採用している。
【００６２】
また、この例では、制御部２２は、周回電源リング５１Ｂを構成する横接地バス５２Ｂの上方及び横電源バス５３Ｂの下方の上記配置設定領域内に、同図に示すように、独立したそれぞれ一対の横電源配線５４Ｂ（５７Ｂ）及び横接地配線５５Ｂ（５６Ｂ）を追加して配置する。
次に、制御部２２は、同図に示すように、マクロ外枠２６Ｂの左辺及び右辺を含む所定の幅の配置設定領域内の４層目に、各々一対の縦電源配線５８Ｂ（６１Ｂ）及び縦接地配線５９Ｂ（６２Ｂ）を配線する。
次に、制御部２２は、縦接地配線５９Ｂ，６２Ｂと、横接地配線５５Ｂ，５６Ｂ及び横接地バス５２Ｂとをビアホールを介して結線すると共に、縦電源配線５８Ｂ，６１Ｂと、横電源配線５４Ｂ，５７Ｂ及び横電源バス５３Ｂとをビアホールを介して結線する。
次に、制御部２２は、周回電源リング５１Ｂが生成されている領域に他のマクロセルが配置されないように、この領域が既に予約されていることを示す配置禁止予約領域として定義する。さらに、制御部２２は、マクロ外枠２６Ｂの所定の周囲領域を他のマクロセルが存在しない領域とする。
【００６３】
次に、制御部２２は、同図に示すように、４層目の終端縦接地バス６３Ｂを横接地配線５５Ｂの下部で、ビアホールを介して接続して終端するとともに、終端縦接地バス６４Ｂを横接地配線５６Ｂの下部で、ビアホールを介して接続して終端する。
同様に、制御部２２は、終端縦電源バス６５Ｂを横電源配線５４Ｂの下部で、ビアホールを介して接続して終端するとともに、終端縦電源バス６６Ｂを横電源配線５７Ｂの下部で、ビアホールを介して接続して終端する。
また、制御部２２は、接地フォローピン８１，８２を縦接地配線５９Ｂの下部で、ビアホールを介して接続して終端するとともに、接地フォローピン８３，８４を縦接地配線６２Ｂの下部で、ビアホールを介して接続して終端する。
同様に、制御部２２は、電源フォローピン８５，８６を縦電源配線５８Ｂの下部で、ビアホールを介して接続して終端するとともに、電源フォローピン８７，８８を縦電源配線６１Ｂの下部で、ビアホールを介して接続して終端する。
【００６４】
次に、制御部２２は、マクロセルの電源端子及び接地端子を認識する。すなわち、制御部２２は、図１７に示すように、マクロセル内部の４層目に形成される電源端子４１Ｂのうち、最左列及び最下行の電源端子４１Ｂ、及び接地端子４２Ｂのうち最左列及び最下行の接地端子４２Ｂの定義された位置を、記憶部２３に記憶された端子情報ライブラリから検索し、横電源バス５３Ｂ及び横電源配線５４Ｂ，５７Ｂ、又は横接地バス５２Ｂ及び横接地配線５５Ｂ，５６Ｂと、縦電源配線７４Ｂ又は縦接地配線７５Ｂを介して接続すべき電源端子４１Ｂ及び接地端子４２Ｂとして認識する。
なお、この例では、同図に示すように、上記端子情報ライブラリには、最左列及び最下行の電源端子４１Ｂ及び接地端子４２Ｂ以外の端子の情報の定義は、省略されている。
また、この例では、流用元の端子情報は、電源端子のうち最上行の電源端子、及び接地端子のうち最上行の接地端子のみならず、電源端子のうち最左列の電源端子、及び接地端子のうち最左列の接地端子の情報も含んでいるものとする。
【００６５】
次に、制御部２２は、認識した各電源端子４１Ｂの定義された位置に対応して、図１６に示すように、４層目の図１６中縦方向に（例えば、縦電源配線５８Ｂ，６１Ｂの延在方向に沿って）、周回電源リング５１Ｂを構成して５層目に形成される横電源配線５４Ｂの下面から横電源配線５７Ｂの下面に至るまで各電源端子４１Ｂの辺と同一の線幅の縦電源配線７４Ｂを同層の列をなす各電源端子４１Ｂに引き重ねるようにして形成する。
このとき、制御部２２は、各縦電源配線７４Ｂを、横電源配線５４Ｂ、横電源バス５３Ｂ及び横電源配線５７Ｂとの各交点においてビアホールを介して接続する。また、制御部２２は、複数本の縦電源配線７４Ｂのうち、その延長線上に終端縦電源バス６５Ｂ，６６Ｂが存在する縦電源配線７４Ｂを、その終端縦電源バス６５Ｂ，６６Ｂと直接接続する。
【００６６】
同様に、制御部２２は、認識した各接地端子４２Ｂの定義された位置に対応して、同図に示すように、４層目の同図中縦方向に（例えば、縦接地配線５９Ｂ，６２Ｂの延在方向に沿って）、周回電源リング５１Ｂを構成して５層目に形成される横接地配線５５Ｂの下面から横接地配線５６Ｂの下面に至るまで各接地端子４２Ｂの辺と同一の線幅の縦接地配線７５Ｂを、同層の列をなす各接地端子４２Ｂに引き重ねるようにして形成する。
このとき、制御部２２は、各縦接地配線７５Ｂを、横接地配線５５Ｂ、横接地バス５２Ｂ及び横接地配線５６Ｂとの各交点においてビアホールを介して接続する。また、制御部２２は、複数本の縦接地配線７５Ｂのうち、その延長線上に終端縦接地バス６３Ｂ，６４Ｂが存在する縦接地配線７５Ｂを、その終端縦接地バス６３Ｂ，６４Ｂと直接接続する。
次に、制御部２２は、同図に示すように、５層目に形成され、コア部２７Ｂ上方を通過する横接地バス８９，９１及び横電源バス９２，９３を、それぞれ、縦接地配線５９Ｂ，６２Ｂ，７５Ｂ及び縦電源配線５８Ｂ，６１Ｂ，７４Ｂと各交点においてビアホールを介して接続して、メッシュ状電源配線構造を形成して、一連の処理を終了する。
【００６７】
この例の構成によれば、上述した第１実施例と略同様の効果を得ることができる。
加えて、この例のマクロセルは、電源端子及び接地端子の配置パターンが、マクロセルを回転させずに半導体チップ上に配置する場合と、マクロセルを例えば９０°回転させて半導体チップ上に配置する場合とで、対称の関係にあり、かつ、電源端子及び接地端子が、同種の端子について、中心が格子点に略一致するようにチェッカー状に配置されており、また、端子情報ファイルが、マクロセルの回転配置に対応した仕様（図１７参照）となっているので、半導体チップ上へのマクロセルの配置属性（例えば９０°回転）に関わらず、全く同一のマクロセルデータ（例えばレイアウトデータ及び端子情報データ）を用いて半導体チップ上にマクロセルの配置が可能であり、全く同一の方法（ステップＳＡ１１〜ステップＳＡ１６）で、マクロセルへの電源配線を実行することができる。
これによって、比較的少ない設計資産で、半導体チップ上のマクロセル配置レイアウトの自由度を向上させることができる。また、上記設計方法によって、同一形状のマクロセルを複数個、半導体チップ上に配置する際に、記憶部２３の記憶容量を低減することができる。
【００６８】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述の実施例においては、レイアウトすべきマクロセルとしてメモリのマクロセルを例に示したが、これに限定されず、マクロセルはＣＰＵのマクロセルやグラフィック・ディスプレイ・コントローラのマクロセルなどどのようなものでも良い。
また、第１実施例では、電源端子４１及び接地端子４２のうち、各列について、最も上方に配置される端子を選択して、端子情報ライブラリに定義する場合について述べたが、最も上方の端子とは限らず、また、各列について複数の端子を選択しても良い。
また、第３実施例では、元のマクロセルを反時計周りに９０°回転させて得たられたマクロセルを含む半導体集積回路の設計方法について述べたが、９０°回転に限らず１８０°回転、又は２７０°回転させたものでも良いし、Ｘ軸又はＹ軸に対してミラー反転させたものでも良い。
また、第３実施例において、設計基盤データに含まれたマクロセルデータを用いて、マクロセルを、このまま（回転操作なしで）、半導体チップ上に配置する通常配置のみが実施されても良いし、所定角度（９０°、１８０°、２７０°）回転させて、半導体チップ上に配置する回転配置のみが実施されても良いし、通常配置と回転配置とが混在されていても良い。
【００６９】
【発明の効果】
以上説明したように、この発明の構成によれば、電源端子及び接地端子を、それぞれ第２の電源配線及び第２の接地配線と同層に形成するので、第２の電源配線及び第２の接地配線を単に引き重ねるのみで、それぞれ電源端子及び接地端子と接続され、第２の電源配線及び第２の接地配線の配線工程でのスルーホールの形成を不要とすることができるので、スルーホールの位置情報等を生成するために費やす時間を省くことができ、迅速に設計を行うことができる。
また、スルーホールの形成を不要とすることができるので、レイアウトの設計ルールエラーが発生する可能性も低減させることができる。
また、この配線工程において用いるスルーホールの位置情報を記憶する必要がないので、記憶容量を低減することができる。
【００７０】
また、電源端子及び接地端子を、それぞれ、第２の電源配線及び第２の接地配線の配線方向に沿って、第２の電源配線及び第２の接地配線と少なくとも一部が重なる態様で、同種の端子のみが列状に配置することによって、電源端子及び接地端子のうち、各列の少なくとも１つの端子の定義された位置がわかれば、配線が可能となる。
したがって、記憶すべき情報を大幅に削減することができ、記憶容量を低減することができる。さらに、情報の検索時間等も短縮されるので、迅速に設計を行うことができる。
【００７１】
また、マクロセルの外枠からマクロセルの中心部へ向けて所定の領域を、環状配線群の少なくとも一部が配置可能とされる配線制限領域として定義することによって、環状配線群のマクロセル内部への入り込み配置が可能となるので、環状配線群の大きさを縮小し、隣接するマクロセルとの間の間隔を減少させることができるため、半導体集積回路上のマクロセルの搭載密度を向上させることができ、半導体チップの縮小化を達成することができる。
また、電源端子及び接地端子が配列されている列上以外の領域では、電源端子及び接地端子と同層の配線層を用いて、マクロセル内部の配線が可能となるので、従来、電源端子及び接地端子が形成された層以下の下層の配線層を用いてなされていたマクロセル内部の配線の一部を、電源端子及び接地端子と同層の配線層を用いて行うことができるので、１層当りの配線領域を縮小することができ、マクロセルの面積を縮小することができ、半導体チップの面積の縮小化を達成することができる。
また、使用可能な配線領域が増加することにより、設計上の自由度を向上させることができる。
【００７２】
また、電源端子及び接地端子の配置パターンが互いに対称の関係にあり、電源端子及び接地端子が、同種の端子について、中心が格子点に略一致するようにチェッカー状に配置されるマクロセルを含む半導体集積回路の設計を行う場合には、マクロセルに対称操作を施して（例えば、このマクロセルを、０°、９０°、１８０°、２７０°回転させて、又は、Ｘ軸、Ｙ軸に対してミラー反転させて）、半導体チップ上に配置させても、全く同一のマクロセルデータ（例えばレイアウトデータ及び端子情報データ）を用いて、全く同一の方法（第２のステップ及び第３のステップ）で、マクロセルへの電源配線を実行することができる。
これによって、比較的少ない設計資産で、半導体チップ上のマクロセル配置レイアウトの自由度を向上させることができる。また、上記配置方法によって、同一形状のマクロセルを複数個、半導体チップ上に配置する際に、記憶容量を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体集積回路の設計方法を表すフローチャートである。
【図２】同半導体集積回路の設計装置の構成を示すブロック図である。
【図３】同設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図である。
【図４】同設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図である。
【図５】同設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図である。
【図６】同設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図である。
【図７】同設計方法を説明するための工程図である。
【図８】同設計方法を説明するための工程図である。
【図９】同設計方法を説明するための工程図である。
【図１０】同設計方法を説明するための説明図である。
【図１１】同設計方法を説明するための説明図である。
【図１２】同設計項方法を説明するための工程図である。
【図１３】同設計方法を説明するための工程図である。
【図１４】この発明の第２実施例である半導体集積回路の設計方法におけるマクロセルのレイアウト仕様の概略を説明するための図である。
【図１５】この発明の第３実施例である半導体集積回路の設計方法におけるマクロセルのレイアウト仕様の概略を説明するための説明図である。
【図１６】同設計方法を説明するための説明図である。
【図１７】同設計方法を説明するための説明図である。
【図１８】従来技術を説明するための説明図である。
【図１９】従来技術を説明するための説明図である。
【図２０】従来技術を説明するための説明図である。
【符号の説明】
２１ 設計支援装置
２２ 制御部
２３ 記憶部
２６，２６Ｂ マクロ外枠（外枠）
２７，２７Ｂ コア部
４１，４３ａ，４３ｂ 電源端子
４２，４４ａ，４４ｂ 接地端子
５１，５１Ｂ 周回電源リング（環状配線群）
５２，５２Ｂ 横接地バス（チップ内部電源配線）
５３，５３Ｂ 横電源バス（チップ内部電源配線）
５４，５７、５４Ｂ，５７Ｂ 横電源配線（第１の電源配線）
５５，５６，５５Ｂ，５６Ｂ 横接地配線（第１の接地配線）
７４，７４Ｂ 縦電源配線（第２の電源配線）
７５，７５Ｂ 縦接地配線（第２の接地配線）
Ａ，Ｂ 配線制限領域
Claims (12)
- 各々所定の機能を実現する複数個のマクロセルを半導体チップ上にレイアウトし、前記複数個のマクロセルを相互に配線して所望の動作を行う半導体集積回路を形成するために用いる半導体集積回路の自動配線方法であって、
前記半導体チップ上に、その内部にそれぞれ複数の電源端子及び接地端子が形成された前記マクロセルを配置する第１のステップと、
前記マクロセルに電源を供給するための第１の電源配線及び第１の接地配線を含む環状配線群を、前記マクロセルの外枠に沿って、前記環状配線群の少なくとも一部が、前記マクロセルの外枠から前記マクロセルの中心部へ向けて設定された所定の領域に配置されるように形成する第２のステップと、
第２の電源配線を介して、対応する前記各電源端子と、前記環状配線群を構成する前記第１の電源配線とを接続し、かつ、第２の接地配線を介して、対応する前記各接地端子と、前記環状配線群を構成する前記第１の接地配線とを接続する第３のステップとを含み、
前記所定の領域は、前記環状配線群の少なくとも一部を配置可能とする一方、前記第１の電源配線及び前記第１の接地配線と同層の、前記マクロセルの内部配線層の配置を禁止する配線制限領域として定義されていることを特徴とする半導体集積回路の自動配線方法。 - 前記マクロセルの内部には、それぞれ、対応する前記第２の電源配線及び前記第２の接地配線と同層の配線層を用いて、前記各電源端子及び前記各接地端子が配置されていることを特徴とする請求項１記載の半導体集積回路の自動配線方法。
- 前記配線制限領域は、前記所定の領域のうち、前記環状配線群が配置される層に対して定義されていることを特徴とする請求項１記載の半導体集積回路の自動配線方法。
- 前記第１のステップで前記半導体チップ上に配置される前記マクロセルの内部には、前記電源端子及び前記接地端子が、それぞれ、前記第３のステップで配線する前記第２の電源配線及び前記第２の接地配線の延在方向に沿って、前記第２の電源配線及び前記第２の接地配線と少なくとも一部が重なる態様で複数列配置され、各列の前記電源端子又は前記接地端子は、同種の端子のみが前記延在方向に沿って直線状に配置されていることを特徴とする請求項２記載の半導体集積回路の自動配線方法。
- 前記第３のステップでは、前記第２の電源配線及び前記第２の接地配線を、対応する列の前記電源端子又は前記接地端子のうち、１つ又は複数の前記電源端子又は前記接地端子の定義された情報に基づいて配置することを特徴とする請求項４記載の半導体集積回路の自動配線方法。
- 前記マクロセルの内部配線層の一部を前記電源端子及び前記接地端子と同層に、かつ、前記電源端子及び前記接地端子が配置されている列上以外の領域に形成することを特徴とする請求項１乃至５のいずれか１に記載の半導体集積回路の自動配線方法。
- 前記電源端子及び前記接地端子の配置パターンが互いに対称の関係にあるマクロセル同士では、前記電源端子及び前記接地端子のうち、列毎及び行毎に少なくとも１つの端子の情報が定義され、
前記第３のステップでは、前記端子の情報に基づいて、前記第２の電源配線を介して、対応する前記各電源端子と、前記環状配線群を構成する前記第１の電源配線とを接続し、かつ、前記第２の接地配線を介して、対応する前記各接地端子と、前記環状配線群を構成する前記第１の接地配線とを接続することを特徴とする請求項１乃至６のいずれか１に記載の半導体集積回路の自動配線方法。 - 前記環状配線群は、所定間隔で配線されるチップ内部電源配線のうち、前記マクロセルの外枠の直近に存在する前記チップ内部電源配線を含むことを特徴とする請求項１乃至７のいずれか１に記載の半導体集積回路の自動配線方法。
- 前記環状配線群は、所定間隔で配線されるチップ内部電源配線のうち、前記所定の領域を通過する前記チップ内部電源配線を含むことを特徴とする請求項１乃至７のいずれか１に記載の半導体集積回路の自動配線方法。
- 前記マクロセルの外枠は、前記マクロセルをそれぞれ構成する内部論理回路の配置領域であるコア部と、前記コア部の周縁に配置される入出力端子部とを囲んで形成される枠であることを特徴とする請求項１乃至９のいずれか１に記載の半導体集積回路の自動配線方法。
- 前記第１のステップでは、前記複数の電源端子及び接地端子が形成された前記マクロセルを、前記半導体チップ上に配置し、前記第３のステップでは、前記複数の電源端子が配置された配線層と同層の前記第２の電源配線を介して、対応する前記各電源端子と、前記環状配線群を構成する前記第１の電源配線とを接続し、かつ、前記複数の接地端子が配置された配線層と同層の前記第２の接地配線を介して、対応する前記各接地端子と、前記環状配線群を構成する前記第１の接地配線とを接続することにより、前記マクロセルの前記複数の電源端子及び接地端子と、前記第２の電源配線及び前記第２の接地配線とを接続する際に、スルーホールの生成を不要とする
ことを特徴とする請求項２に記載の半導体集積回路の自動配線方法。 - コンピュータに請求項１、４、５、７又は１１に記載の各ステップを実行させることを特徴とする半導体集積回路の設計プログラム。
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