CN108073754B - 设计布局的方法 - Google Patents

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Abstract

本发明实施例提供一种设计布局的方法，所述方法包含：识别所具有的单元高度为最小间距的非整数倍的单元；使用处理器产生平行于顶部边界和底部边界的多个虚拟网格线的有序布置的可能性；并且，将至少两个导电图案放置在多个虚拟网格线上。单元高度由顶部边界和底部边界限定，并且最小间距是基于制造工艺的。多个虚拟网格线通过多个间隔彼此分离，并且顶部边界与多个虚拟网格线的第一虚拟网格线重叠并且底部边界与多个虚拟网格线的第二虚拟网格线重叠。至少一个间隔不同于多个间隔中的另一个间隔。

Description

设计布局的方法
技术领域
本发明实施例是有关于一种半导体设计布局工艺，且特别是有关于一种设计布局的方法。
背景技术
在集成电路的设计中，具有预定功能的各种单元将被使用。标准单元或存储单元的预先设计的布局存储在单元库中。在集成电路设计工艺期间，从单元库中检索到标准单元的预先设计的布局，并且将其放置在集成电路布局的选定位置处。随后执行布线(routing)以使用互连线使标准单元的组件彼此连接。接下来，执行光学近接校正(opticalproximity correction，OPC)并且产生掩模的集合以使用半导体制造工艺来制造集成电路。
由于各种设计的复杂性，在一些情况下，电子设计自动化(electronic designautomation，EDA)工具用于在各种抽象层级下从设计者的方向模拟和验证集成电路。从设计到掩模制造，EDA工具执行各种任务，例如，设计规则检查、布局相较于示意图检查(layoutversus schematic checking)、布局寄生提取(layoutparasitic extraction)和阻抗电容(resistance-capacitance，RC)提取。
发明内容
本发明实施例的设计布局的方法包含：识别所具有的单元高度为最小间距的非整数倍的单元，所述单元高度由顶部边界以及底部边界限定，并且所述最小间距是基于制造工艺的；使用处理器产生平行于顶部边界和底部边界的多个虚拟网格线的有序布置的可能性的集合，所述多个虚拟网格线是通过多个间隔彼此分离的，并且所述顶部边界与所述多个虚拟网格线的第一虚拟网格线重叠并且所述底部边界与所述多个虚拟网格线的第二虚拟网格线重叠；以及，在所述多个虚拟网格线上放置至少两个导电图案，所述多个间隔的至少一个间隔不同于所述多个间隔的另一间隔。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1是根据一些实施例在集成电路中单元的布局的俯视图。
图2A是根据一些实施例的设计集成电路布局的方法的流程图。
图2B是根据一些实施例的调节虚拟网格线的方法的流程图。
图3是根据一些实施例在集成电路中单元的布局的俯视图。
图4是根据一些实施例在集成电路中多个单元的布局的俯视图。
图5是根据一个或多个实施例的集成电路设计系统的功能方块图。
附图标号说明
110、110*、110'、110"：单元；
100A、200A、100C、200C：布局；
120T、120T"：顶部边界；
120B、120B'：底部边界；
S1112-S1718、S1112*-S1617*、S*、S'、S"：间隔；
GL11、GL18、GL11*-GL17*、GL*：虚拟网格线；
100A、100B、200A、200B：方法；
140、210、220、221、222、223、224、225、226、230、240、250、235：操作；
130、130a-130d、130'、130"：导电图案；
600：集成电路设计系统；
610：第一计算机系统；
620：第二计算机系统；
630：网络连接的存储装置；
640：网络；
614：计算机可读存储媒体；
612：硬件处理器；
614a：集成布局；
614b：电路设计；
614c：计算机程序代码；
614d：单元库；
616：输入/输出接口；
617：显示单元；
618：网络接口。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示出的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
在一些情况下，集成电路包含存储单元阵列和/或标准单元。存储单元阵列包含布置成行和列的多个存储单元。在一些实施例中，存储单元包含处于“开启”状态或“关闭”状态的基于晶体管的双稳态锁存器(bi-stable latch)。每个列(column)中的存储单元耦合到至少一个位线(bit line)以用于将数据写入到存储单元或从存储单元读取数据。每个行(row)中的存储单元耦合到字线(word line)以用于选择写入或读取操作。在一些实施例中，存储单元阵列包含沿着一个或多个列或一个或多个行延伸的一个或多个控制线以用于控制存储单元的不同操作。
标准单元包含用于各种应用的功能性单元和非功能性单元，即，工程变更订单(engineering change order，ECO)单元。功能性单元被设计成执行特定的功能，例如，逻辑功能或存储功能。ECO单元被设计成不含特定的功能，但是可编程以提供特定的功能。在集成电路设计期间，一个或多个功能性单元的设计的布局(layout)是从单元库中读出的并且被放置到初始布局中。在一些实施例中，相邻单元是彼此邻接的。
放置和布线电子设计自动化(electronic design automation，EDA)工具产生将要用于形成半导体装置的一个或多个电路图案的掩膜的初始布局。在EDA工具的操作期间，一个或多个虚拟网格线在标准单元中彼此平行布置。虚拟网格线跨越包含标准单元的布局的整体延伸。相邻单元中的虚拟网格线是连续的。执行布线以通过使用放置在虚拟网格线上的一个或多个互连图案(interconnect pattern)来连接功能性单元。每个图案沿着单个虚拟网格线延伸。所述布局还包含从功能性单元断开的一个或多个ECO单元。当由于功能性违反或时序违反而修改布局时，对一个或多个ECO单元进行编程以提供期望的功能并且将一个或多个ECO单元通过放置在虚拟网格线上的一个或多个互连图案来连接到功能性单元。因此，与其它方法相比，设计周期时间将缩短并且减小掩膜(mask)的改变。
在一些实施例中，邻接标准单元中的互连图案是沿着单元高度方向对称的。在一些实施例中，标准单元中的邻近虚拟网格线之间的多个间隔是沿着单元高度方向对称的。多个间隔的至少一个间隔是不同于标准单元中的多个间隔中的其它间隔的。由于对称性，设计布局和/或制造集成电路(integrated circuit，IC)的成本和时间减小，并且IC的密度增大。在至少一个实施例中，互连图案对应于半导体制造工艺中的导电线或介层插塞(viaplug)。
图1是根据一些实施例在集成电路中单元110的布局100A的俯视图。在一些实施例中，单元110是标准单元。单元110包含但不限于INV、AND、OR、NAND、NOR、XOR、AOI、OAI、MUX、BUFF、加法器、填充器、触发器、锁存器、延迟、时钟单元或类似物。布局100A具有在方向X上延伸的多个虚拟网格线GL11-GL18，统称为虚拟网格线GL，并且单元110具有沿着垂直于方向X的方向Y的单元高度CH。单元110包含顶部边界120T和底部边界120B。单元高度CH被定义为从顶部边界120T到底部边界120B的距离。也被称作布线轨迹的虚拟网格线GL沿着单元高度CH从顶部边界120T到底部边界120B彼此间隔开并且用于促进放置和布线工艺，在所述工艺中放置导电图案用于布局的互连组件。在一些实施例中，方向Y与IC的栅极结构的纵轴平行。在一些实施例中，方向Y垂直于IC的栅极结构的纵轴。
在一些实施例中，单元110用于单个行布局设计(single-height-cells-in-single-row)中的单个高度单元中。在单个高度(single-height)单元的布局设计中，具有相同单元高度CH的多个单元邻接且布置成行，并且每个单元中的虚拟网格线是连续的且彼此平行的。所述行沿着方向X延伸。在一些实施例中，根据集成电路的复杂性，在单个行布局设计中的单个高度单元中，一个或多个行被布置成二维(two-dimensional，2-D)阵列。在一些实施例中，单元110用于单个行布局设计中的混合高度单元中。在混合高度单元的布局设计中，具有不同单元高度的多个单元邻接并且布置成行。每个单元高度是标准单元高度CH的整数倍。另外，每个邻接单元中的虚拟网格线是连续的且彼此平行的。与单个行布局设计中的单个高度单元相比，单个行布局设计中的多个高度单元具有更高效的面积使用。
在一些实施例中，单元110具有彼此平行延伸且沿着方向X延伸的偶数数目的虚拟网格线GL以及在邻近的虚拟网格线GL之间的奇数数目的间隔S1112-S1718，统称为间隔S。在一些实施例中，单元110包含奇数数目的虚拟网格线GL和偶数数目的间隔S。图3包含具有奇数数目的虚拟网格线GL和偶数数目的间隔S的单元的实例。虚拟网格线GL延伸穿过整个布局设计。在EDA工具中，导电图案沿着虚拟网格线GL布置(也被称作放置和布线)。因为单元高度CH是预定制造工艺的最小间距MP的非整数倍，所以当间隔S是均匀的时候，虚拟网格线GL11或GL18中的至少一个将无法与边界对齐，例如，单元110的顶部边界120T或底部边界120B。因此，增大了在二个相邻单元邻接的位置处违反最小间距MP的设计规则的风险。另外，增大了图案着色的不一致和难度。为了帮助确保虚拟网格线GL11与顶部边界120T对齐且GL18与底部边界120B对齐，每个间隔S的幅值的布置方式为至少一个间隔S不同于至少另一个间隔S。对间隔S的这种调节说明了单元高度CH与最小间距MP之间的非整数倍关系。在间隔S预先设置成等于最小间距MP的一些实施例中，间隔S的至少一个间隔增大。
图2A是根据一些实施例设计集成电路布局的方法200A的流程图。所属领域的一般技术人员将理解在一些实施例中在图2A中所描绘的方法200A之前，期间和/或之后能够执行额外的操作。方法200A包含操作210，在该操作中接收具有在第一方向上的单元高度的标准单元的布局。硬件计算机接收标准单元的布局。在一些实施例中，布局是从布局产生器、用户或另一合适的外部装置接收的。在一些实施例中，布局是使用与执行方法200A的系统相同的系统产生的。布局是可用的以通过使用制造工艺来制造集成电路，并且布局是基于在各种层中的设计规则的集合设计的，这些层例如阱区(well region)、激活区、多晶硅结构、接触插塞(contact plug)、导电线通孔或类似物。预定制造工艺的设计规则的集合具有用于确定端对端安置的图案的边沿之间的最小距离的最小间距、平行邻近图案之间的最小距离和/或邻近图案的拐角之间的最小距离。
方法200A通过操作220继续，在该操作中邻近虚拟网格线之间的间隔得到调节(adjust)。在一些实施例中，因为单元高度是基于每一层的各种制造工艺确定的，并且使用面积、单元高度可以是最小间距的非整数倍。在一些情况下，当虚拟网格线根据最小间距布置时，图案将是每两行彼此不对称的。调节邻近虚拟网格线之间的间隔以满足预定制造工艺的最小间距并且对齐第一虚拟网格线与单元的顶部边界以及第二虚拟网格线与单元的底部边界。根据此类间隔，图案将是每两行彼此对称的。
图2B是根据一些实施例调节虚拟网格线的方法200B的流程图。所属领域的一般技术人员将理解在一些实施例中在图2B中所描绘的方法200B之前，期间和/或之后能够执行额外的操作。因为间隔是通过最小间距MP确定的，所以方法200B包含其中单元高度除以最小间距MP的操作221。商是带分数(mixed number)，因为单元高度是最小间距的非整数倍。商的整数L用于确定间隔以及虚拟网格线的数量。
在一些实施例中，单元高度CH与最小间距MP的比率是p/q，并且p和q是正整数。在一些实施例中，比率范围介于大约4到大约17。在一些情况下，如果比率过小，那么可用于互连图案的多个虚拟网格线将不足以连接IC布局的组件。在一些情况下，如果比率过大，那么用于例如单元110(图1)的单元的驱动电流将增大，引起较高电力消耗。
在一些实施例中，最小间距MP是基于使用用于图案化导电图案的光刻工艺或蚀刻工艺而可靠地形成的最小间距确定的。单元高度CH除以L间隔。整数L是等于或大于4的正整数。在一些实施例中，整数L的范围介于4到16。在一些实施例中，整数L大于16。
方法200B通过操作222继续，在该操作中分配预定数目的间距选项(pitchoption)。在一些实施例中，用于邻近虚拟网格线之间的间隔的间距选项是基于算术序列通过添加最小间距MP到预定的公差(common difference)M而选定的，最小间距MP也被称作初始元素。在一些实施例中，分配预定数目N的间距选项。在一些实施例中，公差M和/或数目N由用户提供。在一些实施例中，公差M和/或数目N是基于经验数据确定的。在一些实施例中，数目N是范围介于大约2到大约5的正整数。在一些情况下，如果数目N过大，那么由于待处理的数据的数量的增大EDA工具的处理时间将增大。在一些情况下，如果数目N等于1，那么将存在调节虚拟网格线的间隔的不充足的解决方案。公差M是等于或大于1的正整数。在一些实施例中，公差M是是基于最小间距MP与单元高度之间的关系确定的。因此，用于间隔的每个间距选择的幅值等于或大于最小间距MP。
表1
表1是根据一些实施例的预定数目的间距选项的表。在一些实施例中，公差M的范围介于1到4。在一些情况下，如果公差M过大，那么虚拟网格线的数目将减小，导致互连的不充足的布线选项(insufficient routing option)。在一些实施例中，算术序列从设置数目N为2以及设置公差M为1开始。举例来说，在至少一个实施例中，当单元高度CH是300纳米(nm)并且最小间距MP是40nm时，假定预定数目N是3并且公差M是2，间距选项被选择为{40nm，42nm，44nm}。
方法200B通过操作223继续，在该操作中基于间距选项的数目N和整数L产生多个虚拟网格线的有序布置(ordered arrangement)的可能性。
因为允许用于L间隔的N间距选项的重复，所以虚拟网格线的有序布置的可能性是NL。另外，因为单元高度CH是最小间距MP的非整数倍并且公差M等于或大于1，所以均匀间隔的可能性能够被去除。相应地，N个可能性被去除使得存在(NL-N)个不同的可能性。去除N个可能性有助于减小EDA工具的处理时间。在用于间隔的间距选项从虚拟网格线的有序布置的(NL-N)个可能性中产生之后，解决方案集合的大小通过消除无法满足某些标准的间距选项而减小。
方法200B通过操作224继续，在该操作中比较间隔的总和与单元高度。为了使虚拟网格线与单元的顶部边界和底部边界这两者对齐，间隔的总和等于单元高度。举例来说，在图1中为了使虚拟网格线GL11与顶部边界120T对齐且虚拟网格线GL18与底部边界120B对齐，间隔S的总和等于单元高度CH。在一些实施例中，因为虚拟网格线GL11与GL18之间的距离用来定义单元高度CH，所以间隔的总和不同于单元高度CH的可能性将被排除。如果在所有可能的间距选项中的间隔的总和不同于单元高度CH，那么方法200B返回到操作223并且预定数目N的值和/或公差M发生改变。如果间距选项的至少一个可能性具有等于单元高度CH的间隔S的总和，那么方法200B前进到操作225。
方法200B通过操作225继续，在该操作中确定多个虚拟网格线是否是沿着预定方向对称的。在图1中的至少一个实施例中，单元110具有奇数数目的间隔，因此间隔的对(pair)S1112/S1718、S1213/S1617和S1314/S1516是围绕间隔S1415的中心线对称的。如果虚拟网格线GL不是沿着方向Y彼此对称的，那么方法200B返回到操作223并且改变预定数目N的值和/或公差M。如果虚拟网格线GL是沿着方向Y彼此对称的，那么方法200B前进到操作226。
方法200B通过操作226继续，在该操作中确定多个虚拟网格线的有序布置是否违反设计规则。在一些实施例中，即使二个邻近导电图案之间的间隔满足最小间距MP，由于制造工艺的限制，当使用不同掩模形成两个邻近导电图案时，此二个邻近导电图案之间的间隔是不被期望的。在一些情况下，此类违反也被称作禁用间隔问题(forbidden spacingissue)。因为多个虚拟网格线的布置应该满足全部设计规则，所以如果违反设计规则，那么方法200B返回到操作223并且改变预定数目N的值和/或公差M。如果未检测到违反，那么方法200B允许方法200A前进到操作230。在一些实施例中，如果全部产生的可能性无法满足操作230，那么工艺将停止或者将产生无可供使用的可能性的指示。举例来说，在至少一个实施例中，当单元高度CH是300nm并且最小间距MP是40nm时，单元高度CH是最小间距MP的非整数倍数(7.5)并且整数L是7。假定预定数目N是4且公差M是1，选择满足操作224-226的一个产生的可能性为{43nm，43nm，43nm，42nm，43nm，43nm，43nm}。
在一些实施例中，操作224-226中的至少一个是与操作224-226中的另一个同时实施的。在一些实施例中，操作224-226是按各种顺序依次实施的、在彼此之前实施的或在彼此之后实施的。在一些实施例中，当获得有序布置的一个以上可能性时，用户将基于不同的设计需求选择一个可能性。举例来说，在一些情况下，用于提供最大数目的选项的最大数目的虚拟网格线以连接IC布局的组件的可能性。
返回到图2A，方法200A通过操作230继续，在该操作中将至少两个导电图案布置在多个网格线上。也被称作互连结构的一个或多个导电图案的布置包含放置和布线。所述放置涉及决定将单元的半导体装置的组件放置到何处。所述布线涉及连接放置的组件中的每一个与导电图案同时遵循制造/设计工艺的规则和限制。在一些实施例中，放置和布线使用最小跨接树(minimum spanning tree，MST)算法以寻找最小数目的导电图案以形成连接。在一些实施例中，放置和布线使用贪心法选择用于每个导电图案的虚拟网格线以用于连接半导体装置。
在图1中的至少一个实施例中，单元110包含可使用制造工艺形成的半导体装置并且包含沿着方向Y彼此分离的导电图案(也被称作多边形)130a-130d，统称为导电图案130。导电图案130用于将单元110的半导体装置电连接到单元110的其它半导体装置以及到单元110外部的半导体装置。在一些实施例中，除了导电图案130外单元110包含一个或多个导电图案。在一些实施例中，导电图案130具有矩形形状。在一些实施例中，导电图案130具有顶点(角度)。每个导电图案130根据虚拟网格线GL布置。在一些实施例中，导电图案130的中心线与虚拟网格线GL中的一个对齐。在一些实施例中，由于设计变化，至少一个导电图案130的中心线从对应的虚拟网格线GL偏移。在一些实施例中，一个或多个导电图案130与单元110的至少一个边界重叠。在一些实施例中，预定制造工艺是后段生产线(back end ofline，BEoL)工艺并且导电图案130对应于导电线或导电通孔。在一些实施例中，单元110的引脚层中的导电线充当用于连接到单元110外部的元件的端口或点。在一些实施例中，单元110包含具有在最上层处的引脚层的多层结构以用于与相同电路块中的其它单元连接或与不同电路块中的其它单元连接。在一些实施例中，用于连接的单元110的引脚层形成于接近栅极结构的金属结构中。在一些实施例中，导电图案形成于第二层级金属(M2)层和/或第四层级金属(M4)层制造工艺中。在一些实施例中，导电图案形成于第一层级金属(M1)层和第三层级金属(M3)层制造工艺中。在至少一个实施例中，在基于布局200A制造的物理装置中，导电图案由铝、铜或铜合金形成，并且导电线通过金属间电介质材料隔离。在一些实施例中，导电线在方向Y上延伸并且垂直于前层金属线的扩展和/或后层金属线的扩展。
返回到图2A，方法200A通过操作240继续，在该操作中为至少两个图案着色。在一些实施例中，为了增强集成电路中的光刻分辨率(photolithographic resolution)，采用多重曝光方法以帮助防止由光学邻近效应引起的短路。能够分解用于多重曝光方法的图案是可着色的。在一些实施例中，双重曝光涉及依次使用两个不同掩模在衬底的单层上形成图案。因此，组合图案中的最小线间隔将减小且同时维持足够的分辨率以可靠地形成导电图案。在被称作双重偶极子光刻(double dipole lithography，DDL)的方法中，待形成于层上的图案被分解并且形成于仅具有水平线的第一掩膜上以及仅具有竖直线的第二掩模上。第一和第二掩模被称为具有1-维(1-dimensional，1-D)图案。双重曝光的另一种形式被称作双重图案化技术(double patterning technology，DPT)。不同于DDL，DPT在一些情况下允许待由竖直区段和水平区段形成的顶点位于相同掩膜上。因此，与DDL相比DPT通常允许总体集成电路布局中的更多的减少。DPT是类似于用于图论(graph theory)中的布局拆分的两个着色问题的布局拆分方法。给两个邻近图案分配不同的色彩。仅分配两个色彩类型。层上的每个图案被分配到第一色彩或第二色彩。第一色彩的图案由第一掩膜形成，并且第二色彩的图案由第二掩模形成。在一些实施例中，操作140涉及两个或三个不同掩模。然而，在一些实施例中，如果EDA工具配备有默认设计规则的集合而无需考虑光学邻近效应，那么省略操作240。在一些实施例中，在操作240期间给每个虚拟网格线GL分配特定的色彩。在图1中的至少一个实施例中，给导电图案130a和导电图案130c分配第一色彩，并且给导电图案130b和导电图案130d分配第二色彩。在一些实施例中，给导电图案130中的每一个分配不同的色彩。方法200A不限于两个色彩。在一些实施例中，操作240包含根据三重图案化布置、四重图案化布置或另一合适的图案化布置分配色彩。
返回到图2A，方法200A通过操作250继续，在该操作中执行光学近接校正(opticalproximity correction，OPC)。在一些实施例中，在OPC之前执行设计规则检查(designrule check，DRC)验证。在DRC验证期间，为了识别两个单元是否是可路由的，考虑单元之间的连接的设计约束。设计约束条件包含对待连接的单元的速度和间隔的限制。
应用OPC到布局100A以考虑在制造期间预期会遇到的光刻变化/不规律性。在一些实施例中，当导电图案130中的一个的宽度或导电图案130之间的距离与预定光刻阈值相比较窄时，OPC产生待包含于用于制造布局100A的一个或多个掩模中的额外的多边形，例如，锤头图案。在操作250之后，布局100A随后用于产生一个或多个掩模以用于制造工艺以将导电图案130转移到实际晶片的层上。
在一些实施例中，额外的操作包含于方法200A中，例如，布局相较于示意图(Layout Versus Schematic，LVS)验证、布局参数提取(Layout Parameter Extraction，LPE)和寄生阻抗电容提取(Resistance-Capacitance Extraction，RCX)或其它合适的操作。在一些实施例中，方法200A的操作的顺序会被修改。在一些实施例中，同时执行方法200A的多个操作。举例来说，在一些情况下，同时执行操作240和操作250。在一些实施例中，组合来自方法200B的操作221-操作226中的至少一个与来自方法200A的操作。
图3是根据一些实施例在集成电路中单元110*的布局100B的俯视图。单元110*类似于单元110，相同类似元件具有带星形符号的相同参考标号。与单元110相比，单元110*具有统称为虚拟网格线GL*的奇数数目的虚拟网格线GL11*-GL17*和统称为间隔S*的偶数数目的间隔S1112*-S1617*。类似地，间隔S*中的每一个的幅值或大小的布置方式为使得间隔S*中的至少一个不同于间隔S*中的至少另一个。
图4是根据一些实施例在集成电路中的多个单元110、110'和110"的布局100C的俯视图。单元110'和110"类似于单元110，相同元件具有带撇号符号或双重撇号符号的相同参考标号。单元110-110"具有相同单元高度CH。另外，单元110'和110"相应地通过对称性操作235处理。对称性操作235被称作镜射、翻转或旋转操作。在单元110和110'中，顶部边界120T与底部边界120B'对齐以形成对称轴使得间隔S沿着方向Y与间隔S'对称。类似地，在单元110和110"中，底部边界120B与顶部边界120T"对齐以形成另一对称轴，使得间隔S沿着方向Y与间隔S"对称。因为顶部边界120T-120T"和底部边界120B-120B"与虚拟网格线中的一个对齐，所以导电图案130与导电图案130'和导电图案130"对称。因此，以与分配给导电图案130相同的方式给导电图案130'和导电图案130"分配色彩。在一些实施例中，不同掩模的集合通过使用从布局100C中提取的布局信息得到，并且光刻工艺用于将布局信息从不同掩模转移到硅晶片。通过沿着单元高度调节虚拟网格线对称，方法200A和/或方法200B产生与其它方法相比具有较少单元移位、较高布线密度、更均匀的着色、更容易合法化(即，放置在非重叠部位对齐的位置中)和较低的掩模制造成本的集成电路装置的布局设计100A-100C。
图5是根据一个或多个实施例的集成电路设计系统600的功能方块图。集成电路设计系统600包含：第一计算机系统610、第二计算机系统620、网络连接的存储装置630以及连接第一计算机系统610、第二计算机系统620和网络连接的存储装置630的网络640。在一些实施例中，省略第二计算机系统620、网络连接的存储装置630和网络640中的一个或多个。
第一计算机系统610包含与非暂时性计算机可读存储媒体614以通信方式耦合的硬件处理器612，所述存储媒体通过产生的集成布局614a、电路设计614b和计算机程序代码614c编码，即，存储产生的集成布局614a、电路设计614b和计算机程序代码614c，所述计算机程序代码即可执行指令的集合。硬件处理器612以通信方式耦合到计算机可读存储媒体614。硬件处理器612经配置以执行在计算机可读存储媒体614中编码的指令614c的集合，以便使得第一计算机系统610可作为放置和布线工具使用，以用于执行如图2A-2B中所描绘的操作110-操作150的一部分或全部。在一些实施例中，硬件处理器612经配置以执行指令614c的集合以用于基于对应于预定半导体制造工艺的单元的布局和最小间距产生集成电路布局。在一些实施例中，硬件处理器612是中央处理单元(central processing unit，CPU)、多处理器、分布式处理系统、专用集成电路(application specific integratedcircuit，ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储媒体614是电子、磁性、光学、电磁、红外和/或半导体系统(或设备或装置)。在一些实施例中，计算机可读存储媒体614包含半导体或固态存储器、磁带、可移除计算机磁盘、随机存取存储器(random access memory，RAM)、只读存储器(read-onlymemory，ROM)、硬磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储媒体614包含光盘只读存储器(compact disk-read only memory，CD-ROM)、光盘读取/写入(compact disk-read/write，CD-R/W)和/或数字视频光盘(digital video disc，DVD)。
在一些实施例中，存储媒体614存储计算机程序代码614c，所述计算机程序代码经配置以使得第一计算机系统610执行如图2A-2B中所描绘的方法200A和/或方法200B。在一些实施例中，存储媒体614还存储执行方法200A和/或100B需要的信息或在执行方法200A和/或100B期间产生的信息，例如，集成电路布局614a、电路设计614b和/或包含单元210、210*、210'和210"的布局200A-200C的单元库614d。
第一计算机系统610包含输入/输出接口616和显示单元617。输入/输出接口616耦合到硬件处理器612并且允许电路设计者操控第一计算机系统610以便执行方法100A-100B。在至少一些实施例中，显示单元617以实时方式显示方法100A-100B的操作的状态并且优选地提供图形用户界面(Graphical User Interface，GUI)。在一些实施例中，输入/输出接口616和显示单元617允许操作者以交互式方式操作第一计算机系统610。
在一些实施例中，第一计算机系统610另外包含耦合到硬件处理器612的网络接口618。网络接口618允许第一计算机系统610与网络640通信，一个或多个其它计算机系统620和网络连接的存储装置630连接到网络640。网络接口618包含：无线网络接口，例如，蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如，以太网、USB或IEEE-1394。在一些实施例中，方法200A和/或方法200B在两个或大于两个计算机系统610和620和/或网络连接的存储装置630中实施，并且例如集成电路布局614a、电路设计614b、计算机程序代码614c和单元库614d的信息在不同计算机系统610和620和/或网络连接的存储装置630之间经由网络640交换。
此描述的一个方面涉及设计布局的方法。所述方法包含：识别所具有的单元高度为最小间距的非整数倍的单元；使用处理器产生平行于顶部边界和底部边界的多个虚拟网格线的有序布置的可能性；并且将至少两个导电图案放置在多个虚拟网格线上。单元高度由顶部边界和底部边界限定，并且最小间距是基于制造工艺的。多个虚拟网格线通过多个间隔彼此分离，并且顶部边界与多个虚拟网格线的第一虚拟网格线重叠并且底部边界与多个虚拟网格线的第二虚拟网格线重叠。多个间隔的至少一个间隔不同于多个间隔的另一间隔。
在一些实施例中，产生所述多个虚拟网格线的所述布置的所述可能性的集合包括：用所述单元高度除以所述最小间距，其中商的整数用于确定邻近虚拟网格线之间的间隔的数量；以及，分配N个间距选项，其中所述N个间距选项由具有公差M的算术序列形成，N是范围介于2到5的正整数，M是等于或大于1的正整数。
在一些实施例中，所述方法进一步包括：比较邻近虚拟网格线的间隔的总和与所述单元高度，其中所述间隔的总和是从N个间距选项中产生的；确定所述多个虚拟网格线是否是沿着所述单元高度对称的；以及，确定所述多个虚拟网格线是否违反间隔设计规则。
在一些实施例中，所述方法进一步包括：当邻近虚拟网格线的所述间隔的总和不同于所述单元高度时、当所述多个虚拟网格线并不沿着所述单元高度对称时、或当所述多个虚拟网格线违反所述间隔设计规则时，使用所述处理器产生所述有序布置的可能性的另一集合。
在一些实施例中，所述方法进一步包括：从所述多个虚拟网格线的所述有序布置的所述可能性的集合中选择具有最大数目的虚拟网格线的所述产生的可能性的可能性。
在一些实施例中，所述多个虚拟网格线是围绕所述单元的中心线彼此对称地产生的，其中所述中心线与所述顶部边界或所述底部边界平行。
在一些实施例中，所述方法进一步包括：为所述至少两个导电图案着色；以及，执行光学近接校正(opticalproximity correction，OPC)。
此描述的另一方面涉及通过具有导电结构的最小间距的工艺制造集成电路的方法。所述方法包含：识别沿着第一方向邻接第二标准单元的第一标准单元，第一标准单元和第二标准单元中的每一个具有沿着垂直于第一方向的第二方向延伸的多个布线轨迹；通过使用第一掩膜在第一标准单元和第二标准单元中的多个布线轨迹上形成导电结构的第一集合；并且，通过使用第二掩模在第一标准单元和第二标准单元中的多个布线轨迹上形成导电结构的第二集合。第一标准单元和第二标准单元具有在第一方向上的相同单元高度，所述单元高度是最小间距的非整数倍，并且第一标准单元的顶部边界和底部边界以及第二标准单元的顶部边界和底部边界重叠多个布线轨迹。
在一些实施例中，所述多个布线轨迹形成为通过多个间隔彼此分离，所述多个间隔具有第一间隔以及不同于所述第一间隔的第二间隔。
在一些实施例中，所述第一标准单元形成为沿着所述单元高度与所述第二标准单元对称。
在一些实施例中，在所述第一标准单元中所述导电结构的第一集合形成为与在所述第二标准单元中的所述导电结构的第一集合对称，并且在所述第一标准单元中所述导电结构的第二集合形成为与在所述第二标准单元中的所述导电结构的第二集合对称。
在一些实施例中，多个前层导电结构或多个后层导电结构形成为沿着单元高度延伸。
在一些实施例中，所述导电结构的第一集合和所述导电结构的第二集合通过使用第二金属层级(M2)层工艺形成。
在一些实施例中，所述导电结构的第一集合和所述导电结构的第二集合形成为具有矩形形状或具有顶点。
此描述的再一方面涉及集成电路设计系统。所述系统包含通过指令的集合编码的非暂时性存储媒体以及与非暂时性存储媒体通信地耦合且经配置以执行指令的集合的硬件处理器。指令的集合经配置以使得硬件处理器基于制造工艺接收标准单元的布局，制造工艺具有沿着第一方向的最小间距，标准单元具有沿着第一方向的单元高度并且具有垂直于第一方向的多个虚拟网格线，单元高度为最小间距的非整数倍。指令的集合还经配置以调节多个虚拟网格线，多个虚拟网格线具有在邻近的虚拟网格线之间的至少两个不同间隔，多个虚拟网格线的布置沿着第一方向对称。指令的集合进一步经配置以对齐多个图案与多个虚拟网格线。
在一些实施例中，当调节所述多个虚拟网格线时，所述指令的集合经配置以使得所述处理器：用所述单元高度除以所述最小间距并且取商的整数；基于所述整数产生预定数目的间距选项；以及，通过所述预定数目的间距选项确定所述多个间隔。
在一些实施例中，当确定所述多个间隔时，所述指令的集合经配置以使得所述处理器：通过添加最小间距到公差M在算术序列中选择N个间距选项，N为从2到5的正整数，M为等于或大于1的正整数。
在一些实施例中，当调节所述多个虚拟网格线时，所述指令的集合经配置以使得所述处理器：比较所述多个间隔的总和与所述单元高度；确定所述多个虚拟网格线是否是沿着所述第一方向对称的；以及，确定所述多个虚拟网格线是否违反设计规则。
在一些实施例中，所述硬件处理单元经配置以采用迭代方式重复地执行所述比较操作和所述确定操作。
在一些实施例中，所述指令的集合经配置以进一步使得所述处理器：为所述多个图案着色；以及，在所述彩色图案上执行光学近接校正。
前文概述若干实施例的特征使得所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应理解，他们可容易使用本发明作为设计或修改用于实行本文中所引入的实施例的相同目的和/或实现相同优点的其它工艺和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、取代和更改。

Claims (24)

1.一种设计布局的方法，其特征在于，所述方法包括：
识别所具有的单元高度为最小间距的非整数倍的单元，其中所述单元高度由顶部边界以及底部边界限定，并且所述最小间距是基于制造工艺的；
使用处理器产生平行于所述顶部边界以及所述底部边界的多个虚拟网格线的有序布置的可能性的集合，其中所述多个虚拟网格线是通过多个间隔彼此分离的，并且所述顶部边界与所述多个虚拟网格线的第一虚拟网格线重叠并且所述底部边界与所述多个虚拟网格线的第二虚拟网格线重叠；以及
在所述多个虚拟网格线上放置至少两个导电图案，其中所述多个间隔的至少一个间隔不同于所述多个间隔的另一间隔，
其中产生所述多个虚拟网格线的所述有序布置的所述可能性的集合包括：
用所述单元高度除以所述最小间距，其中商的整数用于确定邻近虚拟网格线之间的间隔的数量；以及
分配N个间距选项，其中所述N个间距选项由具有公差M的算术序列形成，N是范围介于2到5的正整数，M是等于或大于1的正整数。
2.根据权利要求1所述的方法，进一步包括：
比较邻近虚拟网格线的间隔的总和与所述单元高度，其中所述间隔的总和是从N个间距选项中产生的；
确定所述多个虚拟网格线是否是沿着所述单元高度对称的；以及
确定所述多个虚拟网格线是否违反间隔设计规则。
3.根据权利要求2所述的方法，进一步包括：
当邻近虚拟网格线的所述间隔的总和不同于所述单元高度时、当所述多个虚拟网格线并不沿着所述单元高度对称时、或当所述多个虚拟网格线违反所述间隔设计规则时，使用所述处理器产生所述有序布置的可能性的另一集合。
4.根据权利要求1所述的方法，进一步包括：
从所述多个虚拟网格线的所述有序布置的所述可能性的集合中选择具有最大数目的虚拟网格线的所述产生的可能性。
5.根据权利要求1所述的方法，其中所述多个虚拟网格线是围绕所述单元的中心线彼此对称地产生的，其中所述中心线与所述顶部边界或所述底部边界平行。
6.根据权利要求1所述的方法，进一步包括：
为所述至少两个导电图案着色；以及
执行光学近接校正。
7.一种通过具有导电结构的最小间距的工艺制造集成电路的方法，其特征在于，所述方法包括：
识别沿着第一方向邻接第二标准单元的第一标准单元，第一标准单元和第二标准单元中的每一个具有沿着垂直于第一方向的第二方向延伸的多个布线轨迹；
通过使用第一掩膜在第一标准单元和第二标准单元中的多个布线轨迹上形成导电结构的第一集合；并且
通过使用第二掩膜在第一标准单元和第二标准单元中的多个布线轨迹上形成导电结构的第二集合，
第一标准单元和第二标准单元具有在第一方向上的相同单元高度，所述单元高度是最小间距的非整数倍，并且第一标准单元的顶部边界和底部边界以及第二标准单元的顶部边界和底部边界重叠多个布线轨迹。
8.根据权利要求7所述的方法，所述多个布线轨迹形成为通过多个间隔彼此分离，所述多个间隔具有第一间隔以及不同于所述第一间隔的第二间隔。
9.根据权利要求7所述的方法，其中所述第一标准单元形成为沿着所述单元高度与所述第二标准单元对称。
10.根据权利要求7所述的方法，其中在所述第一标准单元中所述导电结构的第一集合形成为与在所述第二标准单元中的所述导电结构的第一集合对称，并且在所述第一标准单元中所述导电结构的第二集合形成为与在所述第二标准单元中的所述导电结构的第二集合对称。
11.根据权利要求7所述的方法，其中多个前层导电结构或多个后层导电结构形成为沿着单元高度延伸。
12.根据权利要求7所述的方法，其中所述导电结构的第一集合和所述导电结构的第二集合通过使用第二金属层级层工艺形成。
13.根据权利要求7所述的方法，其中所述导电结构的第一集合和所述导电结构的第二集合形成为具有矩形形状或具有顶点。
14.一种集成电路设计系统，其特征在于，包括：
通过指令的集合编码的非暂时性存储媒体；以及
硬件处理器，与所述非暂时性存储媒体通信地耦合且经配置以执行所述指令的集合，所述指令的集合经配置以使得硬件处理器：
基于制造工艺接收标准单元的布局，所述制造工艺具有沿着第一方向的最小间距，所述标准单元具有沿着所述第一方向的单元高度并且具有垂直于所述第一方向的多个虚拟网格线，所述单元高度为所述最小间距的非整数倍；
调节所述多个虚拟网格线，所述多个虚拟网格线具有在邻近的虚拟网格线之间的至少两个不同的间隔，所述多个虚拟网格线的布置沿着第一方向对称；以及
放置并将多个图案与所述多个虚拟网格线对齐，
其中当调节所述多个虚拟网格线时，所述指令的集合经配置以使得所述处理器：
用所述单元高度除以所述最小间距并且取商的整数；
基于所述整数产生预定数目的间距选项；以及
通过所述预定数目的间距选项确定多个间隔。
15.根据权利要求14所述的集成电路设计系统，当确定所述多个间隔时，所述指令的集合经配置以使得所述处理器：
通过添加最小间距到公差M在算术序列中选择N个间距选项，N为从2到5的正整数，M为等于或大于1的正整数。
16.根据权利要求14所述的集成电路设计系统，当调节所述多个虚拟网格线时，所述指令的集合经配置以使得所述处理器：
比较多个间隔的总和与所述单元高度；
确定所述多个虚拟网格线是否是沿着所述第一方向对称的；以及
确定所述多个虚拟网格线是否违反设计规则。
17.根据权利要求16所述的集成电路设计系统，其中所述硬件处理器经配置以采用迭代方式重复地执行比较操作和确定操作。
18.根据权利要求14所述的集成电路设计系统，其中所述指令的集合经配置以进一步使得所述处理器：
为所述多个图案着色；以及
在经着色的所述多个图案上执行光学近接校正。
19.一种制造集成电路的方法，所述方法包括：
通过处理器产生标准单元的布局，所述标准单元具有沿着第一方向的单元高度且具有沿着不同于所述第一方向的第二方向延伸的虚拟网格线组，所述单元高度为最小间距的非整数倍；
调节所述虚拟网格线组，所述虚拟网格线组具有在邻近的虚拟网格线之间的至少两个不同的间隔，所述虚拟网格线组的布置沿着第一方向对称；
在所述虚拟网格线组上布置导电图案组中的至少两个导电图案；以及
基于所述布局制造所述集成电路，
其中调节所述虚拟网格线组包括：
用所述单元高度除以所述最小间距，因而确定具有整数的商；
基于所述整数产生预定数目的多个间距；以及
通过所述预定数目的多个间距确定间隔组。
20.根据权利要求19所述的方法，其中确定所述间隔组包括：
通过添加所述最小间距到公差M在算术序列中选择N个间距作为邻近虚拟网格线的间隔，N为从2到5的正整数，M为等于或大于1的正整数。
21.根据权利要求19所述的方法，调节所述虚拟网格线组包括：
比较邻近虚拟网格线的间隔组的总和与所述单元高度；
确定所述虚拟网格线组是否是沿着所述第一方向对称的；以及
确定所述虚拟网格线组是否违反间隔设计规则。
22.根据权利要求21所述的方法，进一步包括：
当所述邻近虚拟网格线的间隔组的总和不同于所述单元高度时、当所述虚拟网格线组并不沿着所述第一方向对称时、或当所述虚拟网格线组违反所述间隔设计规则时，通过添加所述最小间距到公差Y在另一个算术序列中选择X个间距作为邻近虚拟网格线的间隔，X为从2到5的正整数且X不同于N，Y为等于或大于1的正整数且Y不同于M。
23.根据权利要求19所述的方法，进一步包括：
为所述导电图案组中的所述至少两个导电图案着色；以及
执行光学近接校正。
24.根据权利要求19所述的方法，其中在所述虚拟网格线组上布置所述导电图案组中的所述至少两个导电图案包括：
将所述导电图案组中的所述至少两个导电图案放置在所述虚拟网格线组上；以及
将所述导电图案组中的所述至少两个导电图案与所述虚拟网格线组对齐。
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