TW201820183A - 設計布局的方法 - Google Patents

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Abstract

一種設計佈局的方法，所述方法包含：識別所具有的單元高度為最小間距的非整數倍的單元；使用處理器產生平行於頂部邊界和底部邊界的多個虛擬格線的有序排列的可能性；並且，將至少兩個導電圖案放置在多個虛擬格線上。單元高度由頂部邊界和底部邊界限定，並且最小間距是基於製造程序的。多個虛擬格線通過多個間距彼此分離，並且頂部邊界與多個虛擬格線的第一虛擬格線重疊並且底部邊界與多個虛擬格線的第二虛擬格線重疊。至少一個間距不同於多個間距中的另一個間距。

Description

設計布局的方法
本發明實施例是有關於一種半導體設計布局技術，且特別是有關於一種設計布局的方法。
在積體電路的設計中，具有預定功能的各種單元將被使用。標準單元或儲存單元的預先設計佈局將儲存在單元庫中。在積體電路設計程序期間，從單元庫中檢索到標準單元的預先設計佈局，並且將其放置在積體電路佈局的選定位置處。隨後執行佈線（routing）以使用互連線使標準單元的元件彼此連接。接下來，執行光學鄰近校正（optical proximity correction；OPC）並且產生遮罩（mask）的集合以使用半導體製造程序來製造積體電路。
由於各種設計的複雜性，在一些情況下，電子設計自動化（electronic design automation；EDA）工具用於在各種抽象層級下從設計者的方向模擬和驗證積體電路。從設計到遮罩製造，EDA工具執行各種任務，例如，設計規則檢查、佈局相較於示意圖檢查（layout versus schematic checking）、佈局寄生提取（layout parasitic extraction）和阻抗電容（resistance-capacitance；RC）提取。
本發明實施例的設計佈局的方法包含：識別所具有的單元高度為最小間距（minimum pitch）的非整數倍（non-integral multiple）的單元，所述單元高度由頂部邊界以及底部邊界限定，並且所述最小間距是基於製造程序的；使用處理器產生平行於頂部邊界和底部邊界的多個虛擬格線的有序排列的可能性的集合，所述多個虛擬格線是通過多個間距（spacing）彼此分離的，並且所述頂部邊界與所述多個虛擬格線的第一虛擬格線重疊並且所述底部邊界與所述多個虛擬格線的第二虛擬格線重疊；以及，在所述多個虛擬格線上放置至少兩個導電圖案，所述多個間距的至少一個間距不同於所述多個間距的另一間距。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複參考編號及/或字母。這種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“之下（beneath）”、“下面（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示出的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括器件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向）且本文中所用的空間相對性描述語可同樣相應地進行解釋。
在一些情況下，積體電路包含儲存單元陣列和/或標準單元。儲存單元陣列包含佈置成列和行的多個儲存單元。在一些實施例中，儲存單元包含處於“開啟”狀態或“關閉”狀態的、基於電晶體的雙穩態鎖存器（bi-stable latch）。每個行（column）中的儲存單元耦合到至少一個位元線（bit line）以用於將資料寫入到儲存單元或從儲存單元讀取資料。每個列（row）中的儲存單元耦合到字元線（word line）以用於選擇寫入或讀取操作。在一些實施例中，儲存單元陣列包含沿著一個或多個行或一個或多個列延伸的一個或多個控制線以用於控制儲存單元的不同操作。
標準單元包含用於各種應用的功能性單元和非功能性單元，即，工程變更訂單（engineering change order；ECO）單元。功能性單元被設計成執行特定的功能，例如，邏輯功能或儲存功能。ECO單元被設計成不含特定的功能，但是可程式設計以提供特定的功能。在積體電路設計期間，一個或多個功能性單元的設計的佈局（layout）是從單元庫中讀出的並且被放置到初始佈局中。在一些實施例中，相鄰單元是彼此鄰接的。
放置和佈線電子設計自動化（electronic design automation；EDA）工具產生將要用於形成半導體裝置的一個或多個電路圖案的遮罩的初始佈局。在EDA工具的操作期間，一個或多個虛擬格線在標準單元中彼此平行佈置。虛擬格線跨越包含標準單元的佈局的整體延伸。相鄰單元中的虛擬格線是連續的。執行佈線以通過使用放置在虛擬格線上的一個或多個互連圖案（interconnect pattern）來連接功能性單元。每個圖案沿著單個虛擬格線延伸。所述佈局還包含從功能性單元斷開的一個或多個ECO單元。當由於功能性違反或時序違反而修改佈局時，對一個或多個ECO單元進行程式設計以提供期望的功能並且將一個或多個ECO單元通過放置在虛擬格線上的一個或多個互連圖案來連接到功能性單元。因此，與其它方法相比，設計週期時間將縮短並且減小遮罩（mask）的改變。
在一些實施例中，鄰接標準單元中的互連圖案是沿著單元高度方向對稱的。在一些實施例中，標準單元中的鄰近虛擬格線之間的多個間距是沿著單元高度方向對稱的。多個間距的至少一個間距是不同於標準單元中的多個間距中的其它間距的。由於對稱性，設計佈局和/或製造積體電路（integrated circuit，IC）的成本和時間減小，並且IC的密度增大。在至少一個實施例中，互連圖案對應於半導體製造程序中的導電線或通路插塞（via plug）。
圖1是根據一些實施例在積體電路中單元110的佈局100A的俯視圖。在一些實施例中，單元110是標準單元。單元110包含但不限於INV、AND、OR、NAND、NOR、XOR、AOI、OAI、MUX、BUFF、加法器、填充器、觸發器、鎖存器、延遲、時脈單元或類似物。佈局100A具有在方向X上延伸的多個虛擬格線GL11-GL18，統稱為虛擬格線GL，並且單元110具有沿著垂直於方向X的方向Y的單元高度CH。單元110包含頂部邊界120T和底部邊界120B。單元高度CH被定義為從頂部邊界120T到底部邊界120B的距離。也被稱作佈線軌跡的虛擬格線GL沿著單元高度CH從頂部邊界120T到底部邊界120B彼此間隔開並且用於促進放置和佈線程序，在所述程序中放置導電圖案用於佈局的互連組件。在一些實施例中，方向Y與IC的閘極結構（gate structure）的縱軸平行。在一些實施例中，方向Y垂直於IC的閘極結構的縱軸。
在一些實施例中，單元110用於單個列佈局設計（single-height-cells-in-single-row）中的單個高度單元中。在單個高度（single-height）單元的佈局設計中，具有相同單元高度CH的多個單元鄰接且佈置成列，並且每個單元中的虛擬格線是連續的且彼此平行的。所述列沿著方向X延伸。在一些實施例中，根據積體電路的複雜性，在單個列佈局設計中的單個高度單元中，一個或多個列被佈置成二維（two-dimensional；2-D）陣列。在一些實施例中，單元110用於單個列佈局設計中的混合高度單元中。在混合高度單元的佈局設計中，具有不同單元高度的多個單元鄰接並且佈置成列。每個單元高度是標準單元高度CH的整數倍。另外，每個鄰接單元中的虛擬格線是連續的且彼此平行的。與單個列佈局設計中的單個高度單元相比，單個列佈局設計中的多個高度單元具有更高效的面積使用。
在一些實施例中，單元110具有彼此平行延伸且沿著方向X延伸的偶數數目的虛擬格線GL以及在鄰近的虛擬格線GL之間的奇數數目的間距S1112-S1718，統稱為間距S。在一些實施例中，單元110包含奇數數目的虛擬格線GL和偶數數目的間距S。圖3包含具有奇數數目的虛擬格線GL和偶數數目的間距S的單元的實例。虛擬格線GL延伸穿過整個佈局設計。在EDA工具中，導電圖案沿著虛擬格線GL佈置（也被稱作放置和佈線）。因為單元高度CH是預定製造程序的最小間距MP的非整數倍，所以當間距S是均勻的時候，虛擬格線GL11或GL18中的至少一個將無法與邊界對齊，例如，單元110的頂部邊界120T或底部邊界120B。因此，增大了在二個相鄰單元鄰接的位置處違反最小間距MP的設計規則的風險。另外，增大了圖案著色的不一致和難度。為了幫助確保虛擬格線GL11與頂部邊界120T對齊且GL18與底部邊界120B對齊，每個間距S的幅值的佈置方式為至少一個間距S不同於至少另一個間距S。對間距S的這種調節說明了單元高度CH與最小間距MP之間的非整數倍關係。在間距S預先設置成等於最小間距MP的一些實施例中，間距S的至少一個間距增大。
圖2A是根據一些實施例設計積體電路佈局的方法200A的流程圖。所屬領域的一般技術人員將理解在一些實施例中在圖2A中所描繪的方法200A之前，期間和/或之後能夠執行額外的操作。方法200A包含操作210，在該操作中接收具有在第一方向上的單元高度的標準單元的佈局。硬體電腦接收標準單元的佈局。在一些實施例中，佈局是從佈局產生器、使用者或另一合適的外部裝置接收的。在一些實施例中，佈局是使用與執行方法200A的系統相同的系統產生的。佈局是可用的以通過使用製造程序來製造積體電路，並且佈局是基於在各種層中的設計規則的集合設計的，這些層例如阱區（well region）、啟動區、多晶矽結構、接觸插塞（contact plug）、導電線通孔或類似物。預定製造程序的設計規則的集合具有用於確定端對端安置的圖案的邊沿之間的最小距離的最小間距、平行鄰近圖案之間的最小距離和/或鄰近圖案的拐角之間的最小距離。
方法200A通過操作220繼續，在該操作中鄰近虛擬格線之間的間距得到調節（adjust）。在一些實施例中，因為單元高度是基於每一層的各種製造程序確定的，並且使用面積、單元高度可以是最小間距的非整數倍。在一些情況下，當虛擬格線根據最小間距佈置時，圖案將是每兩列彼此不對稱的。調節鄰近虛擬格線之間的間距以滿足預定製造程序的最小間距並且對齊第一虛擬格線與單元的頂部邊界以及第二虛擬格線與單元的底部邊界。根據此類間距，圖案將是每兩列彼此對稱的。
圖2B是根據一些實施例調節虛擬格線的方法200B的流程圖。所屬領域的一般技術人員將理解在一些實施例中在圖2B中所描繪的方法200B之前，期間和/或之後能夠執行額外的操作。因為間距是通過最小間距MP確定的，所以方法200B包含其中單元高度除以最小間距MP的操作221。商是混合數字（mixed number），因為單元高度是最小間距的非整數倍。商的整數L用於確定間距以及虛擬格線的數量。
在一些實施例中，單元高度CH與最小間距MP的比率是p／q，並且p和q是正整數。在一些實施例中，比率範圍介於大約4到大約17。在一些情況下，如果比率過小，那麼可用於互連圖案的多個虛擬格線將不足以連接IC佈局的元件。在一些情況下，如果比率過大，那麼用於例如單元110（圖1）的單元的驅動電流將增大，引起較高電力消耗。
在一些實施例中，最小間距MP是基於使用用於圖案化導電圖案的光刻程序或蝕刻程序而可靠地形成的最小間距確定的。單元高度CH除以L間距。整數L是等於或大於4的正整數。在一些實施例中，整數L的範圍介於4到16。在一些實施例中，整數L大於16。
方法200B通過操作222繼續，在該操作中分配預定數目的間距選項（pitch option）。在一些實施例中，用於鄰近虛擬格線之間的間距的間距選項是基於算術序列通過添加最小間距MP到預定的公差（common difference）M而選定的，最小間距MP也被稱作初始元素。在一些實施例中，分配預定數目N的間距選項。在一些實施例中，公差M和/或數目N由使用者提供。在一些實施例中，公差M和/或數目N是基於經驗資料確定的。在一些實施例中，數目N是範圍介於大約2到大約5的正整數。在一些情況下，如果數目N過大，那麼由於待處理的資料的數量的增大EDA工具的處理時間將增大。在一些情況下，如果數目N等於1，那麼將存在調節虛擬格線的間距的不充足的解決方案。公差M是等於或大於1的正整數。在一些實施例中，公差M是是基於最小間距MP與單元高度之間的關係確定的。因此，用於間距的每個間距選擇的幅值等於或大於最小間距MP。
表1
表1是根據一些實施例的預定數目的間距選項的表。在一些實施例中，公差M的範圍介於1到4。在一些情況下，如果公差M過大，那麼虛擬格線的數目將減小，導致互連的不充足的佈線選項（insufficient routing option）。在一些實施例中，算術序列從設置數目N為2以及設置公差M為1開始。舉例來說，在至少一個實施例中，當單元高度CH是300奈米（nm）並且最小間距MP是40 nm時，假定預定數目N是3並且公差M是2，間距選項被選擇為{40 nm，42 nm，44 nm}。
方法200B通過操作223繼續，在該操作中基於間距選項的數目N和整數L產生多個虛擬格線的有序排列（ordered arrangement）的可能性。
因為允許用於L間距的N間距選項的重複，所以虛擬格線的有序排列的可能性是NL 。另外，因為單元高度CH是最小間距MP的非整數倍並且公差M等於或大於1，所以均勻間距的可能性能夠被去除。相應地，N個可能性被去除使得存在（NL -N）個不同的可能性。去除N個可能性有助於減小EDA工具的處理時間。在用於間距的間距選項從虛擬格線的有序排列的（NL -N）個可能性中產生之後，解決方案集合的大小通過消除無法滿足某些標準的間距選項而減小。
方法200B通過操作224繼續，在該操作中比較間距的總和與單元高度。為了使虛擬格線與單元的頂部邊界和底部邊界這兩者對齊，間距的總和等於單元高度。舉例來說，在圖1中為了使虛擬格線GL11與頂部邊界120T對齊且虛擬格線GL18與底部邊界120B對齊，間距S的總和等於單元高度CH。在一些實施例中，因為虛擬格線GL11與GL18之間的距離用來定義單元高度CH，所以間距的總和不同於單元高度CH的可能性將被排除。如果在所有可能的間距選項中的間距的總和不同於單元高度CH，那麼方法200B返回到操作223並且預定數目N的值和/或公差M發生改變。如果間距選項的至少一個可能性具有等於單元高度CH的間距S的總和，那麼方法200B前進到操作225。
方法200B通過操作225繼續，在該操作中確定多個虛擬格線是否是沿著預定方向對稱的。在圖1中的至少一個實施例中，單元110具有奇數數目的間距，因此間距的對（pair）S1112／S1718、S1213／S1617和S1314／S1516是圍繞間距S1415的中心線對稱的。如果虛擬格線GL不是沿著方向Y彼此對稱的，那麼方法200B返回到操作223並且改變預定數目N的值和/或公差M。如果虛擬格線GL是沿著方向Y彼此對稱的，那麼方法200B前進到操作226。
方法200B通過操作226繼續，在該操作中確定多個虛擬格線的有序排列是否違反設計規則。在一些實施例中，即使二個鄰近導電圖案之間的間距滿足最小間距MP，由於製造程序的限制，當使用不同遮罩形成兩個鄰近導電圖案時，此二個鄰近導電圖案之間的間距是不被期望的。在一些情況下，此類違反也被稱作禁用間距問題（forbidden spacing issue）。因為多個虛擬格線的佈置應該滿足全部設計規則，所以如果違反設計規則，那麼方法200B返回到操作223並且改變預定數目N的值和/或公差M。如果未檢測到違反，那麼方法200B允許方法200A前進到操作230。在一些實施例中，如果全部產生的可能性無法滿足操作230，那麼處理將停止或者將產生無可供使用的可能性的指示。舉例來說，在至少一個實施例中，當單元高度CH是300 nm並且最小間距MP是40 nm時，單元高度CH是最小間距MP的非整數倍數（7.5）並且整數L是7。假定預定數目N是4且公差M是1，選擇滿足操作224-226的一個產生的可能性為{43 nm，43 nm，43 nm，42 nm，43 nm，43 nm，43 nm}。
在一些實施例中，操作224-226中的至少一個是與操作224-226中的另一個同時實施的。在一些實施例中，操作224-226是按各種順序依次實施的、在彼此之前實施的或在彼此之後實施的。在一些實施例中，當獲得有序排列的一個以上可能性時，使用者將基於不同的設計需求選擇一個可能性。舉例來說，在一些情況下，用於提供最大數目的選項的最大數目的虛擬格線以連接IC佈局的元件的可能性。
返回到圖2A，方法200A通過操作230繼續，在該操作中將至少兩個導電圖案佈置在多個格線上。也被稱作互連結構的一個或多個導電圖案的佈置包含放置和佈線。所述放置涉及決定將單元的半導體裝置的元件放置到何處。所述佈線涉及連接放置的元件中的每一個與導電圖案同時遵循製造／設計程序的規則和限制。在一些實施例中，放置和佈線使用最小跨接樹（minimum spanning tree；MST）演算法以尋找最小數目的導電圖案以形成連接。在一些實施例中，放置和佈線使用貪心法選擇用於每個導電圖案的虛擬格線以用於連接半導體裝置。
在圖1中的至少一個實施例中，單元110包含可使用製造程序形成的半導體裝置並且包含沿著方向Y彼此分離的導電圖案（也被稱作多邊形）130a-130d，統稱為導電圖案130。導電圖案130用於將單元110的半導體裝置電連接到單元110的其它半導體裝置以及到單元110外部的半導體裝置。在一些實施例中，除了導電圖案130外單元110包含一個或多個導電圖案。在一些實施例中，導電圖案130具有矩形形狀。在一些實施例中，導電圖案130具有頂點（角度）。每個導電圖案130根據虛擬格線GL佈置。在一些實施例中，導電圖案130的中心線與虛擬格線GL中的一個對齊。在一些實施例中，由於設計變化，至少一個導電圖案130的中心線從對應的虛擬格線GL偏移。在一些實施例中，一個或多個導電圖案130與單元110的至少一個邊界重疊。在一些實施例中，預定製造程序是後段生產線（back end of line；BEoL）工藝並且導電圖案130對應於導電線或導電通孔。在一些實施例中，單元110的引腳層中的導電線充當用於連接到單元110外部的元件的埠或點。在一些實施例中，單元110包含具有在最上層處的引腳層的多層結構以用於與相同電路塊中的其它單元連接或與不同電路塊中的其它單元連接。在一些實施例中，用於連接的單元110的引腳層形成於接近閘極結構的金屬結構中。在一些實施例中，導電圖案形成於第二層級金屬（M2）層和/或第四層級金屬（M4）層製造程序中。在一些實施例中，導電圖案形成於第一層級金屬（M1）層和第三層級金屬（M3）層製造程序中。在至少一個實施例中，在基於佈局200A製造的物理裝置中，導電圖案由鋁、銅或銅合金形成，並且導電線通過金屬間電介質材料隔離。在一些實施例中，導電線在方向Y上延伸並且垂直於前層金屬線的擴展和/或後層金屬線的擴展。
返回到圖2A，方法200A通過操作240繼續，在該操作中為至少兩個圖案著色。在一些實施例中，為了增強積體電路中的光刻解析度（photolithographic resolution），採用多重曝光方法以説明防止由光學鄰近效應引起的短路。能夠分解用於多重曝光方法的圖案是可著色的。在一些實施例中，雙重曝光涉及依次使用兩個不同遮罩在襯底的單層上形成圖案。因此，組合圖案中的最小線間距將減小且同時維持足夠的解析度以可靠地形成導電圖案。在被稱作雙重偶極子光刻（double dipole lithography，DDL）的方法中，待形成於層上的圖案被分解並且形成於僅具有水平線的第一遮罩上以及僅具有豎直線的第二遮罩上。第一和第二遮罩被稱為具有1-維（1-dimensional；1-D）圖案。雙重曝光的另一種形式被稱作雙重圖案化技術（double patterning technology；DPT）。不同於DDL，DPT在一些情況下允許待由豎直區段和水平區段形成的頂點位於相同遮罩上。因此，與DDL相比DPT通常允許總體積體電路佈局中的更多的減少。DPT是類似於用於圖論（graph theory）中的佈局拆分的兩個著色問題的佈局拆分方法。給兩個鄰近圖案分配不同的色彩。僅分配兩個色彩類型。層上的每個圖案被分配到第一色彩或第二色彩。第一色彩的圖案由第一遮罩形成，並且第二色彩的圖案由第二遮罩形成。在一些實施例中，操作140涉及兩個或三個不同遮罩。然而，在一些實施例中，如果EDA工具配備有預設設計規則的集合而無需考慮光學鄰近效應，那麼省略操作240。在一些實施例中，在操作240期間給每個虛擬格線GL分配特定的色彩。在圖1中的至少一個實施例中，給導電圖案130a和導電圖案130c分配第一色彩，並且給導電圖案130b和導電圖案130d分配第二色彩。在一些實施例中，給導電圖案130中的每一個分配不同的色彩。方法200A不限於兩個色彩。在一些實施例中，操作240包含根據三重圖案化佈置、四重圖案化佈置或另一合適的圖案化佈置分配色彩。
返回到圖2A，方法200A通過操作250繼續，在該操作中執行光學鄰近校正（optical proximity correction；OPC）。在一些實施例中，在OPC之前執行設計規則檢查（design rule check；DRC）驗證。在DRC驗證期間，為了識別兩個單元是否是可路由的，考慮單元之間的連接的設計約束。設計約束條件包含對待連接的單元的速度和間距的限制。
應用OPC到佈局100A以考慮在製造期間預期會遇到的光刻變化／不規律性。在一些實施例中，當導電圖案130中的一個的寬度或導電圖案130之間的距離與預定光刻閾值相比較窄時，OPC產生待包含於用於製造佈局100A的一個或多個遮罩中的額外的多邊形，例如，錘頭圖案。在操作250之後，佈局100A隨後用於產生一個或多個遮罩以用於製造程序（process）以將導電圖案130轉移到實際晶片的層上。
在一些實施例中，額外的操作包含於方法200A中，例如，佈局相較於示意圖（Layout Versus Schematic；LVS）驗證、佈局參數提取（Layout Parameter Extraction；LPE）和寄生阻抗電容提取（Resistance-Capacitance Extraction；RCX）或其它合適的操作。在一些實施例中，方法200A的操作的順序會被修改。在一些實施例中，同時執行方法200A的多個操作。舉例來說，在一些情況下，同時執行操作240和操作250。在一些實施例中，組合來自方法200B的操作221-操作226中的至少一個與來自方法200A的操作。
圖3是根據一些實施例在積體電路中單元110*的佈局100B的俯視圖。單元110*類似於單元110，相同類似元件具有帶星形符號的相同參考標號。與單元110相比，單元110*具有統稱為虛擬格線GL*的奇數數目的虛擬格線GL11*-GL17*和統稱為間距S*的偶數數目的間距S1112*-S1617*。類似地，間距S*中的每一個的幅值或大小的佈置方式為使得間距S*中的至少一個不同於間距S*中的至少另一個。
圖4是根據一些實施例在積體電路中的多個單元110、110'和110"的佈局100C的俯視圖。單元110'和110"類似於單元110，相同元件具有帶撇號符號或雙重撇號符號的相同參考標號。單元110-110"具有相同單元高度CH。另外，單元110'和110"相應地通過對稱性操作235處理。對稱性操作235被稱作鏡射、翻轉或旋轉操作。在單元110和110'中，頂部邊界120T與底部邊界120B'對齊以形成對稱軸使得間距S沿著方向Y與間距S'對稱。類似地，在單元110和110"中，底部邊界120B與頂部邊界120T"對齊以形成另一對稱軸，使得間距S沿著方向Y與間距S"對稱。因為頂部邊界120T-120T"和底部邊界120B-120B"與虛擬格線中的一個對齊，所以導電圖案130與導電圖案130'和導電圖案130"對稱。因此，以與分配給導電圖案130相同的方式給導電圖案130'和導電圖案130"分配色彩。在一些實施例中，不同遮罩的集合通過使用從佈局100C中提取的佈局資訊得到，並且光刻工藝用於將佈局資訊從不同遮罩轉移到矽晶片。通過沿著單元高度調節虛擬格線對稱，方法200A和/或方法200B產生與其它方法相比具有較少單元移位元、較高佈線密度、更均勻的著色、更容易合法化（即，放置在非重疊部位對齊的位置中）和較低的遮罩製造成本的積體電路裝置的佈局設計100A-100C。
圖5是根據一個或多個實施例的積體電路設計系統600的功能方塊圖。積體電路設計系統600包含：第一電腦系統610、第二電腦系統620、網路連接的儲存裝置630以及連接第一電腦系統610、第二電腦系統620和網路連接的儲存裝置630的網路640。在一些實施例中，省略第二電腦系統620、網路連接的儲存裝置630和網路640中的一個或多個。
第一電腦系統610包含與非暫時性電腦可讀儲存媒體614以通信方式耦合的硬體處理器612，所述儲存媒體通過產生的集成佈局614a、電路設計614b和電腦程式代碼614c編碼，即，儲存產生的集成佈局614a、電路設計614b和電腦程式代碼614c，所述電腦程式代碼即可執行指令的集合。硬體處理器612以通信方式耦合到電腦可讀儲存媒體614。硬體處理器612經配置以執行在電腦可讀儲存媒體614中編碼的指令614c的集合，以便使得第一電腦系統610可作為放置和佈線工具使用，以用於執行如圖1A-1B中所描繪的操作110-操作150的一部分或全部。在一些實施例中，硬體處理器612經配置以執行指令614c的集合以用於基於對應於預定半導體製造程序的單元的佈局和最小間距產生積體電路佈局。在一些實施例中，硬體處理器612是中央處理單元（central processing unit；CPU）、多處理器、分散式處理系統、專用積體電路（application specific integrated circuit；ASIC）和/或合適的處理單元。
在一些實施例中，電腦可讀儲存媒體614是電子、磁性、光學、電磁、紅外和/或半導體系統（或設備或裝置）。在一些實施例中，電腦可讀儲存媒體614包含半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體（random access memory；RAM）、唯讀記憶體（read-only memory；ROM）、硬磁片和/或光碟。在使用光碟的一些實施例中，電腦可讀儲存媒體614包含光碟唯讀記憶體（compact disk-read only memory；CD-ROM）、光碟讀取／寫入（compact disk-read / write；CD-R／W）和/或數位視訊光碟（digital video disc；DVD）。
在一些實施例中，儲存媒體614儲存電腦程式代碼614c，所述電腦程式代碼經配置以使得第一電腦系統610執行如圖1A-1B中所描繪的方法200A和/或方法200B。在一些實施例中，儲存媒體614還儲存執行方法200A和/或100B需要的資訊或在執行方法200A和/或100B期間產生的資訊，例如，積體電路佈局614a、電路設計614b和/或包含單元210、210*、210'和210"的佈局200A-200C的單元庫614d。
第一電腦系統610包含輸入/輸出介面616和顯示單元617。輸入/輸出介面616耦合到硬體處理器612並且允許電路設計者操控第一電腦系統610以便執行方法100A-100B。在至少一些實施例中，顯示單元617以即時方式顯示方法100A-100B的操作的狀態並且優選地提供圖形化使用者介面（Graphical User Interface；GUI）。在一些實施例中，輸入/輸出介面616和顯示單元617允許操作者以互動式方式操作第一電腦系統610。
在一些實施例中，第一電腦系統610另外包含耦合到硬體處理器612的網路介面618。網路介面618允許第一電腦系統610與網路640通信，一個或多個其它電腦系統620和網路連接的儲存裝置630連接到網路640。網路介面618包含：無線網路介面，例如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如，乙太網、USB或IEEE-1394。在一些實施例中，方法200A和/或方法200B在兩個或大於兩個電腦系統610和620和/或網路連接的儲存裝置630中實施，並且例如積體電路佈局614a、電路設計614b、電腦程式代碼614c和單元庫614d的資訊在不同電腦系統610和620和/或網路連接的儲存裝置630之間經由網路640交換。
此描述的一個方面涉及設計佈局的方法。所述方法包含：識別所具有的單元高度為最小間距的非整數倍的單元；使用處理器產生平行於頂部邊界和底部邊界的多個虛擬格線的有序排列的可能性；並且將至少兩個導電圖案放置在多個虛擬格線上。單元高度由頂部邊界和底部邊界限定，並且最小間距是基於製造程序的。多個虛擬格線通過多個間距彼此分離，並且頂部邊界與多個虛擬格線的第一虛擬格線重疊並且底部邊界與多個虛擬格線的第二虛擬格線重疊。多個間距的至少一個間距不同於多個間距的另一間距。
在一些實施例中，產生所述多個虛擬格線的所述佈置的所述可能性的集合包括：用所述單元高度除以所述最小間距，其中商的整數用於確定鄰近虛擬格線之間的間距的數量；以及，分配N個間距選項，其中所述N個間距選項由具有公差M的算術序列形成，N是範圍介於2到5的正整數，M是等於或大於1的正整數。
在一些實施例中，所述方法進一步包括：比較鄰近虛擬格線的間距的總和與所述單元高度，其中所述間距的總和是從N個間距選項中產生的；確定所述多個虛擬格線是否是沿著所述單元高度對稱的；以及，確定所述多個虛擬格線是否違反間距設計規則。
在一些實施例中，所述方法進一步包括：當鄰近虛擬格線的所述間距的總和不同於所述單元高度時、當所述多個虛擬格線並不沿著所述單元高度對稱時、或當所述多個虛擬格線違反所述間距設計規則時，使用所述處理器產生所述有序排列的可能性的另一集合。
在一些實施例中，所述方法進一步包括：從所述多個虛擬格線的所述有序排列的所述可能性的集合中選擇具有最大數目的虛擬格線的所述產生的可能性的可能性。
在一些實施例中，所述多個虛擬格線是圍繞所述單元的中心線彼此對稱地產生的，其中所述中心線與所述頂部邊界或所述底部邊界平行。
在一些實施例中，所述方法進一步包括：為所述至少兩個導電圖案著色；以及，執行光學鄰近校正（optical proximity correction；OPC）。
此描述的另一方面涉及通過具有導電結構的最小間距的工藝製造積體電路的方法。所述方法包含：識別沿著第一方向鄰接第二標準單元的第一標準單元，第一標準單元和第二標準單元中的每一個具有沿著垂直於第一方向的第二方向延伸的多個佈線軌跡；通過使用第一遮罩在第一標準單元和第二標準單元中的多個佈線軌跡上形成導電結構的第一集合；並且，通過使用第二遮罩在第一標準單元和第二標準單元中的多個佈線軌跡上形成導電結構的第二集合。第一標準單元和第二標準單元具有在第一方向上的相同單元高度，所述單元高度是最小間距的非整數倍，並且第一標準單元的頂部邊界和底部邊界以及第二標準單元的頂部邊界和底部邊界重疊多個佈線軌跡。
在一些實施例中，所述多個佈線軌跡形成為通過多個間距彼此分離，所述多個間距具有第一間距以及不同於所述第一間距的第二間距。
在一些實施例中，所述第一標準單元形成為沿著所述單元高度與所述第二標準單元對稱。
在一些實施例中，在所述第一標準單元中所述導電結構的第一集合形成為與在所述第二標準單元中的所述導電結構的第一集合對稱，並且在所述第一標準單元中所述導電結構的第二集合形成為與在所述第二標準單元中的所述導電結構的第二集合對稱。
在一些實施例中，多個前層導電結構或多個後層導電結構形成為沿著單元高度延伸。
在一些實施例中，所述導電結構的第一集合和所述導電結構的第二集合通過使用第二金屬層級（M2）層工藝形成。
在一些實施例中，所述導電結構的第一集合和所述導電結構的第二集合形成為具有矩形形狀或具有頂點。
此描述的再一方面涉及積體電路設計系統。所述系統包含通過指令的集合編碼的非暫時性儲存媒體以及與非暫時性儲存媒體通信地耦合且經配置以執行指令的集合的硬體處理器。指令的集合經配置以使得硬體處理器基於製造程序接收標準單元的佈局，製造程序具有沿著第一方向的最小間距，標準單元具有沿著第一方向的單元高度並且具有垂直於第一方向的多個虛擬格線，單元高度為最小間距的非整數倍。指令的集合還經配置以調節多個虛擬格線，多個虛擬格線具有在鄰近的虛擬格線之間的至少兩個不同間距，多個虛擬格線的佈置沿著第一方向對稱。指令的集合進一步經配置以對齊多個圖案與多個虛擬格線。
在一些實施例中，當調節所述多個虛擬格線時，所述指令的集合經配置以使得所述處理器：用所述單元高度除以所述最小間距並且取商的整數；基於所述整數產生預定數目的間距選項；以及，通過所述預定數目的間距選項確定所述多個間距。
在一些實施例中，當確定所述多個間距時，所述指令的集合經配置以使得所述處理器：通過添加最小間距到公差M在算術序列中選擇N個間距選項，N為從2到5的正整數，M為等於或大於1的正整數。
在一些實施例中，當調節所述多個虛擬格線時，所述指令的集合經配置以使得所述處理器：比較所述多個間距的總和與所述單元高度；確定所述多個虛擬格線是否是沿著所述第一方向對稱的；以及，確定所述多個虛擬格線是否違反設計規則。
在一些實施例中，所述硬體處理單元經配置以採用反覆運算方式重複地執行所述比較操作和所述確定操作。
在一些實施例中，所述指令的集合經配置以進一步使得所述處理器：為所述多個圖案著色；以及，在所述彩色圖案上執行光學鄰近校正。
前文概述若干實施例的特徵使得所屬領域的技術人員可更好地理解本發明的各方面。所屬領域的技術人員應理解，他們可容易使用本發明作為設計或修改用於實行本文中所引入的實施例的相同目的和/或實現相同優點的其它工藝和結構的基礎。所屬領域的技術人員還應認識到，此類等效構造並不脫離本發明的精神和範圍，且其可在不脫離本發明的精神和範圍的情況下在本文中進行各種改變、取代和更改。
110、110*、110'、110"‧‧‧單元
100A、200A、100C、200C‧‧‧佈局
120T、120T"‧‧‧頂部邊界
120B、120B'‧‧‧底部邊界
S1112-S1718、S1112*-S1617*、S*、S'、S"‧‧‧間距
GL11、GL18、GL11*-GL17*、GL*‧‧‧虛擬格線
100A、100B、200A、200B‧‧‧方法
140、210、220、221、222、223、224、225、226、230、240、250、235‧‧‧操作
130、130a-130d、130'、130"‧‧‧導電圖案
600‧‧‧積體電路設計系統
610‧‧‧第一電腦系統
620‧‧‧第二電腦系統
630‧‧‧網路連接的儲存裝置
640‧‧‧網路
614‧‧‧電腦可讀儲存媒體
612‧‧‧硬體處理器
614a‧‧‧集成佈局
614b‧‧‧電路設計
614c‧‧‧電腦程式代碼
614d‧‧‧單元庫
616‧‧‧輸入/輸出介面
617‧‧‧顯示單元
618‧‧‧網路介面
圖1是根據一些實施例在積體電路中單元的佈局的俯視圖。 圖2A是根據一些實施例的設計積體電路佈局的方法的流程圖。 圖2B是根據一些實施例的調節虛擬格線的方法的流程圖。 圖3是根據一些實施例在積體電路中單元的佈局的俯視圖。 圖4是根據一些實施例在積體電路中多個單元的佈局的俯視圖。 圖5是根據一個或多個實施例的積體電路設計系統的功能方塊圖。

Claims (1)

  1. 一種設計布局的方法，所述方法包括： 識別所具有的單元高度為最小間距的非整數倍的單元，其中所述單元高度由頂部邊界以及底部邊界限定，並且所述最小間距是基於製造程序的； 使用處理器產生平行於所述頂部邊界以及所述底部邊界的多個虛擬格線的有序排列的可能性的集合，其中所述多個虛擬格線是通過多個間距彼此分離的，並且所述頂部邊界與所述多個虛擬格線的第一虛擬格線重疊並且所述底部邊界與所述多個虛擬格線的第二虛擬格線重疊；以及 在所述多個虛擬格線上放置至少兩個導電圖案，其中所述多個間距的至少一個間距不同於所述多個間距的另一間距。
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