JP4794130B2 - マスクパターンデータ自動補正方法及びそのプログラム - Google Patents

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Description

この発明は、ダミーセルを含むセルが半導体チップ上に配置された半導体集積回路を製造する際に用いられるフォトマスクを作製するためのマスクパターンデータの自動補正方法及びそのプログラムに関する。
大規模集積回路(LSI)、超大規模集積回路(VLSI)、あるいは超々大規模集積回路(ULSI)等の半導体集積回路は、近年、高集積化、高密度化が進められるのに伴って、百万個以上のトランジスタから構成されるものが実現可能となっている。中央処理装置(CPU)、記憶装置(ROM、RAM)、バッファ、各種の信号処理を行う複数個の周辺装置等をバスや信号線等を介して接続して構成したシステムを、1個の半導体チップ内に組み込んだシステムLSIがその一例である。
このようなシステムLSIは、その回路規模が大きいため、トランジスタ・レベルの回路設計を直接行うことは不可能であり、システム設計、機能設計、詳細論理設計、回路設計、レイアウト設計及びマスク作成を、順次段階的に行う必要がある。
システム設計では、CPU、ROM、RAM、バッファ、複数個の周辺装置をそれぞれ1個の機能ブロックとし、所望の機能が得られるように、システム全体の動作や構成を決定する。機能設計では、システム設計で決定された仕様に基づいて、各機能ブロック間の関係及び各機能ブロック内部の動作を決定する。詳細論理設計では、上記機能設計によって内部の動作が決定された各機能ブロックを構成するためのマクロセルをICチップ上にレイアウトし、それらを相互に配線する(配置配線)。
上記マクロセルは、NANDゲートやNORゲート等の基本論理素子と、これらが複数個組み合わされて構成されたラッチやカウンタ、あるいはメモリ等の基本論理回路とからなる。上記マクロセルは、各々の機能がハードウェア記述言語(HDL; Hardware Description Language)等のプログラミング言語を用いて記述されてライブラリとして登録されている。
レイアウト設計では、各種基本論理回路に対応したセルを、論理回路の接続関係を表すネットリストに従って配置配線し、フォトマスク製造のためのマスクパターンデータを作成する。ここで、ライブラリに登録された標準セルや既設計のモジュールをチップ上に配置し、さらに、各セルの間の空隙には、これを埋めるように、ダミーセルが配置される。
このダミーセルは、例えば、上記空隙を埋めることによってデータの密度をコントロールして、加工量を低減したり、歩留まりを向上させるために、また、電源とグランドとの間に容量を挿入するために配置される。
ここで、多数のフォトマスクを作製するためのマスクパターンデータが生成され、これらのマスクパターンデータとして、各セル及びダミーセルに対応する矩形領域(ソース領域やドレイン領域等の多数の開口領域パターンが配置されているフォトマスクの矩形領域に対応)が配置された各注入マスク層が生成される。
例えば、イオン注入量を比較的少なくしてゲート閾値電圧(Vt)を低くした低Vtトランジスタ(HPTr(High Performance Transistor))と、イオン注入量を比較的多くしてゲート閾値電圧を高くした高Vtトランジスタ(MPTr(Midddle Performance Transistor))とを、基板上に混載させるような場合には、トランジスタのチャネルイオン注入用のマスクパターンデータ作成で、低Vtトランジスタ形成用のイオン注入マスク層(HPTr注入・マスク層)と、高Vtトランジスタ形成用のイオン注入マスク層(MPTr注入・マスク層)との2種類のマスク層が用いられ、それぞれ、Nチャネル用と、Pチャネル用とを含み、図4(a)に示すように、Nch用HPTr注入・マスク層101、Pch用HPTr注入・マスク層102、Nch用MPTr注入・マスク層103、及びPch用MPTr注入・マスク層104が用いられる。
ここで、Nch用HPTr注入・マスク層101、Pch用HPTr注入・マスク層102、Nch用MPTr注入・マスク層103、及びPch用MPTr注入・マスク層104は、それぞれ、セル及びダミーセル形成用のフォトマスクの開口領域に対応した多数の矩形領域が配置されてなっている。
また、各注入マスク層の矩形領域は、ダミーセル形成用のフォトマスクの開口領域に対応した矩形領域101p,102pを含んでいる(図4(a)参照)。
次に、セル間の配線を行いながら、レイアウト設計結果としての上記マスクパターンデータ(アートワークデータ)の検証を行う。
ここで設計規則検査を実施すると、特に、上述したようなゲート閾値電圧(Vt)を選択した複数種類のトランジスタを形成するために、複数種類のチャネルイオン注入を行うようなマルチVtプロセスでは、ダミーセルの幅が、設計基準の最小値よりも小さい場合があるために、設計規則違反と判定されようなダミーセルが多数配置されることとなってしまう。
すなわち、ダミーセルはセルの外形に基づいて配置されるために、セルのデータが設計規則を満たさないデータを内包していて、上記設計規則違反が発生しても、自動配置配線ツールでは、この違反を解消して配置することができない場合がある。
このため、マスク層合成処理で、設計基準違反と判定されたダミーセルに隣接するセルについてリサイズ処理を行い(図形を拡大処理した後に縮小処理を行い)、このダミーセルを吸収することによって、設計基準違反を解消していた。ここで、「吸収」とは、隣接するセルと一体となって(隣接するセルに組込まれて)、ダミーセルが消去する」ことを意味する。
例えば、図4(a)に示すように、矩形領域101p(102p)にNch用MPTr注入・マスク層103(Pch用MPTr注入・マスク層104)の矩形領域が隣接配置されている場合に、この矩形領域に対してリサイズ処理を施して、矩形領域101p(102p)を吸収して、図4(b)に示すように、新たな矩形領域103b(104b)とする。
しかしながら、このリサイズ処理のためには、多大な処理時間とデータの記憶容量を要するという問題があった。このため、パターンが位相変化する場合(セルの輪郭を構成する辺の数が変化する場合)としない場合とに分け、変化する場合のみ、パターンに対応した処理を行って高速化する技術が提案されている(例えば、特許文献1参照。)。
特開平6−318643号公報
解決しようとする問題点は、上記従来技術では、リサイズ処理によって解消できない設計規則違反が残存してまう場合があり、この場合は、マスク作成の段階に至って、アートワークの人手による修正が必要となるために、ここまでの設計作業のために費やした時間や労力が無駄となるばかりでなく、修正量が膨大となるという点である。
すなわち、図5に示すように、矩形領域101pと矩形領域102pとが角同士で点接触しているような場合では、または、図4(b)のA部に示すような配置では、リサイズ処理の過程で、元の状態に戻ったり、本来必要な箇所が削除されてしまう場合があり、人手による修正を余儀なくされる。
この発明は、上述の事情に鑑みてなされたもので、マスクパターンデータの修正のために扱うデータ量を縮小し、かつ、マスクパターンデータの修正に必要な時間を短縮して、半導体集積回路を短期間で容易に設計することができるマスクパターンデータ自動補正方法及びそのプログラムを提供することを目的としている。
上記課題を解決するために、請求項1記載の発明は、ダミーセルを含むセルが半導体チップ上に配置された半導体集積回路を製造する際に用いられるフォトマスクを作製するためのマスクパターンデータの自動補正方法に係り、記憶装置に予め登録され、前記半導体集積回路の所定の製造工程を実施する際に用いられる複数枚のフォトマスクに対応した互いに種類の異なる複数の主マスク層のうち、所定の一つの主マスク層を選定する第1のステップと、前記記憶装置に予め登録され、前記ダミーセルに対応した補助マスク層を構成する各多角形領域を、前記第1のステップで選定した前記主マスク層に組み込み、前記補助マスク層を消去する第2のステップと、組み合せられた前記補助マスク層と前記主マスク層とについて、所望のデザインルールに適合しているか否かの検査を行う第3のステップと、該第3のステップで、デザインルール違反が検出された場合に、前記第1のステップで選定した前記主マスク層とは別の主マスク層を選定し、前記補助マスク層を構成する違反箇所の多角形領域を、選定した別の前記主マスク層に組み込み、前記補助マスク層を消去する第4のステップと、前記補助マスク層を構成する適合箇所の多角形領域を、前記複数の主マスク層のうち、いずれか一つの前記主マスク層に組み込み、前記補助マスク層を消去する第5のステップとを備え、3種類以上の前記主マスク層を用いる場合には、別の前記主マスク層の選定と、該主マスク層への前記補助マスク層を構成する違反箇所の前記多角形領域との対応付けを、デザインルール違反が検出されなくなるまで繰り返し実行することを特徴としている。
なお、本願の特許請求の範囲及び明細書で、多角形領域とは、その輪郭の一部又は全部が曲線からなる場合を含むものとする。
また、請求項2記載の発明は、請求項1記載のマスクパターンデータ自動補正方法に係り、上記補助マスク層は、その上記各多角形領域が、それぞれ、上記複数の主マスク層のうちいずれの主マスク層の一部としても選択可能な状態で上記記憶装置に登録されていることを特徴としている。
また、請求項3記載の発明は、請求項1又は2記載のマスクパターンデータ自動補正方法に係り、上記第2及び第4のステップでは、上記補助マスク層を構成する各多角形領域を、選定した上記主マスク層を構成し、上記補助マスク層の上記多角形領域と互いに隣接する多角形領域の一部とするように、上記主マスク層と上記補助マスク層とを組み合せることを特徴としている。
また、請求項4記載の発明は、請求項1、2又は3記載のマスクパターンデータ自動補正方法に係り、上記補助マスク層を構成する上記各多角形領域は、それぞれ、上記複数の主マスク層のうちいずれか一つの上記主マスク層の一部とされることによって、上記デザインルールを満たすように、少なくともその配置位置及び寸法が予め設定されて、上記記憶装置に登録されていることを特徴としている。
また、請求項5記載の発明は、請求項1乃至4のいずれか1に記載のマスクパターンデータ自動補正方法に係り、上記第1及び第4のステップでは、上記補助マスク層を構成する上記多角形領域をその一部とする上記主マスク層を、予め設定した優先順位に従って選定することを特徴としている。
また、請求項6記載の発明は、請求項3、4又は5記載のマスクパターンデータ自動補正方法に係り、上記第2及び第4のステップでは、上記補助マスク層を構成する各多角形領域を、選定した上記主マスク層を構成し、上記補助マスク層の上記多角形領域と互いに隣接する多角形領域の一部とするように、上記主マスク層と上記補助マスク層とを組み合せる場合に、選定した上記主マスク層を構成し、上記補助マスク層の上記多角形領域と互いに隣接する多角形領域が複数存在するときに、これらの複数の多角形領域のうちの一つの多角形領域を、予め設定した優先順位に従って選定することを特徴としている。
また、請求項7記載の発明は、請求項4、5又は6記載のマスクパターンデータ自動補正方法に係り、上記補助マスク層を構成する上記各多角形領域は、それぞれ、上記複数の主マスク層のうちいずれか一つの上記主マスク層の一部とされることによって、上記デザインルールを満たすように、その配置位置及び寸法、並びに上記多角形領域以外の領域の配置位置及び寸法が、予め設定されて、上記記憶装置に登録されていることを特徴としている。
また、請求項8記載の発明は、請求項7記載のマスクパターンデータ自動補正方法に係り、上記複数の主マスク層を構成する上記各多角形領域及び上記補助マスク層を構成する上記各多角形領域は、上記複数の主マスク層及び上記補助マスク層が組み合された状態で、上記補助マスク層の上記多角形領域が、上記複数の主マスク層のうちの所定の上記主マスク層の一部とされることによって、所定の上記主マスク層の上記多角形領域が、別の上記主マスク層の上記各多角形領域によって包囲されて孤立状態で配置されることを回避して、上記デザインルールを満たすように、配置されることを特徴としている。
また、請求項9記載の発明は、請求項1乃至8のいずれか1に記載のマスクパターンデータ自動補正方法に係り、上記第1のステップでは、2種類の上記主マスク層のうち一方が選択されることを特徴としている。
また、請求項10記載の発明は、請求項9記載のマスクパターンデータ自動補正方法に係り、上記所定の製造工程は、ゲート閾値電圧が選択されたトランジスタのチャネルイオン注入工程であることを特徴としている。
また、請求項11記載の発明は、請求項1乃至10のいずれか1に記載のマスクパターンデータ自動補正方法に係り、上記補助マスク層を構成する各多角形領域が、上記デザインルールに適合しているか否かの検査を上記第1のステップを実行する前に行う第6のステップを備え、上記第6のステップで適合判定された上記多角形領域は、上記主マスク層の一部としないことを特徴としている。
また、請求項12記載の発明に係るマスクパターンデータ自動補正プログラムは、コンピュータに請求項1乃至11のいずれか1に記載のマスクパターンデータ自動補正方法を実行させることを特徴としている。
この発明の構成によれば、補助マスク層を構成する各多角形領域について、複数の主マスク層のうち一つの主マスク層の一部とするように、主マスク層と補助マスク層とを組み合せ、デザインルールに適合しているか否かの検査を行い、デザインルールに適合した主マスク層に補助マスク層の多角形領域を含めるようにマスクパターンデータ補正処理を行うので、早い段階で設計規則違反を検出して、マスクパターンデータを円滑に補正することができるため、マスクパターンデータの修正のために扱うデータ量を縮小し、かつ、マスクパターンデータの修正に必要な時間を短縮して、半導体集積回路を短期間で容易に設計することができる。
また、補助マスク層を構成する各多角形領域について、複数の主マスク層のうち一つの主マスク層の一部とするように、主マスク層と補助マスク層とを組み合せ、デザインルールに適合しているか否かの検査を行い、デザインルールに適合した主マスク層に補助マスク層の多角形領域を含めるようにマスクパターンデータ補正処理を行うので、既存の自動配置配線ツールを改造する必要がない。
また、リサイズ処理を不要とすることができるので、従来、リサイズ処理を多用して、隠れた設計規則違反が早い段階で検出されなかったのに比べ、確実にマスクパターンデータの検証を行い、例えばマスク作製直前での設計規則違反が検出されるような不具合を回避することができる。
補助マスク層を構成する各多角形領域について、複数の主マスク層のうち一つの主マスク層の一部とするように、主マスク層と補助マスク層とを組み合せ、デザインルールに適合しているか否かの検査を行い、デザインルールに適合した主マスク層に補助マスク層の多角形領域を含めるようにマスクパターンデータ補正処理を行うことによって、早い段階で設計規則違反を検出して、マスクパターンデータを円滑に補正することができるため、マスクパターンデータの修正のために扱うデータ量を縮小し、かつ、マスクパターンデータの修正に必要な時間を短縮して、半導体集積回路を短期間で容易に設計するという目的を実現した。
図1は、この発明の一実施例であるマスクパターンデータ自動補正方法を説明するためのフローチャート、図2は、同マスクパターンデータ自動補正方法を実行するためのアートワークデータ処理装置の構成を示すブロック図、また、図3は、同マスクパターンデータ自動補正方法を説明するための説明図である。
このマスクパターンデータ自動補正方法は、マスクパターンデータ自動補正プログラムが、例えば、図2に示すようなアートワーク処理装置1に組み込まれて実行される。
アートワーク処理装置1は、同図に示すように、CPUを有してなる制御部2と、記憶部3と、表示部4と、操作部5とを備えたワークステーション等の情報処理装置によって構成されている。
記憶部3は、内部記憶装置と、外部記憶装置とからなる。内部記憶装置は、ROMやRAM等の半導体メモリからなる。外部記憶装置は、FD(フレキシブル・ディスク)が装着されるFDドライバ、HD(ハード・ディスク)が装着されるHDドライバ、MO(光磁気)ディスクが装着されるMOディスクドライバ、あるいはCD(コンパクト・ディスク)−ROM、CD−R(Recordable)、CD−RW(ReWritable)やDVD(デジタル・バーサタイル・ディスク)−ROM、DVD−R、DVD−RW等が装着されるCD/DVDドライバ、磁気テープ装置等からなる。
表示部4は、CRTディスプレイ、液晶ディスプレイ、あるいはプラズマディスプレイなどからなる。また、操作部5は、キーボードやマウス等からなる。
上記マスクパターンデータ自動補正方法は、マスクパターンデータ自動補正プログラムとして、FD、HD、MOディスク、CD−ROM、CD−R、CD−RW、DVD−ROM、DVD−R、DVD−RW、磁気テープ等の記憶媒体に記憶されており、各々が対応する外部記憶装置に装着され、実行時に読み出されてRAMにロードされる。この記憶媒体は、ROM等の半導体メモリでも良い。
記憶部3には、半導体チップのデータ、レイアウト設計結果としてのマスクパターンデータ(アートワークデータ)等が記述されたライブラリの他、半導体集積回路の設計支援プログラムを構成するプログラムとして、マスクパターンデータ自動補正プログラム、自動配置配線ツール、設計規則検査プログラムを含むマスクパターンデータ検証プログラム、マスク層合成プログラム等が記憶されている。
ここで、記憶部3には、ダミーセルを含むセルの形成のためのデータとして、各製造工程で用いられるフォトマスク作製のためのマスク層及び補助マスク層が記憶されている。
マスク層のうち、例えば、ゲート閾値電圧(以下、Vtという)が選択されたトランジスタのチャネルイオン注入工程で用いられるフォトマスク作製のためのマスク層は、この例では、2種類用意される。
すなわち、イオン注入量を比較的少なくしてVtを低くした低Vtトランジスタ形成用イオン注入マスク層(以下、HPTr(High Performance Transistor)注入・主マスク層という)と、イオン注入量を比較的多くしてVtを高くした高Vtトランジスタ形成用イオン注入マスク層(以下、MPTr(Midddle Performance Transistor)注入・主マスク層という)との2種類のマスク層が用いられ、それぞれ、Nチャネル用(以下Nch用という)と、Pチャネル用(以下Pch用という)とが用意され、図3(a)に示すように、Nch用HPTr注入・主マスク層7、Pch用HPTr注入・主マスク層8、Nch用MPTr注入・主マスク層9、Pch用MPTr注入・主マスク層11が用いられる。
また、この例では、図3(a)に示すように、ダミーセルに対応した位置に配置された矩形領域(ソース領域やドレイン領域等の多数の開口領域パターンが配置されているフォトマスクの矩形領域に対応)からなるNch用補助マスク層12(Pch用補助マスク層13)は、マスク層合成時には、その矩形領域が、Nch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)、又はNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域に吸収可能となるように、各矩形領域でいずれの主マスク層の一部としても選択可能な状態で記憶されている。
なお、図3(a)は、Nch用HPTr注入・主マスク層7、Pch用HPTr注入・主マスク層8、Nch用MPTr注入・主マスク層9、Pch用MPTr注入・主マスク層11、Nch用補助マスク層12及びPch用補助マスク層13が重ねられた状態で、フォトマスクの開口領域に対応するそれぞれの矩形領域が平面視で隙間無く敷き詰められて配列された様子を一部を拡大して示している。
また、この例では、同一工程(例えば、Vtが選択されたトランジスタのチャネルイオン注入工程)で使用される2種類のマスク層(Nch用HPTr注入・主マスク層7(PchHPTr注入・主マスク層8)とNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11))のうちいずれか一方を選択することによって、設計規則が満足されるように、補助マスク層を構成する矩形領域の幅や面積等が予め設定される。
すなわち、補助マスク層の矩形領域(フォトマスクの開口領域に対応)の幅や面積、上記矩形領域以外のスペース(フォトマスクの非開口領域に対応)の幅や面積、配置位置等が設定される。
また、Nch用HPTr注入・主マスク層7、Pch用HPTr注入・主マスク層8、Nch用MPTr注入・主マスク層9、Pch用MPTr注入・主マスク層11、Nch用補助マスク層12及びPch用補助マスク層13が重ねられた状態で、例えば、多数のHPTr注入・主マスク層(MPTr注入・主マスク層)の矩形領域によって包囲されて、MPTr注入・主マスク層(HPTr注入・主マスク層)の矩形領域が小範囲で孤立状態で配置されたようなドーナツ状領域(島状領域)が形成されないように配置される。
さらに、この例では、補助マスク層の矩形領域は、その面積が十分確保されるように予め設定される。したがって、補助マスク層は、少なくともその幅を検査することによって、適否が判定可能となる。
マスクパターンデータ自動補正プログラムには、例えば、Nch用補助マスク層(Pch用補助マスク層)の全ての矩形領域を、Nch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)の矩形領域、又はNch用MPTr注入・主マスク層(Pch用MPTr注入・主マスク層)の矩形領域として仮設定し、Nch用補助マスク層(Pch用補助マスク層)と、Nch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)、又はNch用MPTr注入・主マスク層(Pch用MPTr注入・主マスク層)とを仮に合成(マージ)するための手順と、各矩形領域の幅等が設計規則に適合しているか否かを判定する設計規則検査処理を行う手順と、一箇所でも設計規則違反が検出された場合に、設計規則違反箇所のNch用補助マスク層(Pch用補助マスク層)の矩形領域を、Nch用MPTr注入・主マスク層(Pch用MPTr注入・主マスク層)、又はNch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)の矩形領域に変換する手順と、設計規則適合箇所のNch用補助マスク層(Pch用補助マスク層)の矩形領域を、最初に仮設定したままのNch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)の矩形領域、又はNch用MPTr注入・主マスク層(Pch用MPTr注入・主マスク層)の矩形領域に変換する手順とが記述されている。
ここで、Nch用補助マスク層(Pch用補助マスク層)の全ての矩形領域を、Nch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)の矩形領域に仮設定するか、Nch用MPTr注入・主マスク層(Pch用MPTr注入・主マスク層)の矩形領域に仮設定するかの優先順位は、予め設定されている。
これによって、Nch用補助マスク層(Pch用補助マスク層)の矩形領域は、例えば、この矩形領域にNch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)の矩形領域が隣接している場合は、このNch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)の矩形領域に吸収されることとなる。「吸収」とは、「隣接するNch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)の矩形領域と一体となって(隣接するNch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)の矩形領域に組込まれて)、Nch用補助マスク層(Pch用補助マスク層)の矩形領域が消去する」ことを意味する。
ここで、例えば、Nch用補助マスク層(Pch用補助マスク層)の矩形領域の両側にいずれもNch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)の矩形領域が隣接している場合は、いずれか一方のNch用HPTr注入・主マスク層(Pch用HPTr注入・主マスク層)の矩形領域に吸収されることとなるが、どちらに吸収されるかの優先順位も、予め設定されている。
次に、この例のマスクパターンデータ自動補正方法について、図1に示すフローチャート及び図3を参照して説明する。
以下の説明では、基板上に2種類のトランジスタを混載させる際のチャネルイオン注入用のマスクパターンデータを生成する場合を例にとって述べる。ここで、2種類のトランジスタとは、イオン注入量を比較的少なくしてVtを低くしたHPトランジスタと、イオン注入量を比較的多くしてVtを高くしたMPトランジスタである。
これらの2種類のトランジスタは、それぞれ、Nch用と、Pch用とを含んでいる。ここで、HPトランジスタとMPトランジスタとは、ゲート長及び酸化膜厚は同一に設定される。
制御部2は、操作者(設計者)の操作に応じて、自動配置配線処理を実行し、記憶部3から読み出された半導体チップのデータ及びセルのデータに基づいて、半導体チップ上の所望の位置に、セルを配置する。さらに、セル間の空隙を埋めるようにダミーセルを配置する。
ここで、多数のフォトマスクを作製するためのマスクパターンデータが生成され、例えば、チャネルイオン注入用のマスクパターンデータとして、ダミーセルを含む各セルに対応する矩形領域(ソース領域やドレイン領域等の多数の開口領域パターンが配置されているフォトマスクの矩形領域に対応)が配置された各注入・主マスク層が生成される。
すなわち、図3(a)に示すように、Nch用HPTr注入・主マスク層7と、Pch用HPTr注入・主マスク層8と、Nch用MPTr注入・主マスク層9と、Pch用MPTr注入・主マスク層11と、Nch用補助マスク層12と、Pch用補助マスク層13とが生成される。
ここで、Nch用HPTr注入・主マスク層7、Pch用HPTr注入・主マスク層8、Nch用MPTr注入・主マスク層9、及びPch用MPTr注入・主マスク層11の矩形領域7a,8a,9a,11aは、各セルに対応して形成される。また、Nch用補助マスク層12及びPch用補助マスク層13の矩形領域12a,13aは、各ダミーセルに対応して形成される。
Nch用補助マスク層(Pch用補助マスク層)の各矩形領域12a(13a)は、Nch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)の矩形領域7a(8a)と、Nch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)とのうち、いずれかに決定されて、Nch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)の矩形領域7a(8a)、又はNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)と合成されることとなる。
次に、制御部2は、セル間の配線を行いながら、マスクパターンデータの検証を行う。
制御部2は、Nch用補助マスク層12(Pch用補助マスク層13)の全ての矩形領域12a,13aを、Nch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)の矩形領域7a(8a)、又はNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)として仮設定し、Nch用補助マスク層12(Pch用補助マスク層13)と、Nch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)、又はNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)とを仮に合成(マージ)する(ステップSA11(図1))。
この例では、Nch用補助マスク層12(Pch用補助マスク層13)の全ての矩形領域12a(13a)を、Nch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)として仮設定する。
最初に、Nch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)に仮設定するか、Nch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)の矩形領域7a(8a)に仮設定するかの優先順位は、予め設定されている。
次に、各矩形領域の幅等が設計規則に適合しているか否かを判定する設計規則検査処理を行う(ステップSA12)。
制御部2は、ステップSA12で、設計規則違反がない場合は、ステップSA15へ進む。
一方、ステップSA12で、1箇所でも設計規則違反が検出された場合は、制御部2は、設計規則違反箇所のNch用補助マスク層12(Pch用補助マスク層13)の矩形領域12a(13a)を、Nch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)の矩形領域7a(8a)に変換する(ステップSA13)。なお、図3(a)には、設計規則違反が2箇所検出された例を示している。
これによって、Nch用補助マスク層12(Pch用補助マスク層13)の矩形領域12a(13a)は、この矩形領域12a(13a)にNch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)の矩形領域7a(8a)が隣接している場合は、このNch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)の矩形領域7a(8a)に編入吸収されて、この結果、Nch用HPTr注入・主マスク7(Pch用HPTr注入・主マスク8)の矩形領域は、図3(b)に示すように、矩形領域7b(8b)となる。ここで、「吸収」と言うときは、図3(b)から明らかなように、「隣接するセル(注入・主マスク層の矩形領域)と一体となって(隣接するセルに組込まれて)、変身層の矩形領域が消去する」ことを意味する。
ここで、例えば、Nch用補助マスク層12(Pch用補助マスク層13)の矩形領域12a(13a)の両側にいずれもNch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)の矩形領域7a(8a)が隣接している場合は、いずれか一方のNch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)の矩形領域7a(8a)に編入吸収されることとなるが、どちらに編入吸収されるかの優先順位も、予め設定されている。
次に、制御部2は、設計規則適合箇所のNch用補助マスク層12(Pch用補助マスク層13)の矩形領域12a(13a)を、仮設定したままのNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)に変換する(ステップSA14)。なお、図3(a)には、設計規則適合箇所が4箇所存在する例を示している。
これによって、Nch用補助マスク層12(Pch用補助マスク層13)の矩形領域12a(13a)は、この矩形領域12a(13a)にNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)が隣接している場合は、このNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)に編入吸収されて、この結果、Nch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域は、図3(b)に示すように、矩形領域9b(11b)となる。
ここで、例えば、Nch用補助マスク層12(Pch用補助マスク層13)の矩形領域12a(13a)の両側にいずれもNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)が隣接している場合は、いずれか一方のNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)に吸収されることとなるが、どちらに吸収されるかの優先順位も、予め設定されている。
こうして、前処理を施した後、制御部2は、従来の設計規則検査(DRC:Design Rule Check)処理を行い(ステップSA15)、次に、マスク層合成処理を行う(ステップSA16)。
このマスク層合成処理では、6層のNch用HPTr注入・主マスク層7と、Pch用HPTr注入・主マスク層8と、Nch用MPTr注入・主マスク層9と、Pch用MPTr注入・主マスク層11と、Nch用補助マスク層12と、Pch用補助マスク層13とから、4層のNch用HPTr注入・主マスク層と、Pch用HPTr注入・主マスク層と、Nch用MPTr注入・主マスク層と、Pch用MPTr注入・主マスク層とが生成される。
このように、この例の構成によれば、Nch用補助マスク層12(Pch用補助マスク層13)の各矩形領域12a(13a)について、Nch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)の矩形領域7a(8a)と、Nch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域9a(11a)とのいずれか一方の一部とするように、Nch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)、又はNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)と、Nch用補助マスク層12(Pch用補助マスク層13)とを仮に合成し、デザインルールに適合しているか否かの検査を行い、デザインルールに適合したNch用HPTr注入・主マスク層7(Pch用HPTr注入・主マスク層8)、又はNch用MPTr注入・主マスク層9(Pch用MPTr注入・主マスク層11)の矩形領域7a(8a)又は矩形領域9a(11a)に、矩形領域12a(13a)を含めるようにマスクパターンデータ補正処理を行うので、早い段階で設計規則違反を検出して、マスクパターンデータを円滑に補正することができる。
このため、マスクパターンデータの修正のために扱うデータ量を縮小し、かつ、マスクパターンデータの修正に必要な時間を短縮して、半導体集積回路を短期間で容易に設計することができる。
また、既存の自動配置配線ツールを改造する必要がない。
また、リサイズ処理を不要とすることができるので、従来、リサイズ処理を多用して、隠れた設計規則違反が早い段階で検出されなかったのに比べ、確実にマスクパターンデータの検証を行い、例えばマスク作製直前での設計規則違反が検出されるような不具合を回避することができる。
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述した実施例では、ダミーセルに対応して配置した全ての補助マスク層の矩形領域ついて、通常の検証処理の前にマスクパターンデータ補正処理(前処理)を施す場合について述べたが、設計基準を明らかに満たす補助マスク層については、この前処理を省略するようにしても良い。
また、2種類のマスク層を作成する場合について述べたが、3種類以上の場合にも適用することができる。例えば、チャネルイオン注入用のマスク層を、Nch用とPch用とのそれぞれについて、低Vtトランジスタ形成用イオン注入マスク層と、高Vtトランジスタ形成用イオン注入マスク層に加えて、低Vtトランジスタよりもさらにイオン注入量を少なくしてVtをさらに低くしたトランジスタを形成するためのイオン注入マスク層を用いるようにしても良い。
また、上述した実施例では、補助マスク層の矩形領域に幅方向に沿って互いに隣接する主マスク層の矩形領域に補助マスク層の矩形領域を吸収させる場合について述べたが、必要に応じて、高さ方向に沿って互いに隣接する主マスク層の矩形領域に補助マスク層の矩形領域を吸収させるようにしても良い。
また、ダミーセルを含むセルを形成するためのフォトマスクの開口領域に対応した領域の形状は、矩形に限らず、一般に多角形(円や楕円等を含む)でも良い。例えば、台形や、矩形を組合せた凸形、凹形の形状であっても良い。
また、上述した実施例では、マスクパターンデータ自動補正プログラムを独立したプログラムとする場合について述べたが、自動配置配線ツールに含まれるようにしても良いし、マスクパターンデータ検証プログラムに含まれるものとしても良い。
また、上述した実施例で、ステップSA13を実行した後にステップSA14を実行する場合について述べたが、ステップSA14を先に実行しても良いし、両ステップを並列に実行しても良い。
ゲート閾値電圧(Vt)が選択されたトランジスタのチャネルイオン注入工程で用いられるフォトマスクの作製のほか、ウェル形成工程で用いられるフォトマスクの作製のために、適用することができる。
この発明の一実施例であるマスクパターンデータ自動補正方法を説明するためのフローチャートである。 同マスクパターンデータ自動補正方法を実行するためのアートワークデータ処理装置の構成を示すブロック図である。 同マスクパターンデータ自動補正方法を説明するための説明図である。 従来技術を説明するための説明図である。 従来技術を説明するための説明図である。
1 アートワーク処理装置
2 制御部
3 記憶部(記憶装置)
7 Nch用HPTr注入・主マスク層(主マスク層)
8 Pch用HPTr注入・主マスク層(主マスク層)
9 Nch用MPTr注入・主マスク層(主マスク層)
11 Pch用MPTr注入・主マスク層(主マスク層)
12 Nch用補助マスク層
13 Pch用補助マスク層
7a,8a,9a,11a,12a,13a 矩形領域(多角形領域)

Claims (12)

  1. ダミーセルを含むセルが半導体チップ上に配置された半導体集積回路を製造する際に用いられるフォトマスクを作製するためのマスクパターンデータの自動補正方法であって、
    記憶装置に予め登録され、前記半導体集積回路の所定の製造工程を実施する際に用いられる複数枚のフォトマスクに対応した互いに種類の異なる複数の主マスク層のうち、所定の一つの主マスク層を選定する第1のステップと、
    前記記憶装置に予め登録され、前記ダミーセルに対応した補助マスク層を構成する各多角形領域を、前記第1のステップで選定した前記主マスク層に組み込み、前記補助マスク層を消去する第2のステップと、
    組み合せられた前記補助マスク層と前記主マスク層とについて、所望のデザインルールに適合しているか否かの検査を行う第3のステップと、
    該第3のステップで、デザインルール違反が検出された場合に、前記第1のステップで選定した前記主マスク層とは別の主マスク層を選定し、前記補助マスク層を構成する違反箇所の多角形領域を、選定した別の前記主マスク層に組み込み、前記補助マスク層を消去する第4のステップと、
    前記補助マスク層を構成する適合箇所の多角形領域を、前記複数の主マスク層のうち、いずれか一つの前記主マスク層に組み込み、前記補助マスク層を消去する第5のステップとを備え、
    3種類以上の前記主マスク層を用いる場合には、別の前記主マスク層の選定と、該主マスク層への前記補助マスク層を構成する違反箇所の前記多角形領域との対応付けを、デザインルール違反が検出されなくなるまで繰り返し実行する
    ことを特徴とするマスクパターンデータ自動補正方法。
  2. 前記補助マスク層は、その前記各多角形領域が、それぞれ、前記複数の主マスク層のうちいずれの主マスク層の一部としても選択可能な状態で前記記憶装置に登録されていることを特徴とする請求項1記載のマスクパターンデータ自動補正方法。
  3. 前記第2及び第4のステップでは、前記補助マスク層を構成する各多角形領域を、選定した前記主マスク層を構成し、前記補助マスク層の前記多角形領域と互いに隣接する多角形領域の一部とするように、前記主マスク層と前記補助マスク層とを組み合せることを特徴とする請求項1又は2記載のマスクパターンデータ自動補正方法。
  4. 前記補助マスク層を構成する前記各多角形領域は、それぞれ、前記複数の主マスク層のうちいずれか一つの前記主マスク層の一部とされることによって、前記デザインルールを満たすように、少なくともその配置位置及び寸法が予め設定されて、前記記憶装置に登録されていることを特徴とする請求項1、2又は3記載のマスクパターンデータ自動補正方法。
  5. 前記第1及び第4のステップでは、前記補助マスク層を構成する前記多角形領域をその一部とする前記主マスク層を、予め設定した優先順位に従って選定することを特徴とする請求項1乃至4のいずれか1に記載のマスクパターンデータ自動補正方法。
  6. 前記第2及び第4のステップでは、前記補助マスク層を構成する各多角形領域を、選定した前記主マスク層を構成し、前記補助マスク層の前記多角形領域と互いに隣接する多角形領域の一部とするように、前記主マスク層と前記補助マスク層とを組み合せる場合に、選定した前記主マスク層を構成し、前記補助マスク層の前記多角形領域と互いに隣接する多角形領域が複数存在するときに、これらの複数の多角形領域のうちの一つの多角形領域を、予め設定した優先順位に従って選定することを特徴とする請求項3、4又は5記載のマスクパターンデータ自動補正方法。
  7. 前記補助マスク層を構成する前記各多角形領域は、それぞれ、前記複数の主マスク層のうちいずれか一つの前記主マスク層の一部とされることによって、前記デザインルールを満たすように、その配置位置及び寸法、並びに前記多角形領域以外の領域の配置位置及び寸法が、予め設定されて、前記記憶装置に登録されていることを特徴とする請求項4、5又は6記載のマスクパターンデータ自動補正方法。
  8. 前記複数の主マスク層を構成する前記各多角形領域及び前記補助マスク層を構成する前記各多角形領域は、前記複数の主マスク層及び前記補助マスク層が組み合された状態で、前記補助マスク層の前記多角形領域が、前記複数の主マスク層のうちの所定の前記主マスク層の一部とされることによって、所定の前記主マスク層の前記多角形領域が、別の前記主マスク層の前記各多角形領域によって包囲されて孤立状態で配置されることを回避して、前記デザインルールを満たすように、配置されることを特徴とする請求項7記載のマスクパターンデータ自動補正方法。
  9. 前記第1のステップでは、2種類の前記主マスク層のうち一方が選択されることを特徴とする請求項1乃至8のいずれか1に記載のマスクパターンデータ自動補正方法。
  10. 前記所定の製造工程は、ゲート閾値電圧が選択されたトランジスタのチャネルイオン注入工程であることを特徴とする請求項9記載のマスクパターンデータ自動補正方法。
  11. 前記補助マスク層を構成する各多角形領域が、前記デザインルールに適合しているか否かの検査を前記第1のステップを実行する前に行う第6のステップを備え、
    前記第6のステップで適合判定された前記多角形領域は、前記主マスク層の一部としないことを特徴とする請求項1乃至10のいずれか1に記載のマスクパターンデータ自動補正方法。
  12. コンピュータに請求項1乃至11のいずれか1に記載のマスクパターンデータ自動補正方法を実行させることを特徴とするマスクパターンデータ自動補正プログラム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
JP4488837B2 (ja) * 2004-08-20 2010-06-23 株式会社東芝 半導体装置並びにそのパターン設計方法及びパターン設計用プログラム
JP2009099044A (ja) * 2007-10-18 2009-05-07 Toshiba Corp パターンデータ作成方法、設計レイアウト作成方法及びパターンデータ検証方法
US8151224B1 (en) * 2008-12-29 2012-04-03 Altera Corporation Method of designing integrated circuits including providing an option to select a mask layer set
US8347240B2 (en) * 2010-10-29 2013-01-01 International Business Machines Corporation Split-layer design for double patterning lithography
CN107657065B (zh) * 2012-04-04 2021-05-25 瓦欧尼斯系统有限公司 包括计算机可读介质的系统和企业级数据元素检查的方法
JP6155555B2 (ja) * 2012-05-30 2017-07-05 日本電気株式会社 情報処理システム、情報処理方法、情報処理装置、携帯端末およびその制御方法と制御プログラム
CN106874543B (zh) * 2017-01-04 2020-06-09 上海华虹宏力半导体制造有限公司 版图的lef图形处理方法
CN115879410B (zh) * 2022-12-16 2024-05-17 华芯巨数(杭州)微电子有限公司 一种掩模版图违例自动修复方法、数据库训练方法、系统及计算机设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH069057B2 (ja) * 1988-05-16 1994-02-02 松下電器産業株式会社 図形処理システム
JPH06318643A (ja) 1993-05-07 1994-11-15 Nippon Telegr & Teleph Corp <Ntt> Lsiレイアウトパタンデ―タリサイズ方法
JP4629189B2 (ja) * 2000-06-14 2011-02-09 富士通セミコンダクター株式会社 レイアウト方法、レイアウト装置及び記録媒体
JP4620942B2 (ja) * 2003-08-21 2011-01-26 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク
JP4599048B2 (ja) * 2003-10-02 2010-12-15 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク

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