KR20170073513A

KR20170073513A - 회로 구성요소를 규정하는 표준 셀의 레이아웃을 수정하기 위한 컴퓨터 구현 시스템 및 방법

Info

Publication number: KR20170073513A
Application number: KR1020160171808A
Authority: KR
Inventors: 이반 마이클 로웨
Original assignee: 에이알엠 리미티드
Priority date: 2015-12-18
Filing date: 2016-12-15
Publication date: 2017-06-28
Also published as: US20170177785A1; TWI719090B; US9785740B2; TW201730799A

Abstract

회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하기 위한 컴퓨터 구현 시스템 및 방법이 제공되어 있다. 상기 레이아웃은 공정 기술을 위한 레이아웃 패턴을 제공한다. 상기 방법은 하나 이상의 초기 배치 및 루트 동작의 완료 후에, 상기 레이아웃의 레이아웃 패턴을 포함하는 입력 데이터 파일을 수신하는 단계를 포함한다. 상기 레이아웃은 상기 하나 이상의 초기 배치 및 루트 동작에 의해 생성된 하나 이상의 표준 셀과 배치 및 루팅 정보를 포함한다. 상기 방법은 또한 상기 레이아웃의 하나 이상의 표준 셀의 하나 이상의 레일과 연관된 하나 이상의 금속부를 식별하는 단계를 포함한다. 그다음, 수정된 입력 데이터 파일을 생성하기 위해 상기 입력 데이터 파일을 사용하여 금속 필 동작이 실행된다. 상기 금속 필 동작은 상기 하나 이상의 금속부와 연관된 감소된 저항성 경로를 형성하기 위해 하나 이상의 금속 필 패턴에 의해 하나 이상의 금속부를 수정하는 단계를 포함한다.

Description

회로 구성요소를 규정하는 표준 셀의 레이아웃을 수정하기 위한 컴퓨터 구현 시스템 및 방법{A COMPUTER IMPLEMENTED SYSTEM AND METHOD FOR MODIFYING A LAYOUT OF STANDARD CELLS DEFINING A CIRCUIT COMPONENT}

본 발명은 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하기 위한 컴퓨터 구현 시스템 및 방법에 관한 것이다.

집적 회로를 생산할 때, 각각 레이아웃 패턴을 통합하는 다수의 공정 층이 기판에 형성된다. 다양한 층의 레이아웃 패턴은 구성요소 특징부 및 상호접속부를 달성하여 일단 최종 공정 층이 형성되면, 집적 회로의 기능을 실행하는데 필요한 방식으로 상호접속된 필요한 회로 구성요소 모두를 포함하는 집적 회로가 생산된다.

새로운 집적 회로(IC)에 있어서, 이러한 집적 회로의 레이아웃은 이러한 공정 층의 각각에 대한 필요한 레이아웃 패턴을 식별하는 데이터 파일의 형태로 생산될 것이다. 이러한 레이아웃의 생성을 돕기 위해, 각각 특정 구성요소를 위한 레이아웃을 규정하는 복수의 상이한 셀을 제공하는 셀 라이브러리를 사용하는 것이 알려져 있다. 예를 들어, 표준 셀, 데이터경로 셀, 맞춤형 셀, 메모리 디바이스의 일부를 나타내는 셀 등과 같은 다양한 타입의 셀이 집적 회로 레이아웃을 생성하기 위해 현대 시스템에 사용된다. 다음의 설명을 위해, 여기에서는 표준 셀의 예가 언급될 것이다.

표준 셀 라이브러리는 각각 특정 회로 구성요소를 위한 레이아웃을 규정하는 복수의 표준 셀을 제공할 것이다. 표준 셀이 발전되는 회로 구성요소는 보통 집적 회로 내에 보다 복잡한 회로를 구성하는데 사용되는 기본적으로 구축되는 블록 구성요소(예를 들어, AND 게이트, NAND 게이트, OR 게이트, NOR 게이트, 인버터, 플롭 등)이다.

일단 표준 셀 라이브러리가 특정 공정 기술에 대해 생산되면, 이러한 공정 기술에 대한 집적 회로의 설계는 단순해질 수 있다. 예를 들어, 계획된 집적 회로의 레이아웃을 생성하기 위해 계획된 집적 회로의 기능적 설계를 (예를 들어, 설계의 게이트 레벨 넷 리스트 또는 레지스터 트랜스퍼 언어(RTL) 상위 레벨 표현의 형태로) 그리고 표준 셀 라이어브러리를 사용하는 자동 툴을 제공하는 것이 알려져 있다.

보통, 이러한 표준 셀은 자동 툴에 의해 행으로 배열되어 있다. 이러한 행이 수평으로 되어 있는 것을 고려하면, 각각의 표준 셀의 좌우 경계는 임의의 다른 주어진 표준 셀 다음에 배치될 수 있다. 따라서, 자동 툴은 낮은 루팅 오버헤드를 갖는 기능적 설계의 필요조건을 충족하기 위해 그리고 셀 배치에 의해 취해진 면적의 가장 효과적인 사용을 보장하기 위해 어느 표준 셀이 어디에 배치되는지에 대해 자유롭게 선택한다.

표준 셀이 규정하는 회로 구성요소에 더하여, 각각의 표준 셀은 표준 셀의 회로 구성요소 소자가 접속되는 하나 이상의 레일을 포함할 수 있다. 이러한 레일은 표준 셀의 회로 구성요소 소자에 고정된 전위를 제공할 수 있다. 예를 들어, 각각의 표준 셀은 전력 레일(예를 들어, Vdd 레일)과 같은 고전위 레일 및, 접지 레일(예를 들어, GND 레일 또는 Vss 레일)과 같은 보다 낮은 전위 레일을 가질 수 있다. 표준 셀 라이브러리의 생성시에, 각각의 표준 셀 내의 구성요소(예를 들어, 회로 구성요소 소자, 레일 등)이 고정될 수 있고 수정하기 어려울 수 있다.

복수의 표준 셀을 갖는 표준 셀 라이브러리는 특정 공정 기술에 대해 생성될 수 있다. 이러한 표준 셀은 특정 공정 기술과 연관된 물리적, 전기적 그리고 성능 특성을 나타낼 수 있다. 예를 들어, (예를 들어, 20nm 기술에 이르고 포함하는) 현 공정 기술에 대해, 표준 셀은 상응하는 기하학 구조를 가질 수 있고, 셀 레일에 사용되는 금속층은 상응하는 저항을 나타낼 수 있다. 공정 기술이 20nm 기술 아래로 감소되면(예를 들어, 16nm-14nm 영역에 접근하면), 표준 셀의 공정 층의 각각을 성장시키는데 사용되는 기술은 상당히 보다 더 복잡해진다. 예를 들어, 각각의 고정 층에서, 더블 패터닝 기술(DPT)과 같은 기술이 이러한 작은 공정 기하학 구조에서 레이아웃 패턴을 생성하는데 필요할 수 있기 때문에, 필요한 레이아웃 패턴을 실행하는데 필요한 공정의 수가 증가한다. 또한, 표준 셀 레일에 사용되는 금속층과 연관된 저항의 변화는 보다 작은 공정 기하학 구조에 상응할 수 있다.

(예를 들어, 16-14nm 영역 이하의) 작은 공정 기하학 구조를 갖는 공정 기술에 있어서, 표준 셀 레일은 낮은 금속층(예를 들어, 금속 2(M2) 층 또는 금속 3(M3) 층)을 사용할 수 있다. 이러한 낮은 금속층은 DPT 공정을 사용하여 생성되거나 종래의 리소그래픽 기술을 사용하여 생성될 수 있다. 공정 특정과 결합된 낮은 금속층의 작은 기하학 구조에 의해 낮은 금속층(예를 들어, M2 또는 M3 금속층)에 대한 매우 높은 저항 및 이것을 사용하는 표준 셀 레일을 얻을 수 있다. 표준 셀 레일(예를 들어, 전력 및 접지 레일)은 셀 라이브러리의 사용자에 의해 삽입될 때, 보다 넓게 당겨질 수 없는데, 그 이유는 표준 셀의 일부의 핀이 금속 단락을 유발하거나 스페이싱 설계 룰 체크(DRC)를 파괴하지 않고 사용자에게 더 이상 접근될 수 없기 때문이다.

이에 따라, 용이하게 넓어질 수 없는 높은 저항의 금속층을 사용하는 표준 셀 레일은 집적 회로("IC") 설계의 하나 이상의 성능 필요조건을 충족시키는데 있는데 있어 사용자에게 어려움을 제공할 수 있다. 예를 들어, 전력 스위치 표준 셀을 사용하는 IC 레이아웃 설계에 있어서, 낮은 금속층을 갖는 표준 셀 레일의 사용은 하나 이상의 최대 동적 (즉, 순시) 전압 강하 필요조건(예를 들어, 가능한 보다 낮은 전압 강하)을 충족하는 것을 어렵게 할 수 있다. 전력 스위치 표준 셀을 함께 보다 가깝게 배치함으로써 저항 및 상응하는 전압 강하가 낮아질 수 있지만, 레이아웃 효율을 방해하는 비용이 발생할 수 있다. 예를 들어, 이러한 표준 셀의 배치는 레이아웃의 영역 사용의 효율을 방해할 수 있고, 사용되는 전체 셀 면적이 원치않게 증가될 수 있다.

성능 필요조건 이슈를 처리하기 위해 보다 넓은 레일을 갖는 보다 큰 표준 셀의 사용은 원치않는 보다 큰 표준 셀 차지 공간을 유발할 수 있다. 이러한 보다 큰 표준 셀 차지 공간에 의해 전체 셀 면적이 증가되고 바람직하지 않은 비용의 증가로 이어질 수 있다. 상술된 문제는 시스템 온 칩(SoC)의 레이아웃과 같은 레이아웃의 다수의 수정이 특정 성능 필요조건을 충족하기 위해 실행될 때 확대된다.

본 발명은 예로서 다음의 첨부된 도면에 설명된 실시예를 참조하여 설명될 것이다.
도 1은 하나의 실시예에 따른 시스템을 개략적으로 설명하는 블록도이다.
도 2는 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하는 방법의 특정 실시예를 설명하는 순서도이다.
도 3은 하나의 실시예에 따른 방법을 사용하여 수정 이전의 레이아웃 설계의 예를 설명한다.
도 4는 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하는 방법의 특정 실시예에 다른 수정된 레이아웃 설계의 예를 설명한다.
도 5는 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하는 방법의 특정 실시예에 다른 수정된 레이아웃 설계의 다른 예를 설명한다.
도 6는 여기에 기술된 기술을 사용하여 생성된 수정된 레이아웃 설계를 사용하여, 집적 회로가 하나의 실시예에서 제조되는 방법을 개략적으로 설명한다.
도 7은 여기에 기술된 본 기술을 구현하는데 사용될 수 있는 타입의 범용 컴퓨터를 개략적으로 설명한다.

첨부된 도면을 참조하여 실시예를 설명하기 전에, 다양한 실시예를 대략 설명한다. 하나의 실시예에서, 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하기 위한 컴퓨터 구현 방법이 여기에 기술되어 있다. 상기 레이아웃은 공정 기술을 위한 레이아웃 패턴을 제공한다. 상기 방법은 하나 이상의 초기 배치 및 루트(place and route) 동작의 완료 후에, 상기 레이아웃의 레이아웃 패턴을 포함하는 입력 데이터 파일을 수신하는 단계로서, 상기 레이아웃은 상기 하나 이상의 초기 배치 및 루트 동작에 의해 생성된 하나 이상의 표준 셀과 배치 및 루팅 정보를 포함하는 단계를 포함한다. 상기 방법은 또한 상기 레이아웃의 하나 이상의 표준 셀의 하나 이상의 레일과 연관된 하나 이상의 금속부를 식별하는 단계; 및 수정된 입력 데이터 파일을 생성하기 위해 상기 입력 데이터 파일에 금속 필(fill) 동작을 실행하는 단계를 더 포함한다. 상기 금속 필 동작은 상기 하나 이상의 금속부와 연관된 감소된 저항성 경로를 형성하기 위해 하나 이상의 금속 필 패턴에 의해 하나 이상의 금속부를 수정하는 단계를 포함한다.

다른 실시예에서, 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하는 상술된 방법을 실행하도록 컴퓨터를 제어하기 위한 비임시 저장 매체의 컴퓨터 프로그램 제품이 제공되어 있다.

다른 실시예에서, 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하기 위한 시스템에 있어서, 상기 레이아웃은 공정 기술을 위한 레이아웃 패턴을 제공하고, 상기 시스템은, 하나 이상의 초기 배치 및 루트 동작의 완료 후에, 상기 레이아웃의 레이아웃 패턴을 포함하는 입력 데이터 파일을 수신하는 수단으로서, 상기 레이아웃은 상기 하나 이상의 초기 배치 및 루트 동작에 의해 생성된 하나 이상의 표준 셀과 배치 및 루팅 정보를 포함하는 수단; 상기 레이아웃의 하나 이상의 표준 셀의 하나 이상의 레일과 연관된 하나 이상의 금속부를 식별하는 수단; 및 수정된 입력 데이터 파일을 생성하기 위해 상기 입력 데이터 파일에 금속 필 동작을 실행하는 수단으로서, 상기 금속 필 동작은 상기 하나 이상의 금속부와 연관된 감소된 저항성 경로를 형성하기 위해 하나 이상의 금속 필 패턴에 의해 하나 이상의 금속부를 수정하는 단계를 포함하는 수단;을 포함하는 시스템이 제공되어 있다.

다른 실시예에서, 집적 회로를 제조하는 방법에 있어서, 각각 회로 구성요소를 규정하는 복수의 표준 셀의 레이아웃을 수정하기 위해 제1항의 방법을 채용하는 단계; 상기 집적 회로의 입력 기능적 규정으로부터, 상기 복수의 표준 셀의 수정된 레이아웃을 통합하는 레이아웃 설계를 생성하는 단계; 및 상기 집적 회로를 상기 레이아웃 설계로부터 제조하는 단계를 포함하는 집적 회로 제조 방법이 제공되어 있다.

하나의 실시예에서, 하나 이상의 표준 셀 및 이들의 연관된 레일의 레이아웃을 수정하는 방법은 IC 레이아웃 설계의 초기 배치, 루팅, 및 최적화에 기초하여 IC의 성능 특성(예를 들어, 동적 및/또는 정적 전압 강하의 최적화, 레일 스위칭 속도의 증가)을 다루도록 제공되어 있다. 이러한 방법은 IC 레이아웃(예를 들어, 개별적인 구성요소 회로의 레이아웃, 보다 큰 디바이스 회로, 및/또는 전체 시스템 온 칩(SoC))과 연관된 이러한 표준 셀의 수정에 사용되는 시간을 줄이면서 표준 셀 레일의 레이아웃을 효과적으로 수정하도록 자동화될 수 있다.

이러한 방법은 다양한 공정 기술에 적용될 수 있도록 공정 독립적일 수 있다. 예를 들어, 이러한 방법은 작은 공정 기하학 구조(예를 들어, 16-14nm 영역 이하의 기하학 구조)를 갖는 공정 기술에 적용될 수 있다. 이러한 방법은 다양한 리소그래픽 기술(예를 들어, 더블 패터닝 기술(DPT))을 사용하는 공정 기술에 적용될 수 있다. 이러한 방법은 평면 디바이스, 멀티게이트 디바이스(예를 들어, FinFET 디바이스), 또는 양측의 조합을 구현하는 공정 기술에 적용될 수 있다.

표준 셀은 일련의 배치 및 루트(PR) 동작을 거칠 수 있다. 이러한 초기 PR 동작 후에, 레이아웃 설계가 하나 이상의 성능 필요조건을 충족하지 않는다고 판단할 수 있다. 예를 들어, 표준 셀의 레일과 연관된 성능 필요조건(예를 들어, 하나 이상의 최대 동적 및/또는 정적 전압 강하 필요조건)이 이러한 레이아웃 설계에 의해 충족되지 않을 수 있다. 초기 PR 동작 후에, 하나 이상의 성능 필요조건을 충족시킬 수 있도록 하기 위한 레이아웃의 수정이 어려울 수 있거나, 엄청난 비용이 들 수 있거나, 사용자에게 유용하지 않을 수 있다.

예로서, 작은 공정 기술의 표준 셀은 SoC 집적 회로의 레이아웃에 사용될 수 있다. 이러한 공정 기술은 상이한 루팅 프랙을 수용하는 상이한 크기의 표준 셀을 제공할 수 있다. 예를 들어, 16-14nm 기술과 같은 작은 공정 기술은 특정 폭의 레일을 갖는 7.5 트랙(7.5T)에 대한 크기의 표준 셀을 제공할 수 있고 보다 넓은 레일을 갖는 9 트랙(9T)의 크기의 보다 큰 크기의 표준 셀을 제공할 수 있다. 보다 넓은 레일을 갖는 9T 표준 셀을 사용하는 레이아웃은 성능 필요조건(예를 들어, 최대 동적 및/또는 정적 전압 강하 필요조건)을 충족시킬 수 있지만 이에 상응하여 엄청난 비용의 면적을 사용해야 한다. (9T 레일과 비교하여) 보다 작은 폭의 레일을 갖는 보다 크기의 7.5T 표준 셀을 사용하는 레이아웃은 비용이 엄청나지 않지만 성능 필요조건을 충족하지 못하는 면적을 사용할 수 있다. 7.5T 표준 셀 내의 구성요소를 변경하려하는 시도는 물론 금지될 수 있다. 예를 들어, 일단 표준 셀이 사용자에 의해 레이아웃에 삽입되었다면, 7.5T 표준 셀의 레일은 임의의 더 넓게 당길 수 없는데 그 이유는 7.5T 표준 셀의 일부의 핀이 금속 단락을 유발하거나 DRC 파괴하지 않고 사용자에게 더 이상 접근가능하지 않기 때문이다.

표준 셀이 초기 PR 동작을 거친 후에 하나 이상의 표준 셀과 이들의 연관된 레일의 레이아웃을 수정하기 위한 여기에 기술된 방법은 이러한 레이아웃이 이러한 레일과 연관된 최대 동적 및/또는 정적 전압 강하 필요조건과 같은 성능 필요조건을 충족시킬 수 있도록 하기 위해 표준 셀과 연관된 감소된 저항성 경로를 제공할 수 있다. 예를 들어, 하나 이상의 표준 셀 및 연관된 레일을 포함하는 레이아웃은 초기 PR 동작을 거칠 수 있다. 이어서, 이러한 레이아웃의 표준 셀의 레일과 연관된 금속부가 식별될 수 있다. 이러한 금속부는 낮은 금속층으로 되어 있을 수 있다. 그다음, 금속 필 동작이 겹친 금속 필 패턴(예를 들어, M2 또는 M3 금속층과 같은 낮은 금속층으로 구성된 패턴)에 의해 금속부를 수정하도록 레이아웃에 실행될 수 있다. 이러한 레이아웃의 수정에 의해 표준 셀의 레일과 연관된 감소된 저항성 경로를 형성할 수 있다. 예를 들어, 추가된 겹친 금속 필 패턴을 갖는 레일 경로는 추가된 겹친 금속 필 패턴이 없는 레일 경로와 비교하여 보다 큰 폭 및 상응하는 보다 낮은 저항을 가질 수 있다.

상술되고 여기에 추가 설명되는 방법에 의한 이러한 레이아웃의 수정에 의해, 높은 저항의 금속 레일을 갖는 작은 크기의 표준 셀을 사용함으로써 IC 설계에 대한 다른 성능 필요조건은 물론 최대 동적 및/또는 전압 강하 필요조건을 충족시킬 수 있다. 이러한 방법은 현 공정 기술 및 다른 미래의 보다 작은 공정 기술 모두의 표준 셀의 다양한 크기(예를 들어, 9T, 7.5T 또는 다른 보다 작은 크기의 셀에 상응하는 크기)에 대해 표준 셀과 연관된 감소된 저항성 경로를 제공할 수 있다. 이러한 방법은 전력 스위치 표준 셀, 데이터경로 표준 셀, 메모리 디바이스의 일부를 나타내는 표준 셀, 프로세싱 디바이스 셀, 제어 디바이스 셀, 또는 다른 이산 IC 디바이스와 같은, 연관된 레일을 갖는 다양한 타입의 표준 셀에 적용될 수 있다.

비제한의 예에서, 이러한 방법은 전력 스위치 표준 셀을 사용하는 전력 스위칭 영역을 갖는 레이아웃 설계에 적용될 수 있다. 이러한 전력 스위치 표준 셀은 하나 이상의 전력 스위치 표준 셀 사이를 상호접속하기 위해 낮은 금속층부(예를 들어, M2 또는 M3 부분)을 사용할 수 있다. 이러한 하나 이상의 전력 스위치 셀의 저항률에 결합된 낮은 금속층 인터커넥터의 높은 저항률은 전력 스위치 표준 셀 및 다른 연관된 표준 셀 및 이들의 레일을 통해 높은 저항성 경로를 생성할 수 있다. 전력 스위치 표준 셀을 갖는 레이아웃 설계는 초기 PR 동작을 거칠 수 있다. 이러한 전력 스위치 표준 셀과 연관된 금속부(예를 들어, M2 인터커넥트 또는 금속 "스트랩")가 식별될 수 있고, 금속 필 동작이 겹친 금속 필 패턴에 의해 이러한 금속부를 수정하기 위해 이러한 레이아웃에 실행될 수 있다. 이러한 레이아웃의 수정에 의해 전력 스위치 표준 셀 및 다른 연관된 표준 셀 및 이들의 레일과 연관된 감소된 저항성 경로를 형성할 수 있다.

상술되고 여기에 추가 설명된 방법에 의한 이러한 레이아웃의 수정에 의해, 상층 전원과 전력 스위치 사이, 하나 이상의 전력 스위치 사이, 또는 전력 스위치와 다른 표준 셀 사이에 감소된 저항성 경로가 형성될 수 있다. 이러한 방법에 의한 레이아웃의 수정에 의해, 경로를 따른 임의의 바람직하지 않은 IR 전압 강화의 효과를 완화될 수 있고 이러한 레이아웃 설계가 사응하는 IC 설계에 대한 하나 이상의 성능 필요조건을 충족할 수 있다. 상술되고 여기에 더 설명된 방법은 특정 기술의 전력 스위치 표준 셀의 수정에 제한되지 않고 그 수정은 다른 공정 기술의 다른 타입의 표준 셀에도 적용될 수 있다는 것을 이해해야 한다.

상술되고 여기에 더 설명된 방법에 의해, 이러한 방식이 표준 셀의 레일과 연관된 감소된 저항성 경로를 형성할 수 있도록 이러한 레일과 연관된 금속부를 수정하기 위한 자동화된 메커니즘을 가능하게 한다는 것을 이해할 것이다. 이러한 기술에 의해, 레일 경로를 따른 전압 강하의 정도가 감소될 수 있고 레이아웃 설계는 상응하는 IC 설계의 하나 이상의 성능 필조요조건을 충족시킬 수 있다. 또한, 이러한 방법의 반복적이고 자동화된 적용에 의해 생산성이 향상되고 기존의 레이아웃을 변경하거나 하나의 공정 기술로부터 다른 공정 기술로 넘어가는데 필요한 시간이 감소될 수 있다. 그래서 이로 인해 추가 반복 및 향상이 가능하여 보다 적은 비용으로 전체 설계의 품질을 향상시킬 수 있다.

이제 도면을 참조하여 특정 실시예를 설명할 것이다.

다음의 실시예를 설명하기 위해, 표준 셀의 수정을 고려하지만, 동일한 기술이 레일을 포함할 수 있는 다른 타입의 셀의 수정에도 적용될 수 있다.

도 1에, 하나의 실시예에 따른 시스템을 개략적으로 설명하는 블록도가 도시되어 있고 100으로 표시되어 있다. 이러한 시스템(100)은 표준 셀 레일 최적화기(104)를 포함하고 있다. 이러한 표준 셀 레일 최적화기(104)는 표준 셀의 레일과 연관된 금속부를 변경하기 위해 표준 셀의 레이아웃을 수정할 수 있다. 표준 셀 레일에대한 변화는 레일을 최적화하여 표준 셀 레일과 연관된 감소된 저항성 경로를 형성할 수 있다.

이러한 표준 셀 레일 최적화기(104)는 레이아웃 수신기(106), 금속 식별기(108), 금속 필 발생기(110), 및 금속 필 제거기(112)를 포함하고 있다. 레이아웃 수신기(106)는 특정 레이아웃에 대한 레이아웃 패턴을 제공하는 입력 레이아웃 데이터 파일을 수신하도록 구성되어 있다. 이러한 입력 레이아웃 데이터 파일은 하나 이상의 표준 셀, 초기 배치 및 루트 정보, 및 표준 셀과 연관된 다른 정보를 포함하고 있다. 이러한 입력 레이아웃 데이터 파일은 초기 레이아웃 생성기(102)에 의해 생성될 수 있다. 특정 실시예에서, 이러한 입력 레이아웃 데이터 파일은 툴의 조합의 결과일 수 있다. 예를 들어, 레이아웃 툴은 이러한 입력 레이아웃 데이터 파일을 생성하기 위해, 별개의 장소 및 루트 툴과 같은, 하나 이상의 다른 툴에 의해 더 처리될 수 있는 표준 셀 레이아웃을 형성할 수 있다.

금속 식별기(108)는 이러한 레이아웃의 표준 셀과 연관된 하나 이상의 금속부를 식별하기 위해 이러한 입력 레이아웃 데이터 파일을 처리할 수 있다. 예를 들어, 금속 식별자(108)는 이러한 입력 레이아웃 데이터 파일에 제시된 레이아웃의 각각의 표준 셀의 금속부를 식별하기 위해 이러한 입력 레이아웃 데이터 파일을 스캔할 수 있다. 다른 실시예에서, 금속 식별자(18)는 금속부를 식별하기 위해 이러한 입력 레이아웃 데이터 파일에 상응하는 다른 데이터 파일(예를 들어, 스캐매틱 파일, RTL 파일, 넷리스트 파일 등)을 사용할 수 있다. 이러한 다른 데이터 파일은 금속 식별자(108)에 의해 개별적으로 또는 입력 레이아웃 데이터 파일과 함께 사용될 수 있다. 식별된 금속부는 표준 셀의 레일부, 표준 셀의 레일과 연관된 스트랩부, 또는 레일부와 스트랩부 모두의 조합일 수 있다. 스트랩부는 표준 셀 레일, 전력 스위치, 또는 공정 층 내 또는 공정 층 사이의 다른 셀과 연관될 수 있는 수평 스트랩 또는 수직 스트랩일 수 있다. 이러한 수직 스트랩부는 하나 이상의 레이아웃 에어리어(예를 들어, 표준 셀 레일, 전력 스위치, 또는 다른 셀)를 함께 수직으로 상호접속하는 낮은 금속층(예를 들어, M3 금속층)일 수 있다.

이러한 금속 필 발생기(110)는 금속 식별자(108)에 의해 제공된 금속부의 식별에 기초하여 이러한 입력 레이아웃 데이터 파일을 더 처리할 수 있다. 예를 들어, 금속 필 발생기(110)에 의한 하나의 금속 필 동작은 이러한 입력 레이아웃 데이터 파일에 실행될 수 있다. 식별된 금속부에 기초하여 금속 필 동작은 이러한 입력 레이아웃 데이터 파일에 제시된 레이아웃의 표준 셀과 연관된 식별된 금속부중 하나 이상에 하나 이상의 금속 필 패턴을 중첩하는 단계를 포함할 수 있다. 이러한 하나 이상의 금속 필 동작이 이러한 레이아웃의 표준 셀의 하나 이상의 초기 배치 및 최적화 동작 후에 그리고 이러한 레이아웃의 하나 이상의 초기 루팅(예를 들어, 금속 및/또는 폴리실리콘 루팅) 이후에 실행된다는 것을 이해해야 한다. 추가된 금속 필 패턴은 이러한 처리 기술의 낮은 금속층(예를 들어, 금속 2 (M2) 층 또는 금속 3 (M3)) 층을 포함할 수 있다. 추가된 금속 필 패턴은 식별된 금속부와 동일한 금속층일 수 있다. 특정 실시예에서, 추가된 금속 필 패턴은 OPC(optical proximity correction) 공정을 거친 실질상 금속부(예를 들어, 작은 OPC 프래그먼트 보다 큰 부분)를 포함할 수 있다.

금속 필 제거기(112)는 금속 필 발생기(110)에 의해 제공된 추가된 금속 필 패턴에 기초하여 이러한 입력 레이아웃 데이터 파일을 더 처리할 수 있다. 예를 들어, 식별된 금속부에 중첩된 각각의 금속 필 패턴에 대해, 금속 필 제거기(112)는 추가된 금속 필 패턴이 공정 기술과 연관된 하나 이상의 조건을 충족하는지 여부를 판정할 수 있다. 예를 들어, 조건은 하나 이상의 핀 접근 필요조건을 충족하는 것일 수 있다. 다른 또는 추가 조건은 하나 이상의 설계 룰 체크(DRC) 필요조건을 충족하는 것일 수 있다. 설명을 위해, 공정 기술과 연관된 DRC 조건에 대해, 금속 필 발생기(110)는 추가된 금속 필 패턴이 하나 이상의 DRC를 충족하는지를 결정할 수 있다. 추가된 금속 필 패턴이 하나 이상의 DRC를 충족하지 않는다면(즉, 추가된 금속 필 패턴이 DCR "클린"이 아니라면), 금속 필 패턴은 DCR 조건을 충족하지 않는 것으로 결정될 수 있다. 이러한 경우에, 금속 필 제거기(112)는 이러한 입력 레이아웃 데이터 파일의 표준 셀과 연관된 식별된 금속부로부터 추가 금속 필 패턴을 제거할 수 있다.

핀 접근 조건의 경우에, 예를 들어, 추가된 금속 필 패턴은 인접한 핀에 대해 DRC 조건을 충족할 수 있다(즉, DRC 클린이다). 그러나, (예를 들어, 후속 루팅 동작을 통한) 인접한 핀으로의 후속 접근이 DRC 파괴하지 않고 가능하지 않다면, 핀 접근 조건은 충족될 수 없다. 이러한 경우에, 금속 필 제거기(112)는 핀에 인접한 추가된 금속 필 패턴을 제거할 수 있다. 이러한 방식으로, DRC 클린이고 및/또는 공정 기술의 다른 조건을 충족하는 추가된 금속 필 패턴만이 이러한 입력 레이아웃 데이터 파일에 제시된 레이아웃에 남게 될 것이다.

표준 셀 레일 최적화기(104)에 의한 이러한 입력 레이아웃 데이터 파일의 처리는 이러한 입력 레이아웃 데이터 파일에 제시된 레이아웃을 수정하고 시스템(100)의 구성요소에 의한 추가 처리를 거칠 수 있는 수정된 입력 레이아웃 데이터 파일을 생성한다. 표준 셀 레일 최적화기(104)의 구성요소(예를 들어, 레이아웃 수신기(106), 금속 식별기(108), 금속 필 발생기(110), 및 금속 필 제거기(112))는 소프트웨어 모듈, 하드웨어 모듈 또는 이러한 소프트웨어 및 하드웨어 모듈의 조합으로서 구현될 수 있다는 것을 이해해야 한다.

시스템(100)은 또한 표준 셀 레일 최적화기(104)에 의해 발생된 수정된 입력 레이아웃 데이터 파일을 처리할 수 있는 레이아웃 조정기(114)를 포함한다. 예를 들어, 수정된 입력 레이아웃 데이터 파일에 의해 제공된 레이아웃은 레이아웃 조정기(114)에 의해 하나 이상의 레이아웃 조정을 거칠 수 있다. 이러한 레이아웃 조정은 하나 이상의 엔지니어링 변경 오더(ECO) 반복 및/또는 하나 이상의 배치 및 루트 반복을 포함할 수 있다. 이러한 레이아웃 조정은 수정된 입력 레이아웃 데이터 파일의 레이아웃과 연관된 에러(예를 들어, 배치 에러, 루팅 에러, 실행 에러 등)를 다루기 위해 레이아웃의 층의 변화를 구현할 수 있다. 특정 실시예에서, 이러한 레이아웃 조정은 이러한 레이아웃의 층의 패턴 에러를 보정하기 위한 하나 이상의 패턴 보정 반복을 포함할 수 있다. 이러한 경우에, 레이아웃 조정기는 패턴 보정을 구현하기 위해 별개의 패턴 보정 툴과 함께 조정할 수 있다. 대안으로, 이러한 레이아웃 조정기(114) 자체가 패턴 보정을 실행할 수 있다. 수정된 입력 레이아웃 데이터 파일의 레이아웃에 행해진 레이아웃 조정은 임의의 순서로 구현될 수 있고 순차적으로 또는 병렬로 일어날 수 있다. 레이아웃 조정기(114)에 의한 이러한 수정된 입력 레이아웃 데이터 파일의 처리는 수정된 입력 레이아웃 데이터 파일에 제시된 레이아웃을 조정하고 추가 처리를 거칠 수 있는 출력 레이아웃 데이터 파일을 생성한다. 예를 들어, 이러한 출력 레이아웃 데이터 파일은 하나 이상의 다른 ECO/배치 및 루트 반복 및 하나 이상의 다른 패턴 보정 반복(레이아웃 조정기(114)와 연관된 파선에 의해 표시되어 있다). 다른 실시예에서, 이러한 출력 레이아웃 데이터 파일은 레이아웃 패턴 통합기(116)에 의한 추가 처리를 거칠 수 있다.

시스템(100)은 하나 이상의 레이아웃 조정의 결과로서 생성된 출력 레이아웃 데이터 파일을 처리할 수 있는 레이아웃 패턴 통합기(116)를 더 포함하고 있다. 예를 들어, 이러한 출력 레이아웃 데이터 파일에 의해 제공된 레이아웃은 이러한 레이아웃 패턴 통합기(116)에 의한 하나 이상의 병합 동작을 거칠 수 있다. 이러한 병합 동작은 금속 필 패턴(예를 들어, 표준 셀의 금속부에 추가된 금속 필 패턴)을 당겨진 금속에 병합하는 단계를 포함할 수 있다. 이러한 출력 레이아웃 데이터 파일에 적용된 병합 동작에 의해 당겨진 금속과 함께 병합층(118)이 형성된다. 이러한 병합층(118)은 표준 셀 레일 최적화, ECO/배치 및 루트 변화, 패턴 보정 변화 정보, 및 패턴 병합 정보에 대한 금속 필 패턴을 포함하고 있다.

시스템(100)에 의해 표준 셀 레일과 연관된 감소된 저항성 경로를 형성하는 초기 PR 동작을 거친 표준 셀 레일의 레이아웃 수정이 가능할 수 있다. 최종 감소된 저항성 레일 경로는 레이아웃의 하나 이상의 표준 셀의 레일과 연관된 동적 및/또는 정적 전압 강하를 감소시킬 수 있고 IC 설계의 하나 이상의 성능 필요조건을 충족시킬 수 있다. 시스템(100) 및 그 구성요소(예를 들어, 102-116)는 개별적인 하드웨어 모듈, 개별적인 소프트웨어 모듈, 또는 이들의 조합을 사용하여 구현될 수 있다.

도 2에, 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하는 방법의 특정 실시예를 설명하는 순서도가 도시되어 있고 200으로 표시되어 있다. 이러한 방법(200)은 도 1의 시스템(100)에 의해 실행될 수 있다. 방법(200)은 202에서 초기 표준 셀 배치, 최적화, 및 루팅 동작을 실행하여 표준 셀 및 초기 배치 및 루팅 정보를 포함하는 입력 레이아웃 데이터 파일을 생성하는 단계를 포함할 수 있다. 예를 들어, 표준 셀 라이브러리로부터의 표준 셀은 입력 레이아웃 데이터 파일을 형성하는데 사용될 수 있다. 이러한 표준 셀은 셀 배치 및 루팅 툴에 의해 하나 이상의 초기 배치 및 루팅 동작을 거칠 수 있다. 이러한 표준 셀은 또한 표준 셀의 접속 및/또는 배열을 더 조정하기 위해 하나 이상의 최적화 동작을 거칠 수 있다. 이러한 표준 셀의 초기 배치, 루팅 및 최적화에 의해 초기 배치, 루팅, 및 최적화 정보를 갖는 표준 셀을 갖는 입력 레이아웃 데이터 파일을 얻을 수 있다.

방법(200)은 또한 204에서 표준 셀 레일의 레일 최적화를 포함하고 있다. 예를 들어, 레이아웃의 하나 이상의 표준 셀의 하나 이상의 레일과 연관된 금속부는 금속와 연관된 감소된 저항성 경로를 형성하도록 수정될 수 있다. 특정 실시예에서, 이러한 금속부는 표준 셀의 레일부일 수 있다. 다른 실시예에서, 이러한 금속부는 표준 셀과 연관된 스트랩부이거나 레일부 및 스트랩부의 조합일 수 있다. 이러한 표준 셀의 레일 최적화는 도 1의 표준 셀 레일 최적화기(104)에 의해 실행될 수 있다.

204에서 표준 셀 레일의 레일 최적화의 일부로서, 방법(200)은 또한 206에서, 표준 셀 및 초기 배치 및 루팅 정보를 포함하는 입력 레이아웃 데이터 파일을 수신하는 단계를 포함한다. 예를 들어, 초기 배치, 루팅 및 최적화 정보와 함께 표준 셀을 갖는 레이아웃 패턴을 제공하는 입력 레이아웃 데이터 파일은 표준 셀의 레일 최적화의 일부로서 수신될 수 있다. 특정 실시예에서, 이러한 입력 레이아웃 데이터 파일의 수신은 도 1의 표준 셀 레일 최적화기(104)의 레이아웃 수신기(106)에 의해 수신될 수 있다.

204에서 표준 셀 레일의 레일 최적화의 일부로서, 방법(200)은 또한 208에서, 하나 이상의 표준 셀의 하나 이상의 레일과 연관된 하나 이상의 금속부를 식별하는 단계를 포함한다. 예를 들어, 초기 배치, 루팅, 및 최적화 정보와 함께 표준 셀을 갖는 수신된 입력 레이아웃 데이터 파일은 하나 이상의 표준 셀과 연관된 금속부의 식별을 가능하게 하는 방식으로 처리될 수 있다. 이러한 금속부는 표준 셀 레일부일 수 있다. 특정 실시예에서, 이러한 식별된 금속부는 입력 레이아웃 데이터 파일의 표준 셀과 연관된 스트랩부일 수 있다. 이러한 금속부의 식별은 입력 레이아웃 데이터 파일의 레이아웃 패턴 정보 및/또는 초기 배치, 루팅, 및 최적화 정보에 기초할 수 있다. 다른 실시예에서, 금속부 식별은 스캐매틱 정보, 레지스터-트랜스퍼 레벨(RTL) 정보, 다른 하드웨어 기술 언어(HDL) 정보, 넷리스트 정보, 공정 기술의 DRC 정보의 적용, 또는 다른 회로 식별자 정보와 같은, 입력 레이아웃 데이터 파일에 상응하거나 연관된 다른 정보에 기초할 수 있다. 특정 실시예에서, 하나 이상의 금속부의 식별은 도 1의 표준 셀 레일 최적화기(104)의 금속 식별기(108)에 의해 실행될 수 있다.

204에서 표준 셀 레일의 레일 최적화의 일부로서, 방법(200)은 또한 210에서, 하나 이상의 금속 필 패턴을 갖는 하나 이상의 금속부를 수정하기 위해 금속 필 동작을 실행하는 단계를 포함한다. 예를 들어, 하나 이상의 금속 필 동작은 입력 레이아웃 데이터 파일에 실행될 수 있다. 이러한 경우에, 하나 이상의 금속 필 패턴은 입력 레이아웃 데이터 파일의 표준 셀과 연관된 하나 이상의 식별된 금속부에 중첩될 수 있다. 추가된 금속 필 패턴은 하나 이상의 금속부와 거의 중첩될 수 있다. 특정 실시예에서, 이러한 금속부는 추가된 금속 필 패턴이 하나 이상의 표준 셀의 하나 이상의 레일부의 폭 및 길이와 거의 중첩할 수 있도록 레일부일 수 있다. 다른 실시예에서, 낮은 금속층(예를 들어, M2 또는 M3 금속층)을 포함할 수 있고, 공정 기술의 낮은 금속층의 최소 폭(예를 들어, M2 또는 M3의 최소 폭) 보다 큰 폭(예를 들어, 두께)을 가질 수 있다.

다른 실시예에서, 이러한 금속 필 패턴은 OPC 공정을 거친 금속을 포함할 수 있다. 이러한 하나 이상의 표준 셀의 금속부에 금속 필 패턴을 추가하는 단계를 포함하는 금속 필 동작은 후속 처리 동작에서 사용될 수 있는 수정된 입력 레이아웃 데이터 파일을 생성할 수 있다. 이러한 한 이상의 표준 셀의 금속부로의 금속 필 패턴의 추가를 포함하는 금속 필 동작은 점진적으로 (예를 들어, 한 번에 하나씩) 또는 한 번에 모두 자동화된 방식으로 행해질 수 있다. 특정 실시예에서, 이러한 금속 필 동작은 도 1의 표준 셀 레일 최적화기(104)의 금속 필 발생기(110)에 의해 실행될 수 있다.

204에서 표준 셀 레일의 레일 최적화의 일부로서, 방법(200)은 212에서 공정 기술과 연관된 하나 이상의 조건을 충족하지 않는 한 이상의 금속 필 패턴을 제거하는 단계를 포함한다. 예를 들어, 210에서 발생된 수정된 입력 레이아웃 데이터 파일은 금속부 위에 놓인 각각의 금속 필 패턴이 공정 기술과 연관된 하나 이상의 조건을 충족하는지 여부를 결정하는 단계를 거칠 수 있도록 사용될 수 있다. 특정 실시예에서, 이러한 조건은 하나 이상의 설계 룰 체크(DRC)를 충족하는 것일 수 있다. 이러한 경우에, 하나 이상의 DRC를 충족하지 않는 추가된 금속 필 패턴(즉, 이러한 추가된 금속 필 패턴은 DCR "클린"이 아니다)은 DCR 조건을 충족하지 않는 것으로 판정될 수 있고 추가된 금속 필 패턴은 입력 레이아웃 데이터 파일의 표준 셀과 연관된 금속부로부터 제거될 수 있다. 다른 실시예에서, 이러한 조건은 하나 이상의 핀 접근 필요조건을 충족하는 것일 수 있다. 이러한 경우에, 하나 이상의 핀으로의 접근을 차단하거나 방해하는 추가된 금속 필 패턴은 핀 접근 조건을 충족하는지 않는 것으로 판정될 수 있고 추가된 금속 필 패턴은 입력 레이아웃 데이터 파일의 표준 셀과 연관된 금속부로부터 제거될 수 있다. 접속 조건(예를 들어, 표준 셀 접근, 레일 접근 등) 또는 성능 조건 (예를 들어, 타이밍, 전력 소비량, 스위칭 속도 등)과 같은 금속 필 패턴 제거와 연관된 다른 조건이 고려될 수 있다. 이러한 수정된 입력 레이아웃 데이터 파일은 210의 금속 필 동작 동안 추가된 금속 필 패턴을 포함할 수 있고 212에서 제거된 금속 필 패턴을 포함하지 않을 수 있다. 특정 실시예에서, 이러한 하나 이상의 금속 필 패턴의 제거는 도 1의 표준 셀 레일 최적화기(104)의 금속 필 제거기(112)에 의해 실행될 수 있다. 레일 최적화(204)에 이어, 수정된 입력 레이아웃 데이터 파일은 추가 처리 동작에서 사용될 수 있다.

방법(200)은 또한 214에서 하나 이상의 엔지니어링 변경 오더(ECO) 반복 및/또는 하나 이상의 배치 및 루트 반복을 실행하는 단계를 포함하고 있다. 예를 들어, 표준 셀 레일 최적화를 위한 금속 필 패턴을 갖는 수정된 입력 레이아웃 데이터 파일은 이러한 레이아웃의 층의 변화를 구현하기 위해 하나 이상의 ECO를 거칠 수 있다. 이러한 ECO는 루팅 ECO, 배치 ECO, 레이어 ECO(예를 들어, 금속-마스크, 다른 층 포스트-마스크 ECO) 및 다른 설계 엔지니어링 변경 오더를 포함할 수 있지만 이에 제한되는 것은 아니다. 금속 필 패턴을 갖는 수정된 입력 레이아웃 데이터 파일은 또한 이러한 레이아웃의 배치 및 루팅 변화를 구현하기 위해 하나 이상의 배치 및 루트 동작을 거칠 수 있다. 이러한 수정된 입력 레이아웃 데이터 파일에 만들어진 ECO 변화 및 배치 및 루트 변화에 의해 이러한 ECO 및 배치 및 루트 변화를 갖는 수정된 입력 레이아웃 데이터 파일을 포함하는 중간 레이아웃 데이터 필이 형성된다. 일부 실시예에서, OPC 공정을 거친 금속으로 구성된 금속 필 패턴의 사용은 DRC 필요조건을 충족한다는 것을 나타내는 금속 필 패턴을 제공함으로써 ECO 및 배치 및 루트 반복을 최적화할 수 있다. 특정 실시예에서, 이러한 ECO 및 배치 및 루트 반복(214)은 도 1의 레이아웃 조정기(114)에 의해 실행될 수 있다. 이러한 ECO 및 배치 및 루트 반복(214)에 이어, 수정된 입력 레이아웃 데이터 파일이 추가 처리 동작에서 사용될 수 있다.

방법(200)은 또한 216에서 하나 이상의 패턴 보정 반복을 실행하는 단계를 포함할 수 있다. 예를 들어, 표준 셀 레일 최적화 및 ECO/배치 및 루트 변화를 위한 금속 필 패턴을 갖는 중간 레이아웃 데이터 파일은 이러한 레이아웃의 층의 패턴 에러를 보정하기 위해 하나 이상의 패턴 보정을 거칠 수 있다. 이러한 패턴 보정은 레이아웃 특징(예를 들어, 선폭 차이, 라인 쇼트닝, 원치않는 층 중첩 등)의 차이를 보정하기 위해 광 근접 보정(optical proximity correction, OPC)을 포함할 수 있다. 이러한 패턴 보정은 공정 기술과 연관된 조건을 충족시키지 않는 OPC의 제거를 더 포함할 수 있다. 이러한 중간 레이아웃 데이터 파일에 만들어진 패턴 보정에 의해 패턴 보정 변화를 갖는 중간 레이아웃 데이터 파일을 포함하는 출력 레이아웃 데이터 파일이 형성된다. 특정 실시예에서, 패턴 보정 반복(216)은 도 1의 레이아웃 조정기(114)에 의해 실행될 수 있다. 패턴 보정 반복(216)에 이어, 출력 레이아웃 데이터 파일이 추가 처리 동작을 위해 사용될 수 있다. 예를 들어, 이러한 출력 레이아웃 데이터 파일은 216으로부터 214까지 파선으로 표시된 바와 같은) 하나 이상의 다른 ECO/배치 및 루트 반복(214) 및 하나 이상의 다른 패턴 보정 반복(214)을 거칠 수 있다. 특정 실시예에서, 이러한 출력 레이아웃 데이터 파일은 도 2의 단계 218에서 설명된 바와 같이, 후속 병합 동작의 일부로서 사용될 수 있다.

방법(200)은 또한 218에서 레일 패턴을 당겨진 금속으로 병합하는 단계를 포함하고 있다. 예를 들어, 표준 셀 레일 최적화, ECO/배치 및 루트 변화, 및 패턴 보정 변화 정보에 대한 금속 필 패턴을 갖는 출력 레이아웃 데이터 파일은 당겨진 금속을 포함하는 병합된 레이아웃을 형성하기 위해 하나 이상의 병합 동작을 거칠 수 있다. 병합 동작의 일부로서, 금속 필 패턴으로 최적화된 표준 셀 레일부는 당겨진 금속에 병합될 수 있다. 병합된 레이아웃의 당겨진 금속은 병합된 레이아웃과 연관된 반도체 칩의 하나 이상의 전력 네트워크에 논리 접속될 수 있다. 최종 병합된 레이아웃은 표준 셀 레일 최적화, ECO/배치 및 루트 변화, 패턴 보정 변화 정보, 및 패턴 병합 정보에 대한 금속 필 패턴을 가질 수 있다. 특정 실시예에서, 당겨진 금속으로의 레일 패턴의 병합 218은 도 1의 레이아웃 패턴 통합기(116)에 의해 실행될 수 있다.

방법(200)에 의해 표준 셀 레일의 레이아웃 수정이 가능하여 표준 셀 레일과 연관된 감소된 저항성 경로를 형성할 수 있다. 이러한 최종 감소된 저항성 레일 경로는 레이아웃의 하나 이상의 표준 셀의 레일과 연관된 동적 및/또는 정적 전압 강하를 감소시켜 IC 설계의 하나 이상의 성능 필요조건을 충족시킬 수 있다.

방법(200)의 단계 202-218이 순차적으로 실행되는 것으로 도시되어 있지만, 이러한 단계의 2개 이상이 상이한 순서로 또는 병렬로 실행될 수도 있다는 것을 이해할 것이다. 예를 들어, 레일 최적화(204)와 연관된 단계는 하나 이상의 배치, 루팅, 및 최적화 동작이 입력 레이아웃 데이터 파일의 표준 셀에 실행된 후에 일어나는 것으로 설명되어 있다. 대안으로 또는 추가로, 레일 최적화(204)는 또한 ECO 및 배치 및 루트 반복(214) 이후 또는 하나 이상의 패턴 보정 반복(216) 이후와 같은, 방법(200)의 다른 포인트에서 실행될 수 있다.

도 3에, 상술된 기술을 사용하여 수정 이전의 레이아웃 설계의 예가 도시되어 있고 300으로 표시되어 있다. 이러한 레이아웃 설계(300)는 복수의 표준 셀(302a, 304a, 306a, 308a)을 포함할 수 있다. 복수의 표준 셀(302a, 304a, 306a, 308a)의 각각의 표준 셀은 회로 구성요소를 규정하기 위한 다양한 확산 영역 및/또는 폴리실리콘 영역(도시되지 않음)을 포함할 수 있다. 복수의 표준 셀(302a, 304a, 306a, 308a)의 각각의 표준 셀은 액세스 핀(예를 들어, 액세스 핀(302d-f, 304d-e, 306d-f, 308d-e) 및 레일부(예를 들어, 레일부(302b-c, 304b-c, 306b-c, 308b-c)와 연관될 수 있다. 예를 들어, 표준 셀(302a)은 액세스 핀(302d-f) 및 레일부(302b 및 302c)와 연관될 수 있다. 표준 셀 레일부(302b, 304b, 306b, 308b)는 전력 레일(예를 들어, Vdd 레일)의 일부일 수 있고 표준 셀 레일부(302c, 304c, 306c, 308c)는 접지 레일(예를 들어, GND 레일 또는 Vss 레일)의 일부일 수 있다. 복수의 표준 셀(302a, 304a, 306a, 308a)의 각각의 표준 셀은 이러한 복수의 표준 셀의 각각 사이에 연속 전기 접속을 허용하는 방식으로 다른 표준 셀에 인접하여 배치될 수 있다. 복수의 표준 셀의 각각의 표준 셀의 배치는 공정 기술과 연관된 하나 이상의 초기 배치 및 루트 동작(예를 들어, 도 2의 단계(202)와 연관된 동작)의 결과일 수 있다. 이러한 레이아웃 설계(300)는 이러한 레이아웃 설계(300)에 실행된 하나 이상의 초기 배치 및 루트 동작의 결과로서 추가 배치 및 루트 정보(도시되지 않음)를 포함할 수 있다.

레이아웃 설계(300)의 표준 셀 레일부(예를 들어, 레일부(302b-c, 304b-c, 306b-c, 308b-c)는 공정 기술의 낮은 금속층의 최소폭과 연관된 최소폭(310)(예를 들어, 두께)을 가질 수 있다. 예를 들어, 최소폭(310)은 공정 기술의 금속-2(M2) 층의 최소폭일 수 있다. 특정 실시예에서, 이러한 최소폭은 16-14 nm 공정 기술과 연관될 수 있다. 이러한 표준 셀 레일부는 높은 저항 특성을 갖는 다른 금속층(예를 들어, 공정 기술의 다른 낮은 금속층)을 사용하여 구현될 수 있다. 이러한 레이아웃 설계(300)의 표준 셀 레일부의 레일 최적화는 상술된 기술을 사용하여 달성될 수 있다. 예를 들어, 공정 기술의 표준 셀은 레이아웃 설계(300)를 생성하기 위해 하나 이상의 초기 배치 및 루트 동작과 함께 사용될 수 있다. 이러한 레이아웃 설계(300)는 배치/루팅 정보 및 최소폭(310) 및 상응하는 높은 저항 특성의 레일을 갖는 표준 셀을 가질 수 있다. 그다음, 이러한 레이아웃 설계(300)는 표준 셀 레일부를 최적화하기 이해 상술된 기술을 사용하여 수정될 수 있다. 이러한 레이아웃 설계(300)의 수정은 최소폭(310) 보다 큰 폭을 갖는 하나 이상의 금속 필 패턴의 레이아웃 설계(300)로의 삽입을 포함할 수 있다.

이러한 삽입된 금속 필 패턴은 레이아웃 설계(300)에서 식별된 표준 셀 레일부에 거의 겹치도록 배치될 수 있다. 하나의 실시예에서, 이러한 삽입된 금속 필 패턴은 레이아웃 설계(300)에서 식별된 표준 셀의 레일부와 연관된 금속 스트랩에 거의 겹치도록 배치될 수 있다. 공정 기술의 하나 이상의 조건을 충족하지 않는 배치된 금속 필 패텅의 제거는 금속 필 패턴의 배치에 이어서 또는 동시에 일어날 수 있다. 상술된 기술을 사용하는 이러한 방식의 레이아웃 설계(300)의 수정에 의해 도 4에 더 기술되는 바와 같은 최적화된 표준 셀 레일을 갖는 수정된 레이아웃 설계를 얻을 수 있다.

도 4에, 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하는 방법의 특정 실시예를 설명하는 수정된 레이아웃 설계의 예가 도시되어 있고 400으로 표시되어 있다. 이러한 수정된 레이아웃 설계(400)는 상술된 기술을 사용한 레이아웃 설계(예를 들어, 도 3의 레이아웃 설계(300))의 수정의 결과일 수 있다. 수정되는 레이아웃 설계(예를 들어, 도 3의 레이아웃 설계(300)는 최소폭의 레일을 갖는 표준 셀 및 초기 배치/루팅 정보를 가질 수 있다. 이러한 레일은 높은 저항 특성을 갖는 낮은 금속층(예를 들어, M2 층)을 포함할 수 있다. 수정된 레이아웃 설계(400)는 이제, 복수의 표준 셀의 레일부에 거의 겹치는 복수의 금속 필 패턴(402a-g)을 포함할 수 있다. 이러한 금속 필 패턴(402a-g)은 낮은 금속층(예를 들어, 금속층 M2)을 사용하여 구현될 수 있고, 공정 기술의 낮은 금속층의 최소폭 보다 큰 폭(410)(예를 들어, 두께)을 가질 수 있다. 특정 실시예에서, 폭(410)은 공정 기술의 M2 층의 최소폭의 2배일 수 있다.

도 4에 도시된 바와 같이, 금속 필 패턴(402a-g)은 표준 셀 레일부의 전체 폭(예를 들어, 도 3의 레일부(예를 들어, 레일부(302b-c, 304b-c, 306b-c, 308b-c)의 폭(310))과 거의 겹칠 수 있고 표준 셀 레일부의 에지로부터 멀리 뻗을 수 있다. 예를 들어, 금속 필 패턴(402a)은 레일부(예를 들어, 레일부(302b)와 겹치고 레일부(302b)와 연간된 표준 셀(예를 들어, 표준 셀(302a)의 면적과 겹치도록 레일부(302b)의 바닥 에지로부터 멀리 뻗어 있다. 금속 필 패턴(402a-g)은 표준 셀 레일부의 길이에 거의 겹칠 수 있는데, 이러한 길이 겹침은 공정 기술과 연관된 하나 이상의 조건을 충족하는 이러한 금속 필 부분에 제한된다. 예를 들어, 금속 필 패턴(402a)은 겹침이 핀 액세스 조건 및/또는 기술 공정의 설계 룰 체크(DRC) 조건(예를 들어, 액세스 핀(302d, 302e, 또는 양측 모두)와 연관된 DRC 조건)과 같은 조건을 충족하지 않는 영역까지 레일부(예를 들어, 레일부(302b))의 길이에 거의 겹칠 수 있다. 다른 조건은 접속 조건, 다른 성능 조건, 또는 기술 공정과 연관된 다른 전기적 또는 물리적 조건을 포함할 수 있다. 마찬가지로, 금속 필 패턴(402b)은 겹침이 액세스 핀(302e, 304d, 304e, 306d 또는 이들의 임의의 조합)과 연관된 DRC 조건과 같은 조건을 충족하지 않는 영역에까지 레일부(예를 들어, 레일부(302b, 304b, 306b))의 길이에 겹칠 수 있다. 이러한 방식으로, 금속 필 패턴(402a-g)은 복수의 표준 셀과 연관된 레일부와 거의 겹치는 금속 필 패턴의 DRC 클린 세그먼트를 나타낸다.

복수의 표준 셀의 레일부에 거의 겹치는 금속 필 패턴(402a-g)의 삽입 및 배치는 표준 셀 레일과 연관된 감소된 저항성 경로의 형성을 가능하게 함으로써 표준 셀 레일을 최적화할 수 있다. 예를 들어, 레일부(302b-c, 304b-c, 306b-c, 308b-c)는 레일부에 사용된 낮은 금속층(예를 들어, 금속층 M2)의 최소폭(310)으로부터 얻어지는 높은 저항성 경로를 가질 수 있다. 비교해보면, 최소폭(310) 보다 큰 폭(410)을 갖는 금속 필 패턴(402a-g)은 보다 넓은 레일부 및 상응하는 표준 셀 레일에 대한 감소된 저항성 경로를 제공할 수 있다. 상술된 기술에 의해 이러한 방식으로 최적화된 표준 셀 레일에 의해 표준 셀 레일과 연관된 감소된 저항성 경로를 형성할 수 있고 이에 상응하여 이러한 레일과 연관된 동적 및/또는 정적 전압 강하를 줄일 수 있다. 도 4가 M2 층의 최소폭(예를 들어, 폭 310)의 2배인 폭(410)을 갖는, 금속 필 패턴(402a-g)을 사용하여 레일에 대한 감소된 저항성 경로를 형성하는 것을 설명하지만, 금속 필 패턴의 다른 크기 또는 배치가 고려되고, 그 일부는 도 5에서 더 설명되어 있다.

도 5에, 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하는 방법의 특정 실시예를 설명하는 수정된 레이아웃 설계의 다른 예가 도시되어 있고 500으로 표시되어 있다. 이러한 수정된 레이아웃 설계(500)는 상술된 기술을 사용하는 레이아웃 설계(예를 들어, 도 3의 레이아웃 설계(300))의 수정의 결과일 수 있다. 도 5에 도시된 바와 같이, 표준 셀 레일부를 수정하는데 사용된 금속 필 패턴은 레일을 따라 다양한 폭 및 상이한 배치를 가질 수 있다. 실시예에서, 금속 필 패턴(506)과 같은 금속 필 패턴은 공정 기술과 연관된 하나 이상의 조건을 충족하면서 최소폭(310)의 3배인 폭(512)을 가질 수 있다. 다른 실시예에서, 금속 필 패턴(506)와 같은 금속 필 패턴은 공정 기술과 연관된 하나 이상의 조건을 충족하면서 레일에 거의 겹쳐 있고 이러한 레일의 상부 에지 및 하부 에지 모두로부터 멀리 뻗을 수 있다. 다른 실시예에서, 표준 셀 레일 최적화의 제1 반복은 공정 기술과 연관된 하나 이상의 조건을 충족하면서 레일에 거의 겹치고 레일의 상부 에지로부터 멀리 뻗을 수 있는, 금속 필 패턴(502)과 같은 금속 필 패턴을 제공하도록 (레이아웃(300)과 같은) 레이아웃을 수정할 수 있다. 후속 표준 셀 레일 최적화의 반복은 이전에 배치된 금속 필 패턴(예를 들어, 금속 필 패턴(502))에 거의 맞닿을 수 있는 금속 필 패턴(504)과 같은 금속 필 패턴을 제공하도록 실행될 수 있다. 금속 필 패턴(502, 504)은 함께, 양측 금속 필 패턴이 공정 기술과 연관된 하나 이상의 조건을 충족하면서 최소폭(310)의 4배인 폭(510)을 가질 수 있다.

(전체 폭(510)을 갖는) 금속 필 패턴(502, 504)및 (폭(512)을 갖는) 금속 필 패턴(506)은 표즌 셀 레일에 대해 보다 넓은 레일부 및 이에 상응하는 감소된 저항성 경로를 제공할 수 있다. 표준 셀 레일 최적화의 다른 후속 반복이 공정 기술과 연관된 하나 이상의 조건을 충족하면서, 최소폭(310)의 4배 보다 큰 폭을 갖는 금속 필 패턴을 생성할 수 있다는 것을 이해해야 한다. 또한 도 4 및 도 5에 도시된 바와 같은, 표준 셀 레일부에 적용된 금속 필 패턴이 또한 표준 셀과 연관된 다른 금속부에 적용될 수 있다는 것 역시 이해해야 한다. 예를 들어, 이전에 설명된 금속 필 패턴은 또한 레이아웃 설계(300)의 표준 셀과 연관된 금속 스트랩에 적용될 수 있다.

도 6에, 상술된 기술을 사용하여 수정된 레일(예를 들어, 전력 및/또는 접지 레일)을 갖는 표준 셀로부터 물리적 집적 회로를 제조하기 위해 하나의 실시예에 포함된 단계들을 설명하는 순서도가 도시되어 있고 600으로 표시되어 있다. 특히, 상술된 기술을 사용하여 생성된 하나 이상의 수정된 레일을 갖는 복수의 표준 셀을 포함하는 최적화된 레일(602)을 갖는 수정된 레이아웃이 제공될 수 있다.

그다음, 예를 들어, RTL(레지스터 트랜스퍼 언어) 형태로, 희망의 집적 회로의 기능적 규정을 수신할 수 있고, 그다음, 최적화된 레일(602)을 갖는 수정된 레이아웃을 사용하여 당야한 층의 각각에 집적 회로 레이아웃을 나타내는 출력 GDS 파일(606)을 생성할 수 있다. GDS는 레이아웃을 나타내기 위한 주지된 파일 포맷이다.

단계 608에서, (패드(fab)로도 부르는) 생산 공장이 예를 들어, GDS 파일에 의해 규정된 패턴으로 반도체 기판에 다양한 층을 증착함으로써, 집적 회로를 제조하기 위해 GDS 파일을 사용한다. 이로 인해, 단계 610에서, 최적화된 레일을 구비한 표준 셀을 갖는 물리적 집적 회로를 얻을 수 있다.

도 7에, 상술된 기술을 구현하는데 사용될 수 있는 타입의 범용 컴퓨터를 개략적으로 설명하는 블록도가 도시되어 있고 700으로 표시되어 있다. 이러한 범용 컴퓨터(700)는 모두 공통 버스(722)를 통해 접속된, 중앙 처리 유닛(702), 램덤 액세스 메모리(704), 읽기 전용 메모리(706), 네트워크 인터페이스 카드(708), 하드 디스크 드라이브(710), 디스플레이 드라이버(712) 및 모니터(714), 그리고 키보드(718) 및 마우스(720)를 갖는 사용자 입출력 회로(716)를 포함하고 있다. 동작시, 중아 처리 유닛(702)은 랜덤 액세스 메모리(704), 읽기 전용 메모리(706) 및 하드 디스크 드라이브(710)중 하나에 저장되거나 네트워크 인터페이스 카드(708)를 통해 동적으로 다운로드될 수 있는 컴퓨터 프로그램 명령어를 실행할 것이다. 실행된 처리의 결과는 디스플레이 드라이버(712) 및 모니터(714)를 통해 사용자에게 표시될 수 있다. 범용 컴퓨터(700)의 동작을 제어하기 위한 사용자 입력은 키보드(718) 또는 마우스(720)로부터 사용자 입출력 회로(716)를 통해 수신될 수 있다. 이러한 컴퓨터 프로그램은 다양한 상이한 컴퓨터 언어로 기록될 수 있다는 것을 이해할 것이다. 이러한 컴퓨터 프로그램은 기록 매체에 저장되고 분배되어 있거나 범용 컴퓨터(700)에 동적으로 다운로드될 수 있다. 적절한 컴퓨터 프로그램의 제어하에 동작시에, 범용 컴퓨터(700)은 상술된 기술을 실행할 수 있고 상술된 기술을 실행하기 위한 장치를 형성하도록 고려될 수 있다. 범용 컴퓨터(700)의 구조는 상당히 다양할 수도 있고, 도 7은 단지 하나의 예이다.

본 발명의 실시예가 첨부된 도면을 참조하여 여기에 상세하게 기술되었지만, 본 발명은 이러한 실시예에 제한되지 않고, 다양한 변경, 추가 및 수정이 첨부된 청구범위에 규정된 본 발명의 범위로부터 벗어남 없이 당업자에게 가능하다는 것을 이해해야 한다. 예를 들어, 종속항의 특징의 다양한 조합이 본 발명의 범위로부터 벗어남 없이 독립창의 특징과 함께 만들어질 수도 있다.

Claims

회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하기 위한 컴퓨터 구현 방법에 있어서, 상기 레이아웃은 공정 기술을 위한 레이아웃 패턴을 제공하고, 상기 방법은,
하나 이상의 초기 배치 및 루트 동작의 완료 후에, 상기 레이아웃의 레이아웃 패턴을 포함하는 입력 데이터 파일을 수신하는 단계로서, 상기 레이아웃은 상기 하나 이상의 초기 배치 및 루트 동작에 의해 생성된 하나 이상의 표준 셀과 배치 및 루팅 정보를 포함하는 단계;
상기 레이아웃의 하나 이상의 표준 셀의 하나 이상의 레일과 연관된 하나 이상의 금속부를 식별하는 단계; 및
수정된 입력 데이터 파일을 생성하기 위해 상기 입력 데이터 파일에 금속 필(fill) 동작을 실행하는 단계로서, 상기 금속 필 동작은 상기 하나 이상의 금속부와 연관된 감소된 저항성 경로를 형성하기 위해 하나 이상의 금속 필 패턴에 의해 하나 이상의 금속부를 수정하는 것을 포함하는 단계;를 포함하는 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 금속부는 레일부, 스트랩부, 또는 양측 모두를 포함하는 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 하나 이상의 금속 필 패턴은 금속-2 층 패턴인 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 레이아웃은 시스템 온 칩(SoC)과 연관되어 있는 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 공정 기술은 더블 패터닝 기술과 연관되어 있는 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 공정 기술의 공정 크기는 16 nm 이하인 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 공정 기술은 비평면 멀티게이트 디바이스와 연관되어 있는 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 하나 이상의 레일은 전력 레일, 접지 레일, 또는 양측 모두를 포함하는 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 하나 이상의 표준 셀은 전력 스위칭 셀을 포함하는 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 하나 이상의 금속부를 수정하는 단계는,
상기 하나 이상의 금속 필 패턴을 상기 레이아웃에 추가하는 단계로서, 상기 추가된 하나 이상의 금속 필 패턴은 상기 하나 이상의 금속부와 실질상 접촉하는 단계; 및
상기 공정 기술과 연관된 하나 이상의 조건을 충족하지 않는 상기 추가된 하나 이상의 금속 필 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 구현 방법.
제10항에 있어서, 상기 하나 이상의 금속 필 패턴을 추가하는 단계는 상기 하나 이상의 금속 필 패턴을 상기 하나 이상의 금속부의 전체 길이를 따라 배치하는 단계를 더 포함하는 것을 특징으로 하는 컴퓨터 구현 방법.
제11항에 있어서, 상기 추가된 하나 이상의 금속 필 패턴은 상기 공정 기술의 최소폭을 갖고 있는 것을 특징으로 하는 컴퓨터 구현 방법.
제10항에 있어서, 상기 하나 이상의 조건은 하나 이상의 설계 룰 체크(DRC) 조건, 하나 이상의 핀 액세스 조건, 또는 양측 모두를 포함하는 것을 특징으로 하는 컴퓨터 구현 방법.
제10항에 있어서, 상기 접촉은 상기 추가된 하나 이상의 금속 필 패턴과 상기 하나 이상의 금속부 사이에 실질적인 전기 접속을 제공하는 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 하나 이상의 수정된 금속부의 레이아웃 패턴을 제공하는 출력 데이터 파일을 형성하기 위해 상기 수정된 입력 데이터 파일에 하나 이상의 배치 및 루트 동작과 하나 이상의 금속 보정 동작을 실행하는 단계를 더 포함하는 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 있어서, 상기 공정 기술과 연관된 당겨진 금속에 상기 하나 이상의 수정된 금속부의 레이아웃 패턴을 병합하는 단계를 더 포함하는 것을 특징으로 하는 컴퓨터 구현 방법.
제16항에 있어서, 상기 당겨진 금속은 상기 레이아웃과 연관된 하나 이상의 전원 네트워크에 논리 접속되어 있는 것을 특징으로 하는 컴퓨터 구현 방법.
제1항에 따른 회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하는 방법을 실행하도록 컴퓨터를 제어하기 위한 비임시 저장 매체의 컴퓨터 프로그램 제품.
회로 구성요소를 규정하는 하나 이상의 표준 셀의 레이아웃을 수정하기 위한 시스템에 있어서, 상기 레이아웃은 공정 기술을 위한 레이아웃 패턴을 제공하고, 상기 시스템은,
하나 이상의 초기 배치 및 루트 동작의 완료 후에, 상기 레이아웃의 레이아웃 패턴을 포함하는 입력 데이터 파일을 수신하는 수단으로서, 상기 레이아웃은 상기 하나 이상의 초기 배치 및 루트 동작에 의해 생성된 하나 이상의 표준 셀과 배치 및 루팅 정보를 포함하는 수단;
상기 레이아웃의 하나 이상의 표준 셀의 하나 이상의 레일과 연관된 하나 이상의 금속부를 식별하는 수단; 및
수정된 입력 데이터 파일을 생성하기 위해 상기 입력 데이터 파일에 금속 필 동작을 실행하는 수단으로서, 상기 금속 필 동작은 상기 하나 이상의 금속부와 연관된 감소된 저항성 경로를 형성하기 위해 하나 이상의 금속 필 패턴에 의해 하나 이상의 금속부를 수정하는 것을 포함하는 수단;을 포함하는 것을 특징으로 하는 시스템.
집적 회로를 제조하는 방법에 있어서,
각각 회로 구성요소를 규정하는 복수의 표준 셀의 레이아웃을 수정하기 위해 제1항의 방법을 채용하는 단계;
상기 집적 회로의 입력 기능적 규정으로부터, 상기 복수의 표준 셀의 수정된 레이아웃을 통합하는 레이아웃 설계를 생성하는 단계; 및
상기 집적 회로를 상기 레이아웃 설계로부터 제조하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.