KR102458446B1 - 스탠다드 셀을 포함하는 반도체 장치 및 그것의 전자 설계 자동화 방법 - Google Patents
스탠다드 셀을 포함하는 반도체 장치 및 그것의 전자 설계 자동화 방법 Download PDFInfo
- Publication number
- KR102458446B1 KR102458446B1 KR1020160025809A KR20160025809A KR102458446B1 KR 102458446 B1 KR102458446 B1 KR 102458446B1 KR 1020160025809 A KR1020160025809 A KR 1020160025809A KR 20160025809 A KR20160025809 A KR 20160025809A KR 102458446 B1 KR102458446 B1 KR 102458446B1
- Authority
- KR
- South Korea
- Prior art keywords
- site
- semiconductor device
- row
- metal
- unit height
- Prior art date
Links
- 238000013461 design Methods 0.000 title claims abstract description 76
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 115
- 239000002184 metal Substances 0.000 claims abstract description 115
- 238000001465 metallisation Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 33
- 238000010586 diagram Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 14
- 230000003936 working memory Effects 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 9
- 101000992396 Homo sapiens Oxysterol-binding protein-related protein 3 Proteins 0.000 description 5
- 102100032154 Oxysterol-binding protein-related protein 3 Human genes 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 101000854060 Homo sapiens Oxygen-regulated protein 1 Proteins 0.000 description 3
- 101000720693 Homo sapiens Oxysterol-binding protein-related protein 1 Proteins 0.000 description 3
- 102100025924 Oxysterol-binding protein-related protein 1 Human genes 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 229910052728 basic metal Inorganic materials 0.000 description 2
- 150000003818 basic metals Chemical class 0.000 description 2
- 238000007429 general method Methods 0.000 description 2
- 238000012058 intersection union test Methods 0.000 description 2
- 101100462341 Homo sapiens OSBPL2 gene Proteins 0.000 description 1
- 102100025925 Oxysterol-binding protein-related protein 2 Human genes 0.000 description 1
- 101710091635 Probable diacyglycerol O-acyltransferase tgs1 Proteins 0.000 description 1
- 101710091608 Probable diacyglycerol O-acyltransferase tgs2 Proteins 0.000 description 1
- 101710091609 Probable diacyglycerol O-acyltransferase tgs3 Proteins 0.000 description 1
- 101100518421 Schizosaccharomyces pombe (strain 972 / ATCC 24843) orc2 gene Proteins 0.000 description 1
- 102100039146 Trimethylguanosine synthase Human genes 0.000 description 1
- 101100261632 Zea mays TSB2 gene Proteins 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/0203—Making porous regions on the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Evolutionary Computation (AREA)
- Manufacturing & Machinery (AREA)
- Computer Networks & Wireless Communication (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Ceramic Engineering (AREA)
Abstract
본 발명에 따른 반도체 장치를 자동으로 설계하는 전자 설계 자동화 방법은 단위 높이를 가지는 스탠다드 셀에 기초하여 상기 단위 높이를 가지는 사이트-로우를 생성하는 단계, 그리고 상기 사이트-로우의 오리진 포인트에서 특정 오프셋만큼 이격된 오프셋 포인트부터 시작하여 금속 배선 트랙을 생성하는 단계를 포함하되, 상기 단위 높이는 상기 반도체 장치의 배선 레이어들 중 하나에 포함된 금속 배선들 사이 간격의 비정수배이고, 상기 반도체 장치는 복수의 사이트-로우들 상에 복수의 스탠다드 셀들을 배치하여 생성된다.
Description
본 발명은 반도체 장치의 전자 설계 자동화에 관한 것으로, 좀 더 구체적으로는 스탠다드 셀을 포함하는 반도체 장치 및 그것의 전자 설계 자동화 방법에 관한 것이다.
반도체 장치의 집적도가 크게 증가하고 회로의 구성이 복잡해짐에 따라, 수동으로 반도체 장치의 레이아웃을 설계하는 것은 현실적으로 매우 어렵다. 따라서, 컴퓨터를 이용하여 반도체 장치의 레이아웃을 설계하는 세미-커스텀(semi-custom) 방식이 일반적으로 이용된다. 세미-커스텀 방식이란 어떤 논리 소자의 기능을 구현하기 위한 스탠다드 셀(standard cell)들을 설계 툴(design tool)의 셀 라이브러리에 미리 구비하고, 이를 이용하여 레이아웃을 설계하는 것을 말한다. 이러한 스탠다드 셀은 일반적으로 직사각형의 형태를 취한다.
한편, 세미-커스텀 방식에서는 다양한 스탠다드 셀들을 생성하고, 스탠다드 셀들을 이용하여 반도체 장치를 설계한다. 반도체 장치를 자동으로 설계하기 위해 스탠다드 셀들이 배치되는 사이트-로우(Site-row)는 스탠다드 셀들의 단위 높이(Unit Height)를 기준으로 생성된다. 스탠다드 셀의 단위 높이는 기본적으로 스탠다스 셀에 포함되는 NMOS/PMOS의 크기 및 스탠다드 셀의 생성시 사용되는 각 레이어의 최소 공정 디자인 룰(Design Rule)에 따라 결정된다. 하지만, 스탠다드 셀의 단위 높이는 EDA Tool에서 지원하는 표준화 된 플로어플랜 룰(Floorplan Rule)에 따라 기본적인 금속 라인 간격의 정배수로 맞추어 생성된다. 따라서, 기본적인 금속 라인 간격의 정배수로 맞추기 위해, 스탠다드 셀의 단위 높이는 추가적인 오버헤드(Overhead)를 갖게 된다.
한편, 세미-커스텀 방식에서는 다양한 스탠다드 셀들을 생성하고, 스탠다드 셀들을 이용하여 반도체 장치를 설계한다. 반도체 장치를 자동으로 설계하기 위해 스탠다드 셀들이 배치되는 사이트-로우(Site-row)는 스탠다드 셀들의 단위 높이(Unit Height)를 기준으로 생성된다. 스탠다드 셀의 단위 높이는 기본적으로 스탠다스 셀에 포함되는 NMOS/PMOS의 크기 및 스탠다드 셀의 생성시 사용되는 각 레이어의 최소 공정 디자인 룰(Design Rule)에 따라 결정된다. 하지만, 스탠다드 셀의 단위 높이는 EDA Tool에서 지원하는 표준화 된 플로어플랜 룰(Floorplan Rule)에 따라 기본적인 금속 라인 간격의 정배수로 맞추어 생성된다. 따라서, 기본적인 금속 라인 간격의 정배수로 맞추기 위해, 스탠다드 셀의 단위 높이는 추가적인 오버헤드(Overhead)를 갖게 된다.
본 발명은 금속 배선들 사이 간격의 비정수배인 단위 높이(Unit Height)를 가지는 스탠다드 셀들 및 그에 대응하는 사이트-로우(Site-row)를 설계에 이용하여 감소된 면적을 가지는 반도체 장치 및 그것의 전자 설계 자동화 방법을 제공하는 데 있다.
본 발명에 따른 반도체 장치를 자동으로 설계하는 전자 설계 자동화 방법은 단위 높이를 가지는 스탠다드 셀에 기초하여 상기 단위 높이를 가지는 사이트-로우를 생성하는 단계, 그리고 상기 사이트-로우의 오리진 포인트에서 특정 오프셋만큼 이격된 오프셋 포인트부터 시작하여 금속 배선 트랙을 생성하는 단계를 포함하되, 상기 단위 높이는 상기 반도체 장치의 배선 레이어들 중 하나에 포함된 금속 배선들 사이 간격의 비정수배이고, 상기 반도체 장치는 복수의 사이트-로우들 상에 복수의 스탠다드 셀들을 배치하여 생성된다.
본 발명에 따른 반도체 장치를 자동으로 설계하는 전자 설계 자동화 방법은 레이아웃 툴을 이용하여 단위 높이를 가지는 스탠다드 셀들을 생성하는 단계, EDA(Electronic Design Automation) 툴을 이용하여 상기 단위 높이를 가지는 사이트-로우들을 생성하고, 상기 사이트-로우들 각각의 오리진 포인트에서 특정 오프셋만큼 이격된 오프셋 포인트부터 시작하여 금속 배선 트랙들을 생성하는 단계, 그리고 P&R(Place and Route) 툴을 이용하여 상기 사이트-로우들 상에 상기 스탠다드 셀들을 배치하고, 상기 스탠다드 셀들 사이에 상기 금속 배선 트랙들을 따라 금속 배선들을 연결하는 단계를 포함하되, 상기 단위 높이는 상기 반도체 장치의 배선 레이어들 중 하나에 포함된 금속 배선들 사이 간격의 비정수배인 것을 특징으로 한다.
본 발명에 따른 반도체 장치를 자동으로 설계하는 전자 설계 자동화 방법은 레이아웃 툴을 이용하여 단위 높이를 가지는 스탠다드 셀들을 생성하는 단계, EDA(Electronic Design Automation) 툴을 이용하여 상기 단위 높이를 가지는 사이트-로우들을 생성하고, 상기 사이트-로우들 각각의 오리진 포인트에서 특정 오프셋만큼 이격된 오프셋 포인트부터 시작하여 금속 배선 트랙들을 생성하는 단계, 그리고 P&R(Place and Route) 툴을 이용하여 상기 사이트-로우들 상에 상기 스탠다드 셀들을 배치하고, 상기 스탠다드 셀들 사이에 상기 금속 배선 트랙들을 따라 금속 배선들을 연결하는 단계를 포함하되, 상기 단위 높이는 상기 반도체 장치의 배선 레이어들 중 하나에 포함된 금속 배선들 사이 간격의 비정수배인 것을 특징으로 한다.
본 발명의 실시 예에 따르면, 금속 배선들 사이 간격의 비정수배인 단위 높이(Unit Height)를 가지는 스탠다드 셀들 및 그에 대응하는 사이트-로우(Site-row)를 설계에 이용하여 감소된 면적을 가지는 반도체 장치 및 그것의 전자 설계 자동화 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 전자 설계 자동화 시스템을 보여주는 블록도이다.
도 2는 도 1의 전자 설계 자동화 시스템에 의해 생성된 반도체 장치를 보여주는 블록도이다.
도 3은 스탠다스 셀 및 사이트-로우(Site-row)를 생성하는 일반적인 방법을 보여주는 도면이다.
도 4는 도 3의 방법에 따라 생성된 반도체 장치를 예시적으로 보여주는 도면이다.
도 5는 일반적인 전자 설계 자동화 방법을 보여주는 순서도이다.
도 6은 본 발명의 실시 예에 따라 생성되는 스탠다스 셀 및 사이트-로우(Site-row)를 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 스탠다스 셀 및 사이트-로우(Site-row)를 생성하는 방법을 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 전자 설계 자동화 방법을 보여주는 순서도이다.
도 9는 도 8의 전자 설계 자동화 방법에 따라 생성된 반도체 장치의 실시 예를 보여주는 도면이다.
도 10은 도 8의 전자 설계 자동화 방법에 따라 생성된 반도체 장치의 다른 실시 예를 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 사이트-로우(Site-row)를 생성하는 방법을 보여주는 순서도이다.
도 12는 본 발명의 실시 예에 따른 금속 배선 트랙(Metal Routing Track)을 생성하는 방법을 보여주는 순서도이다.
도 13은 본 발명의 전자 설계 자동화 방법에 의해 생성된 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 전자 설계 자동화 시스템에 의해 생성된 반도체 장치를 보여주는 블록도이다.
도 3은 스탠다스 셀 및 사이트-로우(Site-row)를 생성하는 일반적인 방법을 보여주는 도면이다.
도 4는 도 3의 방법에 따라 생성된 반도체 장치를 예시적으로 보여주는 도면이다.
도 5는 일반적인 전자 설계 자동화 방법을 보여주는 순서도이다.
도 6은 본 발명의 실시 예에 따라 생성되는 스탠다스 셀 및 사이트-로우(Site-row)를 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 스탠다스 셀 및 사이트-로우(Site-row)를 생성하는 방법을 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 전자 설계 자동화 방법을 보여주는 순서도이다.
도 9는 도 8의 전자 설계 자동화 방법에 따라 생성된 반도체 장치의 실시 예를 보여주는 도면이다.
도 10은 도 8의 전자 설계 자동화 방법에 따라 생성된 반도체 장치의 다른 실시 예를 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 사이트-로우(Site-row)를 생성하는 방법을 보여주는 순서도이다.
도 12는 본 발명의 실시 예에 따른 금속 배선 트랙(Metal Routing Track)을 생성하는 방법을 보여주는 순서도이다.
도 13은 본 발명의 전자 설계 자동화 방법에 의해 생성된 메모리 장치를 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소를 나타낸다.
본 명세서에서 특정한 용어들이 사용되었으나, 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다. 본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다. 이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 전자 설계 자동화 시스템(100)을 보여주는 블록도이다. 도 1을 참조하면, 전자 설계 자동화 시스템(100)은 CPU(110), 워킹 메모리(130), 입출력 장치(150), 저장 장치(170), 그리고 버스(190)를 포함할 수 있다. 여기서, 전자 설계 자동화 시스템(100)은 반도체 장치를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 설계 툴들이나 배치 툴들을 구동하기 위한 컴퓨터일 수도 있을 것이다.
CPU(110)는 전자 설계 자동화 시스템(100)에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행한다. CPU(110)는 워킹 메모리(130)에 로드되는 운영 체제(OS, 미도시됨)를 실행할 것이다. CPU(110)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)이나 설계 툴들을 실행할 것이다. 예를 들면, CPU(110)는 워킹 메모리(130)에 로드되는 반도체 장치의 설계 툴들을 구동할 수 있다. 특히, 본 발명의 설계 툴로 제공되는 레이아웃(layout) 툴(131), EDA(electronic design automation) 툴(132) 및 P&R(place and route) 툴(133)이 CPU(110)에 의해서 구동될 것이다.
워킹 메모리(130)에는 운영 체제(OS)나 응용 프로그램들(Application Program)이 로드될 것이다. 전자 설계 자동화 시스템(100)의 부팅시에 저장 장치(170)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(130)로 로드될 것이다. 운영 체제(OS)에 의해서 전자 설계 자동화 시스템(100)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(130)에 로드될 수 있다. 특히, 본 발명의 설계 툴들(131, 132, 133)이 워킹 메모리(130)에 로드될 수 있다.
특히, 설계 툴로서 레이아웃 툴(131), EDA 툴(132) 및 P&R 툴(133)도 저장 장치(170)로부터 워킹 메모리(130)에 로드될 것이다. 워킹 메모리(130)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
레이아웃 툴(131)은 스탠다드 셀을 생성할 수 있다. 예를 들면, 레이아웃 툴(131)은 스탠다드 셀의 라이브러리를 저장하거나 외부로부터 입력받을 수 있다. 레이아웃 툴(131)은 라이브러리에 따라 다양한 스탠다드 셀들을 생성할 수 있다. 스탠다드 셀들은 모두 동일한 단위 높이(Unit Height)를 가질 수 있다. 스탠다드 셀들은 그 종류에 따라 서로 다른 셀 폭(Cell Width)을 가질 수 있다. 레이아웃 툴(131)은 P&R 툴(133)에서 사용하는 금속 배선들의 정보를 이용할 수 있다. 레이아웃 툴(131)은 스탠다드 셀의 단위 높이를 금속 배선들 사이 간격의 정배수 또는 비정배수의 길이를 가지도록 결정할 수 있다.
EDA 툴(132)은 레이아웃 툴(131)에 의해 생성된 스탠다드 셀들의 정보를 이용하여 플로어플랜 룰(Floorplan Rule)에 따라 플로어플랜(Floorplan)을 수행할 수 있다. 예를 들면, 플로어플랜은 사이트-로우를 생성하는 것과 생성된 사이트-로우에 금속 배선 트랙(Metal Routing Track)을 형성하는 것을 포함한다. 금속 배선 트랙은 추후에 P&R 툴(133)에 의해 금속 배선들이 형성되는 가상의 선이다. 사이트-로우는 반도체 장치의 자동으로 설계하기 위해 스탠다드 셀들을 배치하기 위한 틀이다. EDA 툴(132)은 생성된 스탠다드 셀들의 크기에 기초하여 플로어플랜을 수행할 수 있다. EDA 툴(132)은 반도체 장치를 설계하기 위하여 복수의 사이트-로우들을 생성할 수 있다. 사이트-로우들은 동일한 크기로 생성되어 서로 인접하여 배치될 수 있다.
P&R 툴(133)은 사이트-로우들 상에 스탠다드 셀들을 배치하고, 스탠다드 셀들 사이의 금속 배선들을 연결할 수 있다. 예를 들면, P&R 툴(133)은 생성되는 반도체 장치의 정보에 기초하여 스탠다드 셀들을 배치할 수 있다. P&R 툴(133)은 반도체 장치의 넷리스트를 사용하여 금속 배선 트랙을 따라 금속 배선들을 형성하여 스탠다드 셀들 사이를 연결할 수 있다.
입출력 장치(150)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(150)는 키보드, 마우스, 터치패드와 같은 입력 장치를 구비하여 반도체 장치의 넷리스트(Netlist) 파일이나 다양한 스탠다드 셀들의 구성 정보를 입력받을 수 있다. 그리고 입출력 장치(150)는 모니터 등의 출력 장치를 구비하여 전자 설계 자동화 시스템(100)의 설계 동작에서의 경과 및 처리 결과 등을 표시할 수 있다.
저장 장치(170)는 전자 설계 자동화 시스템(100)의 저장 매체(Storage Medium)로서 제공된다. 저장 장치(170)는 응용 프로그램들(Application Program), 운영 체제 이미지(OS Image) 및 각종 데이터를 저장할 수 있다. 저장 장치(170)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 저장 장치(170)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 저장 장치(170)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수도 있다.
시스템 버스(190)는 전자 설계 자동화 시스템(100)의 내부에서 네트워크를 제공하기 위한 인터커넥터로 제공될 것이다. 시스템 버스(190)를 통해서 CPU(110), 워킹 메모리(130), 입출력 장치(150), 그리고 저장 장치(170)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 버스(190)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
본 발명에 따른 전자 설계 자동화 시스템(100)은 P&R 툴(133)에서 사용되는 금속 배선들 사이 간격의 비정수배인 단위 높이를 가지는 스탠다드 셀들을 생성할 수 있다. 또한, 이러한 스탠다드 셀들에 기초하여 전자 설계 자동화 시스템(100)은 P&R 툴(133)에서 사용되는 금속 배선들 사이 간격의 비정수배인 단위 높이를 가지는 사이트-로우를 생성할 수 있다. 따라서, 전자 설계 자동화 시스템(100)은 P&R 툴(133)에서 사용되는 금속 배선들 사이 간격의 정수배인 단위 높이를 가지는 사이트-로우보다 면적인 감소된 사이트-로우를 생성할 수 있다. 즉, 전자 설계 자동화 시스템(100)은 이러한 사이트-로우를 이용하여 면적이 감소된 반도체 장치를 설계할 수 있다.
도 2는 도 1의 전자 설계 자동화 시스템에 의해 생성된 반도체 장치를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 반도체 장치(200)는 복수의 사이트-로우들(Site-row, 201~208) 및 복수의 스탠다드 셀들(211~217)을 포함할 수 있다. 사이트-로우(Site-row)는 반도체 장치(200)를 자동으로 설계하기 위해 스탠다드 셀들을 배치하기 위한 틀이다.
스탠다드 셀은 레이아웃 툴(131)에 의해 생성될 수 있다. 예를 들면, 레이아웃 툴(131)은 저장된 또는 입력된 라이브러리에 따라 다양한 스탠다드 셀들을 생성할 수 있다. 도 2에서 빗금친 직사각형 부분들이 스탠다드 셀이다. 예시적으로 스탠다드 셀(211)은 인버터의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(212)은 논리곱의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(213)은 논리합의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(214)은 NOR 게이트의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(215)은 NAND 게이트의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(216)은 XOR 게이트의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(217)은 XNOR 게이트의 기능을 수행하는 스탠다드 셀이다. 이외에도 다양한 논리 회로의 기능을 수행하는 스탠다드 셀들이 생성될 수 있다. 스탠다드 셀들(211~217)은 그 기능에 따라 다양한 크기를 가질 수 있다. 각 스탠다드 셀에 포함되는 트랜지스터의 수가 다르기 때문이다. 하지만, 스탠다드 셀들 각각의 높이는 단위 높이(Unit Height)로 일정하게 생성된다. 다양한 스탠다드 셀들은 결합되어 하나의 기능 회로를 구성할 수 있다.
사이트-로우는 EDS 툴(132)에 의해 생성될 수 있다. 각 사이트-로우는 제 1 방향(D1)으로 사이트-로우 높이(SRH)를 가지고 제 2 방향(D2)으로 사이트-로우 폭(SRW)을 가질 수 있다. 예를 들면, 사이트-로우 높이(SRH)는 스탠다드 셀과 동일하게 단위 높이(Unit Height)로 생성될 수 있다. 사이트-로우 폭(SRW)은 반도체 장치(200)의 기능에 따라 다양하게 설정될 수 있다. 사이트-로우들(201~208)은 제 1 방향(D1)으로 사이트-로우(201)부터 사이트-로우(208)까지 순차적으로 생성될 수 있다. 사이트-로우들(201~208)의 수는 반도체 장치(200)의 기능에 따라 결정된다.
스탠다드 셀들은 반도체 장치(200)의 회로 구성에 따라 P&R 툴(133)에 의해 사이트-로우들(201~208)에 배치될 수 있다. 예를 들면, P&R 툴(133)은 스탠다드 셀들을 사이트-로우들(201~208)에 배치하고, 스탠다드 셀들 사이의 배선을 연결할 수 있다. 도 2에 도시되어 있지 않지만, 스탠다드 셀들은 금속 배선(Metal Line)들로 연결될 수 있다. 금속 배선들은 복수의 레이어(layer)들에 포함될 수 있다. 레이어들은 제 3 방향(D3)으로 적층될 수 있다. 각 레이어의 금속 배선들은 인접한 레이어의 금속 배선들과 수직으로 형성될 수 있다. 예를 들면, 최하위의 제 1 레이어의 금속 배선들이 제 1 방향(D1)으로 형성되면, 제 1 레이어에 인접한 제 2 레이어의 금속 배선들은 제 2 방향(D2)으로 형성될 수 있다.
스탠다드 셀 또는 사이트-로우의 단위 높이는 제 2 방향(D2)으로 형성된 제 2 레이어의 금속 배선들 사이의 간격을 기준으로 결정될 수 있다. 이하에서 스탠다드 셀 또는 사이트-로우의 단위 높이를 결정하는 금속 배선들은 제 2 방향(D2)으로 형성된 제 2 레이어의 금속 배선들로 가정한다.
도 3은 스탠다스 셀 및 사이트-로우(Site-row)를 생성하는 일반적인 방법을 보여주는 도면이다. 도 1 및 도 3을 참조하면, 전자 설계 자동화 시스템(100)은 레이아웃 툴(131)을 이용하여 스탠다드 셀(SC)를 생성할 수 있다. 전자 설계 자동화 시스템(100)은 EDA 툴(132)을 이용하여 플로어플랜을 수행할 수 있다. EDA 툴(132)은 플로어플랜을 수행하여 사이트-로우(SR) 및 금속 배선 트랙(MRT)을 형성할 수 있다. 금속 배선 트랙(MRT)은 추후에 P&R 툴(133)에 의해 금속 배선이 형성되는 가상의 선이다. EDA 툴(132)은 생성된 스탠다드 셀(SC)의 크기에 기초하여 플로어플랜을 수행할 수 있다.
도 3에서, 레이아웃 툴(131)은 제 1 방향(D1)으로 셀 높이(CH), 제 2 방향(D2)으로 셀 폭(CW)을 가지는 스탠다드 셀(SC)를 생성할 수 있다. 예를 들면, 모든 스탠다드 셀들은 셀 높이(CH)로서 동일한 단위 높이(Unit Height)를 가진다. 하지만, 각 스탠다드 셀은 종류에 따라 다양한 셀 폭(CW)을 가질 수 있다.
레이아웃 툴(131)은 P&R 툴(133)에 의해 제 2 방향(D2)으로 형성될 금속 배선들 사이 간격의 정수배인 단위 높이를 가지도록 스탠다드 셀(SC)을 생성할 수 있다. 즉, 셀 높이(CH) 및 단위 높이는 금속 배선들 사이 간격의 정수배의 길이를 가진다. 레이아웃 툴(131)은 스탠다드 셀(SC)에 금속 배선들 사이 간격에 대응하는 트랙 간격(TP)에 따라 내부 단위 트랙(Internal Unit Track, IUT)을 형성할 수 있다. 내부 단위 트랙(IUT)은 사이트-로우(SR)의 금속 배선 트랙(MRT)에 대응하는 가상의 선이다. 스탠다드 셀(SC)에 포함되는 트랜지스터들의 접점은 내부 단위 트랙(IUT)들 상에 존재한다.
EDA 툴(132)은 생성된 스탠다드 셀(SC)의 단위 높이에 기초하여 사이트-로우(SR)를 생성할 수 있다. 즉, 사이트-로우 높이(SRH)는 단위 높이를 가지게 된다. EDA 툴(132)은 오리진 포인트(Origin Point, ORP)로부터 트랙 간격(TP)을 가지도록 화살표(TGS) 방향으로 금속 배선 트랙(MRT)을 생성할 수 있다.
스탠다드 셀(SC)의 단위 높이는 스탠다드 셀 내에 포함되는 NMOS/PMOS 크기 및 최소 공정 디자인 룰에 따라 초기에는 금속 배선들 사이 간격의 비정수배를 가지게 된다. 하지만, EDA 툴(132)의 표준화된 플로어플랜 규칙에 따라 스탠다드 셀(SC)의 단위 높이는 금속 배선들 사이의 간격의 정수배를 가지도록 증가된다. 따라서, 스탠다스 셀(SC) 및 사이트-로우(SR)는 금속 배선들 사이 간격의 정수배에 대응하는 단위 높이를 가지므로 불필요한 면적을 포함하게 된다.
도 4는 도 3의 방법에 따라 생성된 반도체 장치를 예시적으로 보여주는 도면이다. 도 4는 도 2의 반도체 장치(200)의 일부분(EX-a)을 보여준다. 반도체 장치(200)의 일부분(EX-a)은 도 3의 방법에 따라 생성된 스탠다드 셀들(SC1a, SC2a, SC3a) 및 사이트-로우들(201, 202, 203)을 포함한다. 스탠다드 셀들(SC1a, SC2a, SC3a)은 사이트-로우들(201, 202, 203)에 배치될 수 있다. 사이트-로우들(201, 202, 203)은 금속 배선 트랙(Metal Rouing Track)들을 포함할 수 있다. 금속 배선 트랙은 제 2 방향(D2)으로 형성되는 금속 배선들 사이 간격에 대응하는 트랙 간격(TP)에 따라 형성되어 있다.
스탠다드 셀들(SC1a, SC2a, SC3a) 각각은 전원 단자(VDD) 및 접지 단자(GND)를 포함할 수 있다. 전원 단자(VDD) 및 접지 단자(GND)는 적어도 하나의 금속 배선 트랙과 중첩되도록 생성된다.
스탠다드 셀들(SC1a, SC2a, SC3a)의 단위 높이는 스탠다드 셀 내에 포함되는 NMOS/PMOS 크기 및 최소 공정 디자인 룰에 따라 초기에는 금속 배선들 사이의 간격의 비정수배를 가지게 된다. 하지만, EDA 툴(132)의 표준화된 플로어플랜 규칙에 따라 스탠다드 셀들(SC1a, SC2a, SC3a)의 단위 높이는 금속 배선들 사이 간격의 정수배를 가지도록 증가된다. 따라서, 스탠다드 셀들(SC1a, SC2a, SC3a) 및 사이트-로우들(201, 202, 203)은 불필요한 면적을 포함하게 된다.
도 5는 일반적인 전자 설계 자동화 방법을 보여주는 순서도이다. 도 5를 참조하면, 반도체 장치(200)는 금속 배선들 사이 간격의 정수배인 단위 높이에 기초하여 생성된다.
S110 단계에서, 전자 설계 자동화 시스템(100)은 레이아웃 툴(131)에 의해 단위 높이를 가지는 스탠다드 셀들을 생성할 수 있다. 예를 들면, 단위 높이는 금속 배선들 사이 간격의 정수배인 길이를 가질 수 있다.
S120 단계에서, 전자 설계 자동화 시스템(100)은 EDA 툴(132)에 의해 생성된 스탠다드 셀들에 기초하여 플로어플랜을 수행할 수 있다. 예를 들면, EDA 툴(132)은 플로어플랜에 따라 사이트-로우들을 생성하고, 사이트-로우들 상에 금속 배선 트랙들을 형성할 수 있다. 각 사이트-로우의 높이는 S110 단계에서 생성된 스탠다드 셀의 단위 높이와 동일하게 형성된다. 금속 배선 트랙들 사이의 간격은 금속 배선들 간격과 동일하다.
S130 단계에서, 전자 설계 자동화 시스템(100)은 P&R 툴(133)에 의해 사이트-로우들 상에 스탠다드 셀들을 배치하고, 스탠다드 셀들 사이에 금속 배선을 연결할 수 있다. 예를 들면, 스탠다드 셀들은 반도체 장치(200)의 기능에 따라 사이트-로우들 상에 배치될 수 있다. P&R 툴(133)은 금속 배선 트랙들을 따라 스탠다드 셀들 사이의 금속 배선들을 연결할 수 있다.
도 6은 본 발명의 실시 예에 따라 생성되는 스탠다드 셀 및 사이트-로우를 보여주는 도면이다. 도 1 및 도 6을 참조하면, 전자 설계 자동화 시스템(100)은 레이아웃 툴(131)을 이용하여 스탠다드 셀(SC)를 생성할 수 있다. 전자 설계 자동화 시스템(100)은 EDA 툴(132)을 이용하여 플로어플랜(Floorplan)을 수행할 수 있다.
도 6에서, 레이아웃 툴(131)은 제 1 방향(D1)으로 셀 높이(CH), 제 2 방향(D2)으로 셀 폭(CW)을 가지는 스탠다드 셀(SC)를 생성할 수 있다. 예를 들면, 모든 스탠다드 셀들은 셀 높이(CH)로서 동일한 단위 높이(Unit Height)를 가진다. 하지만, 각 스탠다드 셀은 종류에 따라 다양한 셀 폭(CW)을 가질 수 있다.
레이아웃 툴(131)은 P&R 툴(133)에 의해 제 2 방향(D2)으로 형성될 금속 배선들 사이 간격의 비정수배인 단위 높이를 가지도록 스탠다드 셀(SC)을 생성할 수 있다. 즉, 셀 높이(CH) 및 단위 높이는 금속 배선들 사이 간격의 비정수배인 길이를 가진다. 따라서, 도 6의 스탠다드 셀의 크기는 도 3의 스탠다드 셀의 크기보다 감소할 수 있다.
EDA 툴(132)은 생성된 스탠다드 셀(SC)의 단위 높이에 기초하여 사이트-로우(SR)를 생성할 수 있다. 즉, 도 6의 사이트-로우의 크기도 도 3의 사이트-로우의 크기보다 감소할 수 있다. 따라서, 본 발명에 따른 전자 설계 자동화 시스템(100)은 면적이 감소된 반도체 장치(200)를 설계할 수 있다.
도 7은 본 발명의 실시 예에 따른 스탠다드 셀 및 사이트-로우를 생성하는 방법을 보여주는 도면이다. 도 1 및 도 7을 참조하면, 전자 설계 자동화 시스템(100)은 레이아웃 툴(131)을 이용하여 스탠다드 셀(SC)를 생성할 수 있다. 전자 설계 자동화 시스템(100)은 EDA 툴(132)을 이용하여 플로어플랜(Floorplan)을 수행할 수 있다. 도 7의 스탠다드 셀의 크기는 도 6의 스탠다드 셀의 크기와 동일하다.
도 7에서, 레이아웃 툴(131)은 제 1 방향(D1)으로 셀 높이(CH), 제 2 방향(D2)으로 셀 폭(CW)을 가지는 스탠다드 셀(SC)를 생성할 수 있다. 예를 들면, 스탠다드 셀(SC)의 셀 높이(CH)는 금속 배선들 사이 간격의 비정수배인 단위 높이를 가진다. 하지만, 각 스탠다드 셀은 종류에 따라 다양한 셀 폭(CW)을 가질 수 있다.
레이아웃 툴(131)은 P&R 툴(133)에 의해 제 2 방향(D2)으로 형성될 금속 배선들 사이 간격의 비정수배인 단위 높이를 가지도록 스탠다드 셀(SC)을 생성할 수 있다. 즉, 셀 높이(CH) 및 단위 높이는 금속 배선들 사이 간격의 비정수배인 길이를 가진다. 따라서, 도 7의 스탠다드 셀은 도 3의 스탠다드 셀보다 감소된 면적으로 생성될 수 있다.
레이아웃 툴(131)은 스탠다드 셀(SC)에 금속 배선들 사이 간격에 대응하는 트랙 간격(TP)에 따라 내부 단위 트랙(IUT)을 형성할 수 있다. 레이아웃 툴(131)은 제 1 방향(D1)으로 스탠다드 셀(SC)의 양 끝에 오프셋들(OFST1, OFST2)을 가지도록 내부 단위 트랙(IUT)을 형성할 수 있다. 오프셋들(OFST1, OFST2)은 서로 다른 크기 또는 서로 동일한 크기를 가질 수 있다. 내부 단위 트랙(IUT)은 사이트-로우(SR)의 금속 배선 트랙(MRT)에 대응하는 가상의 선이다. 스탠다드 셀(SC)에 포함되는 트랜지스터들의 접점은 내부 단위 트랙(IUT)들 상에 존재한다.
EDA 툴(132)은 생성된 스탠다드 셀(SC)의 단위 높이에 기초하여 사이트-로우(SR)를 생성할 수 있다. 즉, 사이트-로우 높이(SRH)는 단위 높이를 가지게 된다. EDA 툴(132)은 오리진 포인트(Origin Point, ORP)로부터 제 1 오프셋(OFST1)만큼 이격된 위치에서 시작하여 트랙 간격(TP)을 가지도록 화살표(TGS) 방향으로 금속 배선 트랙(MRT)을 생성할 수 있다.
따라서, 본 발명에 따른 전자 설계 자동화 시스템(100)는 반도체 장치(200)의 면적을 감소시킬 수 있다.
도 8은 본 발명의 실시 예에 따른 전자 설계 자동화 방법을 보여주는 순서도이다. 도 8을 참조하면, 반도체 장치(200)는 금속 배선들 사이 간격의 비정수배인 단위 높이에 기초하여 생성된다.
S110 단계에서, 전자 설계 자동화 시스템(100)은 레이아웃 툴(131)에 의해 단위 높이를 가지는 스탠다드 셀들을 생성할 수 있다. 예를 들면, 단위 높이는 금속 배선들 사이 간격의 비정수배인 길이를 가질 수 있다.
S120 단계에서, 전자 설계 자동화 시스템(100)은 EDA 툴(132)에 의해 생성된 스탠다드 셀들에 기초하여 플로어플랜을 수행할 수 있다. 예를 들면, EDA 툴(132)은 플로어플랜에 따라 사이트-로우들을 생성하고, 사이트-로우들 상에 금속 배선 트랙들을 형성할 수 있다. 각 사이트-로우의 높이는 S110 단계에서 생성된 스탠다드 셀의 단위 높이와 동일하게 형성된다. 따라서, 각 사이트-로우의 높이는 금속 배선들 사이 간격의 비정수배의 길이를 가질 수 있다.
S130 단계에서, 전자 설계 자동화 시스템(100)은 P&R 툴(133)에 의해 사이트-로우들 상에 스탠다드 셀들을 배치하고, 스탠다드 셀들 사이에 금속 배선을 연결할 수 있다. 예를 들면, 스탠다드 셀들은 반도체 장치(200)의 기능에 따라 사이트-로우들 상에 배치될 수 있다. P&R 툴(133)은 금속 배선 트랙들을 따라 스탠다드 셀들 사이의 금속 배선들을 연결할 수 있다.
도 9는 도 8의 전자 설계 자동화 방법에 따라 생성된 반도체 장치의 실시 예를 보여주는 도면이다. 도 9는 도 2의 반도체 장치(200)의 일부분(EX-b)을 보여준다. 반도체 장치(200)의 일부분(EX-a)은 도 7 및 도 8의 방법에 따라 생성된 스탠다드 셀들(SC1b, SC2b, SC3b) 및 사이트-로우들(201, 202, 203)을 포함한다. 스탠다드 셀들(SC1b, SC2b, SC3b)은 사이트-로우들(201, 202, 203)에 배치될 수 있다. 사이트-로우들(201, 202, 203)은 금속 배선 트랙(Metal Rouing Track)들을 포함할 수 있다. 금속 배선 트랙은 사이트-로우들(201, 202, 203) 각각의 오리진 포인트(ORP1, ORP2, ORP3)에서 제 1 오프셋(OFST1)만큼 이격된 위치에서 시작하여 형성될 수 있다. 금속 배선 트랙은 제 2 방향(D2)으로 형성되는 금속 배선들 사이의 간격에 대응하는 트랙 간격(TP)에 따라 형성될 있다.
스탠다드 셀들(SC1b, SC2b, SC3b) 각각은 전원 단자(VDD) 및 접지 단자(GND)를 포함할 수 있다. 전원 단자(VDD) 및 접지 단자(GND)는 적어도 하나의 금속 배선 트랙과 중첩되도록 생성된다.
스탠다드 셀들(SC1b, SC2b, SC3b)의 단위 높이는 스탠다드 셀 내에 포함되는 NMOS/PMOS 크기 및 최소 공정 디자인 룰에 따라 금속 배선들 사이 간격의 비정수배인 길이를 가지게 된다. 따라서, 본 발명에 따른 전자 설계 자동화 시스템(100)은 금속 배선들 사이 간격의 비정수배인 길이에 따라 스탠다드 셀들(SC1b, SC2b, SC3b)의 단위 높이를 결정할 수 있다. 결국, 도 9의 스탠다드 셀들(SC1b, SC2b, SC3b)의 면적 및 사이트-로우들(201, 202, 203)의 면적은 도 4의 스탠다드 셀들(SC1b, SC2b, SC3b)의 면적 및 사이트-로우들(201, 202, 203)의 면적보다 감소하게 된다.
도 10은 도 8의 전자 설계 자동화 방법에 따라 생성된 반도체 장치의 다른 실시 예를 보여주는 도면이다. 도 10은 도 2의 반도체 장치(200)의 일부분(EX-c)을 보여준다. 반도체 장치(200)의 일부분(EX-c)은 도 7 및 도 8의 방법에 따라 생성된 스탠다드 셀들(SC1c, SC2c, SC3c) 및 사이트-로우들(201, 202, 203)을 포함한다. 도 10의 스탠다드 셀들(SC1c, SC2c, SC3c) 및 사이트-로우들(201, 202, 203)은 도 9의 스탠다드 셀들(SC1b, SC2b, SC3b) 및 사이트-로우들(201, 202, 203)과 크기는 동일하다. 따라서, 이하에서는 도 9와 다른 부분을 중심으로 설명한다.
도 10을 참조하면, 사이트-로우들(201, 202, 203) 각각의 금속 배선 트랙들은 화살표들(TGS1, TGS2, TGS3)의 순서에 따라 형성될 수 있다. 예를 들면, 사이트-로우(201)에서, 금속 배선 트랙은 제 1 오리진 포인트(ORP1)에서 제 1 오프셋(OFST1)만큼 이격된 위치에서 생성되기 시작한다. 사이트-로우(202)에서, 금속 배선 트랙은 제 3 오리진 포인트(ORP3)에서 제 1 오프셋(OFST1)만큼 이격된 위치에서 생성되기 시작한다. 사이트-로우(203)에서, 금속 배선 트랙은 제 3 오리진 포인트(ORP3)에서 제 1 오프셋(OFST1)만큼 이격된 위치에서 생성되기 시작한다.
또한, 스탠다드 셀(SC1c)은 접지 단자(GND)가 제 1 오리진 포인트(ORP1)에 인접하도록 배치된다. 스탠다드 셀(SC2c)은 접지 단자(GND)가 제 3 오리진 포인트(ORP3)에 인접하도록 배치된다. 스탠다드 셀(SC3c)은 접지 단자(GND)가 제 3 오리진 포인트(ORP3)에 인접하도록 배치된다. 즉, 인접한 사이트-로우들에서, 스탠다드 셀들은 접지 단자(GND) 및 전원 단자(VDD)가 대칭되도록 배치된다.
도 11은 본 발명의 실시 예에 따른 사이트-로우(Site-row)를 생성하는 방법을 보여주는 순서도이다.
S310 단계에서, EDA 툴(132)은 스탠다드 셀들의 단위 높이에 기초하여 사이트-로우의 높이를 결정한다. 예를 들면, 스탠다드 셀들 각각의 단위 높이는 금속 배선들 사이 간격의 비정수배의 길이를 가진다.
S320 단계에서, EDA 툴(132)은 플로어플랜 룰에 따라 사이트-로우들을 생성한다. 예를 들면, EDA 툴(132)은 S310 단계에서 결정된 사이트-로우의 높이에 따라 사이트-로우을 생성한다. 사이트-로우의 폭은 스탠다스 셀의 단위 높이를 결정한 금속 배선들과 다른 레이어에 속하는 금속 배선들 사이 간격에 따라 결정될 수 있다.
S330 단계에서, EDA 툴(132)은 각 사이트-로우 상에 스탠다드 셀의 내부 단위 트랙에 대응하는 금속 배선 트랙을 생성할 수 있다. 예를 들면, 금속 배선 트랙은 각 사이트-로우의 오리진 포인트에서 특정 오프셋만큼 이격된 위치에서 시작하여 내부 단위 트랙의 간격에 따라 생성될 수 있다.
도 12는 본 발명의 실시 예에 따른 금속 배선 트랙(Metal Routing Track)을 생성하는 방법을 보여주는 순서도이다.
S410 단계에서, EDA 툴(132)은 금속 배선 트랙들을 생성하기 위해 사이트-로우를 선택할 수 있다. 예를 들면, 반도체 장치(200)는 복수의 사이트-로우들로 구성될 수 있고, EDA 툴(132)은 반도체 장치(200)를 구성하는 사이트-로우들 중 하나를 선택할 수 있다.
S420 단계에서, EDA 툴(132)은 선택된 사이트-로우의 오리진 포인트를 결정할 수 있다. 예를 들면, 오리진 포인트는 금속 배선 트랙들을 생성하기 위한 기준점이다.
S430 단계에서, EDA 툴(132)은 선택된 사이트-로우의 오리진 포인트에서 특정 오프셋만큼 이격된 오프셋 포인트를 결정할 수 있다. 예를 들면, 오프셋 포인트는 금속 배선 트랙을 생성하는 시작점이다.
S440 단계에서, EDA 툴(132)은 오프셋 포인트부터 스탠다드 셀의 내부 단위 트랙의 간격에 따라 금속 배선 트랙들을 생성할 수 있다. 예를 들면, 스탠다드 셀의 내부 단위 트랙의 간격은 P&R 툴(133)에 의해 형성되는 금속 배선들 사이의 간격과 동일할 것이다.
S450 단계에서, EDA 툴(132)은 모든 사이트-로우들의 금속 배선 트랙들이 생성되었는지 여부를 확인할 수 있다. 모든 사이트-로우들의 금속 배선 트랙들이 생성되었으면, EDA 툴(132)은 플로어플랜을 종료한다. 모든 사이트-로우들의 금속 배선 트랙들이 생성되지 않았다면, EDA 툴(132)은 S410 단계 내지 S440 단계를 반복하여 수행할 수 있다.
도 13은 본 발명의 전자 설계 자동화 방법에 의해 생성된 메모리 장치를 보여주는 블록도이다. 도 13을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(1010) 및 주변 회로(1020)을 포함할 수 있다.
메모리 셀 어레이(1010)와 주변 회로(1020)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 접지 선택 라인 또는 접지 선택 라인들(GSL), 그리고 비트 라인들(BL)을 통해 연결될 수 있다. 메모리 셀 어레이(1010)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록의 메모리 셀들은 2차원 구조를 형성할 수 있다. 또한, 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다.
주변 회로(1020)은 외부로부터 명령(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 주변 회로(1020)은 수신된 명령(CMD) 및 어드레스(ADDR)에 따라 외부로부터 수신된 데이터(DATA)를 메모리 셀 어레이(1010)에 저장할 수 있다. 또한, 주변 회로(1020)은 수신된 명령(CMD) 및 어드레스(ADDR)에 따라 메모리 셀 어레이(1010)로부터 독출된 데이터(DATA)를 외부로 출력할 수 있다.
주변 회로(1020)는 어드레스 디코더, 전압 발생기, 읽기 및 쓰기 회로, 및 제어 로직을 포함할 수 있다. 주변 회로(1020)는 본 발명에 따른 전자 설계 자동화 시스템(100)에 의해 메탈 라인 간격의 비 정수배의 단위 높이(Unit Height)를 가지는 스탠다드 셀 및 사이트-로우를 이용하여 설계될 수 있다. 따라서, 주변 회로(1020)의 면적은 감소할 수 있다.
메모리 셀 어레이(1010)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로에 연결된다. 메모리 셀 어레이(1010)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(1010)에 연결된다. 어드레스 디코더는 제어 로직의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더는 전압 발생기로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
전압 발생기는 메모리 장치(1000)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 예를 들어, 전압 발생기는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
읽기 및 쓰기 회로는 비트 라인들(BL)을 통해 메모리 셀 어레이(1010)에 연결되고, 외부와 데이터(DATA)를 교환할 수 있다. 읽기 및 쓰기 회로는 제어 로직의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로는 어드레스 디코더로부터 디코딩된 열 어드레스를 수신하도록 구성될 수 있다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로는 비트 라인들(BL)을 선택할 수 있다.
예시적으로, 읽기 및 쓰기 회로는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(1010)에 기입할 수 있다. 읽기 및 쓰기 회로는 메모리 셀 어레이(1010)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달할 수 있다. 읽기 및 쓰기 회로는 메모리 셀 어레이(1010)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(1010)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 읽기 및 쓰기 회로는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
예시적으로, 읽기 및 쓰기 회로는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직은 어드레스 디코더, 전압 발생기, 그리고 읽기 및 쓰기 회로에 연결될 수 있다. 제어 로직은 메모리 장치(1000)의 제반 동작을 제어하도록 구성된다. 제어 로직은 외부의 컨트롤러로부터 전달되는 커멘드(CMD)에 응답하여 동작한다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소를 나타낸다.
본 명세서에서 특정한 용어들이 사용되었으나, 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다. 본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다. 이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 전자 설계 자동화 시스템(100)을 보여주는 블록도이다. 도 1을 참조하면, 전자 설계 자동화 시스템(100)은 CPU(110), 워킹 메모리(130), 입출력 장치(150), 저장 장치(170), 그리고 버스(190)를 포함할 수 있다. 여기서, 전자 설계 자동화 시스템(100)은 반도체 장치를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 설계 툴들이나 배치 툴들을 구동하기 위한 컴퓨터일 수도 있을 것이다.
CPU(110)는 전자 설계 자동화 시스템(100)에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행한다. CPU(110)는 워킹 메모리(130)에 로드되는 운영 체제(OS, 미도시됨)를 실행할 것이다. CPU(110)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)이나 설계 툴들을 실행할 것이다. 예를 들면, CPU(110)는 워킹 메모리(130)에 로드되는 반도체 장치의 설계 툴들을 구동할 수 있다. 특히, 본 발명의 설계 툴로 제공되는 레이아웃(layout) 툴(131), EDA(electronic design automation) 툴(132) 및 P&R(place and route) 툴(133)이 CPU(110)에 의해서 구동될 것이다.
워킹 메모리(130)에는 운영 체제(OS)나 응용 프로그램들(Application Program)이 로드될 것이다. 전자 설계 자동화 시스템(100)의 부팅시에 저장 장치(170)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(130)로 로드될 것이다. 운영 체제(OS)에 의해서 전자 설계 자동화 시스템(100)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(130)에 로드될 수 있다. 특히, 본 발명의 설계 툴들(131, 132, 133)이 워킹 메모리(130)에 로드될 수 있다.
특히, 설계 툴로서 레이아웃 툴(131), EDA 툴(132) 및 P&R 툴(133)도 저장 장치(170)로부터 워킹 메모리(130)에 로드될 것이다. 워킹 메모리(130)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다.
레이아웃 툴(131)은 스탠다드 셀을 생성할 수 있다. 예를 들면, 레이아웃 툴(131)은 스탠다드 셀의 라이브러리를 저장하거나 외부로부터 입력받을 수 있다. 레이아웃 툴(131)은 라이브러리에 따라 다양한 스탠다드 셀들을 생성할 수 있다. 스탠다드 셀들은 모두 동일한 단위 높이(Unit Height)를 가질 수 있다. 스탠다드 셀들은 그 종류에 따라 서로 다른 셀 폭(Cell Width)을 가질 수 있다. 레이아웃 툴(131)은 P&R 툴(133)에서 사용하는 금속 배선들의 정보를 이용할 수 있다. 레이아웃 툴(131)은 스탠다드 셀의 단위 높이를 금속 배선들 사이 간격의 정배수 또는 비정배수의 길이를 가지도록 결정할 수 있다.
EDA 툴(132)은 레이아웃 툴(131)에 의해 생성된 스탠다드 셀들의 정보를 이용하여 플로어플랜 룰(Floorplan Rule)에 따라 플로어플랜(Floorplan)을 수행할 수 있다. 예를 들면, 플로어플랜은 사이트-로우를 생성하는 것과 생성된 사이트-로우에 금속 배선 트랙(Metal Routing Track)을 형성하는 것을 포함한다. 금속 배선 트랙은 추후에 P&R 툴(133)에 의해 금속 배선들이 형성되는 가상의 선이다. 사이트-로우는 반도체 장치의 자동으로 설계하기 위해 스탠다드 셀들을 배치하기 위한 틀이다. EDA 툴(132)은 생성된 스탠다드 셀들의 크기에 기초하여 플로어플랜을 수행할 수 있다. EDA 툴(132)은 반도체 장치를 설계하기 위하여 복수의 사이트-로우들을 생성할 수 있다. 사이트-로우들은 동일한 크기로 생성되어 서로 인접하여 배치될 수 있다.
P&R 툴(133)은 사이트-로우들 상에 스탠다드 셀들을 배치하고, 스탠다드 셀들 사이의 금속 배선들을 연결할 수 있다. 예를 들면, P&R 툴(133)은 생성되는 반도체 장치의 정보에 기초하여 스탠다드 셀들을 배치할 수 있다. P&R 툴(133)은 반도체 장치의 넷리스트를 사용하여 금속 배선 트랙을 따라 금속 배선들을 형성하여 스탠다드 셀들 사이를 연결할 수 있다.
입출력 장치(150)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(150)는 키보드, 마우스, 터치패드와 같은 입력 장치를 구비하여 반도체 장치의 넷리스트(Netlist) 파일이나 다양한 스탠다드 셀들의 구성 정보를 입력받을 수 있다. 그리고 입출력 장치(150)는 모니터 등의 출력 장치를 구비하여 전자 설계 자동화 시스템(100)의 설계 동작에서의 경과 및 처리 결과 등을 표시할 수 있다.
저장 장치(170)는 전자 설계 자동화 시스템(100)의 저장 매체(Storage Medium)로서 제공된다. 저장 장치(170)는 응용 프로그램들(Application Program), 운영 체제 이미지(OS Image) 및 각종 데이터를 저장할 수 있다. 저장 장치(170)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 저장 장치(170)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 저장 장치(170)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수도 있다.
시스템 버스(190)는 전자 설계 자동화 시스템(100)의 내부에서 네트워크를 제공하기 위한 인터커넥터로 제공될 것이다. 시스템 버스(190)를 통해서 CPU(110), 워킹 메모리(130), 입출력 장치(150), 그리고 저장 장치(170)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 버스(190)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
본 발명에 따른 전자 설계 자동화 시스템(100)은 P&R 툴(133)에서 사용되는 금속 배선들 사이 간격의 비정수배인 단위 높이를 가지는 스탠다드 셀들을 생성할 수 있다. 또한, 이러한 스탠다드 셀들에 기초하여 전자 설계 자동화 시스템(100)은 P&R 툴(133)에서 사용되는 금속 배선들 사이 간격의 비정수배인 단위 높이를 가지는 사이트-로우를 생성할 수 있다. 따라서, 전자 설계 자동화 시스템(100)은 P&R 툴(133)에서 사용되는 금속 배선들 사이 간격의 정수배인 단위 높이를 가지는 사이트-로우보다 면적인 감소된 사이트-로우를 생성할 수 있다. 즉, 전자 설계 자동화 시스템(100)은 이러한 사이트-로우를 이용하여 면적이 감소된 반도체 장치를 설계할 수 있다.
도 2는 도 1의 전자 설계 자동화 시스템에 의해 생성된 반도체 장치를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 반도체 장치(200)는 복수의 사이트-로우들(Site-row, 201~208) 및 복수의 스탠다드 셀들(211~217)을 포함할 수 있다. 사이트-로우(Site-row)는 반도체 장치(200)를 자동으로 설계하기 위해 스탠다드 셀들을 배치하기 위한 틀이다.
스탠다드 셀은 레이아웃 툴(131)에 의해 생성될 수 있다. 예를 들면, 레이아웃 툴(131)은 저장된 또는 입력된 라이브러리에 따라 다양한 스탠다드 셀들을 생성할 수 있다. 도 2에서 빗금친 직사각형 부분들이 스탠다드 셀이다. 예시적으로 스탠다드 셀(211)은 인버터의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(212)은 논리곱의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(213)은 논리합의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(214)은 NOR 게이트의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(215)은 NAND 게이트의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(216)은 XOR 게이트의 기능을 수행하는 스탠다드 셀이다. 스탠다드 셀(217)은 XNOR 게이트의 기능을 수행하는 스탠다드 셀이다. 이외에도 다양한 논리 회로의 기능을 수행하는 스탠다드 셀들이 생성될 수 있다. 스탠다드 셀들(211~217)은 그 기능에 따라 다양한 크기를 가질 수 있다. 각 스탠다드 셀에 포함되는 트랜지스터의 수가 다르기 때문이다. 하지만, 스탠다드 셀들 각각의 높이는 단위 높이(Unit Height)로 일정하게 생성된다. 다양한 스탠다드 셀들은 결합되어 하나의 기능 회로를 구성할 수 있다.
사이트-로우는 EDS 툴(132)에 의해 생성될 수 있다. 각 사이트-로우는 제 1 방향(D1)으로 사이트-로우 높이(SRH)를 가지고 제 2 방향(D2)으로 사이트-로우 폭(SRW)을 가질 수 있다. 예를 들면, 사이트-로우 높이(SRH)는 스탠다드 셀과 동일하게 단위 높이(Unit Height)로 생성될 수 있다. 사이트-로우 폭(SRW)은 반도체 장치(200)의 기능에 따라 다양하게 설정될 수 있다. 사이트-로우들(201~208)은 제 1 방향(D1)으로 사이트-로우(201)부터 사이트-로우(208)까지 순차적으로 생성될 수 있다. 사이트-로우들(201~208)의 수는 반도체 장치(200)의 기능에 따라 결정된다.
스탠다드 셀들은 반도체 장치(200)의 회로 구성에 따라 P&R 툴(133)에 의해 사이트-로우들(201~208)에 배치될 수 있다. 예를 들면, P&R 툴(133)은 스탠다드 셀들을 사이트-로우들(201~208)에 배치하고, 스탠다드 셀들 사이의 배선을 연결할 수 있다. 도 2에 도시되어 있지 않지만, 스탠다드 셀들은 금속 배선(Metal Line)들로 연결될 수 있다. 금속 배선들은 복수의 레이어(layer)들에 포함될 수 있다. 레이어들은 제 3 방향(D3)으로 적층될 수 있다. 각 레이어의 금속 배선들은 인접한 레이어의 금속 배선들과 수직으로 형성될 수 있다. 예를 들면, 최하위의 제 1 레이어의 금속 배선들이 제 1 방향(D1)으로 형성되면, 제 1 레이어에 인접한 제 2 레이어의 금속 배선들은 제 2 방향(D2)으로 형성될 수 있다.
스탠다드 셀 또는 사이트-로우의 단위 높이는 제 2 방향(D2)으로 형성된 제 2 레이어의 금속 배선들 사이의 간격을 기준으로 결정될 수 있다. 이하에서 스탠다드 셀 또는 사이트-로우의 단위 높이를 결정하는 금속 배선들은 제 2 방향(D2)으로 형성된 제 2 레이어의 금속 배선들로 가정한다.
도 3은 스탠다스 셀 및 사이트-로우(Site-row)를 생성하는 일반적인 방법을 보여주는 도면이다. 도 1 및 도 3을 참조하면, 전자 설계 자동화 시스템(100)은 레이아웃 툴(131)을 이용하여 스탠다드 셀(SC)를 생성할 수 있다. 전자 설계 자동화 시스템(100)은 EDA 툴(132)을 이용하여 플로어플랜을 수행할 수 있다. EDA 툴(132)은 플로어플랜을 수행하여 사이트-로우(SR) 및 금속 배선 트랙(MRT)을 형성할 수 있다. 금속 배선 트랙(MRT)은 추후에 P&R 툴(133)에 의해 금속 배선이 형성되는 가상의 선이다. EDA 툴(132)은 생성된 스탠다드 셀(SC)의 크기에 기초하여 플로어플랜을 수행할 수 있다.
도 3에서, 레이아웃 툴(131)은 제 1 방향(D1)으로 셀 높이(CH), 제 2 방향(D2)으로 셀 폭(CW)을 가지는 스탠다드 셀(SC)를 생성할 수 있다. 예를 들면, 모든 스탠다드 셀들은 셀 높이(CH)로서 동일한 단위 높이(Unit Height)를 가진다. 하지만, 각 스탠다드 셀은 종류에 따라 다양한 셀 폭(CW)을 가질 수 있다.
레이아웃 툴(131)은 P&R 툴(133)에 의해 제 2 방향(D2)으로 형성될 금속 배선들 사이 간격의 정수배인 단위 높이를 가지도록 스탠다드 셀(SC)을 생성할 수 있다. 즉, 셀 높이(CH) 및 단위 높이는 금속 배선들 사이 간격의 정수배의 길이를 가진다. 레이아웃 툴(131)은 스탠다드 셀(SC)에 금속 배선들 사이 간격에 대응하는 트랙 간격(TP)에 따라 내부 단위 트랙(Internal Unit Track, IUT)을 형성할 수 있다. 내부 단위 트랙(IUT)은 사이트-로우(SR)의 금속 배선 트랙(MRT)에 대응하는 가상의 선이다. 스탠다드 셀(SC)에 포함되는 트랜지스터들의 접점은 내부 단위 트랙(IUT)들 상에 존재한다.
EDA 툴(132)은 생성된 스탠다드 셀(SC)의 단위 높이에 기초하여 사이트-로우(SR)를 생성할 수 있다. 즉, 사이트-로우 높이(SRH)는 단위 높이를 가지게 된다. EDA 툴(132)은 오리진 포인트(Origin Point, ORP)로부터 트랙 간격(TP)을 가지도록 화살표(TGS) 방향으로 금속 배선 트랙(MRT)을 생성할 수 있다.
스탠다드 셀(SC)의 단위 높이는 스탠다드 셀 내에 포함되는 NMOS/PMOS 크기 및 최소 공정 디자인 룰에 따라 초기에는 금속 배선들 사이 간격의 비정수배를 가지게 된다. 하지만, EDA 툴(132)의 표준화된 플로어플랜 규칙에 따라 스탠다드 셀(SC)의 단위 높이는 금속 배선들 사이의 간격의 정수배를 가지도록 증가된다. 따라서, 스탠다스 셀(SC) 및 사이트-로우(SR)는 금속 배선들 사이 간격의 정수배에 대응하는 단위 높이를 가지므로 불필요한 면적을 포함하게 된다.
도 4는 도 3의 방법에 따라 생성된 반도체 장치를 예시적으로 보여주는 도면이다. 도 4는 도 2의 반도체 장치(200)의 일부분(EX-a)을 보여준다. 반도체 장치(200)의 일부분(EX-a)은 도 3의 방법에 따라 생성된 스탠다드 셀들(SC1a, SC2a, SC3a) 및 사이트-로우들(201, 202, 203)을 포함한다. 스탠다드 셀들(SC1a, SC2a, SC3a)은 사이트-로우들(201, 202, 203)에 배치될 수 있다. 사이트-로우들(201, 202, 203)은 금속 배선 트랙(Metal Rouing Track)들을 포함할 수 있다. 금속 배선 트랙은 제 2 방향(D2)으로 형성되는 금속 배선들 사이 간격에 대응하는 트랙 간격(TP)에 따라 형성되어 있다.
스탠다드 셀들(SC1a, SC2a, SC3a) 각각은 전원 단자(VDD) 및 접지 단자(GND)를 포함할 수 있다. 전원 단자(VDD) 및 접지 단자(GND)는 적어도 하나의 금속 배선 트랙과 중첩되도록 생성된다.
스탠다드 셀들(SC1a, SC2a, SC3a)의 단위 높이는 스탠다드 셀 내에 포함되는 NMOS/PMOS 크기 및 최소 공정 디자인 룰에 따라 초기에는 금속 배선들 사이의 간격의 비정수배를 가지게 된다. 하지만, EDA 툴(132)의 표준화된 플로어플랜 규칙에 따라 스탠다드 셀들(SC1a, SC2a, SC3a)의 단위 높이는 금속 배선들 사이 간격의 정수배를 가지도록 증가된다. 따라서, 스탠다드 셀들(SC1a, SC2a, SC3a) 및 사이트-로우들(201, 202, 203)은 불필요한 면적을 포함하게 된다.
도 5는 일반적인 전자 설계 자동화 방법을 보여주는 순서도이다. 도 5를 참조하면, 반도체 장치(200)는 금속 배선들 사이 간격의 정수배인 단위 높이에 기초하여 생성된다.
S110 단계에서, 전자 설계 자동화 시스템(100)은 레이아웃 툴(131)에 의해 단위 높이를 가지는 스탠다드 셀들을 생성할 수 있다. 예를 들면, 단위 높이는 금속 배선들 사이 간격의 정수배인 길이를 가질 수 있다.
S120 단계에서, 전자 설계 자동화 시스템(100)은 EDA 툴(132)에 의해 생성된 스탠다드 셀들에 기초하여 플로어플랜을 수행할 수 있다. 예를 들면, EDA 툴(132)은 플로어플랜에 따라 사이트-로우들을 생성하고, 사이트-로우들 상에 금속 배선 트랙들을 형성할 수 있다. 각 사이트-로우의 높이는 S110 단계에서 생성된 스탠다드 셀의 단위 높이와 동일하게 형성된다. 금속 배선 트랙들 사이의 간격은 금속 배선들 간격과 동일하다.
S130 단계에서, 전자 설계 자동화 시스템(100)은 P&R 툴(133)에 의해 사이트-로우들 상에 스탠다드 셀들을 배치하고, 스탠다드 셀들 사이에 금속 배선을 연결할 수 있다. 예를 들면, 스탠다드 셀들은 반도체 장치(200)의 기능에 따라 사이트-로우들 상에 배치될 수 있다. P&R 툴(133)은 금속 배선 트랙들을 따라 스탠다드 셀들 사이의 금속 배선들을 연결할 수 있다.
도 6은 본 발명의 실시 예에 따라 생성되는 스탠다드 셀 및 사이트-로우를 보여주는 도면이다. 도 1 및 도 6을 참조하면, 전자 설계 자동화 시스템(100)은 레이아웃 툴(131)을 이용하여 스탠다드 셀(SC)를 생성할 수 있다. 전자 설계 자동화 시스템(100)은 EDA 툴(132)을 이용하여 플로어플랜(Floorplan)을 수행할 수 있다.
도 6에서, 레이아웃 툴(131)은 제 1 방향(D1)으로 셀 높이(CH), 제 2 방향(D2)으로 셀 폭(CW)을 가지는 스탠다드 셀(SC)를 생성할 수 있다. 예를 들면, 모든 스탠다드 셀들은 셀 높이(CH)로서 동일한 단위 높이(Unit Height)를 가진다. 하지만, 각 스탠다드 셀은 종류에 따라 다양한 셀 폭(CW)을 가질 수 있다.
레이아웃 툴(131)은 P&R 툴(133)에 의해 제 2 방향(D2)으로 형성될 금속 배선들 사이 간격의 비정수배인 단위 높이를 가지도록 스탠다드 셀(SC)을 생성할 수 있다. 즉, 셀 높이(CH) 및 단위 높이는 금속 배선들 사이 간격의 비정수배인 길이를 가진다. 따라서, 도 6의 스탠다드 셀의 크기는 도 3의 스탠다드 셀의 크기보다 감소할 수 있다.
EDA 툴(132)은 생성된 스탠다드 셀(SC)의 단위 높이에 기초하여 사이트-로우(SR)를 생성할 수 있다. 즉, 도 6의 사이트-로우의 크기도 도 3의 사이트-로우의 크기보다 감소할 수 있다. 따라서, 본 발명에 따른 전자 설계 자동화 시스템(100)은 면적이 감소된 반도체 장치(200)를 설계할 수 있다.
도 7은 본 발명의 실시 예에 따른 스탠다드 셀 및 사이트-로우를 생성하는 방법을 보여주는 도면이다. 도 1 및 도 7을 참조하면, 전자 설계 자동화 시스템(100)은 레이아웃 툴(131)을 이용하여 스탠다드 셀(SC)를 생성할 수 있다. 전자 설계 자동화 시스템(100)은 EDA 툴(132)을 이용하여 플로어플랜(Floorplan)을 수행할 수 있다. 도 7의 스탠다드 셀의 크기는 도 6의 스탠다드 셀의 크기와 동일하다.
도 7에서, 레이아웃 툴(131)은 제 1 방향(D1)으로 셀 높이(CH), 제 2 방향(D2)으로 셀 폭(CW)을 가지는 스탠다드 셀(SC)를 생성할 수 있다. 예를 들면, 스탠다드 셀(SC)의 셀 높이(CH)는 금속 배선들 사이 간격의 비정수배인 단위 높이를 가진다. 하지만, 각 스탠다드 셀은 종류에 따라 다양한 셀 폭(CW)을 가질 수 있다.
레이아웃 툴(131)은 P&R 툴(133)에 의해 제 2 방향(D2)으로 형성될 금속 배선들 사이 간격의 비정수배인 단위 높이를 가지도록 스탠다드 셀(SC)을 생성할 수 있다. 즉, 셀 높이(CH) 및 단위 높이는 금속 배선들 사이 간격의 비정수배인 길이를 가진다. 따라서, 도 7의 스탠다드 셀은 도 3의 스탠다드 셀보다 감소된 면적으로 생성될 수 있다.
레이아웃 툴(131)은 스탠다드 셀(SC)에 금속 배선들 사이 간격에 대응하는 트랙 간격(TP)에 따라 내부 단위 트랙(IUT)을 형성할 수 있다. 레이아웃 툴(131)은 제 1 방향(D1)으로 스탠다드 셀(SC)의 양 끝에 오프셋들(OFST1, OFST2)을 가지도록 내부 단위 트랙(IUT)을 형성할 수 있다. 오프셋들(OFST1, OFST2)은 서로 다른 크기 또는 서로 동일한 크기를 가질 수 있다. 내부 단위 트랙(IUT)은 사이트-로우(SR)의 금속 배선 트랙(MRT)에 대응하는 가상의 선이다. 스탠다드 셀(SC)에 포함되는 트랜지스터들의 접점은 내부 단위 트랙(IUT)들 상에 존재한다.
EDA 툴(132)은 생성된 스탠다드 셀(SC)의 단위 높이에 기초하여 사이트-로우(SR)를 생성할 수 있다. 즉, 사이트-로우 높이(SRH)는 단위 높이를 가지게 된다. EDA 툴(132)은 오리진 포인트(Origin Point, ORP)로부터 제 1 오프셋(OFST1)만큼 이격된 위치에서 시작하여 트랙 간격(TP)을 가지도록 화살표(TGS) 방향으로 금속 배선 트랙(MRT)을 생성할 수 있다.
따라서, 본 발명에 따른 전자 설계 자동화 시스템(100)는 반도체 장치(200)의 면적을 감소시킬 수 있다.
도 8은 본 발명의 실시 예에 따른 전자 설계 자동화 방법을 보여주는 순서도이다. 도 8을 참조하면, 반도체 장치(200)는 금속 배선들 사이 간격의 비정수배인 단위 높이에 기초하여 생성된다.
S110 단계에서, 전자 설계 자동화 시스템(100)은 레이아웃 툴(131)에 의해 단위 높이를 가지는 스탠다드 셀들을 생성할 수 있다. 예를 들면, 단위 높이는 금속 배선들 사이 간격의 비정수배인 길이를 가질 수 있다.
S120 단계에서, 전자 설계 자동화 시스템(100)은 EDA 툴(132)에 의해 생성된 스탠다드 셀들에 기초하여 플로어플랜을 수행할 수 있다. 예를 들면, EDA 툴(132)은 플로어플랜에 따라 사이트-로우들을 생성하고, 사이트-로우들 상에 금속 배선 트랙들을 형성할 수 있다. 각 사이트-로우의 높이는 S110 단계에서 생성된 스탠다드 셀의 단위 높이와 동일하게 형성된다. 따라서, 각 사이트-로우의 높이는 금속 배선들 사이 간격의 비정수배의 길이를 가질 수 있다.
S130 단계에서, 전자 설계 자동화 시스템(100)은 P&R 툴(133)에 의해 사이트-로우들 상에 스탠다드 셀들을 배치하고, 스탠다드 셀들 사이에 금속 배선을 연결할 수 있다. 예를 들면, 스탠다드 셀들은 반도체 장치(200)의 기능에 따라 사이트-로우들 상에 배치될 수 있다. P&R 툴(133)은 금속 배선 트랙들을 따라 스탠다드 셀들 사이의 금속 배선들을 연결할 수 있다.
도 9는 도 8의 전자 설계 자동화 방법에 따라 생성된 반도체 장치의 실시 예를 보여주는 도면이다. 도 9는 도 2의 반도체 장치(200)의 일부분(EX-b)을 보여준다. 반도체 장치(200)의 일부분(EX-a)은 도 7 및 도 8의 방법에 따라 생성된 스탠다드 셀들(SC1b, SC2b, SC3b) 및 사이트-로우들(201, 202, 203)을 포함한다. 스탠다드 셀들(SC1b, SC2b, SC3b)은 사이트-로우들(201, 202, 203)에 배치될 수 있다. 사이트-로우들(201, 202, 203)은 금속 배선 트랙(Metal Rouing Track)들을 포함할 수 있다. 금속 배선 트랙은 사이트-로우들(201, 202, 203) 각각의 오리진 포인트(ORP1, ORP2, ORP3)에서 제 1 오프셋(OFST1)만큼 이격된 위치에서 시작하여 형성될 수 있다. 금속 배선 트랙은 제 2 방향(D2)으로 형성되는 금속 배선들 사이의 간격에 대응하는 트랙 간격(TP)에 따라 형성될 있다.
스탠다드 셀들(SC1b, SC2b, SC3b) 각각은 전원 단자(VDD) 및 접지 단자(GND)를 포함할 수 있다. 전원 단자(VDD) 및 접지 단자(GND)는 적어도 하나의 금속 배선 트랙과 중첩되도록 생성된다.
스탠다드 셀들(SC1b, SC2b, SC3b)의 단위 높이는 스탠다드 셀 내에 포함되는 NMOS/PMOS 크기 및 최소 공정 디자인 룰에 따라 금속 배선들 사이 간격의 비정수배인 길이를 가지게 된다. 따라서, 본 발명에 따른 전자 설계 자동화 시스템(100)은 금속 배선들 사이 간격의 비정수배인 길이에 따라 스탠다드 셀들(SC1b, SC2b, SC3b)의 단위 높이를 결정할 수 있다. 결국, 도 9의 스탠다드 셀들(SC1b, SC2b, SC3b)의 면적 및 사이트-로우들(201, 202, 203)의 면적은 도 4의 스탠다드 셀들(SC1b, SC2b, SC3b)의 면적 및 사이트-로우들(201, 202, 203)의 면적보다 감소하게 된다.
도 10은 도 8의 전자 설계 자동화 방법에 따라 생성된 반도체 장치의 다른 실시 예를 보여주는 도면이다. 도 10은 도 2의 반도체 장치(200)의 일부분(EX-c)을 보여준다. 반도체 장치(200)의 일부분(EX-c)은 도 7 및 도 8의 방법에 따라 생성된 스탠다드 셀들(SC1c, SC2c, SC3c) 및 사이트-로우들(201, 202, 203)을 포함한다. 도 10의 스탠다드 셀들(SC1c, SC2c, SC3c) 및 사이트-로우들(201, 202, 203)은 도 9의 스탠다드 셀들(SC1b, SC2b, SC3b) 및 사이트-로우들(201, 202, 203)과 크기는 동일하다. 따라서, 이하에서는 도 9와 다른 부분을 중심으로 설명한다.
도 10을 참조하면, 사이트-로우들(201, 202, 203) 각각의 금속 배선 트랙들은 화살표들(TGS1, TGS2, TGS3)의 순서에 따라 형성될 수 있다. 예를 들면, 사이트-로우(201)에서, 금속 배선 트랙은 제 1 오리진 포인트(ORP1)에서 제 1 오프셋(OFST1)만큼 이격된 위치에서 생성되기 시작한다. 사이트-로우(202)에서, 금속 배선 트랙은 제 3 오리진 포인트(ORP3)에서 제 1 오프셋(OFST1)만큼 이격된 위치에서 생성되기 시작한다. 사이트-로우(203)에서, 금속 배선 트랙은 제 3 오리진 포인트(ORP3)에서 제 1 오프셋(OFST1)만큼 이격된 위치에서 생성되기 시작한다.
또한, 스탠다드 셀(SC1c)은 접지 단자(GND)가 제 1 오리진 포인트(ORP1)에 인접하도록 배치된다. 스탠다드 셀(SC2c)은 접지 단자(GND)가 제 3 오리진 포인트(ORP3)에 인접하도록 배치된다. 스탠다드 셀(SC3c)은 접지 단자(GND)가 제 3 오리진 포인트(ORP3)에 인접하도록 배치된다. 즉, 인접한 사이트-로우들에서, 스탠다드 셀들은 접지 단자(GND) 및 전원 단자(VDD)가 대칭되도록 배치된다.
도 11은 본 발명의 실시 예에 따른 사이트-로우(Site-row)를 생성하는 방법을 보여주는 순서도이다.
S310 단계에서, EDA 툴(132)은 스탠다드 셀들의 단위 높이에 기초하여 사이트-로우의 높이를 결정한다. 예를 들면, 스탠다드 셀들 각각의 단위 높이는 금속 배선들 사이 간격의 비정수배의 길이를 가진다.
S320 단계에서, EDA 툴(132)은 플로어플랜 룰에 따라 사이트-로우들을 생성한다. 예를 들면, EDA 툴(132)은 S310 단계에서 결정된 사이트-로우의 높이에 따라 사이트-로우을 생성한다. 사이트-로우의 폭은 스탠다스 셀의 단위 높이를 결정한 금속 배선들과 다른 레이어에 속하는 금속 배선들 사이 간격에 따라 결정될 수 있다.
S330 단계에서, EDA 툴(132)은 각 사이트-로우 상에 스탠다드 셀의 내부 단위 트랙에 대응하는 금속 배선 트랙을 생성할 수 있다. 예를 들면, 금속 배선 트랙은 각 사이트-로우의 오리진 포인트에서 특정 오프셋만큼 이격된 위치에서 시작하여 내부 단위 트랙의 간격에 따라 생성될 수 있다.
도 12는 본 발명의 실시 예에 따른 금속 배선 트랙(Metal Routing Track)을 생성하는 방법을 보여주는 순서도이다.
S410 단계에서, EDA 툴(132)은 금속 배선 트랙들을 생성하기 위해 사이트-로우를 선택할 수 있다. 예를 들면, 반도체 장치(200)는 복수의 사이트-로우들로 구성될 수 있고, EDA 툴(132)은 반도체 장치(200)를 구성하는 사이트-로우들 중 하나를 선택할 수 있다.
S420 단계에서, EDA 툴(132)은 선택된 사이트-로우의 오리진 포인트를 결정할 수 있다. 예를 들면, 오리진 포인트는 금속 배선 트랙들을 생성하기 위한 기준점이다.
S430 단계에서, EDA 툴(132)은 선택된 사이트-로우의 오리진 포인트에서 특정 오프셋만큼 이격된 오프셋 포인트를 결정할 수 있다. 예를 들면, 오프셋 포인트는 금속 배선 트랙을 생성하는 시작점이다.
S440 단계에서, EDA 툴(132)은 오프셋 포인트부터 스탠다드 셀의 내부 단위 트랙의 간격에 따라 금속 배선 트랙들을 생성할 수 있다. 예를 들면, 스탠다드 셀의 내부 단위 트랙의 간격은 P&R 툴(133)에 의해 형성되는 금속 배선들 사이의 간격과 동일할 것이다.
S450 단계에서, EDA 툴(132)은 모든 사이트-로우들의 금속 배선 트랙들이 생성되었는지 여부를 확인할 수 있다. 모든 사이트-로우들의 금속 배선 트랙들이 생성되었으면, EDA 툴(132)은 플로어플랜을 종료한다. 모든 사이트-로우들의 금속 배선 트랙들이 생성되지 않았다면, EDA 툴(132)은 S410 단계 내지 S440 단계를 반복하여 수행할 수 있다.
도 13은 본 발명의 전자 설계 자동화 방법에 의해 생성된 메모리 장치를 보여주는 블록도이다. 도 13을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(1010) 및 주변 회로(1020)을 포함할 수 있다.
메모리 셀 어레이(1010)와 주변 회로(1020)는 스트링 선택 라인들(SSL), 워드 라인들(WL), 접지 선택 라인 또는 접지 선택 라인들(GSL), 그리고 비트 라인들(BL)을 통해 연결될 수 있다. 메모리 셀 어레이(1010)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록의 메모리 셀들은 2차원 구조를 형성할 수 있다. 또한, 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다.
주변 회로(1020)은 외부로부터 명령(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 주변 회로(1020)은 수신된 명령(CMD) 및 어드레스(ADDR)에 따라 외부로부터 수신된 데이터(DATA)를 메모리 셀 어레이(1010)에 저장할 수 있다. 또한, 주변 회로(1020)은 수신된 명령(CMD) 및 어드레스(ADDR)에 따라 메모리 셀 어레이(1010)로부터 독출된 데이터(DATA)를 외부로 출력할 수 있다.
주변 회로(1020)는 어드레스 디코더, 전압 발생기, 읽기 및 쓰기 회로, 및 제어 로직을 포함할 수 있다. 주변 회로(1020)는 본 발명에 따른 전자 설계 자동화 시스템(100)에 의해 메탈 라인 간격의 비 정수배의 단위 높이(Unit Height)를 가지는 스탠다드 셀 및 사이트-로우를 이용하여 설계될 수 있다. 따라서, 주변 회로(1020)의 면적은 감소할 수 있다.
메모리 셀 어레이(1010)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로에 연결된다. 메모리 셀 어레이(1010)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(1010)에 연결된다. 어드레스 디코더는 제어 로직의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더는 전압 발생기로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
전압 발생기는 메모리 장치(1000)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 예를 들어, 전압 발생기는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
읽기 및 쓰기 회로는 비트 라인들(BL)을 통해 메모리 셀 어레이(1010)에 연결되고, 외부와 데이터(DATA)를 교환할 수 있다. 읽기 및 쓰기 회로는 제어 로직의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로는 어드레스 디코더로부터 디코딩된 열 어드레스를 수신하도록 구성될 수 있다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로는 비트 라인들(BL)을 선택할 수 있다.
예시적으로, 읽기 및 쓰기 회로는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(1010)에 기입할 수 있다. 읽기 및 쓰기 회로는 메모리 셀 어레이(1010)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달할 수 있다. 읽기 및 쓰기 회로는 메모리 셀 어레이(1010)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(1010)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 읽기 및 쓰기 회로는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
예시적으로, 읽기 및 쓰기 회로는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직은 어드레스 디코더, 전압 발생기, 그리고 읽기 및 쓰기 회로에 연결될 수 있다. 제어 로직은 메모리 장치(1000)의 제반 동작을 제어하도록 구성된다. 제어 로직은 외부의 컨트롤러로부터 전달되는 커멘드(CMD)에 응답하여 동작한다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 전자 설계 자동화 시스템
110: CPU
130: 워킹 메모리
150: 입출력 장치
170: 저장 장치
190: 시스템 버스
200: 반도체 장치
201~208: 사이트-로우
211~217: 스탠다드 셀
1000: 메모리 장치
1010: 메모리 셀 어레이
1020: 주변 회로
110: CPU
130: 워킹 메모리
150: 입출력 장치
170: 저장 장치
190: 시스템 버스
200: 반도체 장치
201~208: 사이트-로우
211~217: 스탠다드 셀
1000: 메모리 장치
1010: 메모리 셀 어레이
1020: 주변 회로
Claims (10)
- 반도체 장치를 자동으로 설계하는 전자 설계 자동화 방법에 있어서:
단위 높이를 가지는 스탠다드 셀에 기초하여 상기 단위 높이를 가지는 사이트-로우를 생성하는 단계; 그리고
상기 사이트-로우의 오리진 포인트에서 특정 오프셋만큼 이격된 오프셋 포인트부터 시작하여 금속 배선 트랙들을 생성하는 단계를 포함하되,
상기 단위 높이는 상기 반도체 장치의 배선 레이어들 중 하나에 포함된 금속 배선들 사이 간격의 비정수배이고,
상기 반도체 장치는 복수의 사이트-로우들 상에 복수의 스탠다드 셀들을 배치하여 생성되며,
상기 스탠다드 셀은 제 1 방향으로 상기 단위 높이를 가지고, 상기 제 1 방향에 수직한 제 2 방향으로 셀 폭을 가지며,
상기 스탠다드 셀의 내부 단위 트랙들은 상기 단위 높이에 대응하는 상기 스탠다드 셀의 한쪽 끝에서 상기 특정 오프셋만큼 이격된 위치부터 시작하여 상기 금속 배선들 사이 간격에 따라 순차적으로 생성되는 전자 설계 자동화 방법. - 삭제
- 제 1 항에 있어서,
상기 스탠다드 셀이 상기 사이트-로우 상에 배치되는 경우, 상기 내부 단위 트랙들은 상기 금속 배선 트랙들과 중첩되는 전자 설계 자동화 방법. - 제 1 항에 있어서,
상기 금속 배선 트랙들은 상기 사이트-로우의 오프셋 포인트부터 시작하여 상기 제 1 방향으로 상기 금속 배선들 사이 간격에 따라 순차적으로 생성되는 전자 설계 자동화 방법. - 제 1 항에 있어서,
상기 반도체 장치의 배선 레이어들은 최하위에 적층되는 제 1 레이어 및 상기 제 1 레이어에 인접하여 적층되는 제 2 레이어를 포함하고,
상기 제 1 레이어에 포함된 금속 배선들은 상기 제 1 방향과 평행하게 배열되고, 상기 제 2 레이어에 포함된 금속 배선들은 상기 제 2 방향과 평행하게 배열되는 전자 설계 자동화 방법. - 제 5 항에 있어서,
상기 단위 높이는 상기 제 2 레이어에 포함된 금속 배선들 사이 간격의 비정수배이고,
상기 셀 폭은 상기 제 1 레이어에 포함된 금속 배선들 사이 간격의 정수배인 것을 특징으로 하는 전자 설계 자동화 방법. - 제 5 항에 있어서,
상기 사이트-로우의 높이는 상기 제 2 레이어에 포함된 금속 배선들 사이 간격의 비정수배이고,
상기 사이트-로우의 폭은 상기 제 1 레이어에 포함된 금속 배선들 사이 간격의 정수배인 것을 특징으로 하는 전자 설계 자동화 방법. - 제 5 항에 있어서,
상기 금속 배선 트랙들의 간격은 상기 제 2 레이어에 포함된 금속 배선들 사이 간격에 대응되는 전자 설계 자동화 방법. - 반도체 장치를 자동으로 설계하는 전자 설계 자동화 방법에 있어서:
레이아웃 툴을 이용하여 단위 높이를 가지는 스탠다드 셀들을 생성하는 단계;
EDA(Electronic Design Automation) 툴을 이용하여 상기 단위 높이를 가지는 사이트-로우들을 생성하고, 상기 사이트-로우들 각각의 오리진 포인트에서 특정 오프셋만큼 이격된 오프셋 포인트부터 시작하여 금속 배선 트랙들을 생성하는 단계; 그리고
P&R(Place and Route) 툴을 이용하여 상기 사이트-로우들 상에 상기 스탠다드 셀들을 배치하고, 상기 스탠다드 셀들 사이에 상기 금속 배선 트랙들을 따라 금속 배선들을 연결하는 단계를 포함하되,
상기 단위 높이는 상기 반도체 장치의 배선 레이어들 중 하나에 포함된 금속 배선들 사이 간격의 비정수배인 것을 특징으로 하고,
상기 스탠다드 셀은 제 1 방향으로 상기 단위 높이를 가지고, 상기 제 1 방향에 수직한 제 2 방향으로 셀 폭을 가지며,
상기 스탠다드 셀의 내부 단위 트랙들은 상기 단위 높이에 대응하는 상기 스탠다드 셀의 한쪽 끝에서 상기 특정 오프셋만큼 이격된 위치부터 시작하여 상기 금속 배선들 사이 간격에 따라 순차적으로 생성되는 전자 설계 자동화 방법. - 제 9 항에 있어서,
상기 반도체 장치의 배선 레이어들은 최하위에 적층되는 제 1 레이어 및 상기 제 1 레이어에 인접하여 적층되는 제 2 레이어를 포함하고,
상기 제 1 레이어에 포함된 금속 배선들은 제 1 방향과 평행하게 배열되고, 상기 제 2 레이어에 포함된 금속 배선들은 상기 제 1 방향과 수직인 제 2 방향과 평행하게 배열되는 전자 설계 자동화 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160025809A KR102458446B1 (ko) | 2016-03-03 | 2016-03-03 | 스탠다드 셀을 포함하는 반도체 장치 및 그것의 전자 설계 자동화 방법 |
| US15/425,593 US10410917B2 (en) | 2016-03-03 | 2017-02-06 | Semiconductor device including standard cell and electronic design automation method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160025809A KR102458446B1 (ko) | 2016-03-03 | 2016-03-03 | 스탠다드 셀을 포함하는 반도체 장치 및 그것의 전자 설계 자동화 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170104043A KR20170104043A (ko) | 2017-09-14 |
| KR102458446B1 true KR102458446B1 (ko) | 2022-10-26 |
Family
ID=59722846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160025809A KR102458446B1 (ko) | 2016-03-03 | 2016-03-03 | 스탠다드 셀을 포함하는 반도체 장치 및 그것의 전자 설계 자동화 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10410917B2 (ko) |
| KR (1) | KR102458446B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10127340B2 (en) | 2016-09-30 | 2018-11-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell layout, semiconductor device having engineering change order (ECO) cells and method |
| FR3068798B1 (fr) * | 2017-07-05 | 2021-12-31 | Commissariat Energie Atomique | Procede de generation d'un agencement de circuit 3d a partir d'un agencement de circuit 2d |
| US10878157B2 (en) * | 2017-11-15 | 2020-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Variant cell height integrated circuit design |
| KR102373540B1 (ko) | 2018-04-19 | 2022-03-11 | 삼성전자주식회사 | 표준 셀들을 포함하는 집적 회로, 이를 제조하기 위한 방법 및 컴퓨팅 시스템 |
| KR102495912B1 (ko) | 2018-08-10 | 2023-02-03 | 삼성전자 주식회사 | 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 |
| KR102038092B1 (ko) * | 2019-03-19 | 2019-10-29 | 김현 | 전기 설계 도면의 자동 생성 장치 및 방법 |
| US11355395B2 (en) * | 2020-05-22 | 2022-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit in hybrid row height structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280456A (ja) * | 2001-03-22 | 2002-09-27 | Ricoh Co Ltd | 半導体スタンダードセルを用いた半導体装置及びそのレイアウト方法 |
| US20140181774A1 (en) * | 2012-12-21 | 2014-06-26 | Broadcom Corporation | Non-integer height standard cell library |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043049A (ja) | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
| JP4791819B2 (ja) | 2005-12-26 | 2011-10-12 | 東芝マイクロエレクトロニクス株式会社 | スタンダードセルおよびそれを用いたセルライブラリ |
| US7685540B1 (en) | 2007-05-03 | 2010-03-23 | The Research Foundation Of The State University Of New York | Standard block design: an effective approach for large scale floorplanning |
| KR101394145B1 (ko) | 2008-02-26 | 2014-05-16 | 삼성전자주식회사 | 스탠다드 셀 라이브러리 및 집적 회로 |
| US8631383B2 (en) * | 2008-06-30 | 2014-01-14 | Qimonda Ag | Integrated circuits, standard cells, and methods for generating a layout of an integrated circuit |
| US8451026B2 (en) | 2011-05-13 | 2013-05-28 | Arm Limited | Integrated circuit, method of generating a layout of an integrated circuit using standard cells, and a standard cell library providing such standard cells |
| US9292644B2 (en) | 2011-08-12 | 2016-03-22 | William Loh | Row based analog standard cell layout design and methodology |
| US9993585B2 (en) | 2011-11-11 | 2018-06-12 | University Of Virginia Patent Foundation | Method suction device and related method thereof |
| US9007095B2 (en) | 2012-02-17 | 2015-04-14 | Broadcom Corporation | Efficient non-integral multi-height standard cell placement |
| US9659129B2 (en) | 2013-05-02 | 2017-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell having cell height being non-integral multiple of nominal minimum pitch |
| US9165102B1 (en) | 2014-04-07 | 2015-10-20 | Freescale Semiconductor, Inc. | Routing standard cell-based integrated circuits |
| US9785740B2 (en) * | 2015-12-18 | 2017-10-10 | Arm Limited | Computer implemented system and method for modifying a layout of standard cells defining a circuit component |
| US9977854B2 (en) * | 2016-07-12 | 2018-05-22 | Ati Technologies Ulc | Integrated circuit implementing standard cells with metal layer segments extending out of cell boundary |
| US10424574B2 (en) * | 2017-01-23 | 2019-09-24 | International Business Machines Corporation | Standard cell architecture with at least one gate contact over an active area |
-
2016
- 2016-03-03 KR KR1020160025809A patent/KR102458446B1/ko active IP Right Grant
-
2017
- 2017-02-06 US US15/425,593 patent/US10410917B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002280456A (ja) * | 2001-03-22 | 2002-09-27 | Ricoh Co Ltd | 半導体スタンダードセルを用いた半導体装置及びそのレイアウト方法 |
| US20140181774A1 (en) * | 2012-12-21 | 2014-06-26 | Broadcom Corporation | Non-integer height standard cell library |
Also Published As
| Publication number | Publication date |
|---|---|
| US10410917B2 (en) | 2019-09-10 |
| KR20170104043A (ko) | 2017-09-14 |
| US20170256446A1 (en) | 2017-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102458446B1 (ko) | 스탠다드 셀을 포함하는 반도체 장치 및 그것의 전자 설계 자동화 방법 | |
| JP5659001B2 (ja) | 不揮発性データ貯蔵装置及びそのプログラム方法と、それを含むメモリシステム | |
| US9595331B1 (en) | Nonvolatile memory device | |
| KR101984789B1 (ko) | 반도체 메모리 장치 | |
| CN106373609B (zh) | 包括半导体存储装置的存储系统及其操作方法 | |
| US10712955B2 (en) | Non-volatile memory device including memory planes, and operating method thereof | |
| KR102494048B1 (ko) | 반도체 장치의 핀 간 라우팅 설계 방법 및 그것을 적용한 설계 시스템 | |
| US10319416B2 (en) | Memory device including page buffers | |
| US20190385674A1 (en) | Page buffer and memory device including the same | |
| US20190109149A1 (en) | Vertical memory devices and methods of manufacturing vertical memory devices | |
| JP6321650B2 (ja) | メモリセルの分散されたサブブロックにアクセスすることを伴う装置および方法 | |
| US10545880B2 (en) | Memory device and memory system performing an unmapped read | |
| CN110660439B (zh) | 包括页缓冲器的存储器装置 | |
| TWI701814B (zh) | 記憶體裝置及操作其之方法 | |
| US11232826B2 (en) | Semiconductor device and semiconductor memory apparatus including the semiconductor device | |
| KR20170035540A (ko) | 전력 공급 회로 및 이를 포함하는 저장 장치 | |
| CN108461097B (zh) | 具有电力网结构的半导体存储器件 | |
| KR20170068163A (ko) | 반도체 메모리 장치 | |
| KR20230133901A (ko) | 집적 회로의 회로부 할당 | |
| CN113851160A (zh) | 在其虚设阵列上具有短路结构的存储器阵列及其提供方法 | |
| KR20210029554A (ko) | 메모리 장치 | |
| US10733349B2 (en) | Electronic device and method for fabricating semiconductor chip | |
| US20160378898A1 (en) | Reducing the load on the bitlines of a rom bitcell array | |
| CN113971980A (zh) | 存储器件及包括其的存储器系统 | |
| KR20220078341A (ko) | 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |