JP6321650B2 - メモリセルの分散されたサブブロックにアクセスすることを伴う装置および方法 - Google Patents
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Description
本願は、2012年8月21日に出願された米国出願第13/590,926号に対する優先権の利益を主張し、同出願はその全体が参照により本明細書に援用される。
Claims (18)
- 複数の行及び列を成すように配列された多数のサブブロックを含むメモリアレイに対して所定の信号を発生することと、
前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックを選択し同時にアクセスすること、
とを含み、前記同時にアクセスされる複数のサブブロックは、前記複数のサブブロック内のどのサブブロックにおいても同一の行及び同一の列にはない、メモリデバイスをアクセスする方法。 - 前記複数のサブブロックのうちの第1サブブロックは、前記複数のサブブロックのうちの第2サブブロックのx座標およびy座標と同じではないx座標およびy座標を有し、前記x座標および前記y座標は、デカルト座標系の一部である、請求項1に記載のメモリデバイスをアクセスする方法。
- 前記複数のサブブロックのうちの第1サブブロックは、前記複数のサブブロックのうちの第2サブブロックの動径座標および角度座標と同じではない動径座標および角度座標を有する、請求項1に記載のメモリデバイスをアクセスする方法。
- 複数の行および複数の列を成すように配列されて構成された多数のサブブロックを含むメモリアレイを備える装置においてメモリ要求を受信することと、
前記装置において前記メモリ要求を実行すること、を含み、
前記実行が、前記メモリアレイに対して所定の信号を発生し、前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロック内のデータに同時にアクセスすること、を含み、
前記同時にアクセスされる複数のサブブロックは、前記複数のサブブロック内のどのサブロックにおいても同一の行及び列にはない、メモリデバイスをアクセスする方法。 - 前記アクセスすることは、前記複数のサブブロックのメモリセルに書き込むことを含む請求項4に記載のメモリデバイスをアクセスする方法。
- 前記アクセスすることは、前記複数のサブブロックのメモリセルからデータを読み出すことを含む請求項4に記載のメモリデバイスをアクセスする方法。
- 前記アクセスすることは、前記複数のサブブロックのメモリセルからデータを消去することを含む請求項4に記載のメモリデバイスをアクセスする方法。
- 複数の行及び複数の列を成すように配置された多数のサブブロックを有するメモリアレイに対して所定の信号を発生し、前記所定の信号に応答して前記多数のサブブロックの中から複数のサブブロックに同時にアクセスすることを含み、
前記同時にアクセスされるサブブロックは、前記複数のサブブロック内のどのサブブロックにおいても同じ行及び列にはないように、前記メモリアレイ内のアクセスされていないサブブロックによって互いに分離されている、メモリデバイスをアクセスする方法。 - 前記複数のサブブロックにアクセスすることは、夫々電荷貯蔵セルを有する前記複数のサブブロックにアクセスすることをさらに含む、請求項8に記載のメモリデバイスをアクセスする方法。
- 前記複数のサブブロックは、2次元アレイ内に設けられている、請求項8に記載のメモリデバイスをアクセスする方法。
- 前記複数のサブブロックは、3次元アレイ内に設けられている、請求項8に記載のメモリデバイスをアクセスする方法。
- 複数の行および複数の列を成すように配列された多数のサブブロックを有するメモリアレイに対して所定の信号を発生し、前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックへの同時アクセスを有効にするメモリデバイスをアクセスする方法であって、
前記所定の信号に応じて有効にされたサブブロックの各々は、アクセスを有効にされていないメモリアレイ内のメモリセルのサブブロックのみに隣接し、前記有効にされた複数のサブブロックは、前記複数のサブブロックのどのサブブロックにおいても同じ行及び列にはない、メモリデバイスをアクセスする方法。 - 前記複数のサブブロックを有効にすることは、デコーダ回路内の複数の復号信号に応答して、各有効にされたサブブロックにイネーブル信号を提供することをさらに含む、請求項12に記載のメモリデバイスをアクセスする方法。
- 前記複数のサブブロックを有効にすることは、プログラミング電圧、リード電圧、または消去電圧を受信するように、前記サブブロック内のメモリセルに結合されたアクセス線を有効にすることをさらに含む、請求項12に記載のメモリデバイスをアクセスする方法。
- 複数の行及び複数の列を成すように配置された多数のサブブロックを有するメモリセルアレイと、
複数の信号線と、
前記複数の信号上の所定の信号に基づいて前記多数のサブブロックの中から複数のサブブロックを同時に有効にするように構成されたデコード回路と、を含み、
同時に有効にされる前記サブブロックは、前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる、メモリデバイス。 - 前記有効にされた前記複数のサブブロックは、有効にされないサブブロックのみに隣接する、請求項15に記載のメモリデバイス。
- 前記サブブロックは、電荷捕獲トランジスタを備える、請求項15に記載のメモリデバイス。
- 前記サブブロックは、フローティングゲートトランジスタを備える、請求項15に記載のメモリデバイス。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10734049B2 (en) | 2012-08-21 | 2020-08-04 | Micron Technology, Inc. | Apparatuses and methods involving accessing distributed sub-blocks of memory cells |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107689377A (zh) * | 2016-08-06 | 2018-02-13 | 厦门海存艾匹科技有限公司 | 含有分离地址/数据转换器的三维一次电编程存储器 |
US9312005B2 (en) * | 2013-09-10 | 2016-04-12 | Micron Technology, Inc. | Accessing memory cells in parallel in a cross-point array |
US11635894B2 (en) | 2018-03-16 | 2023-04-25 | Micron Technology, Inc. | Clustered parity for NAND data placement schema |
CN118444854A (zh) | 2018-03-16 | 2024-08-06 | 美光科技公司 | Nand数据放置模式 |
US11271002B2 (en) | 2019-04-12 | 2022-03-08 | Micron Technology, Inc. | Methods used in forming a memory array comprising strings of memory cells |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5204842A (en) * | 1987-08-05 | 1993-04-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory with memory unit comprising a plurality of memory blocks |
US5367655A (en) | 1991-12-23 | 1994-11-22 | Motorola, Inc. | Memory and associated method including an operating mode for simultaneously selecting multiple rows of cells |
US6098145A (en) * | 1998-02-18 | 2000-08-01 | Winbond Electronics Corporation | Pulsed Y-decoders for improving bitline precharging in memories |
JP3707943B2 (ja) * | 1998-12-24 | 2005-10-19 | 株式会社東芝 | 半導体記憶装置 |
JP4458584B2 (ja) * | 1999-09-07 | 2010-04-28 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US7177181B1 (en) | 2001-03-21 | 2007-02-13 | Sandisk 3D Llc | Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics |
US6724665B2 (en) * | 2001-08-31 | 2004-04-20 | Matrix Semiconductor, Inc. | Memory device and method for selectable sub-array activation |
US6975536B2 (en) * | 2002-01-31 | 2005-12-13 | Saifun Semiconductors Ltd. | Mass storage array and methods for operation thereof |
US6879505B2 (en) | 2003-03-31 | 2005-04-12 | Matrix Semiconductor, Inc. | Word line arrangement having multi-layer word line segments for three-dimensional memory array |
US20050144516A1 (en) * | 2003-12-30 | 2005-06-30 | Gonzalez Carlos J. | Adaptive deterministic grouping of blocks into multi-block units |
US7286439B2 (en) | 2004-12-30 | 2007-10-23 | Sandisk 3D Llc | Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders |
US7889571B2 (en) * | 2008-01-09 | 2011-02-15 | Unity Semiconductor Corporation | Buffering systems methods for accessing multiple layers of memory in integrated circuits |
US7359279B2 (en) * | 2005-03-31 | 2008-04-15 | Sandisk 3D Llc | Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers |
JP2007095222A (ja) * | 2005-09-30 | 2007-04-12 | Eastman Kodak Co | 半導体メモリ及びそのメモリコントローラ |
US7649788B2 (en) | 2006-01-30 | 2010-01-19 | Unity Semiconductor Corporation | Buffering systems for accessing multiple layers of memory in integrated circuits |
US7505328B1 (en) * | 2006-08-14 | 2009-03-17 | Spansion Llc | Method and architecture for fast flash memory programming |
US8139432B2 (en) * | 2006-12-27 | 2012-03-20 | Samsung Electronics Co., Ltd. | Variable resistance memory device and system thereof |
CN100552645C (zh) * | 2007-05-28 | 2009-10-21 | 创见资讯股份有限公司 | 非易失性存储器装置与数据的存取电路及其方法 |
KR20110005788A (ko) * | 2008-02-19 | 2011-01-19 | 램버스 인코포레이티드 | 할당 가능 자원을 갖는 멀티-뱅크 플래시 메모리 구조 |
KR20090095003A (ko) * | 2008-03-04 | 2009-09-09 | 삼성전자주식회사 | 적층형 반도체 메모리 장치 |
US8332580B2 (en) | 2008-04-02 | 2012-12-11 | Zikbit Ltd. | System, method and apparatus for memory with embedded associative section for computations |
JP4806046B2 (ja) * | 2009-03-16 | 2011-11-02 | 株式会社東芝 | 半導体記憶装置 |
US7940554B2 (en) | 2009-04-24 | 2011-05-10 | Sandisk 3D Llc | Reduced complexity array line drivers for 3D matrix arrays |
JP2011165298A (ja) | 2010-01-18 | 2011-08-25 | Elpida Memory Inc | 半導体記憶装置及びこれを備えた情報処理システム |
WO2012050935A2 (en) * | 2010-09-28 | 2012-04-19 | Fusion-Io, Inc. | Apparatus, system, and method for data transformations within a data storage device |
US8273610B2 (en) * | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
US8645616B2 (en) * | 2011-02-03 | 2014-02-04 | Micron Technology, Inc. | Protecting groups of memory cells in a memory device |
KR101772951B1 (ko) * | 2011-03-10 | 2017-09-13 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 읽기 방법 |
US8760957B2 (en) * | 2012-03-27 | 2014-06-24 | SanDisk Technologies, Inc. | Non-volatile memory and method having a memory array with a high-speed, short bit-line portion |
US8891305B2 (en) | 2012-08-21 | 2014-11-18 | Micron Technology, Inc. | Apparatuses and methods involving accessing distributed sub-blocks of memory cells |
-
2012
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-
2020
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10734049B2 (en) | 2012-08-21 | 2020-08-04 | Micron Technology, Inc. | Apparatuses and methods involving accessing distributed sub-blocks of memory cells |
US11282556B2 (en) | 2012-08-21 | 2022-03-22 | Micron Technology, Inc. | Apparatuses and methods involving accessing distributed sub-blocks of memory cells |
Also Published As
Publication number | Publication date |
---|---|
TW201419302A (zh) | 2014-05-16 |
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