CN104685569B - 关于存取存储器单元的分布式子块的设备及方法 - Google Patents

关于存取存储器单元的分布式子块的设备及方法 Download PDF

Info

Publication number
CN104685569B
CN104685569B CN201380049356.8A CN201380049356A CN104685569B CN 104685569 B CN104685569 B CN 104685569B CN 201380049356 A CN201380049356 A CN 201380049356A CN 104685569 B CN104685569 B CN 104685569B
Authority
CN
China
Prior art keywords
block
sub
memory cell
memory
array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380049356.8A
Other languages
English (en)
Other versions
CN104685569A (zh
Inventor
丹沢彻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN104685569A publication Critical patent/CN104685569A/zh
Application granted granted Critical
Publication of CN104685569B publication Critical patent/CN104685569B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明描述关于存取存储器单元的分布式子块的设备及方法。在这一方法中，存储器阵列中的存储器单元的分布式子块被启用来同时进行存取。本发明描述额外实施例。

Description

关于存取存储器单元的分布式子块的设备及方法
优先权申请
本申请案主张2012年8月21日申请的第13/590,926号美国申请案的优先权权益，所述申请案的全部内容以引用的方式并入本文中。
背景技术
形成于集成电路(IC)中的半导体存储器装置用于例如个人数字助理(PDA)、膝上型计算机、移动电话及数码相机等许多电子装置中。
附图说明
在随附图式的各图中通过实例且非限制地说明一些实施例，其中：
图1是根据本发明的各种实施例的呈存储器装置的形式的设备的框图；
图2是根据本发明的各种实施例的呈解码器电路的形式的设备的示意电路视图；
图3是根据本发明的各种实施例的呈存储器装置的形式的设备的框图；
图4是根据本发明的各种实施例的图3的存储器装置的框图；
图5是根据本发明的各种实施例的半导体构造的横截面视图；
图6是根据本发明的各种实施例的一种方法的流程图；及
图7是根据本发明的各种实施例的呈存储器装置的形式的设备的框图。
具体实施方式
出于本文件的目的，存储器单元(单元)包含(例如)相变存储器单元、动态随机存取存储器(DRAM)存储器单元或电荷存储存储器单元(例如具有电荷捕获或浮动栅极的晶体管)，但是实施例并不是特定仅限于这些单元。每一单元可包括能够存储多个分离且不同状态中的一者的多状态装置，每一状态表示不同数据。“设备”可指代许多结构中的任一者，例如电路、装置或系统。
在对单元的操作(例如编程操作、读取操作或擦除操作)期间，电流可在所述单元中流动。如果同时存取多个单元且所述单元是在存储器阵列的一个区域中彼此接近，那么大量电流可流动通过相同区域。当存取所述区域中的单元时，所述区域外部的单元可能无法汲取电流，且电流的不平衡可导致存储器阵列中的噪声。
本发明人已发现可通过同时存取跨存储器阵列分布的单元的多个子块来解决上文提及的挑战以及其它挑战。在操作期间流动通过子块中的单元的电流接着跨所述存储器阵列分布。
图1是根据本发明的各种实施例的呈存储器装置100的形式的设备的框图。实质上矩形二维单元阵列102及感测/缓存电路104形成在半导体衬底106上。阵列102中的单元分成子块110、114、116、118、120、124、126、128、130、134、136、138、140、144、146及148。子块110到148中的每一者包含可通过一或多个存取线(例如，字线，未展示)存取且在耦合到感测/缓存电路104的一或多个数据线(未展示)上提供数据的两个或两个以上单元。例如，子块110包含单元149。子块110到148的每一者可含有数千个单元。三维单元阵列可包括彼此堆叠的多个二维单元阵列，例如阵列102。
所说明阵列102分成四个子块行，阵列102中的每一子块行包括包含子块110到148中的四者的子阵列。所说明阵列102还分成子块110到148中的四列。由图1中的水平线及垂直线展示子块110到148的边界。
阵列102中的子块110到148中的每一者具有可参考坐标系中的第一坐标及第二坐标定义的位置。例如，每一子块可参考来自笛卡尔坐标系中的参考位置(例如，原点)的x坐标及y坐标而定位在二维阵列中。子块可根据例如极坐标系等其它坐标系而定位在阵列102中。例如，子块可通过来自阵列102的隅角的径向坐标及来自阵列102的边界的角坐标而定位在阵列102中。
至少根据本发明的一个实施例，子块110到148中的每一者可具有(例如)约800微米×约200纳米的尺寸。子块可根据笛卡尔坐标系而定位在阵列102中，其中原点在子块110的左下角处。子块110、128、136及144的水平边界是在(例如)离原点约800微米的x坐标152处。子块114、120、138及146是在x坐标152与(例如)离原点约1600微米的x坐标154之间。子块116、124、130及148是在x坐标154与(例如)离原点约2400微米的x坐标156之间。子块118、126、134及140是在x坐标156与(例如)离原点约3200微米的x坐标158之间。子块110、120、130及140的垂直边界是在(例如)离原点约200纳米的y坐标162处。子块114、124、134及144是在y坐标162与(例如)离原点约400纳米的y坐标164之间。子块116、126、136及146是在y坐标164与(例如)离原点约600纳米的y坐标166之间。子块118、128、138及148是在y坐标166与(例如)离原点约800纳米的y坐标168之间。
阵列102中的单元的块(其中块包括一组子块)中的所有单元被启用以同时进行存取。举例而言，例如在编程操作、读取操作或擦除操作期间存取块中的(若干)单元时，所述块外部的单元未被启用来进行存取。在所说明的实施例中，单元的每一块包含子块110到148中可通过解码器电路启用且跨阵列102分布的四个子块。
图2是根据本发明的各种实施例的呈解码器电路200的形式的设备的示意电路视图。可通过块启用信号启用子块110到148中的每一者中的单元以进行存取，所述块启用信号由启用电路(例如逻辑门)提供(例如，产生)，所述启用电路是响应于解码器电路(例如解码器电路200)中的解码信号而选择性地激活。解码器电路200可启用阵列102中的子块110到148中的两者的单元以进行存取，且子块110到148的另外两者的单元可被启用以同时通过实质上类似的解码器电路(未展示)存取。例如，块启用信号可启用耦合到子块中的单元的存取线以接收编程电压或读取电压或擦除电压。
子块118、128、138及148构成阵列102中的第一子阵列，且可通过来自例如逻辑门等四个相应电路(例如AND门202、204、206及208)中的一者的块启用信号启用子块118、128、138及148中的每一者中的单元。AND门202到208中的每一者包含耦合到分别载送互补解码信号a0及a1的两条线212及214中的一者的第一输入。解码信号a0及a1中的一者为高，且解码信号a0及a1中的另一者为低。AND门202到208中的每一者包含耦合到分别载送互补解码信号b0及b1的两条线216及218中的一者的第二输入。解码信号b0及b1中的一者为高，且解码信号b0及b1中的另一者为低。AND门202到208的所述输入以使得AND门202到208中的仅一者提供高块启用信号以每次启用第一子阵列中的子块118、128、138及148中的仅一者的模式耦合到线212到218。提供解码信号a0、a1、b0及b1以基于存储器请求中的地址而选择子块118、128、138及148中的一者。
子块116、126、136及146构成阵列102中的第二子阵列，且可通过来自四个相应AND门232、234、236及238中的一者的块启用信号启用子块116、126、136及146中的每一者中的单元。AND门232到238中的每一者包含耦合到分别载送解码信号a0及a1的两条线212及214中的一者的第一输入。AND门232到238中的每一者包含耦合到分别载送解码信号b0及b1的两条线216及218中的一者的第二输入。AND门232到238的所述输入以使得AND门232到238中的仅一者提供高块启用信号以每次启用第二子阵列中的子块116、126、136及146中的仅一者的模式耦合到线212到218。可改变解码信号a0、a1、b0及b1以停用已启用的子块118、128、138、148、116、126、136及146中的一或多者，且启用未启用的子块118、128、138、148、116、126、136及146中的一或多者。
参考图1，在存储器操作期间，解码器电路200的操作可启用子块110、114、116及118中的单元以同时进行存取，而子块120、124、126、128、130、134、136、138、140、144、146及148的单元未启用来进行存取。每一经启用的子块110具有不同于其它经启用的子块114、116及118中的任一者的x坐标及y坐标的x坐标及y坐标。例如，包含单元149的子块110可具有介于0微米与800微米之间的x坐标，而子块114、116及118每一者具有大于800微米的x坐标。包含单元149的子块110可具有介于0纳米与200纳米之间的y坐标，而子块114、116及118每一者具有大于200纳米的y坐标。
每一经启用的子块110、114、116及118是在存储器装置100中的不包含另一经启用的子块的子块行中，且是在不包含另一经启用的子块的子块列中。每一子块行每次仅包含一个经启用的子块，且每一子块列每次仅包含一个经启用的子块。经启用的子块110、114、116及118通过未启用来进行存取的子块120、124、126、128、130、134、136、138、140、144、146及148而彼此分离。经启用的子块110、114、116及118中的每一者仅邻近于未启用来进行存取的子块。
图3是根据本发明的各种实施例的呈存储器装置300的形式的设备的框图。存储器装置300是三维的且包括堆叠在一起的四个实质上矩形二维单元阵列302、304、306及308。为清晰起见，将阵列302、304、306及308展示为分离。存储器装置300还包括感测/缓存电路310。阵列302、304、306及308以及感测/缓存电路310是形成在半导体衬底(未展示)上。在一些实施例中，可在衬底上形成阵列302，此后在阵列302上方形成阵列304，接着在阵列304上方形成阵列306，然后在阵列306上方形成阵列308。如此，在所述衬底上方形成阵列302、304、306、308的堆叠。
阵列302、304、306及308中的单元是配置在单元的子块中。由图3中的水平线及垂直线展示子块的边界。每一阵列302、304、306及308包含四个子块行及16个子块列，每一阵列302、304、306及308中总计包含64个单元子块。所述子块中的每一者是定位在阵列302、304、306及308中的一者中的子块行及子块列中。阵列302、304、306及308中的每一子块行包括包含16个子块的子阵列。子块在所有阵列302、304、306及308中具有实质上相同尺寸使得每一阵列302、304、306及308中的每一子块处在其它阵列302、304、306及308中的对应子块正下方及/或上方。
阵列302、304、306及308中的块中的所有单元被启用以同时进行存取。举例而言，例如在编程操作、读取操作或擦除操作期间启用块中的单元以进行存取时，所述块外部的单元未被启用来进行存取。存储器装置300中的每一块包含阵列302、304、306及308中的每一者中可通过解码器电路(未展示)启用且跨阵列302、304、306及308分布的四个子块。块可包含在相应阵列302、304、306及308中具有相同位置的子块。块可包含：阵列302中的子块320、322、324及326；阵列304中的子块340、342、344及346；阵列306中的子块360、362、364及366；及阵列308中的子块380、382、384及386。子块320、340、360及380在相应阵列302、304、306及308中占据相同位置。子块322、342、362及382在相应阵列302、304、306及308中占据相同位置。子块324、344、364及384在相应阵列302、304、306及308中占据相同位置。子块326、346、366及386在相应阵列302、304、306及308中占据相同位置。
图4是根据本发明的各种实施例的图3的存储器装置300的框图。单元的块可包含：阵列302中的子块421、423、427及429；阵列304中的子块441、443、445及447；阵列306中的子块461、463、467及469；及阵列308中的子块481、483、485及487。
阵列302中的子块421、423、427及429并未占据与阵列304中的子块441、443、445及447相同的位置。阵列304中的子块441、443、445及447并未占据与阵列306中的子块461、463、467及469相同的位置。阵列306中的子块461、463、467及469并未占据与阵列308中的子块481、483、485及487相同的位置。因此，可选择形成块的子块使得所述子块在堆叠中的对应阵列内占据或不占据相同位置。许多布置是可行的。
图5是根据本发明的各种实施例的半导体构造500的横截面视图。半导体构造500可包括展示在图1中的存储器装置100的一部分。半导体构造500包含四串506电荷存储装置，其中每串506连接到分离数据线510。串506耦合到单一共同源极514。串506形成在p型硅衬底524上方，且共同源极514的电势是通过衬底524中的晶体管(例如，互补金属氧化物半导体(CMOS)晶体管)的操作控制。
n型硅阱530形成在衬底524中。第一p+型扩散区域534及第二p+型扩散区域538形成在n型硅阱530中。第一p+型扩散区域534耦合到电力供应电压Vcc节点且第二p+型扩散区域538耦合到共同源极514。第一多晶硅栅极540形成在衬底524上方且在第一p+型扩散区域534与第二p+型扩散区域538之间以在电力供应电压Vcc节点与共同源极514之间形成p沟道晶体管。
第一n+型扩散区域552及第二n+型扩散区域556形成在衬底524中。第一n+型扩散区域552耦合到共同源极514且第二n+型扩散区域556耦合到一参考电压Vss节点(例如，接地电压)。第二多晶硅栅极560形成在衬底524上方且在第一n+型扩散区域552与第二n+型扩散区域556之间以在参考电压Vss节点与数据线510之间形成n沟道晶体管。
第一多晶硅栅极540及第二多晶硅栅极560是通过例如二氧化硅等电介质(未展示)而与衬底524分离。展示实质上正交于共同源极514的数据线510的横截面视图。图5中的数据线510是实质上正方形，但也可具有不同几何形状。衬底524中的CMOS晶体管可将电流自共同源极514汲取到参考电压Vss节点且跨单元阵列分布。根据本发明的各种实施例的单元阵列的操作可通过如本文所述般操作以跨存储器装置100更均匀地分布电流而降低电力供应电压Vcc节点及参考电压Vss节点中的噪声。
图6是根据本发明的各种实施例的一种方法600的流程图。在框610中，方法600开始。在框620中，在例如存储器装置等设备中接收可能包含命令及地址的存储器请求。在框630中，响应于所述存储器请求启用所述设备中的存储器单元的分布式子块，而未启用所述存储器装置中的单元的其它块。例如，参考图1，子块110、114、116及118可能被启用以同时进行存取，而子块120、124、126、128、130、134、136、138、140、144、146及148未被启用来进行存取。在框640中，通过控制器执行所述存储器请求以编程、读取或擦除经启用的子块110、114、116及118中的单元。在框650中，方法600结束。方法600跨存储器装置更均匀地分布电流以降低电力供应电压节点及参考电压节点中的噪声。各种实施例可具有多于或少于图6中所展示的活动。在一些实施例中，图6中的活动可经重复、彼此替代及/或以串行或并行方式执行。
图7是根据本发明的各种实施例的呈存储器装置700的形式的设备的框图。存储器装置700耦合到控制总线704以经由控制信号线705接收多个控制信号。存储器装置700还耦合到地址总线706以在地址信号线707上接收地址信号A0到Ax且耦合到数据总线708以发射且接收数据信号。尽管描绘为在分离物理总线上接收数据信号，但也可在相同物理总线上多路复用及接收数据信号。
存储器装置700包含可以行及列布置的一或多个单元阵列710。根据本发明的各种实施例，阵列710的单元可包括DRAM单元或相变单元或电荷存储单元(例如，具有浮动栅极晶体管或电荷捕获晶体管的快闪存储器单元)。存储器装置700可包括NAND存储器装置。阵列710可包含作为存储器装置700的部分驻留在单一裸片上或多个裸片上的多个单元库及块。阵列710中的单元可为单电平单元(SLC)或多电平单元(MLC)单元或其组合。根据本发明的各种实施例，阵列710可包含图1中所展示的单元阵列102及图3与4中所展示的单元阵列302、304、306及308。
地址电路712可锁存在地址信号线707上所接收的地址信号A0到Ax。地址信号A0到Ax可通过行解码器716及列解码器718解码以存取存储在阵列710中的数据。存储器装置700可通过使用感测/缓存电路722中的感测装置感测阵列710中的单元中的电压或电流变化而读取阵列710中的数据。根据本发明的各种实施例，行解码器716可包含图2中所展示的解码器电路200。根据本发明的各种实施例，感测/缓存电路722可包含图1中所展示的感测/缓存电路104及图3与4中所展示的感测/缓存电路310。
数据输入及输出(I/O)电路726经由耦合到数据总线708的外部(例如，数据I/O)节点728实施双向数据通信。根据本发明的各种实施例，I/O电路726包含N个驱动器及接收器电路740。存储器装置700包含经配置以支持存储器装置700的操作(例如将数据写入到阵列710及/或自阵列710擦除数据)的控制器。所述控制器可包括(例如)在与包含阵列710及/或存储器装置700的其它组件中的任一者或全部的裸片相同或不同的裸片上的控制电路742(例如，经配置以实施状态机)。所述控制器可包括控制电路742、固件、软件或前述中的任一者或全部的组合。可经由N条信号线746在感测/缓存电路722与I/O电路726之间传送数据。可以控制信号及地址信号A0到Ax接收存储器请求且可通过控制器执行所述存储器请求。
每一驱动器及接收器电路740可包含驱动器电路750。可将控制信号(例如，通过耦合到控制电路742的控制逻辑电路768)提供到驱动器电路750。控制逻辑电路768可经由线770及772将所述控制信号提供到驱动器电路750。
本文中所描述的设备及方法可跨单元阵列分布电流以在存储器操作期间降低阵列中的噪声。这可导致显著性能改进及更可靠操作。
已描述示范性结构及方法。尽管已描述特定实施例，但显而易见的是，可对这些实施例做出各种修改及改变。因此，本说明书及图式应视为具说明性而非限制性意义。
遵照37C.F.R.§1.72(b)规定提供本发明的摘要，需要使读者可快速确定技术揭示内容的本质的摘要。其提交条件是其将不用来解释或限制权利要求书。此外，在前述具体实施方式中，可了解，为简化本发明而将各种特征分组在单一实施例中。本发明的这一方法不应解释为限制权利要求书。因此，所附权利要求书据此并入具体实施方式中，其中每一权利要求独立作为一单独实施例。

Claims (29)

1.一种用于存取存储器单元的分布式子块的方法，其包括：
同时存取存储器单元的第一子块及存储器单元的第二子块，其中存储器单元的所述第一及第二子块是存储器阵列的多个存储器单元块中的存储器单元块的一部分，其中所述存储器单元块的所述第一子块和所述存储器单元块的所述第二子块不在所述存储器单元块的同一行或同一列。
2.根据权利要求1所述的方法，其中同时存取存储器单元的第一子块及存储器单元的第二子块包括：在存取具有第一坐标及第二坐标的所述第二子块的同时存取具有第一坐标及第二坐标的所述第一子块，其中所述第一子块的所述第一坐标及所述第二坐标不同于所述第二子块的所述第一坐标及所述第二坐标。
3.根据权利要求1所述的方法，其中同时存取存储器单元的第一子块及存储器单元的第二子块包括：同时存取所述第一子块及所述第二子块，所述第一子块具有不同于所述第二子块的x坐标及y坐标的x坐标及y坐标，其中所述x坐标及y坐标是笛卡尔坐标系的一部分。
4.根据权利要求1所述的方法，其中同时存取存储器单元的第一子块及存储器单元的第二子块包括：同时存取所述第一子块及所述第二子块，所述第一子块具有不同于所述第二子块的径向坐标及角坐标的径向坐标及角坐标。
5.一种用于存取存储器单元的分布式子块的方法，其包括：
在设备中接收存储器请求；及
在所述设备中执行所述存储器请求，其中所述执行包括：
在存储器阵列的存储器块的存储器单元的第一子块中存取第一数据，其中所述存储器阵列包括存储器单元的子块的行及列；及
在存取所述第一数据的同时在所述存储器阵列的所述存储器块的存储器单元的第二子块中存取第二数据，其中所述第二子块是在所述存储器阵列的未包含所述第一子块的子块行及子块列中。
6.根据权利要求5所述的方法，其中存取所述第一数据包括将所述第一数据写入到所述第一子块的存储器单元，且存取所述第二数据包括将所述第二数据写入到所述第二子块的存储器单元。
7.根据权利要求5所述的方法，其中存取所述第一数据包括自所述第一子块的存储器单元读取所述第一数据，且存取所述第二数据包括自所述第二子块的存储器单元读取所述第二数据。
8.根据权利要求5所述的方法，其中存取所述第一数据包括自所述第一子块的存储器单元擦除所述第一数据，且存取所述第二数据包括自所述第二子块的存储器单元擦除所述第二数据。
9.根据权利要求5所述的方法，其中执行所述存储器请求进一步包括：在存取所述第一数据及所述第二数据的同时在所述存储器阵列的存储器单元的第三子块中存取第三数据，其中所述第三子块是在所述存储器阵列中不同于所述第一子块的子块行及子块列中。
10.一种用于存取存储器单元的分布式子块的方法，其包括同时存取在存储器阵列中的相同的存储器块中的存储器单元的多个子块，所述所存取的子块通过所述存储器阵列中不被存取的子块彼此分离，以使得所述多个子块中的所存取的子块与所述多个子块中的其它被同时存取的子块不在相同行或相同列。
11.根据权利要求10所述的方法，其中存取存储器单元的多个子块进一步包括：同时存取电荷存储单元的多个子块。
12.根据权利要求10所述的方法，其中存取存储器单元的多个子块进一步包括：存取二维存储器单元阵列中的存储器单元的多个子块。
13.根据权利要求10所述的方法，其中存取存储器单元的多个子块进一步包括：存取在三维存储器单元阵列中的存储器单元的多个子块。
14.一种用于存取存储器单元的分布式子块的方法，其包括启用存储器阵列中的存储器块中的存储器单元的多个子块以同时进行存取，所述所启用的子块的每一者仅邻近于所述存储器阵列中未启用来进行存取的存储器单元的子块，其中在所述存储器块中的多个所启用的子块中的子块与在所述存储器块中的多个所启用的子块中的其它被同时启用的子块不在相同行或相同列。
15.根据权利要求14所述的方法，其中启用多个子块进一步包括：响应于解码器电路中的多个解码信号而对每一所启用的子块提供启用信号。
16.根据权利要求15所述的方法，其进一步包括改变所述解码信号以停用经启用的子块且启用未启用的子块。
17.根据权利要求14所述的方法，其中启用多个子块进一步包括：启用包括多个存储器单元子阵列的存储器阵列中的每一子阵列中的存储器单元的一个子块，每一子阵列包括存储器单元的多个子块。
18.根据权利要求14所述的方法，其中启用多个子块进一步包括：启用耦合到所述子块中的所述存储器单元的存取线以接收编程电压或读取电压或擦除电压。
19.一种用于存取存储器单元的分布式子块的设备，其包括：
存储器单元阵列的存储器块中的存储器单元的多个子块；及
解码器电路，其包括多个启用电路，每一启用电路耦合到多个解码信号线以响应于所述解码信号提供启用信号，所述启用信号启用所述子块的子集以进行存取，所述所启用的子块跨所述单元阵列分布，以使得在所述存储器块中的所述多个子块中的所存取的子块与在所述存储器块中的所述多个子块中的其它被同时存取的子块不在相同行或相同列。
20.根据权利要求19所述的设备，其中所述所启用的子块仅邻近于未由所述启用电路启用的子块。
21.根据权利要求19所述的设备，其中所述启用电路包括逻辑门，每一逻辑门包括耦合到所述解码信号中的至少一者的至少一个输入。
22.根据权利要求19所述的设备，其中每一启用电路包括AND门。
23.根据权利要求19所述的设备，其中所述存储器单元阵列包括多个子阵列，每一子阵列包括多个所述子块，其中每一子阵列每次仅包含一个经启用的子块。
24.根据权利要求19所述的设备，其中所述存储器单元阵列包括所述子块的行及列，其中每一子块行每次仅包含一个经启用的子块且每一子块列每次仅包含一个经启用的子块。
25.根据权利要求19所述的设备，其中每一存储器单元包括电荷捕获晶体管。
26.根据权利要求19所述的设备，其中每一存储器单元包括浮动栅极晶体管。
27.根据权利要求19所述的设备，其中所述设备包括系统。
28.根据权利要求19所述的设备，其中所述设备包括存储器装置。
29.一种用于存取存储器单元的分布式子块的方法，其包括：
针对三维存储器阵列中的多个二维存储器单元阵列的每一者，同时存取所述相应二维阵列中的相同存储器块中的存储器单元的多个子块，所述所存取的子块是通过所述阵列中不被存取的子块而彼此分离，以使得所述多个子块中的所存取的子块与所述多个子块中的其它被同时存取的子块不在相同行或相同列；且其中所述三维阵列中的所述所存取的子块在所述二维阵列的每一者中占据相同位置。
CN201380049356.8A 2012-08-21 2013-08-20 关于存取存储器单元的分布式子块的设备及方法 Active CN104685569B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/590,926 US8891305B2 (en) 2012-08-21 2012-08-21 Apparatuses and methods involving accessing distributed sub-blocks of memory cells
US13/590,926 2012-08-21
PCT/US2013/055767 WO2014031624A1 (en) 2012-08-21 2013-08-20 Apparatuses and methods involving accessing distributed sub-blocks of memory cells

Publications (2)

Publication Number Publication Date
CN104685569A CN104685569A (zh) 2015-06-03
CN104685569B true CN104685569B (zh) 2016-07-06

Family

ID=50147891

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380049356.8A Active CN104685569B (zh) 2012-08-21 2013-08-20 关于存取存储器单元的分布式子块的设备及方法

Country Status (7)

Country Link
US (5) US8891305B2 (zh)
EP (2) EP3686890A1 (zh)
JP (1) JP6321650B2 (zh)
KR (1) KR102214272B1 (zh)
CN (1) CN104685569B (zh)
TW (1) TWI512756B (zh)
WO (1) WO2014031624A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9779791B2 (en) 2012-08-21 2017-10-03 Micron Technology, Inc. Apparatuses and methods involving accessing distributed sub-blocks of memory cells

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107689377A (zh) * 2016-08-06 2018-02-13 厦门海存艾匹科技有限公司 含有分离地址/数据转换器的三维一次电编程存储器
US9312005B2 (en) * 2013-09-10 2016-04-12 Micron Technology, Inc. Accessing memory cells in parallel in a cross-point array
WO2019178538A1 (en) 2018-03-16 2019-09-19 Micron Technology, Inc Clustered parity for nand data placement schema
KR20200122407A (ko) 2018-03-16 2020-10-27 마이크론 테크놀로지, 인크. Nand 데이터 배치 스키마
US11271002B2 (en) 2019-04-12 2022-03-08 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367655A (en) * 1991-12-23 1994-11-22 Motorola, Inc. Memory and associated method including an operating mode for simultaneously selecting multiple rows of cells
CN1930635A (zh) * 2003-12-30 2007-03-14 桑迪士克股份有限公司 对多个区块进行适应性确定群组以成为多个多区块单元

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204842A (en) * 1987-08-05 1993-04-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory with memory unit comprising a plurality of memory blocks
US6098145A (en) * 1998-02-18 2000-08-01 Winbond Electronics Corporation Pulsed Y-decoders for improving bitline precharging in memories
JP3707943B2 (ja) * 1998-12-24 2005-10-19 株式会社東芝 半導体記憶装置
JP4458584B2 (ja) * 1999-09-07 2010-04-28 株式会社ルネサステクノロジ 半導体記憶装置
US7177181B1 (en) 2001-03-21 2007-02-13 Sandisk 3D Llc Current sensing method and apparatus particularly useful for a memory array of cells having diode-like characteristics
US6724665B2 (en) * 2001-08-31 2004-04-20 Matrix Semiconductor, Inc. Memory device and method for selectable sub-array activation
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7286439B2 (en) 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders
US7889571B2 (en) * 2008-01-09 2011-02-15 Unity Semiconductor Corporation Buffering systems methods for accessing multiple layers of memory in integrated circuits
US7359279B2 (en) * 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
JP2007095222A (ja) * 2005-09-30 2007-04-12 Eastman Kodak Co 半導体メモリ及びそのメモリコントローラ
US7649788B2 (en) 2006-01-30 2010-01-19 Unity Semiconductor Corporation Buffering systems for accessing multiple layers of memory in integrated circuits
US7505328B1 (en) * 2006-08-14 2009-03-17 Spansion Llc Method and architecture for fast flash memory programming
US8139432B2 (en) * 2006-12-27 2012-03-20 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
CN100552645C (zh) * 2007-05-28 2009-10-21 创见资讯股份有限公司 非易失性存储器装置与数据的存取电路及其方法
EP2248130A1 (en) * 2008-02-19 2010-11-10 Rambus Inc. Multi-bank flash memory architecture with assignable resources
KR20090095003A (ko) * 2008-03-04 2009-09-09 삼성전자주식회사 적층형 반도체 메모리 장치
US8332580B2 (en) 2008-04-02 2012-12-11 Zikbit Ltd. System, method and apparatus for memory with embedded associative section for computations
JP4806046B2 (ja) * 2009-03-16 2011-11-02 株式会社東芝 半導体記憶装置
US7940554B2 (en) 2009-04-24 2011-05-10 Sandisk 3D Llc Reduced complexity array line drivers for 3D matrix arrays
JP2011165298A (ja) 2010-01-18 2011-08-25 Elpida Memory Inc 半導体記憶装置及びこれを備えた情報処理システム
US9263102B2 (en) * 2010-09-28 2016-02-16 SanDisk Technologies, Inc. Apparatus, system, and method for data transformations within a data storage device
US8273610B2 (en) * 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8645616B2 (en) * 2011-02-03 2014-02-04 Micron Technology, Inc. Protecting groups of memory cells in a memory device
KR101772951B1 (ko) * 2011-03-10 2017-09-13 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 읽기 방법
US8760957B2 (en) * 2012-03-27 2014-06-24 SanDisk Technologies, Inc. Non-volatile memory and method having a memory array with a high-speed, short bit-line portion
US8891305B2 (en) 2012-08-21 2014-11-18 Micron Technology, Inc. Apparatuses and methods involving accessing distributed sub-blocks of memory cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367655A (en) * 1991-12-23 1994-11-22 Motorola, Inc. Memory and associated method including an operating mode for simultaneously selecting multiple rows of cells
CN1930635A (zh) * 2003-12-30 2007-03-14 桑迪士克股份有限公司 对多个区块进行适应性确定群组以成为多个多区块单元

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9779791B2 (en) 2012-08-21 2017-10-03 Micron Technology, Inc. Apparatuses and methods involving accessing distributed sub-blocks of memory cells
US10170169B2 (en) 2012-08-21 2019-01-01 Micron Technology, Inc. Apparatuses and methods involving accessing distributed sub-blocks of memory cells

Also Published As

Publication number Publication date
EP2888740A4 (en) 2016-04-13
US20190279695A1 (en) 2019-09-12
TW201419302A (zh) 2014-05-16
EP2888740B1 (en) 2020-03-11
JP2015529929A (ja) 2015-10-08
US10170169B2 (en) 2019-01-01
KR102214272B1 (ko) 2021-02-10
US11282556B2 (en) 2022-03-22
US20140056070A1 (en) 2014-02-27
US9779791B2 (en) 2017-10-03
JP6321650B2 (ja) 2018-05-09
EP3686890A1 (en) 2020-07-29
CN104685569A (zh) 2015-06-03
EP2888740A1 (en) 2015-07-01
US10734049B2 (en) 2020-08-04
US20150063022A1 (en) 2015-03-05
KR20150047568A (ko) 2015-05-04
WO2014031624A1 (en) 2014-02-27
US20180122443A1 (en) 2018-05-03
TWI512756B (zh) 2015-12-11
US20210020214A1 (en) 2021-01-21
US8891305B2 (en) 2014-11-18

Similar Documents

Publication Publication Date Title
CN104685569B (zh) 关于存取存储器单元的分布式子块的设备及方法
US11223373B2 (en) Error detection code generation circuits of semiconductor devices, memory controllers including the same and semiconductor memory devices including the same
CN107767905B (zh) 分段式存储器及操作
CN102157199B (zh) 非易失性数据存储设备及其编程方法和存储系统
CN112420715B (zh) 包含阵列下缓冲器电路系统的多层存储器装置
US9437253B2 (en) Memory devices having data lines included in top and bottom conductive lines
CN103928050B (zh) 存储单元和具有存储单元的存储设备
TW201905907A (zh) 用於三維反及記憶體之架構
JP2013200929A (ja) 半導体記憶装置
US20140160847A1 (en) Nonvolatile memory device and memory system comprising same
CN111354403A (zh) 读取存储器的存储器单元
KR102116792B1 (ko) 자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템
US11869579B2 (en) Page buffer circuit and memory device including the same
JP7420786B2 (ja) 半導体回路および電子機器
CN115346583A (zh) 用于存储单元阵列的外围电路及存储器件
CN110827876A (zh) 用于解码用于存取操作的存储器存取地址的设备和方法
KR20120132671A (ko) 챕터 데이터가 저장될 수 있는 캐쉬 메모리 어레이를 구비하는 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant