TW201419302A - 關於存取記憶體單元之分散式子區塊的裝置及方法 - Google Patents

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Abstract

本發明描述關於存取記憶體單元之分散式子區塊的裝置及方法。在一此方法中，一記憶體陣列中之記憶體單元之分散式子區塊經啟用以同時進行存取。本發明亦描述額外實施例。

Description

關於存取記憶體單元之分散式子區塊的裝置及方法
形成於積體電路(IC)中之半導體記憶體器件係用於諸如個人數位助理(PDA)、膝上型電腦、行動電話及數位相機之許多電子器件中。
100‧‧‧記憶體器件
102‧‧‧二維單元陣列
104‧‧‧感測/快取電路
106‧‧‧半導體基板
110‧‧‧子區塊
114‧‧‧子區塊
116‧‧‧子區塊
118‧‧‧子區塊
120‧‧‧子區塊
124‧‧‧子區塊
126‧‧‧子區塊
128‧‧‧子區塊
130‧‧‧子區塊
134‧‧‧子區塊
136‧‧‧子區塊
138‧‧‧子區塊
140‧‧‧子區塊
144‧‧‧子區塊
146‧‧‧子區塊
148‧‧‧子區塊
149‧‧‧單元
152‧‧‧x座標
154‧‧‧x座標
156‧‧‧x座標
158‧‧‧x座標
162‧‧‧y座標
164‧‧‧y座標
166‧‧‧y座標
168‧‧‧y座標
200‧‧‧解碼器電路
202‧‧‧AND閘
204‧‧‧AND閘
206‧‧‧AND閘
208‧‧‧AND閘
212‧‧‧線
214‧‧‧線
216‧‧‧線
218‧‧‧線
232‧‧‧AND閘
234‧‧‧AND閘
236‧‧‧AND閘
238‧‧‧AND閘
300‧‧‧記憶體器件
302‧‧‧二維單元陣列
304‧‧‧二維單元陣列
306‧‧‧二維單元陣列
308‧‧‧二維單元陣列
310‧‧‧感測/快取電路
320‧‧‧子區塊
322‧‧‧子區塊
324‧‧‧子區塊
326‧‧‧子區塊
340‧‧‧子區塊
342‧‧‧子區塊
344‧‧‧子區塊
346‧‧‧子區塊
360‧‧‧子區塊
362‧‧‧子區塊
364‧‧‧子區塊
366‧‧‧子區塊
380‧‧‧子區塊
382‧‧‧子區塊
384‧‧‧子區塊
386‧‧‧子區塊
421‧‧‧子區塊
423‧‧‧子區塊
427‧‧‧子區塊
429‧‧‧子區塊
441‧‧‧子區塊
443‧‧‧子區塊
445‧‧‧子區塊
4‘47‧‧‧子區塊
461‧‧‧子區塊
463‧‧‧子區塊
467‧‧‧子區塊
469‧‧‧子區塊
481‧‧‧子區塊
483‧‧‧子區塊
485‧‧‧子區塊
487‧‧‧子區塊
500‧‧‧半導體構造
506‧‧‧串
510‧‧‧資料線
514‧‧‧共同源極
524‧‧‧p型矽基板
530‧‧‧n型矽井
534‧‧‧第一p+型擴散區域
538‧‧‧第二p+型擴散區域
540‧‧‧第一多晶矽閘極
552‧‧‧第一n+型擴散區域
556‧‧‧第二n+型擴散區域
560‧‧‧第二多晶矽閘極
600‧‧‧方法
610‧‧‧方塊
620‧‧‧方塊
630‧‧‧方塊
640‧‧‧方塊
650‧‧‧方塊
700‧‧‧記憶體器件
704‧‧‧控制匯流排
705‧‧‧控制信號線
706‧‧‧位址匯流排
707‧‧‧位址信號線
708‧‧‧資料匯流排
710‧‧‧單元陣列
712‧‧‧位址電路
716‧‧‧列解碼器
718‧‧‧行解碼器
722‧‧‧感測/快取電路
726‧‧‧資料輸入及輸出(I/O)電路
728‧‧‧外部節點
740‧‧‧驅動器及接收器電路
742‧‧‧控制電路
746‧‧‧信號線
750‧‧‧驅動器電路
768‧‧‧控制邏輯電路
770‧‧‧線
772‧‧‧線
A0至Ax‧‧‧位址信號
a0‧‧‧互補解碼信號
a1‧‧‧互補解碼信號
b0‧‧‧互補解碼信號
b1‧‧‧互補解碼信號
Vcc‧‧‧電力供應電壓
Vss‧‧‧參考電壓
在隨附圖式之圖中藉由實例且非限制地繪示一些實施例，其中：圖1係根據本發明之各種實施例之呈一記憶體器件形式之一裝置之一方塊圖；圖2係根據本發明之各種實施例之呈一解碼器電路形式之一裝置之一示意電路視圖；圖3係根據本發明之各種實施例之呈一記憶體器件形式之一裝置之一方塊圖；圖4係根據本發明之各種實施例之圖3之記憶體器件之一方塊圖；圖5係根據本發明之各種實施例之一半導體構造之一橫截面視圖；圖6係根據本發明之各種實施例之一方法之一流程圖；及圖7係根據本發明之各種實施例之呈一記憶體器件形式之一裝置之一方塊圖。
出於此文件之目的，一記憶體單元包含(例如)一相變記憶體單元、一動態隨機存取記憶體(DRAM)記憶體單元或一電荷儲存記憶體單元(諸如具有一電荷捕獲或一浮動閘之一電晶體)，但是實施例並不特定僅限於該等單元。各單元可包括能夠儲存多個分離且相異狀態之一者之一多狀態器件，各狀態表示不同資料。一「裝置」可指代許多結構之任一者，諸如電路、一器件或一系統。
在對一單元之一操作(諸如一程式化操作、一讀取操作或一擦除操作)期間，電流可在該單元中流動。若同時存取多個單元且該等單元係在一記憶體陣列之一區域中彼此接近，則大量電流可流動通過相同區域。當存取該區域中之單元時，該區域外部之單元可能無法汲取電流，且電流之不平衡可導致記憶體陣列中之雜訊。
本發明者已發現可藉由同時存取跨一記憶體陣列分散之單元之多個子區塊解決上文提及之挑戰以及其他挑戰。在一操作期間流動通過子區塊中之單元之電流接著跨該記憶體陣列分散。
圖1係根據本發明之各種實施例之呈一記憶體器件100形式之一裝置之一方塊圖。一實質上矩形二維單元陣列102及一感測/快取電路104形成於一半導體基板106上。該陣列102中之單元係分成子區塊110、114、116、118、120、124、126、128、130、134、136、138、140、144、146及148。該等子區塊110至148之各者包含可藉由一或多個存取線(例如，字線，未展示)存取且在耦合至感測/快取電路104之一或多個資料線(未展示)上提供資料之兩個或兩個以上單元。例如，子區塊110包含一單元149。該等子區塊110至148之各者可含有數千個單元。一三維單元陣列可包括一陣列堆疊在另一陣列上方之多個二維單元陣列，諸如陣列102。
所繪示陣列102係分成四個子區塊列，陣列102中之各子區塊列 包括包含子區塊110至148之四者之一子陣列。所繪示陣列102亦分成該等子區塊110至148之四行。藉由圖1中之水平線及垂直線展示子區塊110至148之邊界。
陣列102中之子區塊110至148之各者具有可參考一座標系統中之一第一座標及一第二座標進行定義之一位置。例如，各子區塊可參考來自笛卡爾座標系統中之一參考位置(例如，原點)之一x座標及一y座標而定位於一二維陣列中。子區塊可根據諸如極座標系統之其他座標系統而定位於陣列102中。例如，一子區塊可藉由自陣列102之一角之一徑向座標及自陣列102之一邊界之一角座標而定位於陣列102中。
至少根據本發明之一實施例，子區塊110至148之各者可具有(例如)約800微米×約200奈米之尺寸。子區塊可根據具有子區塊110之左下角處之一原點之笛卡爾座標系統而定位於陣列102中。子區塊110、128、136及144之一水平邊界係在(例如)離原點約800微米之一x座標152處。子區塊114、120、138及146係在該x座標152與(例如)離原點約1600微米之一x座標154之間。子區塊116、124、130及148係在該x座標154與(例如)離原點約2400微米之一x座標156之間。子區塊118、126、134及140係在該x座標156與(例如)離原點約3200微米之一x座標158之間。子區塊110、120、130及140之一垂直邊界係在(例如)離原點約200奈米之一y座標162處。子區塊114、124、134及144係在該y座標162與(例如)離原點約400奈米之一y座標164之間。子區塊116、126、136及146係在該y座標164與(例如)離原點約600奈米之一y座標166之間。子區塊118、128、138及148係在該y座標166與(例如)離原點約800奈米之一y座標168之間。
陣列102中之單元之一區塊(其中一區塊包括一群組子區塊)中之所有單元經啟用以同時進行存取。舉例而言，諸如在一程式化操作、一讀取操作或一擦除操作期間存取區塊中之一(若干)單元時，該區塊 外部之單元未經啟用以供存取。在經繪示實施例中，單元之各區塊包含子區塊110至148中可藉由一解碼器電路啟用且可跨陣列102分散之四個子區塊。
圖2係根據本發明之各種實施例之呈一解碼器電路200形式之一裝置之一示意電路視圖。可藉由一區塊啟用信號(藉由回應於一解碼器電路(諸如解碼器電路200)中之解碼信號而選擇性地啟動之一啟用電路(諸如一邏輯閘)提供(例如，產生)該區塊啟用信號)啟用子區塊110至148之各者中之單元.以進行存取。該解碼器電路200可啟用陣列102中之子區塊110至148之兩者之單元以進行存取，且子區塊110至148之另兩者之單元可經啟用以同時藉由一實質上類似解碼器電路(未展示)存取。例如，區塊啟用信號可啟用耦合至子區塊中之單元之存取線以接收程式化電壓或讀取電壓或擦除電壓。
子區塊118、128、138及148構成陣列102中之一第一子陣列，且可藉由來自諸如邏輯閘之四個各自電路(諸如AND閘202、204、206及208)之一者之一區塊啟用信號啟用該等子區塊118、128、138及148之各者中之單元。該等AND閘202至208之各者包含耦合至分別攜載互補解碼信號a0及a1之兩條線212及214之一者之一第一輸入。該等解碼信號a0及a1之一者為高且該等解碼信號a0及a1之一者為低。AND閘202至208之各者包含耦合至分別攜載互補解碼信號b0及b1之兩條線216及218之一者之一第二輸入。該等解碼信號b0及b1之一者為高且該等解碼信號b0及b1之一者為低。AND閘202至208之該等輸入以使得僅該等AND閘202至208之一者提供一高區塊啟用信號以每次僅啟用第一子陣列中之子區塊118、128、138及148之一者之一型樣耦合至該等線212至218。提供解碼信號a0、a1、b0及b1以基於一記憶體請求中之一位址而選擇子區塊118、128、138及148之一者。
子區塊116、126、136及146構成陣列102中之一第二子陣列，且 可藉由來自四個各自AND閘232、234、236及238之一者之一區塊啟用信號啟用該等子區塊116、126、136及146之各者中之單元。該等AND閘232至238之各者包含耦合至分別攜載解碼信號a0及a1之兩條線212及214之一者之一第一輸入。AND閘232至238之各者包含耦合至分別攜載解碼信號b0及b1之兩條線216及218之一者之一第二輸入。AND閘232至238之該等輸入以使得僅該等AND閘232至238之一者提供一高區塊啟用信號以每次僅啟用第二子陣列中之子區塊116、126、136及146之一者之一型樣耦合至該等線212至218。可改變解碼信號a0、a1、b0及b1以停用經啟用之子區塊118、128、138、148、116、126、136及146之一或多者且啟用未經啟用之子區塊118、128、138、148、116、126、136及146之一或多者。
參考圖1，在一記憶體操作期間，解碼器電路200之操作可啟用子區塊110、114、116及118中之單元以同時進行存取，而子區塊120、124、126、128、130、134、136、138、140、144、146及148之單元未經啟用以供存取。各經啟用子區塊110具有不同於其他經啟用子區塊114、116及118之任一者之x座標及y座標之一x座標及一y座標。例如，包含單元149之子區塊110可具有介於0微米與800微米之間之一x座標，而子區塊114、116及118各具有大於800微米之一x座標。包含單元149之子區塊110可具有介於0奈米與200奈米之間之一y座標，而子區塊114、116及118各具有大於200奈米之一y座標。
各經啟用子區塊110、114、116及118係在記憶體器件100中並不包含另一經啟用子區塊之一子區塊列中且係在並不包含另一經啟用子區塊，之一子區塊行中。各子區塊列每次僅包含一經啟用子區塊且各子區塊行每次僅包含一經啟用子區塊。經啟用子區塊110、114、116及118藉由未經啟用以供存取之子區塊120、124、126、128、130、134、136、138、140、144、146及148而彼此分離。該等經啟用子區 塊110、114、116及118之各者僅鄰近於未經啟用以供存取之子區塊。
圖3係根據本發明之各種實施例之呈一記憶體器件300形式之一裝置之一方塊圖。該記憶體器件300係三維的且包括堆疊在一起之四個實質上矩形二維單元陣列302、304、306及308。為清晰起見，將該等陣列302、304、306及308展示為分離。該記憶體器件300亦包括一感測/快取電路310。該等陣列302、304、306及308以及該感測/快取電路310係形成於一半導體基板(未展示)上。在一些實施例中，可於一基板上形成陣列302，此後於該陣列302上方形成陣列304，接著在該陣列304上方形成陣列306，然後在該陣列306上方形成陣列308。以此方式，於該基板上方形成該等陣列302、304、306、308之一堆疊。
陣列302、304、306及308中之單元係配置於單元之子區塊中。藉由圖3中之水平線及垂直線展示子區塊之邊界。各陣列302、304、306及308包含四個子區塊列及16個子區塊行，總計各陣列302、304、306及308中64個單元子區塊。該等子區塊之各者係定位於陣列302、304、306及308之一者中之一子區塊列及一子區塊行中。陣列302、304、306及308中之各子區塊列包括包含子區塊之16者之一子陣列。子區塊在所有陣列302、304、306及308中具有實質上相同尺寸使得各陣列302、304、306及308中之各子區塊處於其他陣列302、304、306及308中之對應子區塊正下方及/或上方。
陣列302、304、306及308中之一區塊中之所有單元經啟用以同時進行存取。舉例而言，(諸如)在一程式化操作、一讀取操作或一擦除操作期間啟用區塊中之單元以進行存取時，該區塊外部之單元未經啟用以供存取。記憶體器件300中之各區塊包含陣列302、304、306及308之各者中可藉由一解碼器電路(未展示)啟用且跨該等陣列302、304、306及308分散之四個子區塊。一區塊可包含在各自陣列302、304、306及308中具有相同位置之子區塊。一區塊可包含：陣列302中 之子區塊320、322、324及326；陣列304中之子區塊340、342、344及346；陣列306中之子區塊360、362、364及366；及陣列308中之子區塊380、382、384及386。子區塊320、340、360及380在各自陣列302、304、306及308中佔據相同位置。子區塊322、342、362及382在各自陣列302、304、306及308中佔據相同位置。子區塊324、344、364及384在各自陣列302、304、306及308中佔據相同位置。子區塊326、346、366及386在各自陣列302、304、306及308中佔據相同位置。
圖4係根據本發明之各種實施例之圖3之記憶體器件300之一方塊圖。單元之一區塊可包含：陣列302中之子區塊421、423、427及429；陣列304中之子區塊441、443、445及447；陣列306中之子區塊461、463、467及469；及陣列308中之子區塊481、483、485及487。
陣列302中之子區塊421、423、427及429並未佔據與陣列304中之子區塊441、443、445及447相同之位置。陣列304中之子區塊441、443、445及447並未佔據與陣列306中之子區塊461、463、467及469相同之位置。陣列306中之子區塊461、463、467及469並未佔據與陣列308中之子區塊481、483、485及487相同之位置。因此，可選擇形成一區塊之子區塊使得該等子區塊在一堆疊中之對應陣列內佔據或不佔據相同位置。許多配置亦係可行的。
圖5係根據本發明之各種實施例之一半導體構造500之一橫截面視圖。該半導體構造500可包括展示於圖1中之記憶體器件100之一部分。該半導體構造500包含電荷儲存器件之四個串506，其中各串506連接至一分離資料線510。該等串506係耦合至一單一共同源極514。該等串506形成於一p型矽基板524上方，且該共同源極514之電位係藉由基板524中之電晶體(例如，互補金屬氧化物半導體(CMOS)電晶體)之操作加以控制。
一n型矽井530形成於基板524中。一第一p+型擴散區域534及一第二p+型擴散區域538形成於該n型矽井530中。該第一p+型擴散區域534耦合至一電力供應電壓Vcc節點且該第二p+型擴散區域538耦合至共同源極514。一第一多晶矽閘極540形成於基板524上方第一p+型擴散區域534與第二p+型擴散區域538之間以在電力供應電壓Vcc節點與共同源極514之間形成一p通道電晶體。
一第一n+型擴散區域552及一第二n+型擴散區域556形成於基板524中。該第一n+型擴散區域552耦合至共同源極514且該第二n+型擴散區域556耦合至一參考電壓Vss節點(例如，接地電壓)。一第二多晶矽閘極560形成於基板524上方第一n+型擴散區域552與第二n+型擴散區域556之間以在參考電壓Vss節點與資料線510之間形成一n通道電晶體。
第一多晶矽閘極540及第二多晶矽閘極560係藉由諸如二氧化矽之一介電質(未展示)而與基板524分離。展示實質上正交於共同源極514之資料線510之橫截面視圖。圖5中之資料線510係實質上正方形，但亦可具有一不同幾何形狀。基板524中之CMOS電晶體可將電流自共同源極514汲取至參考電壓Vss節點且跨一單元陣列分散。根據本發明之各種實施例之單元陣列之操作可藉由如本文所述般操作以跨記憶體器件100更均勻地分散電流而降低電力供應電壓Vcc節點及參考電壓Vss節點中之雜訊。
圖6係根據本發明之各種實施例之一方法600之一流程圖。在方塊610中，該方法600開始。在方塊620中，在諸如一記憶體器件之一裝置中接收可能包含一命令及一位址之一記憶體請求。在方塊630中，回應於該記憶體請求啟用該裝置中之記憶體單元之分散式子區塊，而未啟用該記憶體器件中之單元之其他區塊。例如參考圖1，子區塊110、114、116及118可經啟用以同時進行存取，而子區塊120、 124、126、128、130、134、136、138、140、144、146及148未經啟用以進行存取。在方塊640中，藉由一控制器執行該記憶體請求以程式化、讀取或擦除經啟用子區塊110、114、116及118中之單元。在方塊650中，該方法600結束。該方法600跨記憶體器件更均勻地分散電流以降低一電力供應電壓節點及一參考電壓節點中之雜訊。各種實施例可具有多於或少於圖6中所展示之活動之活動。在一些實施例中，圖6中之活動可經重複、彼此替代及/或以串列或並列方式執行。
圖7係根據本發明之各種實施例之呈一記憶體器件700形式之一裝置之一方塊圖。該記憶體器件700耦合至一控制匯流排704以經由控制信號線705接收多個控制信號。該記憶體器件700亦耦合至一位址匯流排706以在位址信號線707上接收位址信號A0至Ax且耦合至一資料匯流排708以傳輸且接收資料信號。儘管描繪為在分離實體匯流排上接收資料信號，然亦可在相同實體匯流排上多工化及接收資料信號。
記憶體器件700包含可以列及行配置之一或多個單元陣列710。根據本發明之各種實施例，該陣列710之單元可包括DRAM單元或相變單元或電荷儲存單元(例如，具有浮動閘極電晶體或電荷捕獲電晶體之快閃記憶體單元)。記憶體器件700可包括一NAND記憶體器件。陣列710可包含作為該記憶體器件700之部分駐留於一單一晶粒上或多個晶粒上之多個單元庫及區塊。陣列710中之單元可為單位階單元(SLC)或多位階單元(MLC)記憶體單元或其等之組合。根據本發明之各種實施例，陣列710可包含圖1中所展示之單元陣列102及圖3與圖4中所展示之單元陣列302、304、306及308。
一位址電路712可鎖存在位址信號線707上所接收之位址信號A0至Ax。該等位址信號A0至Ax可藉由一列解碼器716及一行解碼器718解碼以存取儲存於陣列710中之資料。記憶體器件700可藉由使用一感測/快取電路722中之感測器件感測陣列710中之單元中之電壓或電流 變化而讀取該陣列710中之資料。根據本發明之各種實施例，該列解碼器716可包含圖2中所展示之解碼器電路200。根據本發明之各種實施例，該感測/快取電路722可包含圖1中所展示之感測/快取電路104及圖3與圖4中所展示之感測/快取電路310。
一資料輸入及輸出(I/O)電路726經由耦合至資料匯流排708之外部(例如，資料1/O)節點728實施雙向資料通信。根據本發明之各種實施例，該I/O電路726包含N個驅動器及接收器電路740。記憶體器件700包含經組態以支援該記憶體器件700之操作(諸如將資料寫入至陣列710及/或自陣列710擦除資料)之一控制器。該控制器可包括(例如)在與包含陣列710及/或記憶體器件700之其他組件之任一者或所有者之晶粒相同或不同的一晶粒上之控制電路742(例如，經組態以實施一狀態機)。該控制器可包括控制電路742、韌體、軟體或前述之任一者或所有者之組合。可經由N條信號線746在感測/快取電路722與I/O電路726之間傳送資料。可以控制信號及位址信號A0至Ax接收一記憶體請求且可藉由控制器執行該記憶體請求。
各驅動器及接收器電路740可包含一驅動器電路750。可將控制信號(例如，透過耦合至控制電路742之控制邏輯電路768)提供至該等驅動器電路750。該控制邏輯電路768可經由線770及772將該等控制信號提供至該等驅動器電路750。
本文中所描述之裝置及方法可跨一單元陣列分散電流以在記憶體操作期間降低陣列中之雜訊。此可導致一顯著效能改良及更可靠操作。
已描述例示性結構及方法。儘管已描述特定實施例，但顯而易見的是可對此等實施例作出各種修改及改變。因此，本說明書及圖式應視為具闡釋性而非限制性意義。
遵照37 C.F.R.§1.72(b)提供本發明之摘要，需要允許讀者快速確 定本發明之本質之摘要。應瞭解，摘要將不用於解釋或限制申請專利範圍。此外，在前述實施方式中，可知為簡化本發明而將各種特徵集合在一單一實施例中。本發明之此方法不應解釋為限制申請專利範圍。因此，以下申請專利範圍併入實施方式中，其中每一請求項獨立作為一單獨實施例。
600‧‧‧方法
610‧‧‧方塊
620‧‧‧方塊
630‧‧‧方塊
640‧‧‧方塊
650‧‧‧方塊

Claims (29)

  1. 一種方法，其包括：同時存取記憶體單元之一第一子區塊及記憶體單元之一第二子區塊，其中記憶體單元之該等第一及第二子區塊係跨一記憶體陣列分散。
  2. 如請求項1之方法，其中同時存取記憶體單元之一第一子區塊及記憶體單元之一第二子區塊包括：在存取具有一第一座標及一第二座標之該第二子區塊的同時存取具有一第一座標及一第二座標之該第一子區塊，其中該第一子區塊之該第一座標及該第二座標不同於該第二子區塊之該第一座標及該第二座標。
  3. 如請求項1之方法，其中同時存取記憶體單元之一第一子區塊及記憶體單元之一第二子區塊包括：同時存取該第一子區塊及該第二子區塊，該第一子區塊具有不同於該第二子區塊之一x座標及一y座標之一x座標及一y座標，其中該等x座標及y座標係一笛卡爾座標系統之部分。
  4. 如請求項1之方法，其中同時存取記憶體單元之一第一子區塊及記憶體單元之一第二子區塊包括：同時存取該第一子區塊及該第二子區塊，該第一子區塊具有不同於該第二子區塊之一徑向座標及一角座標之一徑向座標及一角座標。
  5. 一種方法，其包括：在一裝置中接收一記憶體請求；及在該裝置中執行該記憶體請求，其中該執行包括：在一記憶體陣列之記憶體單元之一第一子區塊中存取第一資料，其中該記憶體陣列包括記憶體單元之子區塊之列及行；及 在存取該第一資料之同時在該記憶體陣列之記憶體單元之一第二子區塊中存取第二資料，其中該第二子區塊係在該記憶體陣列之未包含該第一子區塊之一子區塊列及一子區塊行中。
  6. 如請求項5之方法，其中存取該第一資料包括將該第一資料寫入至該第一子區塊之記憶體單元，且存取該第二資料包括將該第二資料寫入至該第二子區塊之記憶體單元。
  7. 如請求項5之方法，其中存取該第一資料包括自該第一子區塊之記憶體單元讀取該第一資料，且存取該第二資料包括自該第二子區塊之記憶體單元讀取該第二資料。
  8. 如請求項5之方法，其中存取該第一資料包括自該第一子區塊之記憶體單元擦除該第一資料，且存取該第二資料包括自該第二子區塊之記憶體單元擦除該第二資料。
  9. 如請求項5之方法，其中執行該記憶體請求進一步包括：在存取該第一資料及該第二資料的同時在該記憶體陣列之記憶體單元之一第三子區塊中存取第三資料，其中該第三子區塊係在該記憶體陣列中不同於該第一子區塊之一子區塊列及一子區塊行中。
  10. 一種方法，其包括同時存取在一記憶體陣列中之記憶體單元之複數個子區塊，該等經存取子區塊藉由該記憶體陣列中未經存取之子區塊而彼此分離。
  11. 如請求項10之方法，其中存取記憶體單元之複數個子區塊包括：同時存取電荷儲存單元之複數個子區塊。
  12. 如請求項10之方法，其中存取記憶體單元之複數個子區塊進一步包括：存取一二維記憶體單元陣列中之記憶體單元之複數個子區塊。
  13. 如請求項10之方法，其中存取記憶體單元之複數個子區塊進一步包括：存取在一三維記憶體單元陣列中之記憶體單元之複數個子區塊。
  14. 一種方法，其包括啟用一記憶體陣列中之記憶體單元之複數個子區塊以同時進行存取，該等經啟用子區塊之各者僅鄰近於該記憶體陣列中未經啟用以供存取之記憶體單元之子區塊。
  15. 如請求項14之方法，其中啟用複數個子區塊進一步包括：回應於一解碼器電路中之複數個解碼信號而提供各經啟用子區塊之一啟用信號。
  16. 如請求項15之方法，其進一步包括改變該等解碼信號以停用經啟用子區塊且啟用未經啟用子區塊。
  17. 如請求項14之方法，其中啟用複數個子區塊進一步包括：啟用包括複數個記憶體單元子陣列之一記憶體陣列中之各子陣列中之記憶體單元之一子區塊，各子陣列包括記憶體單元之複數個子區塊。
  18. 如請求項14之方法，其中啟用複數個子區塊進一步包括：啟用耦合至該等子區塊中之該等記憶體單元之存取線以接收程式化電壓或讀取電壓或擦除電壓。
  19. 一種裝置，其包括：一記憶體單元陣列中之記憶體單元之複數個子區塊；及一解碼器電路，其包括複數個啟用電路，各啟用電路經耦合至複數個解碼信號線以回應於解碼信號提供一啟用信號，該等啟用信號啟用該等子區塊之一子集以進行存取，該等經啟用子區塊跨該單元陣列分散。
  20. 如請求項19之裝置，其中該等經啟用子區塊僅鄰近於未由該等啟用電路啟用之子區塊。
  21. 如請求項19之裝置，其中該等啟用電路包括邏輯閘，各邏輯閘包括耦合至解碼信號之至少一者之至少一輸入。
  22. 如請求項19之裝置，其中各啟用電路包括一AND閘。
  23. 如請求項19之裝置，其中該記憶體單元陣列包括複數個子陣列，各子陣列包括複數個該等子區塊，其中各子陣列每次僅包含一經啟用子區塊。
  24. 如請求項19之裝置，其中該記憶體單元陣列包括該等子區塊之列及行，其中各子區塊列每次僅包含一經啟用子區塊且各子區塊行每次僅包含一經啟用子區塊。
  25. 如請求項19之裝置，其中各記憶體單元包括一電荷捕獲電晶體。
  26. 如請求項19之裝置，其中各記憶體單元包括一浮動閘極電晶體。
  27. 如請求項19之裝置，其中該裝置包括一系統。
  28. 如請求項19之裝置，其中該裝置包括一記憶體器件。
  29. 一種方法，其包括：針對一三維記憶體陣列中之複數個二維記憶體單元陣列之各者，同時存取該各自二維陣列中之記憶體單元之複數個子區塊，該等經存取子區塊係藉由該陣列中未經存取之子區塊而彼此分離；及其中該三維陣列中之該等經存取子區塊在該等二維陣列之各者中佔據相同位置。
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