KR20150047568A - 메모리 셀의 분산된 서브-블록의 액세스를 포함하는 장치 및 방법 - Google Patents

메모리 셀의 분산된 서브-블록의 액세스를 포함하는 장치 및 방법 Download PDF

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Abstract

메모리 셀의 분산된 서브-블록을 액세스하는 것을 포함하는 장치 및 방법이 기재된다. 이러한 한 가지 방법에서, 메모리 어레이 내 메모리 셀의 분산된 서브-블록은 동시에 액세스되도록 활성화된다. 추가 실시예가 기재된다.

Description

메모리 셀의 분산된 서브-블록의 액세스를 포함하는 장치 및 방법{APPARATUSES AND METHODS INVOLVING ACCESSING DISTRIBUTED SUB-BLOCKS OF MEMORY CELLS}
우선권 출원
이 출원은 본 명세서에 그 전체가 참조로서 포함되는 2012년 08월 21일에 출원된 미국 출원 번호 13/590,926를 기초로 우선권의 이익을 주장한다.
배경기술
집적 회로(IC) 내에 형성되는 반도체 메모리 소자가 많은 전자 디바이스, 가령, 개인 디지털 보조기(PDA), 랩톱 컴퓨터, 모바일 전화기 및 디지털 카메라에서 사용된다.
일부 실시예가 다음과 같은 첨부된 도면에 한정이 아닌 예시로서 도시된다.
도 1은 본 발명의 다양한 실시예에 따르는 메모리 소자의 형태로 된 장치의 블록도이다.
도 2는 본 발명의 다양한 실시예에 따르는 디코더 회로의 형태로 된 장치의 개략적 회로도이다.
도 3은 본 발명의 다양한 실시예에 따르는 메모리 소자의 형태로 된 장치의 블록도이다.
도 4는 본 발명의 다양한 실시예에 따르는 도 3의 메모리 소자의 블록도이다.
도 5는 본 발명의 다양한 실시예에 따르는 반도체 구성의 횡단면도이다.
도 6은 본 발명의 다양한 실시예에 따르는 하나의 방법의 흐름도이다.
도 7은 본 발명의 다양한 실시예에 따르는 메모리 소자의 형태로 된 장치의 블록도이다.
본 명세서의 목적으로, 메모리 셀(셀)은 상 변화 메모리 셀, 동적 랜덤 액세스 메모리(DRAM) 메모리 셀, 또는 전하 저장 메모리 셀, 가령, 전하 트랩이나 부동 게이트를 갖는 트랜지스터를 포함하지만, 실시예가 이들 셀에만 특정하게 제한되는 것은 아니다. 각각의 셀은 복수의 개별적이고 구별되는 상태 중 하나를 저장할 수 있는 멀티-상태 소자(multi-state device)를 포함할 수 있으며, 여기서 각각의 상태는 서로 다른 데이터를 나타낸다. "장치(apparatus)"는 복수의 구조물 중 임의의 것, 가령, 회로, 소자, 또는 시스템을 지칭할 수 있다.
셀 상에서의 동작, 가령, 프로그래밍 동작, 읽기 동작, 또는 소거 동작 동안 전기 전류가 셀에서 흐를 수 있다. 복수의 셀이 동시에 액세스되고 동일한 영역 내에서 셀들이 서로 가까이 있는 경우, 메모리 어레이의 하나의 영역을 통해 상당한 양의 전류가 흐를 수 있다. 영역 내 셀이 액세스되고 있는 중일 때 영역 밖의 셀이 전류를 인출하지 못할 수 있으며, 전류 흐름의 불균형이 메모리 어레이의 노이즈(noise)를 초래할 수 있다.
발명자는 상기와 같은 과제뿐 아니라 그 밖의 다른 과제가 메모리 어레이에 걸쳐 분산되어 있는 셀의 복수의 서브-블록(sub-block)을 동시에 액세스함으로써 해결될 수 있음을 발견했다. 그 후 동작 동안 서브-블록 내 셀을 통해 흐르는 전류가 메모리 어레이에 걸쳐 분산된다.
도 1은 본 발명의 다양한 실시예에 따르는 메모리 소자(100)의 형태로 된 장치의 블록도이다. 셀의 실질적으로 장방형의 2차원 어레이(102) 및 감지/캐시 회로(sense/cache circuit)(104)가 반도체 기판(106) 상에 형성된다. 어레이(102) 내 셀들이 서브-블록(110, 114, 116, 118, 120, 124, 126, 128, 130, 134, 136, 138, 140, 144, 146 및 148)으로 나뉜다. 각각의 서브-블록(110-148)은 하나 이상의 액세스 라인(가령, 워드 라인, 도시되지 않음)에 의해 액세스될 수 있는 2개 이상의 셀을 포함하고 감지/캐시 회로(104)로 연결된 하나 이상의 데이터 라인(도시되지 않음) 상에 데이터를 제공한다. 예를 들어, 서브-블록(110)은 셀(149)을 포함한다. 각각의 서브-블록(110-148)은 수천 개의 셀을 포함할 수 있다. 3차원 셀 어레이가 복수의 2차원 셀 어레이, 가령, 위 아래로 적층된 어레이(102)를 포함할 수 있다.
도시된 어레이(102)는 4개의 서브-블록 행(row)으로 나뉘고, 어레이(102) 내 각각의 서브-블록 행은 4개의 서브-블록(110-148)을 포함하는 서브-어레이를 포함한다. 도시된 어레이(102)는 또한 4개의 서브-블록 열(column)(110-148)로 나뉜다. 서브-블록(110-148)의 경계가 도 1에서 수평선 및 수직선으로 나타난다.
어레이(102) 내 서브-블록(110-148) 각각은 좌표계 내 제 1 좌표 및 제 2 좌표를 참조하여 정의될 수 있는 위치를 가진다. 예를 들어, 각각의 서브-블록은 데카르트 좌표계 내 기준 위치(가령, 원점)로부터 x-좌표 및 y-좌표를 참조하여 2차원 어레이 내에 위치할 수 있다. 서브-블록은 그 밖의 다른 좌표계, 가령, 극좌표계에 따라 어레이(102) 내에 위치할 수 있다. 예를 들어, 어레이(102)의 모서리(corner)로부터의 방사 좌표(radial coordinate) 및 어레이(102)의 경계로부터의 각 좌표(angular coordinate)에 의해 서브-블록은 어레이(102) 내에 위치할 수 있다.
적어도 본 발명의 하나의 실시예에 따라, 각각의 서브-블록(110-148)은 예를 들어 약 800 마이크로미터 곱하기 약 200 나노미터의 치수를 가질 수 있다. 서브-블록은 서브-블록(110)의 하단 좌측 모서리에 원점을 갖는 데카르트 좌표계에 따라 어레이(102) 내에 위치할 수 있다. 서브-블록(110, 128, 136 및 144)에 대한 수평 경계는 예를 들어 원점으로부터 약 800 마이크로미터인 x-좌표(152)에 있다. 서브-블록(114, 120, 138 및 146)는 x-좌표(152)와 예를 들어 원점으로부터 약 1600 마이크로미터인 x-좌표(154) 사이에 있다. 서브-블록(116, 124, 130 및 148)은 x-좌표(154)와 가령 원점으로부터 약 2400 마이크로미터인 x-좌표(156) 사이에 있다. 서브-블록(118, 126, 134 및 140)은 x-좌표(156)와 가령 원점으로부터 약 3200 마이크로미터인 x-좌표(158) 사이에 있다. 서브-블록(110, 120, 130 및 140)에 대한 수직 경계는 예를 들어 원점으로부터 약 200 나노미터인 y-좌표(162)에 있다. 서브-블록(114, 124, 134 및 144)은 y-좌표(162)와 가령 원점으로부터 약 400 나노미터인 y-좌표(164) 사이에 있다. 서브-블록(116, 126, 136 및 146)은 y-좌표(164)와 예를 들어 원점으로부터 약 600 나노미터인 y-좌표(166) 사이에 있다. 상기 서브-블록(118, 128, 138 및 148)은 y-좌표(166)와 가령 원점으로부터 약 800 나노미터인 y-좌표(168) 사이에 있다.
어레이(102) 내 셀 블록 내 모든 셀들(여기서 블록은 서브-블록 그룹을 포함)이 동시에 액세스되도록 활성화(enable)된다. 블록 내 셀(들)이 액세스될 때, 가령, 프로그래밍 동작, 읽기 동작, 또는 소거 동작 중, 블록 외부의 셀들은 액세스되도록 활성화되지 않는다. 도시된 실시예에서, 각각의 셀 블록은 디코더 회로에 의해 활성화될 수 있고 어레이(102)에 걸쳐 분산되는 서브-블록(110-148) 중 4개를 포함한다.
도 2는 본 발명의 다양한 실시예에 따라 디코더 회로(200)의 형태로 된 장치의 개략적 회로도이다. 각각의 서브-블록(110-148) 내 셀들이 디코더 회로, 가령, 디코더 회로(200) 내 활성화 회로(enable circuit), 가령, 디코딩 신호에 응답하여 선택적으로 활성화되는 로직 게이트에 의해 제공된(가령, 발생된) 블록 활성화 신호(block enable signal)에 의해 액세스되도록 활성화될 수 있다. 디코더 회로(200)는 어레이(102) 내 서브-블록(110-148) 중 2개의 서브-블록의 셀들이 액세스되도록 활성화할 수 있고, 실질적으로 유사한 디코더 회로(도시되지 않음)에 의해, 서브-블록(110-148) 중 나머지 2개의 서브-블록의 셀들이 동시에 액세스되도록 활성화될 수 있다. 예를 들어, 블록 활성화 신호는 프로그래밍 전압 또는 읽기 전압 또는 소거 전압을 수신하도록 서브-블록 내 셀들로 연결된 액세스 라인을 활성화시킬 수 있다.
상기 서브-블록(118, 128, 138 및 148)은 어레이(102) 내 제 1 서브-어레이를 포함하고, 각각의 서브-블록(118, 128, 138 및 148) 내 셀들은 4개의 각각의 회로, 예컨대, 로직 게이트, 가령, AND 게이트(202, 204, 206 및 208) 중 하나씩으로부터의 블록 활성화 신호에 의해 활성화될 수 있다. AND 게이트(202-208) 각각은 상보적 디코딩 신호(a0 및 a1)를 각각 운반하는 2개의 라인(212 및 214) 중 하나로 연결된 제 1 입력을 포함한다. 디코딩 신호(a0 및 a1) 중 하나는 하이(high)이고, 디코딩 신호(a0 및 a1) 중 하나는 로우(low)이다. AND 게이트(202-208) 각각은 상보적 디코딩 신호(b0 및 b1)를 각각 운반하는 2개의 라인(216 및 218) 중 하나로 연결된 제 2 입력을 포함한다. 디코딩 신호(b0 및 b1) 중 하나는 하이이고 디코딩 신호(b0 및 b1) 중 하나는 로우이다. AND 게이트(202-208) 중 단 하나만 하이 블록 활성화 신호를 제공하여 한 번에 제 1 서브-어레이 내 서브-블록(118, 128, 138 및 148) 중 단 하나만 활성화시키는 패턴으로 AND 게이트(202-208)의 입력이 라인(212-218)에 연결된다. 메모리 요청 내 주소를 기초로 하여 서브-블록(118, 128, 138 및 148) 중 하나를 선택하도록 디코딩 신호(a0, a1, b0 및 b1)가 제공된다.
서브-블록(116, 126, 136 및 146)은 어레이(102) 내 제 2 서브-어레이를 포함하며, 서브-블록(116, 126, 136 및 146) 각각 내 셀들은 4개의 각각의 AND 게이트(232, 234, 236 및 238) 중 하나씩으로부터의 블록 활성화 신호에 의해 활성화될 수 있다. 각각의 AND 게이트(232-238)는 디코딩 신호(a0 및 a1)를 각각 운반하는 2개의 라인(212 및 214) 중 하나로 연결된 제 1 입력을 포함한다. 각각의 AND 게이트(232-238)는 디코딩 신호(b0 및 b1)를 각각 운반하는 2개의 라인(216 및 218) 중 하나로 연결된 제 2 입력을 포함한다. AND 게이트(232-238) 중 단 하나만 하이 블록 활성화 신호를 제공하여 한 번에 제 2 서브-어레이 내 서브-블록(116, 126, 136 및 146) 중 단 하나만 활성화시키는 패턴으로 AND 게이트(232-238)의 입력이 라인(212-218)으로 연결된다. 디코딩 신호(a0, a1, b0 및 b1)가 활성화된 서브-블록(118, 128, 138, 148, 116, 126, 136 및 146) 중 하나 이상의 비활성화하고 활성화되지 않은 서브-블록(118, 128, 138, 148, 116, 126, 136 및 146) 중 하나 이상의 활성화하도록 변경될 수 있다.
도 1을 참조하여, 메모리 동작 동안 서브-블록(120, 124, 126, 128, 130, 134, 136, 138, 140, 144, 146 및 148)의 셀들은 액세스되도록 활성화되지 않으면서 디코더 회로(200)의 동작이 서브-블록(110, 114, 116 및 118) 내 셀들이 동시에 액세스될 수 있도록 활성화할 수 있다. 각각의 활성화된 서브-블록(110)은 타 활성화된 서브-블록(114, 116 및 118) 중 임의의 것의 x-좌표 및 y-좌표와 동일하지 않은 x-좌표 및 y-좌표를 가진다. 예를 들어, 셀(149)을 포함하는 서브-블록(110)은 0 내지 800 마이크로미터의 x-좌표를 가질 수 있고, 반면에 서브-블록(114, 116 및 118) 각각은 800 마이크로미터보다 큰 x-좌표를 가진다. 셀(149)을 포함하는 서브-블록(110)은 0 내지 200 나노미터의 y-좌표를 가질 수 있으며, 반면에 서브-블록(114, 116 및 118) 각각은 200 나노미터보다 큰 y-좌표를 가진다.
각각의 활성화된 서브-블록(110, 114, 116 및 118)은 메모리 소자(100) 내에서 또 다른 활성화된 서브-블록을 포함하지 않는 서브-블록 행과 또 다른 활성화된 서브-블록을 포함하지 않는 서브-블록 열 내에 있다. 각각의 서브-블록 행은 한 번에 단 하나의 활성화된 서브-블록을 포함하고 각각의 서브-블록 열은 한 번에 단 하나의 활성화된 서브-블록을 포함한다. 활성화된 서브-블록(110, 114, 116 및 118)은 액세스되도록 활성화되지 않은 서브-블록(120, 124, 126, 128, 130, 134, 136, 138, 140, 144, 146 및 148)에 의해 서로 분리된다. 각각의 활성화된 서브-블록(110, 114, 116 및 118)은 액세스되도록 활성화되지 않은 서브-블록에만 이웃한다.
도 3은 본 발명의 다양한 실시예에 따르는 메모리 소자(300)의 형태로 된 장치의 블록도이다. 메모리 소자(300)는 3차원이며, 함께 적층되어 있는 4개의 실질적으로 장방형인 2차원 셀 어레이(302, 304, 306 및 308)를 포함한다. 상기 어레이(302, 304, 306 및 308)는 명확성을 위해 분리되어 있는 것으로 도시된다. 또한 메모리 소자(300)는 감지/캐시 회로(310)를 포함한다. 상기 어레이(302, 304, 306 및 308) 및 감지/캐시 회로(310)는 반도체 기판(도시되지 않음) 상에 형성된다. 일부 실시예에서, 어레이(302)가 기판 상에 형성될 수 있고, 그 후 어레이(304)가 어레이(302) 위에 형성되고, 그 후 어레이(306)가 어레이(304) 위에 형성되며, 그 후, 어레이(308)가 어레이(306) 위에 형성된다. 이러한 방식으로, 기판 위에 어레이(302, 304, 306, 308)의 스택(stack)이 형성된다.
어레이(302, 304, 306 및 308) 내 셀들이 셀 서브-블록으로 배열된다. 도 3의 수평 및 수직선에 의해 서브-블록의 경계가 나타난다. 어레이(302, 304, 306 및 308) 각각은 4개의 서브-블록 행과 16개의 서브-블록 열을 포함하여 각각의 어레이(302, 304, 306 및 308) 내에 총 64개의 셀 서브-블록을 포함한다. 각각의 서브-블록이 어레이(302, 304, 306 및 308) 중 하나 내에서 하나의 서브-블록 행 및 하나의 서브-블록 열에 위치한다. 어레이(302, 304, 306 및 308) 내 각각의 서브-블록 행은 서브-블록들 중 16개의 서브-블록을 포함하는 서브-어레이를 포함한다. 각각의 어레이(302, 304, 306 및 308) 내 각각의 서브-블록이 타 어레이(302, 304, 306 및 308) 내 대응하는 서브-블록 바로 아래 및/또는 위에 위치하도록, 상기 서브-블록은 모든 어레이(302, 304, 306 및 308)에서 실질적으로 동일한 치수를 가진다.
어레이(302, 304, 306 및 308) 내 블록 내 모든 셀이 동시에 액세스되도록 활성화된다. 가령, 프로그래밍 동작, 읽기 동작 또는 소거 동작 동안 블록 내 셀들이 액세스되도록 활성화될 때 블록 외부의 셀은 액세스되도록 활성화되지 않는다. 메모리 소자(300) 내 각각의 블록은 어레이(302, 304, 306 및 308) 각각 내에 디코더 회로(도시되지 않음)에 의해 활성화될 수 있고 어레이(302, 304, 306 및 308)에 걸쳐 분산되어 있는 4개의 서브-블록을 포함한다. 블록은 각각의 어레이(302, 304, 306 및 308)에 동일한 위치를 갖는 서브-블록을 포함할 수 있다. 블록은 어레이(302)에 서브-블록(320, 322, 324 및 326)을 포함하고, 어레이(304)에 서브-블록(340, 342, 344 및 346)을 포함하고, 어레이(306)에 서브-블록(360, 362, 364 및 366)을 포함하고, 어레이(308)에 서브-블록(380, 382, 384 및 386)을 포함할 수 있다. 상기 서브-블록(320, 340, 360 및 380)은 각각의 어레이(302, 304, 306 및 308) 내에 동일한 위치를 차지한다. 상기 서브-블록(322, 342, 362 및 382)은 각각의 어레이(302, 304, 306 및 308) 내 동일한 위치를 차지한다. 상기 서브-블록(324, 344, 364 및 384)은 각각의 어레이(302, 304, 306 및 308) 내에서 동일한 위치를 차지한다. 상기 서브-블록(326, 346, 366 및 386)은 각각의 어레이(302, 304, 306 및 308) 내에서 동일한 위치를 차지한다.
도 4는 본 발명의 다양한 실시예에 따라 도 3의 메모리 소자(300)의 블록도이다. 셀의 블록은 어레이(302) 내에 서브-블록(421, 423, 427 및 429)을 포함하고, 어레이(304) 내에 서브-블록(441, 443, 445 및 447)을 포함하며, 어레이(306) 내에 서브-블록(461, 463, 467 및 469)을 포함하며, 어레이(308) 내에 서브-블록(481, 483, 485 및 487)을 포함할 수 있다.
어레이(302) 내 서브-블록(421, 423, 427 및 429)은 어레이(304) 내 서브-블록(441, 443, 445 및 447)과 동일한 위치를 차지하지 않는다. 어레이(304) 내 서브-블록(441, 443, 445 및 447)은 어레이(306) 내 서브-블록(461, 463, 467 및 469)과 동일한 위치를 차지하지 않는다. 어레이(306) 내 서브-블록(461, 463, 467 및 469)은 어레이(308) 내 서브-블록(481, 483, 485 및 487)과 동일한 위치를 차지하지 않는다. 따라서 하나의 블록을 형성하는 서브-블록은, 서브-블록이 스택 내 대응하는 어레이들 내 동일한 위치를 차지하거나 차지하지 않도록 선택될 수 있다. 많은 배열이 가능하다.
도 5는 본 발명의 다양한 실시예에 따라 반도체 구조물(500)의 횡단면도이다. 반도체 구조물(500)은 도 1에 도시된 메모리 소자(100)의 일부분을 포함할 수 있다. 상기 반도체 구조물(500)은 4개의 전하 저장 소자 스트링(506)을 포함하고, 이때 각각의 스트링(506)은 개별 데이터 라인(510)으로 연결된다. 상기 스트링(506)은 하나의 공통 소스(514)로 연결된다. 스트링(506)은 p-형 실리콘 기판(524) 위에 형성되고, 공통 소스(514)의 전위가 기판(524) 내 트랜지스터(가령, 상보적 금속-옥사이드 반도체(CMOS) 트랜지스터)의 동작에 의해 제어된다.
n-형 실리콘 우물(530)이 기판(524) 내에 형성된다. 제 1 p+ 형 확산 영역(534) 및 제 2 p+ 형 확산 영역(538)이 n-형 실리콘 우물(530) 내에 형성된다. 제 1 p+ 형 확산 영역(534)은 파워 서플라이 전압 Vcc 노드로 연결되며 제 2 p+ 확산 영역(538)은 공통 소스(514)로 연결된다. 제 1 폴리실리콘 게이트(540)가 제 1 p+ 형 확산 영역(534)과 제 2 p+ 형 확산 영역(538) 사이의 기판(524) 위에 형성되어 파워 서플라이 전압 Vcc 노드와 공통 소스(514) 사이의 p-채널 트랜지스터를 형성할 수 있다.
제 1 n+ 형 확산 영역(552) 및 제 2 n+ 형 확산 영역(556)이 기판(524) 내에 형성된다. 제 1 n+ 형 확산 영역(552)이 공통 소스(514)로 연결되고 제 2 n+ 형 확산 영역(556)은 기준 전압 Vss 노드(가령, 접지 전압)에 연결된다. 제 2 폴리실리콘 게이트(560)가 기판(524) 위에서 제 1 n+ 형 확산 영역(552)과 제 2 n+ 형 확산 영역(556) 사이에 형성되어 기준 전압 Vss 노드와 데이터 라인(514) 사이에 n-채널 트랜지스터를 형성할 수 있다.
제 1 폴리실리콘 게이트(540)와 제 2 폴리실리콘 게이트(560)가 유전체, 가령, 실리콘 다이옥사이드(도시되지 않음)에 의해 기판(524)으로부터 분리되어 있다. 공통 소스(514)에 실질적으로 직교하는 데이터 라인(510)의 단면도가 나타난다. 도 5에서의 데이터 라인(510)은 실질적으로 사각형이지만 다른 기하형태를 가질 수 있다. 기판(524) 내 CMOS 트랜지스터가 공통 소스(514)로부터 기준 전압 Vss 노드로 전류를 인출할 수 있고 셀 어레이에 걸쳐 분산된다. 본 발명의 다양한 실시예에 따르는 셀 어레이의 동작이 메모리 소자(100)에 걸쳐 전류 흐름을 훨씬 고르게 분산시키기 위해 본 명세서에 기재된 바와 같이 동작함으로써, 파워 서플라이 전압 Vcc 노드 및 기준 전압 Vss 노드에서의 노이즈를 감소시킬 수 있다.
도 6은 본 발명의 다양한 실시예에 따르는 하나의 방법(600)의 흐름도이다. 블록(610)에서 상기 방법(600)은 시작한다. 블록(620)에서, 메모리 요청, 아마도 명령어(command)와 주소(address)를 포함하는 메모리 요청이 장치, 가령, 메모리 소자에서 수신된다. 블록(630)에서, 장치 내 메모리 셀들의 분산된 서브-블록이 메모리 요청에 응답하여 활성화되고, 메모리 소자 내 그 밖의 다른 셀 블록은 활성화되지 않는다. 도 1을 참조하면, 예를 들어, 서브-블록(110, 114, 116 및 118)은 동시에 액세스되도록 활성화될 수 있으며, 반면에 서브-블록(120, 124, 126, 128, 130, 134, 136, 138, 140, 144, 146 및 148)은 액세스되도록 활성화되지 않는다. 블록(640)에서, 활성화된 서브-블록(110, 114, 116 및 118) 내 셀을 프로그램, 읽기, 또는 소거하기 위해 제어기에 의해 메모리 요청이 실행된다. 블록(650)에서, 상기 방법(600)은 종료된다. 상기 방법(600)은 메모리 소자에 걸쳐 전류 흐름을 훨씬 더 고르게 분산시켜, 파워 서플라이 전압 노드 및 기준 전압 노드에서의 노이즈를 감소시킬 수 있다. 다양한 실시예가 도 6에 도시된 것보다 많거나 적은 활동을 가질 수 있다. 일부 실시예에서, 도 6의 활동이 반복되거나, 서로 대체되거나, 및/또는 직렬 또는 병렬 방식으로 수행될 수 있다.
도 7은 본 발명의 다양한 실시예에 따르는 메모리 소자(700)의 형태로 된 장치의 블록도이다. 상기 메모리 소자(700)는 제어 신호 라인(705)을 통해 복수의 제어 신호를 수신하기 위해 제어 버스(704)로 연결된다. 또한 상기 메모리 소자(700)는 주소 신호 라인(707) 상에서 주소 신호(A0-Ax)를 수신하기 위해 주소 버스(706)로 연결되고 데이터 신호를 송신 및 수신하기 위해 데이터 버스(708)로 연결된다. 개별 물리 버스 상에서 수신되는 것으로 도시되지만, 데이터 신호는 멀티플렉싱되고 동일한 물리 버스 상에서 수신될 수도 있다.
상기 메모리 소자(700)는 행 및 열로 배열될 수 있는 셀들의 하나 이상의 어레이(710)를 포함한다. 어레이(710)의 셀들은 본 발명의 다양한 실시예에 따라 DRAM 셀 또는 상 변화 셀 또는 전하 저장 셀(가령, 부동 게이트 트랜지스터 또는 전하 트랩 트랜지스터를 갖는 플래시 메모리 셀(Flash memory cell))을 포함할 수 있다. 상기 메모리 소자(700)는 NAND 메모리 소자를 포함할 수 있다. 상기 어레이(710)는 메모리 소자(700)의 일부분으로서 단일 다이 또는 복수의 다이 상에 위치하는 복수의 뱅크 및 셀 블록을 포함할 수 있다. 어레이(710) 내 셀은 싱글 레벨 셀(SLC) 또는 멀티레벨 셀(MLC) 셀, 또는 이들의 조합일 수 있다. 본 발명의 다양한 실시예에 따라, 상기 어레이(710)는 도 1에 도시된 셀들의 어레이(102)와 도 3 및 4에 도시된 셀들의 어레이(302, 304, 306 및 308)를 포함할 수 있다.
주소 회로(712)는 주소 신호 라인(707) 상에서 수신되는 주소 신호(A0-Ax)를 래치할 수 있다. 주소 신호(A0-Ax)는 행 디코더(716) 및 열 디코더(718)에 의해 디코딩되어 어레이(710)에 저장된 데이터를 액세스할 수 있다. 상기 메모리 소자(700)는 감지/캐시 회로(722) 내 감지 소자를 이용해 어레이(710) 내 셀 내 전압 또는 전류 변화를 감지함으로써 어레이(710) 내 데이터를 읽을 수 있다. 상기 행 디코더(716)는 본 발명의 다양한 실시예에 따라 도 2에 도시된 디코더 회로(200)를 포함할 수 있다. 본 발명의 다양한 실시예에 따라 감지/캐시 회로(722)는 도 1에 도시된 감지/캐시 회로(104) 및 도 3 및 4에 도시된 감지/캐시 회로(310)를 포함할 수 있다.
데이터 입출력(I/O) 회로(726)는 데이터 버스(708)로 연결된 외부(가령, 데이터 I/O) 노드(728)를 통해 양방향 데이터 통신을 구현한다. 본 발명의 다양한 실시예에 따라 상기 I/O 회로(726)는 N개의 드라이버 및 수신기 회로(740)를 포함한다. 상기 메모리 소자(700)는 메모리 소자(700)의 동작, 가령, 어레이(710)로의 데이터 쓰기 동작 및/또는 어레이로부터의 데이터 소거 동작을 지원하도록 구성된 제어기를 포함한다. 예를 들어, 제어기는 어레이(710) 및/또는 메모리 소자(700)의 임의의 또는 모든 다른 구성요소를 포함하는 것과 동일하거나 상이한 다이 상에 제어 회로(742)(가령, 상태 머신을 구현하도록 구성된 제어 회로)를 포함할 수 있다. 제어기는 제어 회로(742), 펌웨어, 소프트웨어 또는 이들 중 임의의 것 또는 모든 것의 조합을 포함할 수 있다. 데이터는 N개의 신호 라인(746)을 통해 감지/캐시 회로(722)와 I/O 회로(726) 간에 전송될 수 있다. 메모리 요청은 제어 신호 및 주소 신호(A0-Ax)로 수신되고 제어기에 의해 실행될 수 있다.
각각의 드라이버 및 수신기 회로(740)는 드라이버 회로(750)를 포함할 수 있다. 제어 신호가 (가령, 제어 회로(742)로 연결된 제어 로직 회로(768)를 통해) 드라이버 회로(750)로 제공될 수 있다. 상기 제어 로직 회로(768)는 제어 신호를 라인(770 및 772)을 통해 드라이버 회로(750)로 제공할 수 있다.
본 명세서에 기재된 장치 및 방법은 메모리 동작 동안 어레이 내 노이즈를 감소시키도록 셀 어레이에 걸쳐 전류 흐름을 분산시킬 수 있다. 이는 상당한 성능 개선과 더 신뢰할만한 동작을 야기할 수 있다.
예시적 구조 및 방법이 기재되었다. 특정 실시예가 기재되었지만, 이들 실시예에 다양한 수정 및 변화가 이뤄질 수 있음이 자명할 것이다. 따라서 명세서 및 도면은 한정보다는 설명으로 간주될 것이다.
본 개시물의 요약은 독자로 하여금 기술 개시물의 속성을 빠르게 결정할 수 있게 하는 요약서를 요구하는 37 C.F.R.§1.72(b)에 부합하도록 제공된다. 이는 특허청구범위를 해석하거나 한정하기 위해 사용되지 않을 것이라는 이해 하에 제출된다. 덧붙여, 상기의 상세한 설명에서 다양한 특징들이 개시를 간소화하기 위한 목적으로 하나의 실시예로 다 함께 그룹지어짐을 알 수 있다. 이러한 개시 방법은 특허청구범위를 한정하는 것으로 해석되지 않을 것이다. 따라서 이하의 특허청구범위는 상세한 설명 내에 포함되며, 각각의 청구항이 개별 실시예로서의 지위를 가진다.

Claims (29)

  1. 메모리 셀의 제 1 서브-블록 및 메모리 셀의 제 2 서브-블록을 동시에 액세스하는 단계 - 상기 메모리 셀의 제 1 서브-블록 및 제 2 서브-블록은 메모리 어레이에 걸쳐 분산되어 있음 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 메모리 셀의 제 1 서브-블록 및 메모리 셀의 제 2 서브-블록을 동시에 액세스하는 단계는 제 1 좌표 및 제 2 좌표를 갖는 제 1 서브-블록을 제 1 좌표 및 제 2 좌표를 갖는 제 2 서브-블록을 액세스하는 것과 동시에 액세스하는 단계 - 상기 제 1 서브-블록의 제 1 좌표 및 제 2 좌표는 상기 제 2 서브-블록의 제 1 좌표 및 제 2 좌표와 동일하지 않음 - 를 포함하는, 방법.
  3. 제1항에 있어서, 메모리 셀의 제 1 서브-블록 및 메모리 셀의 제 2 서브-블록을 동시에 액세스하는 단계는 제 1 서브-블록과 제 2 서브-블록을 동시에 액세스하는 단계 - 상기 제 1 서브-블록은 제 2 서브-블록의 x-좌표 및 y-좌표와 동일하지 않은 x-좌표 및 y-좌표를 갖고, x-좌표 및 y-좌표는 데카르트 좌표계의 일부임 - 를 포함하는, 방법.
  4. 제1항에 있어서, 메모리 셀의 제 1 서브-블록 및 메모리 셀의 제 2 서브-블록을 동시에 액세스하는 단계는 제 1 서브-블록과 제 2 서브-블록을 동시에 액세스하는 단계 - 상기 제 1 서브-블록은 제 2 서브-블록의 방사 좌표 및 각 좌표와 동일하지 않은 방사 좌표 및 각 좌표를 가짐 - 를 포함하는, 방법.
  5. 장치에서 메모리 요청을 수신하는 단계, 및
    상기 장치에서 상기 메모리 요청을 실행하는 단계 - 상기 실행하는 단계는
    메모리 어레이의 메모리 셀의 제 1 서브-블록 내 제 1 데이터를 액세스하는 단계 - 상기 메모리 어레이는 메모리 셀의 서브-블록 행 및 열을 포함함 - , 및
    상기 제 1 데이터가 액세스되는 것과 동시에 상기 메모리 어레이의 메모리 셀의 제 2 서브-블록 내 제 2 데이터를 액세스하는 단계 - 상기 제 2 서브-블록은 제 1 서브-블록을 포함하지 않는 메모리 어레이의 서브-블록 행 및 서브-블록 열에 위치함 - 를 포함함 -
    를 포함하는, 방법.
  6. 제5항에 있어서, 제 1 데이터를 액세스하는 단계는 제 1 데이터를 제 1 서브-블록의 메모리 셀에 쓰는(write) 단계를 포함하고, 제 2 데이터를 액세스하는 단계는 상기 제 2 서브-블록의 메모리 셀에 제 2 데이터를 쓰는 단계를 포함하는, 방법.
  7. 제5항에 있어서, 제 1 데이터를 액세스하는 단계는 제 1 서브-블록의 메모리 셀로부터 제 1 데이터를 읽는 단계를 포함하고, 제 2 데이터를 액세스하는 단계는 제 2 서브-블록의 메모리 셀로부터 제 2 데이터를 읽는 단계를 포함하는, 방법.
  8. 제5항에 있어서, 제 1 데이터를 액세스하는 단계는 제 1 서브-블록의 메모리 셀로부터 제 1 데이터를 소거하는 단계를 포함하고 제 2 데이터를 액세스하는 단계는 제 2 서브-블록의 메모리 셀로부터 제 2 데이터를 소거하는 단계를 포함하는, 방법.
  9. 제5항에 있어서, 메모리 요청을 실행하는 단계는 메모리 어레이의 메모리 셀의 제 3 서브-블록 내 제 3 데이터를 상기 제 1 데이터 및 제 2 데이터가 액세스되는 것과 동시에 액세스하는 단계 - 상기 제 3 서브-블록은 메모리 어레이 내에서 제 1 서브-블록과 상이한 서브-블록 행 및 상이한 서브-블록 열로 위치함 - 를 더 포함하는, 방법.
  10. 동시에 메모리 어레이 내 메모리 셀의 복수의 서브-블록을 액세스하는 단계 - 액세스되는 서브-블록들은 액세스되지 않는 메모리 어레이 내 서브-블록에 의해 서로 분리됨 - 를 포함하는 방법.
  11. 제10항에 있어서, 상기 메모리 셀의 복수의 서브-블록을 액세스하는 단계는 동시에 전하 저장 셀의 복수의 서브-블록을 액세스하는 단계를 더 포함하는, 방법.
  12. 제10항에 있어서, 메모리 셀의 복수의 서브-블록을 액세스하는 단계는 메모리 셀의 2차원 어레이로 메모리 셀의 복수의 서브-블록을 액세스하는 단계를 더 포함하는, 방법.
  13. 제10항에 있어서, 메모리 셀의 복수의 서브-블록을 액세스하는 단계는 메모리 셀의 3차원 어레이로 메모리 셀의 복수의 서브-블록을 액세스하는 단계를 더 포함하는, 방법.
  14. 동시에 메모리 어레이 내 메모리 셀의 복수의 서브-블록이 액세스되도록 활성화하는 단계 - 활성화된 서브-블록 각각은 액세스되도록 활성화되지 않은 메모리 어레이 내 메모리 셀의 서브-블록에만 이웃함 - 를 포함하는 방법.
  15. 제14항에 있어서, 복수의 서브-블록을 활성화하는 단계는 디코더 회로에서의 복수의 디코딩 신호에 응답하여 각각의 활성화된 서브-블록에 대해 활성화 신호(enable signal)를 제공하는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서, 활성화된 서브-블록을 비활성화하고 활성화되지 않은 서브-블록을 활성화하도록 디코딩 신호를 변경하는 단계를 더 포함하는, 방법.
  17. 제14항에 있어서, 복수의 서브-블록을 활성화하는 단계는 메모리 셀의 복수의 서브-어레이를 포함하는 메모리 어레이 내 각각의 서브-어레이 내에서 메모리 셀의 하나의 서브-블록을 활성화하는 단계 - 각각의 서브-어레이는 메모리 셀의 복수의 서브-블록을 포함함 - 를 더 포함하는, 방법.
  18. 제14항에 있어서, 복수의 서브-블록을 활성화하는 단계는 프로그래밍 전압 또는 읽기 전압 또는 소거 전압을 수신하도록 서브-블록 내 메모리 셀로 연결된 액세스 라인을 활성화하는 단계를 더 포함하는, 방법.
  19. 메모리 셀의 어레이 내 메모리 셀의 복수의 서브-블록, 및
    복수의 활성화 회로(enable circuit)를 포함하는 디코더 회로 - 각각의 활성화 회로는 복수의 디코딩 신호 라인으로 연결되어 상기 디코딩 신호에 응답하여 활성화 신호를 제공하고, 상기 활성화 신호는 서브-블록의 서브세트가 액세스되도록 활성화하며, 활성화된 서브-블록은 셀의 어레이에 걸쳐 분산되어 있음 -
    를 포함하는, 장치.
  20. 제19항에 있어서, 활성화된 서브-블록은 활성화 회로에 의해 활성화되지 않은 서브-블록에만 이웃하는, 장치.
  21. 제19항에 있어서, 상기 활성화 회로는 로직 게이트를 포함하고, 각각의 로직 게이트는 디코딩 신호 중 적어도 하나로 연결된 적어도 하나의 입력을 포함하는, 장치.
  22. 제19항에 있어서, 각각의 활성화 회로는 AND 게이트를 포함하는, 장치.
  23. 제19항에 있어서, 메모리 셀의 어레이는 복수의 서브-어레이를 포함하고, 각각의 서브-어레이는 복수의 서브-블록을 포함하며, 각각의 서브-어레이는 한 번에 단 하나의 활성화된 서브-블록만 포함하는, 장치.
  24. 제19항에 있어서, 메모리 셀의 어레이는 서브-블록 행 및 열을 포함하고, 각각의 서브-블록 행은 한 번에 단 하나의 활성화된 서브-블록을 포함하며 각각의 서브-블록 열은 한 번에 단 하나의 활성화된 서브-블록을 포함하는, 장치.
  25. 제19항에 있어서, 각각의 메모리 셀은 전하 트랩 트랜지스터를 포함하는, 장치.
  26. 제19항에 있어서, 각각의 메모리 셀은 부동 게이트 트랜지스터를 포함하는, 장치.
  27. 제19항에 있어서, 상기 장치는 시스템을 포함하는, 장치.
  28. 제19항에 있어서, 상기 장치는 메모리 소자를 포함하는, 장치.
  29. 방법으로서
    3차원 메모리 어레이 내 메모리 셀의 복수의 2차원 어레이 각각에 대해, 동시에 각각의 2차원 어레이 내 메모리 셀의 복수의 서브-블록을 액세스하는 단계 - 액세스되는 서브-블록은 액세스되지 않는 어레이 내 서브-블록에 의해 서로 분리됨 - 를 포함하고,
    3차원 어레이 내 액세스되는 서브-블록이 2차원 어레이 각각에서 동일한 위치를 차지하는, 방법.
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