CN110660439B

CN110660439B - 包括页缓冲器的存储器装置

Info

Publication number: CN110660439B
Application number: CN201811523099.8A
Authority: CN
Inventors: 吴星来; 金东赫; 丁寿男
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2018-06-29
Filing date: 2018-12-13
Publication date: 2023-05-23
Anticipated expiration: 2038-12-13
Also published as: US20200004680A1; CN110660439A; KR20200002070A; KR102576856B1; US10664395B2

Abstract

包括页缓冲器的存储器装置。一种存储器装置，其包括：多条位线；页缓冲器电路，其包括电联接至所述多条位线的多个页缓冲器；以及缓存电路，其包括电联接至所述多个页缓冲器的多个缓存，其中，页缓冲器电路的级数小于缓存电路的级数。

Description

包括页缓冲器的存储器装置

技术领域

各种实施方式总体上涉及一种存储器装置，更具体而言，涉及一种包括页缓冲器的存储器装置。

背景技术

在易失性存储器装置中，写入速度和读取速度高，但是如果供电中断则会丢失存储的数据。在非易失性存储器装置中，写入速度和读取速度相对较低，但是即便供电中断也可以保留存储的数据。因此，为了无论供电状态如何都保留存储的数据，可以使用非易失性存储器装置。非易失性存储器装置包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存可分为NOR型和NAND型。

在非易失性存储器装置当中，NAND闪存装置广泛用作数据存储装置。NAND闪存装置可以通过利用多个页缓冲器来执行读取和输出存储在存储器单元中的数据所必须的操作。

发明内容

在一实施方式中，一种存储器装置可以包括：多条位线；页缓冲器电路，其包括多个页缓冲器，所述多个页缓冲器电联接至所述多条位线；以及缓存电路，其包括多个缓存，所述多个缓存电联接至所述多个页缓冲器，其中，所述页缓冲器电路的级数少于所述缓存电路的级数。

在一实施方式中，一种存储器装置可以包括：多条位线；以及页缓冲器电路，在所述页缓冲器电路中，电联接至所述多条位线的多个页缓冲器以矩阵形式布置，其中，所述多个页缓冲器被分组为与数据输入/输出处理单元相对应的多个页缓冲器输入/输出单元，并且其中，一个页缓冲器输入/输出单元的页缓冲器设置在至少两个列上。

在一实施方式中，一种存储器装置可以包括：多条位线；以及页缓冲器电路，所述页缓冲器电路包括多个页缓冲器，所述多个页缓冲器电联接至所述多条位线，其中，所述页缓冲器电路根据对应的数据输入/输出引脚而被划分为第一页缓冲器组和第二页缓冲器组，并且其中，第一页缓冲器组和第二页缓冲器组中的每个具有奇数个级。

在一实施方式中，一种存储器装置可以包括：第一页缓冲器阵列和第二页缓冲器阵列，所述第一页缓冲器阵列和所述第二页缓冲器阵列联接至位线；以及第一缓存阵列和第二缓存阵列，所述第一缓存阵列和所述第二缓存阵列分别电联接至所述第一页缓冲器阵列和所述第二页缓冲器阵列，并且分别电联接至第一数据引脚组和第二数据引脚组，其中，每个页缓冲器阵列的行的尺寸小于每个缓存阵列的行的尺寸。

附图说明

图1是例示根据实施方式的存储器装置的框图。

图2是例示图1所示的存储块中的一个的电路的电路图。

图3和图5是例示与本公开相关的页缓冲器电路和缓存电路的配置的图。

图4和图6是例示图3和图5的页缓冲器和缓存的布局的图。

图7、图9、图11、图13、图15、图17、图19、图21和图23是例示根据实施方式的页缓冲器电路和缓存电路的示例性配置的图。

图8、图10、图12、图14、图16、图18、图20、图22和图24是例示图7、图9、图11、图13、图15、图17、图19、图21和图23的页缓冲器和缓存的示例性布局的图。

图25是例示页缓冲器电路中的位线接触的布局的示例的图。

图26是例示页缓冲器电路中的位线接触的布局的示例的图。

图27是通过放大图25的一部分来辅助解释根据位线接触的布局的缺陷颗粒的影响的图。

图28是通过放大图26的一部分来辅助解释根据位线接触的布局的缺陷颗粒的影响的图。

图29是例示页缓冲器电路中的位线接触的布局的示例的图。

图30是例示页缓冲器电路中的位线接触的布局的示例的图。

图31是例示联接页缓冲器和缓存的页线的示例的图。

图32是例示页缓冲器组中的页缓冲器的布局的示例的图。

图33是例示页缓冲器组中的页缓冲器的布局的示例的图。

图34A和图34B是用于辅助解释缺陷颗粒对于图33中所示的页缓冲器的布局的影响的图。

图35A和图35B是例示页缓冲器组中的页缓冲器的布局的示例的图。

图36是示意性地例示根据实施方式的包括存储器装置的存储器系统的简化框图。

图37是示意性地例示根据实施方式的包括存储器装置的计算系统的简化框图。

具体实施方式

将参考附图对本申请的各方面进行具体描述。在下述描述中，贯穿整个附图，相同的元件将由相同的附图标记标定。此外，可能省略对于本文所并入的已知功能和配置的具体描述，以避免使本公开主题变得不清楚。另外，贯穿整个说明书，对于“一实施方式”等的引用并不必然意指仅一个实施方式，并且对于任何此类短语的不同引用也不必然指代相同的实施方式。

另外，在描述本公开的组件时，可存在类似于第一、第二、A、B、(a)和(b)这样使用的术语。这些术语仅用于将一个组件与另一组件区分开的目的，而并非暗示或意指组件的实质、顺序或次序。如果一组件被描述为“连接”、“联接”或“链接”至另一组件，这些组件可以直接地或间接地“连接”、“联接”或“链接”。

图1是例示根据一实施方式的存储器装置的示例的表示的框图。

参考图1，存储器装置可以包括存储器单元阵列100和外围电路200。外围电路200可以包括控制逻辑210、电压发生器220、行解码器230、页缓冲器电路240、缓存电路250、列解码器260和输入/输出电路270。

存储器单元阵列100可以包括多个存储器单元。存储器单元阵列100可以被配置为三维存储器阵列，在三维存储器阵列中，存储器单元在垂直于基板的方向上层叠，但是本公开并不限于此。

存储器单元阵列100可以通过字线WL以及选择线DSL和SSL而联接至行解码器230。选择线DSL和SSL可以包括漏极选择线DSL和源极选择线SSL。存储器单元阵列100可以通过位线BL而联接至页缓冲器电路240。存储器单元阵列100可以在编程操作中存储通过页缓冲器电路240而输入的数据，并且可以在读取操作中将存储的数据传送至页缓冲器电路240。

存储器单元阵列100可以包括多个存储块BLK。存储块BLK可以是擦除单元。字线WL、选择线DSL和SSL以及位线BL可以联接至相应的存储块BLK。字线WL和选择线DSL和SSL可以联接至存储块BLK中的每个。位线BL可以共同地联接至多个存储块BLK。下文将参考图2给出对于存储块BLK中的一个示例性存储块的描述。

控制逻辑210可以被配置为响应于通过输入/输出电路270输入的命令CMD而输出电压控制信号VCON，该输出电压控制信号VCON用于生成对于存储器装置的操作所必须的电压。控制逻辑210可以被配置为输出用于控制页缓冲器电路240和缓存电路250的页缓冲器控制信号PBCON。控制逻辑210可以被配置为响应于通过输入/输出电路270输入的地址信号ADD而输出行地址信号RADD和列地址信号CADD。

电压发生器220可以被配置为响应于控制逻辑210的电压控制信号VCON而生成要在编程操作、读取操作或擦除操作中使用的各种操作电压Vop。例如，电压发生器220可以被配置为响应于电压控制信号VCON而生成各种电平的编程电压、通过电压、读取电压和擦除电压。

行解码器230可以被配置为响应于来自控制逻辑210的行地址信号RADD而在存储器单元阵列100的存储块BLK当中选择一个存储块。行解码器230可以被配置为将来自电压发生器220的操作电压Vop传输至与所选择的存储块BLK联接的字线WL以及选择线DSL和SSL。

页缓冲器电路240可以通过位线BL联接至存储器单元阵列100。页缓冲器电路240可以包括分别联接至位线BL的多个页缓冲器PB。页缓冲器PB可以通过位线BL与存储器单元阵列100交换数据。

缓存电路250可以通过页线(page line)PL与页缓冲器电路240联接。缓存电路250可以通过页线PL与页缓冲器电路240交换数据。缓存电路250可以通过数据线DL与输入/输出电路270交换数据。缓存电路250可以被配置为临时地存储从存储器单元阵列100接收的数据或者要提供给存储器单元阵列100的数据。缓存电路250可以被配置为存储从相应的页缓冲器PB接收的数据，并且可以响应于从列解码器260输入的列选择信号CS而将存储的数据中的一些数据通过数据线DL传输至输入/输出电路270。缓存电路250可以被配置为响应于从控制逻辑210接收的页缓冲器控制信号PBCON而与页缓冲器PB或输入/输出电路270交换数据。

虽然在图1中例示了缓存电路250被配置为与页缓冲器电路240相分开，但是缓存电路250和页缓冲器电路240可以结合在单个组件中。在本说明书中，为了清楚起见，将缓存电路250例示为与页缓冲器电路240分开的块。

列解码器260可以被配置为响应于从控制逻辑210接收的列地址信号CADD而生成列选择信号CS。例如，列解码器260可以生成与列地址信号CADD对应的列选择信号CS，使得相应的页缓冲器PB的数据当中由列地址信号CADD选择的一些数据可以经由缓存电路250传输至输入/输出电路270。

输入/输出电路270可以被配置为将从外部源输入的命令CMD或地址ADD传输至控制逻辑210，或者通过缓存电路250与页缓冲器PB交换数据。输入/输出电路270可以包括多个输入/输出感测放大器，输入/输出感测放大器通过放大数据线DL的电压而生成数据，并且将生成的数据输出至输入/输出路径IO。

输入/输出路径IO可以包括2^N(N是2或更大的自然数)个数据输入/输出引脚。一般而言，N＝3，也就是说，输入/输出路径IO可以包括八个输入/输出引脚，其可以表示为IO<0>至IO<7>。例如，在使用八个输入/输出引脚的情况下，缓存电路250可以将在从页缓冲器PB接收的数据当中选择的8个数据通过数据线DL传送至输入/输出电路270。输入/输出电路270可以通过感测放大器放大这八个从缓存电路250接收的数据，并且可以将经放大的数据提供至数据输入/输出引脚。

外围电路200可以包括控制逻辑210、电压发生器220、行解码器230、页缓冲器电路240、缓存电路250、列解码器260和输入/输出电路270。外围电路200的整个构造或部分构造可以设置在存储器单元阵列100下方。这种结构被称作PUC(单元下外围)或COP(外围上单元)。根据本公开的存储器装置也可以应用于PUC或COP结构。

图2是图1所示的存储块BLK中的一个的电路图。

参考图2，存储块BLK可以包括多个单元串CSTR，多个单元串联接在多条位线BL和公共源极线CSL之间。

单元串CSTR中的每个可以联接在对应的位线BL和公共源极线CSL之间。单元串CSTR中的每个可以包括联接至公共源极线CSL的源极选择晶体管SST、联接至位线BL的漏极选择晶体管DST以及联接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC。源极选择晶体管SST的栅极可以联接至源极选择线SSL。存储器单元MC的栅极可以分别联接至对应的字线WL。漏极选择晶体管DST的栅极可以联接至漏极选择线DSL。

源极选择线SSL、字线WL和漏极选择线DSL可以设置在垂直于位线BL的方向上。源极选择线SSL、字线WL和漏极选择线DSL可以通过在基板的表面上沿垂直方向层叠而形成三维结构。

包括在存储块BLK中的存储器单元MC可以被划分为物理页单元或逻辑页单元。例如，共享一条字线WL并且联接至不同单元串CSTR的存储器单元MC可以构成一个物理页PG。这种页可以是读取操作的基本单位。

在图2中例示了在单元串CSTR的每个中设置一个漏极选择晶体管DST和一个源极选择晶体管SST。然而，应注意，可以在单元串CSTR的每个中设置至少两个漏极选择晶体管或至少两个源极选择晶体管。

图3是例示本公开的页缓冲器电路340和缓存电路350的示例性配置的图。

参考图3，页缓冲器电路340可以被划分为第一页缓冲器组341和第二页缓冲器组342。

属于第一页缓冲器组341的所有的页缓冲器(偶数页缓冲器)可以联接至偶数位线BL，而属于第二页缓冲器组342的所有页缓冲器(奇数页缓冲器)可以联接至奇数位线BL。也就是说，具体的页缓冲器是处于第一页缓冲器组341中还是处于第二页缓冲器组342中取决于与其联接的位线BL是偶数的还是奇数的。

在数据输入/输出引脚的数量为8的情况下，第一页缓冲器组341和第二页缓冲器组342中的每个可以被配置为八级。换句话说，第一页缓冲器组341和第二页缓冲器组342中的每个可以通过与数据输入/输出引脚的数量相同的级数进行配置。

缓存电路350可以被划分为第一缓存组351和第二缓存组352。

属于第一缓存组351的所有的缓存(偶数缓存)可以联接至偶数页缓冲器，而属于第二缓存组352的所有缓存(奇数缓存)可以联接至奇数页缓冲器。也就是说，具体的缓存是处于第一缓存组351中还是处于第二缓存组352中取决于与其联接的页缓冲器是偶数的还是奇数的。

在数据输入/输出引脚的数量为8的情况下，第一缓存组351和第二缓存组352中的每个可以被配置为八级。换句话说，第一缓存组351和第二缓存组352中的每个可以通过与数据输入/输出引脚的数量相同的级数进行配置。

以此方式，图3例示了这样的情况：其中，页缓冲器电路340和缓存电路350中的每个根据位线或页缓冲器是偶数的还是奇数的而分为第一组和第二组，并且每组通过与数据输入/输出引脚的数量(例如，8)相同的级数进行配置。

图4是例示图3的页缓冲器电路340和缓存电路350的具体布局的示例的图。

参考图4，第一页缓冲器组341可以包括以具有八行的矩阵形式设置的偶数页缓冲器PB。可以看到，以具有八行的矩阵形式设置的第一页缓冲器组341被配置为八级。由于页缓冲器组的级数可以理解为沿着第一方向FD(也即，位线BL的方向)布置的页缓冲器PB的数量，所以即便在页缓冲器PB不以矩阵形式设置的情况下也可以指定级数。

第一页缓冲器组341可以在一列中包括八个偶数页缓冲器PB偶数0至PB偶数7。十六条位线BL可以提供至第一页缓冲器组341中的每列。16条位线BL可以包括八条偶数位线BL和八条奇数位线BL。设置在第一页缓冲器组341中的每列中的八个偶数页缓冲器PB偶数0至PB偶数7可以分别联接至16条位线BL当中的八条偶数位线BL。如将在下文所描述的那样，16条位线BL当中的剩余的八条奇数位线BL可以分别联接至第二页缓冲器组342的八个奇数页缓冲器PB奇数0至PB奇数7。

第二页缓冲器组342可以包括以具有八行的矩阵形式设置的奇数页缓冲器PB奇数0至PB奇数7。可以理解，以具有八行的矩阵形式设置的第二页缓冲器组342被配置为八级。八个奇数页缓冲器PB奇数0至PB奇数7可以设置在一列中。如所提及的，在页缓冲器电路340中的每列中，可以设置八条偶数位线BL和八条奇数位线BL。设置在第二页缓冲器组342中的每列中的八个奇数页缓冲器PB奇数0至PB奇数7可以分别联接至16条位线BL当中的八条奇数位线BL。

第一缓存组351可以包括以具有八行的矩阵形式设置的偶数缓存。以此方式，可以理解，以具有八行的矩阵形式设置的第一缓存组351被配置为八级。

偶数缓存可以联接至偶数页缓冲器PB。第一缓存组351可以在一列中包括八个偶数缓存0至7。十六条页线PL可以提供至第一缓存组351中的每列。16条页线PL可以包括八条偶数页线PL和八条奇数页线PL。设置在第一缓存组351中的每列中的八个偶数缓存0至7可以分别联接至16条页线PL当中的八条偶数页线PL。如将在下文描述的那样，16条页线PL当中的剩余的八条奇数页线PL可以分别联接至第二缓存组352的八个奇数缓存0至7。

第二缓存组352可以包括以具有八行的矩阵形式设置的奇数缓存0至7。以此方式，可以理解，以具有八行的矩阵形式设置的第二缓存组352被配置为八级。八个奇数缓存0至7可以设置在一列中。设置在第二缓存组352中的一列中的八个奇数缓存0至7可以分别联接至16条页线PL当中的八条奇数页线PL。

在页缓冲器电路340中，分别通过两个加粗的框标记的偶数页缓冲器3411和奇数页缓冲器3412可以一起配置一个页缓冲器输入/输出单元。例如，属于第一页缓冲器组341的第一列的八个偶数页缓冲器PB偶数0至PB偶数7和属于第二页缓冲器组342的第一列的八个奇数页缓冲器PB奇数0至PB奇数7可以一起配置一个页缓冲器输入/输出单元。另外，在缓存电路350中，用两个加粗的框标记的偶数缓存3511和奇数缓存3512可以一起配置一个缓存输入/输出单元。例如，属于第一缓存组351的第一列的八个偶数缓存0至7和属于第二缓存组352的第一列的八个奇数缓存0至7可以一起配置一个缓存输入/输出单元。

页缓冲器输入/输出单元可以与缓存输入/输出单元协作。例如，属于页缓冲器输入/输出单元3411的八个偶数页缓冲器PB偶数0至PB偶数7的数据可以存储在由偶数缓存0至7构成的缓存输入/输出单元3511中，可以通过数据线DL传输至输入/输出电路，并且然后可以通过八个数据输入/输出引脚而同时传输至外部。此外，例如，属于页缓冲器输入/输出单元3412的八个奇数页缓冲器PB奇数0至PB奇数7的数据可以存储在由奇数缓存0至7构成的缓存输入/输出单元3512中，可以通过数据线DL传输至输入/输出电路，并且然后可以通过八个数据输入/输出引脚而同时传输至外部。

参考图4，由于偶数缓存0设置在第一缓存组351的相应列中的第一行中，而偶数缓存1设置在第一缓存组351的相应列中的第二行中，所以对应于偶数缓存0和1的数据线DL<0:1>可以设置在第一缓存组351的第一行和第二行之间。在“偶数0”和“偶数1”等中描述的数值0至7可以表示分别对应于八个偶数/奇数缓存的八个数据输入/输出引脚IO<0:7>。数据线DL<2:3>可以设置在第一缓存组351的第三行和第四行之间，数据线DL<4:5>可以设置在第一缓存组351的第五行和第六行之间，而数据线DL<6:7>可以设置在第一缓存组351的第七行和第八行之间。

虽然在图4中例示了第一页缓冲器组341、第二页缓冲器组342、第一缓存组351和第二缓存组352中的每个具有三列，但是这仅仅是示例；这些组可以形成为与存储器单元阵列的页(PG)的尺寸相对应的尺寸。

图5是例示与本公开相关的页缓冲器电路540和缓存电路550的示例性配置的图，图6是例示图5的页缓冲器电路540和缓存电路550的具体布局的示例的图。

参考图5，其所描绘的配置与图3的不同之处在于第一页缓冲器组541和第二页缓冲器组542中的每个具有五级，并且第一缓存组551和第二缓存组552中的每个具有五级。即便在图5中，也假定数据输入/输出引脚的数量如在图3中那样为8。也即，图5例示了即便在数据输入/输出引脚的数量为8时第一页缓冲器组541、第二页缓冲器组542、第一缓存组551和第二缓存组552中的每个中的级数也为5的情形。

参考图6，第一页缓冲器组541可以包括以具有五行的矩阵形式设置的偶数页缓冲器0至7。属于第一页缓冲器组541的偶数页缓冲器0至7可以连接至偶数位线BL。第一页缓冲器组541可以在一列中包括五个偶数页缓冲器PB偶数(PB Even)。十条位线BL可以提供至第一页缓冲器组541中的每列。10条位线BL可以包括五条偶数位线BL和五条奇数位线BL。设置在第一页缓冲器组541中的一列中的五个偶数页缓冲器PB偶数可以分别联接至10条位线BL当中的五条偶数位线BL。10条位线BL当中的剩余的五条奇数位线BL可以分别联接至第二页缓冲器组542的五个奇数页缓冲器PB。

除了将偶数页缓冲器改变为奇数页缓冲器之外，第二页缓冲器组542可以与第一页缓冲器组541以相同的方式配置。

页缓冲器电路540中的80个页缓冲器PB可以配置五个页缓冲器输入/输出单元，如图6中的加粗线所指示的那样。每个页缓冲器输入/输出单元可以包括属于第一页缓冲器组541的八个偶数页缓冲器(偶数0至偶数7)和属于第二页缓冲器组542的八个奇数页缓冲器(奇数0至奇数7)。由于第一页缓冲器组541和第二页缓冲器组542中的每个被配置为五级，所以每个页缓冲器输入/输出单元可以设置在两列或三列上。

第一缓存组551可以包括以具有五行的矩阵形式设置的偶数缓存0至7。属于第一缓存组551的偶数缓存0至7可以联接至偶数页缓冲器。第一缓存组551可以在一列中包括五个偶数缓存。十条页线PL可以提供至第一缓存组551中的每列。10条页线PL可以包括五条偶数页线PL和五条奇数页线PL。设置在第一缓存组551中的一列中的五个偶数缓存可以分别联接至10条页线PL当中的五条偶数页线PL。10条页线PL当中的剩余的五条奇数页线PL可以分别联接至第二缓存组552的五个奇数缓存。

除了将偶数缓存改变为奇数缓存之外，第二缓存组552可以与第一缓存组551以相同的方式配置。

缓存电路550中的80个缓存可以配置五个缓存输入/输出单元，如图6中的加粗线所指示的那样。每个缓存输入/输出单元可以包括属于第一缓存组551的八个偶数缓存(偶数0至偶数7)和属于第二缓存组552的八个奇数缓存(奇数0至奇数7)。由于第一缓存组551和第二缓存组552中的每个被配置为五级，所以每个缓存输入/输出单元可以设置在两列或三列上。

参考图6，由于偶数缓存0至7设置在第一缓存组551的相应列的第一行中，所以全部八条数据线DL<0:7>应设置在第一缓存组551的第一行中。在第一缓存组551的每个其它行中，也应该设置全部八条数据线DL<0:7>。

参考图3至图6描述了与本公开相关的页缓冲器电路和缓存电路的两个示例。在图3和图4的情形中，存在以下问题：由于页缓冲器组341和342中的每个以及缓存组351和352中的每个具有与数据输入/输出引脚数量相同的级数，所以页缓冲器电路340和缓存电路350在位线BL方向上的长度增大，并且因此面积增大。在图5和图6的情形中，该布置的不利之处在于：需要大量的连接至缓存电路550的内部的数据线DL，这使布局复杂化。

将参考图7至图24来描述根据实施方式的页缓冲器电路和缓存电路的配置。

图7是例示根据实施方式的页缓冲器电路740和缓存电路750的示例性配置的框图，图8是例示图7的页缓冲器电路740和缓存电路750的具体布局的示例的图。

参考图7，页缓冲器电路740可以包括第一页缓冲器组741和第二页缓冲器组742，并且缓存电路750可以包括第一缓存组751和第二缓存组752。

在使用八个数据输入/输出引脚的情况下，第一页缓冲器组741和第二页缓冲器组742中的每个可以包括五级，并且第一缓存组751和第二缓存组752中的每个可以包括八级。第一页缓冲器组741和第二页缓冲器组742可以根据与其联接的位线BL是偶数的还是奇数的而进行划分，并且第一缓存组751和第二缓存组752可以根据对应的页缓冲器是奇数的还是偶数的(也就是说，对应的位线是奇数的还是偶数的)而进行划分。

参考图8，第一页缓冲器组741和第二页缓冲器组742中的每个可以包括以具有五行的矩阵形式设置的页缓冲器PB。属于第一页缓冲器组741的页缓冲器PB可以是联接至偶数位线BL的偶数页缓冲器PB偶数，而属于第二页缓冲器组742的页缓冲器PB可以是联接至奇数位线BL的奇数页缓冲器PB奇数(PB Odd)。

页缓冲器电路740中的80个页缓冲器PB可以配置五个页缓冲器输入/输出单元，如图8中的加粗线所指示的那样。每个页缓冲器输入/输出单元可以包括属于第一页缓冲器组741的八个偶数页缓冲器(偶数0至偶数7)和属于第二页缓冲器组742的八个奇数页缓冲器(奇数0至奇数7)。由于第一页缓冲器组741和第二页缓冲器组742中的每个被配置为五级，所以每个页缓冲器输入/输出单元可以设置在两列或三列上。

第一缓存组751和第二缓存组752中的每个可以包括以具有八行的矩阵形式设置的缓存。属于第一缓存组751的缓存可以是联接至偶数页缓冲器的偶数缓存，而属于第二缓存组752的缓存可以是联接至奇数页缓冲器的奇数缓存。

缓存电路750中的80个缓存可以配置五个缓存输入/输出单元，如图8中的加粗线所指示的那样。每个缓存输入/输出单元可以包括属于第一缓存组751的八个偶数缓存(偶数0至偶数7)和属于第二缓存组752的八个奇数缓存(奇数0至奇数7)。由于第一缓存组751和第二缓存组752中的每个被配置为八级，所以每个缓存输入/输出单元可以被配置为一列。

参考图8，由于在缓存电路750的每行中仅设置与一个数据输入/输出引脚对应的缓存，所以两条数据线DL可以接线在缓存电路750的两行之间。因此，由于必要的数据线DL的数量较少，所以可以容易地进行数据线DL的接线。

数据线DL可以在相应行中接线，而不是设置在缓存电路750的两行之间(未显示)。例如，可以在第一缓存组751的第一行中设置数据线DL<0>，而在第一缓存组751的第二行中设置数据线DL<1>。

另外，虽然在图8中例示了一个页缓冲器PB和一个缓存通过对应的页线PL联接，但是联接页缓冲器PB和缓存的方法并不限于此。例如，多个页缓冲器PB和多个缓存可以共享一条页线PL。

根据图7和图8的实施方式，通过在将缓存组751和752中的每个的级数保持为与数据输入/输出引脚的数量相同的同时减少页缓冲器电路740的级数，页缓冲器电路740的面积可以减小，同时没有增加数据线DL的数量。结果，可以增加存储器装置的集成度。

图9是例示根据实施方式的页缓冲器电路940和缓存电路950的示例性配置的框图，图10是例示图9的页缓冲器电路940和缓存电路950的具体布局的示例的图。

参考图9，本实施方式与图7例示的实施方式的不同之处在于：第一页缓冲器组941和第二页缓冲器组942彼此分开，并且设置在缓存电路950的相对两侧。根据这种配置，第一页缓冲器组941和第二页缓冲器组942可以通过对应的页线PL联接至第一缓存组951和第二缓存组952。

参考图10，第一页缓冲器组941和第二页缓冲器组942中的每个可以包括以具有五行的矩阵形式设置的页缓冲器。属于第一页缓冲器组941的页缓冲器可以是联接至偶数位线BL的偶数页缓冲器，而属于第二页缓冲器组942的页缓冲器可以是联接至奇数位线BL的奇数页缓冲器。

五条偶数位线BL可以提供至第一页缓冲器组941的每列，而属于每列的偶数页缓冲器中的每个可以连接至一条偶数位线BL。五条奇数位线BL可以提供至第二页缓冲器组942的每列，而属于每列的奇数页缓冲器中的每个可以连接至一条奇数位线BL。

页缓冲器电路940中的80个页缓冲器可以配置五个页缓冲器输入/输出单元，如图10中的加粗线所指示的那样。每个页缓冲器输入/输出单元可以包括属于第一页缓冲器组941的八个偶数页缓冲器(偶数0至偶数7)和属于第二页缓冲器组942的八个奇数页缓冲器(奇数0至奇数7)。由于第一页缓冲器组941和第二页缓冲器组942中的每个被配置为五级，所以每个页缓冲器输入/输出单元可以设置在两列或三列上。

第一缓存组951和第二缓存组952中的每个可以包括以具有八行的矩阵形式设置的缓存。属于第一缓存组951的缓存可以是联接至偶数页缓冲器的偶数缓存，而属于第二缓存组952的缓存可以是联接至奇数页缓冲器的奇数缓存。

缓存电路950中的80个缓存可以配置五个缓存输入/输出单元，如图10中的加粗线所指示的那样。每个缓存输入/输出单元可以包括属于第一缓存组951的八个偶数缓存(偶数0至偶数7)和属于第二缓存组952的八个奇数缓存(奇数0至奇数7)。由于第一缓存组951和第二缓存组952中的每个被配置为八级，所以每个缓存输入/输出单元可以被配置为一列。

第一页缓冲器组941的输入/输出单元可以通过页线PL而联接至对应的第一缓存组951的输入/输出单元。例如，第一页缓冲器组941中属于一个页缓冲器输入/输出单元的八个偶数页缓冲器可以通过八条页线PL而联接至属于第一缓存组951的对应的缓存输入/输出单元的八个偶数缓存。为此，五条页线PL可以提供至第一页缓冲器组941的每列。第二页缓冲器组942的输入/输出单元也可以通过类似的方式联接至第二缓存组952的输入/输出单元。

参考图10，由于在缓存电路950的每行中仅设置与一个数据输入/输出引脚对应的缓存，所以一条数据线DL可以接线在缓存电路950的每行中，或者两条数据线DL可以接线在缓存电路950的两行之间。因此，可以容易地进行数据线DL的接线。

根据图9和图10的实施方式，通过在将缓存组951和952中的每个的级数保持为与数据输入/输出引脚的数量相同的同时减少页缓冲器组941和942中的每个的级数，页缓冲器电路940的面积可以减小，同时没有增加数据线DL的数量。结果，可以增加存储器装置的集成度。另外，通过将第一页缓冲器组941和第二页缓冲器组942分开并且将它们设置在缓存电路950的相对两侧，可以容易地进行页线PL的接线。

图11是例示根据实施方式的页缓冲器电路1140和缓存电路1150的示例性配置的框图，而图12是例示图11的页缓冲器电路1140和缓存电路1150的具体布局的示例的图。

参考图11，页缓冲器电路1140可以包括第一页缓冲器组1141和第二页缓冲器组1142，而缓存电路1150可以包括第一缓存组1151和第二缓存组1152。在使用八个数据输入/输出引脚的情况下，第一页缓冲器组1141和第二页缓冲器组1142中的每个可以被配置为五级，并且第一缓存组1151和第二缓存组1152中的每个可以被配置为八级。

第一页缓冲器组1141和第二页缓冲器组1142可以根据对应的数据输入/输出引脚而进行划分。例如，第一页缓冲器组1141可以包括对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的页缓冲器，而第二页缓冲器组1142可以包括对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的页缓冲器。由于数据输入/输出引脚可以分别匹配至数据线DL，所以根据数据输入/输出引脚的划分可以被理解为根据联接的数据线DL的划分。类似地，第一缓存组1151和第二缓存组1152也可以根据对应的数据输入/输出引脚而进行划分。

参考图12，第一页缓冲器组1141和第二页缓冲器组1142中的每个可以包括以具有五行的矩阵形式设置的页缓冲器。属于第一页缓冲器组1141的页缓冲器可以是对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的页缓冲器，而属于第二页缓冲器组1142的页缓冲器可以是对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的页缓冲器。

第一缓存组1151和第二缓存组1152中的每个可以包括以具有八行的矩阵形式设置的缓存。例如，属于第一缓存组1151的缓存可以是对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的缓存，而属于第二缓存组1152的缓存可以是对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的缓存。通过这种布局，属于第一缓存组1151的第一行和第二行的所有的缓存可以联接至第一数据输入/输出引脚IO<0>。因此，由于一条数据线DL可以接线至缓存电路1150的两行，所以数据线DL的数量可以减少。

属于第一页缓冲器组1141的八个页缓冲器偶数0至偶数3和奇数0至奇数3以及属于第二页缓冲器组1142的八个页缓冲器偶数4至偶数7和奇数4至奇数7可以配置一个页缓冲器输入/输出单元。属于第一缓存组1151的八个缓存偶数0至偶数3和奇数0至奇数3以及属于第二缓存组1152的八个缓存偶数4至偶数7和奇数4至奇数7可以配置一个缓存输入/输出单元。每个页缓冲器输入/输出单元可以通过页线PL而联接至对应的缓存输入/输出单元。

图11和图12的实施方式不仅提供了图9和图10的实施方式的优点，而且还提供了另一优点：由于页缓冲器电路1140和缓存电路1150中的每个根据数据输入/输出引脚而划分为两组，所以可以减少数据线DL的数量。

图13是例示根据实施方式的页缓冲器电路1340和缓存电路1350的示例性配置的框图，而图14是例示图13的页缓冲器电路1340和缓存电路1350的具体布局的示例的图。

参考图13，页缓冲器电路1340可以包括第一页缓冲器组1341和第二页缓冲器组1342，而缓存电路1350可以包括第一缓存组1351和第二缓存组1352。在使用八个数据输入/输出引脚的情况下，第一页缓冲器组1341和第二页缓冲器组1342中的每个可以被配置为五级，并且第一缓存组1351和第二缓存组1352中的每个可以被配置为八级。

第一页缓冲器组1341和第二页缓冲器组1342可以根据对应的数据输入/输出引脚而进行划分。例如，第一页缓冲器组1341可以包括对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的页缓冲器，而第二页缓冲器组1342可以包括对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的页缓冲器。类似地，第一缓存组1351和第二缓存组1352也可以根据对应的数据输入/输出引脚而进行划分。

参考图14，第一页缓冲器组1341和第二页缓冲器组1342中的每个可以包括以具有五行的矩阵形式设置的页缓冲器。属于第一页缓冲器组1341的页缓冲器可以是对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的页缓冲器，而属于第二页缓冲器组1342的页缓冲器可以是对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的页缓冲器。

第一缓存组1351和第二缓存组1352中的每个可以包括以具有八行的矩阵形式设置的缓存。例如，属于第一缓存组1351的缓存可以是对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的缓存，而属于第二缓存组1352的缓存可以是对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的缓存。通过这种布局，属于缓存电路1350的两行的所有的缓存可以联接至相同的数据线DL。因此，由于一条数据线DL可以接线至缓存电路1350的两行，所以可以减少数据线DL的数量。

属于第一页缓冲器组1341的八个页缓冲器偶数0至偶数3和奇数0至奇数3以及属于第二页缓冲器组1342的八个页缓冲器偶数4至偶数7和奇数4至奇数7可以配置一个页缓冲器输入/输出单元。属于第一缓存组1351的八个缓存偶数0至偶数3和奇数0至奇数3以及属于第二缓存组1352的八个缓存偶数4至偶数7和奇数4至奇数7可以配置一个缓存输入/输出单元。每个页缓冲器输入/输出单元可以通过页线PL而联接至对应的缓存输入/输出单元。

根据图13和图14的实施方式，通过在将缓存组1351和1352中的每个的级数保持为与数据输入/输出引脚的数量相同的同时减少页缓冲器组1341和1342中的每个的级数，不仅页缓冲器电路1340的面积可以减小同时没有增加数据线DL的数量，由此增加了存储器装置的集成度，而且可以减少数据线的接线。

图15是例示根据实施方式的页缓冲器电路1540和缓存电路1550的示例性配置的框图，而图16是例示图15的页缓冲器电路1540和缓存电路1550的具体布局的示例的图。

参考图15，页缓冲器电路1540可以包括第一页缓冲器组1541和第二页缓冲器组1542，而缓存电路1550可以包括第一缓存组1551和第二缓存组1552。在使用八个数据输入/输出引脚的情况下，第一页缓冲器组1541和第二页缓冲器组1542中的每个可以被配置为七级，并且第一缓存组1551和第二缓存组1552中的每个可以被配置为八级。第一页缓冲器组1541和第二页缓冲器组1542可以彼此分开，并且设置在缓存电路1550的相对两侧。

第一页缓冲器组1541和第二页缓冲器组1542可以根据与其联接的位线BL是偶数的还是奇数的而进行划分。例如，第一页缓冲器组1541可以包括对应于偶数位线的页缓冲器，而第二页缓冲器组1542可以包括对应于奇数位线的页缓冲器。类似地，第一缓存组1551和第二缓存组1552也可以根据对应的位线BL是偶数的还是奇数的而进行划分。

参考图16，第一页缓冲器组1541和第二页缓冲器组1542中的每个可以包括以具有七行的矩阵形式设置的页缓冲器。例如，属于第一页缓冲器组1541的页缓冲器可以是对应于偶数位线BL的页缓冲器，而属于第二页缓冲器组1542的页缓冲器可以是对应于奇数位线BL的页缓冲器。

第一缓存组1551和第二缓存组1552中的每个可以包括以具有八行的矩阵形式设置的缓存。例如，属于第一缓存组1551的缓存可以是对应于偶数页缓冲器(也即，偶数位线)的缓存，而属于第二缓存组1552的缓存可以是对应于奇数页缓冲器(也即，奇数位线)的缓存。

属于页缓冲器电路1540的112个页缓冲器可以配置七个页缓冲器输入/输出单元，如图16中的加粗线所指示的那样。例如，属于第一页缓冲器组1541的八个页缓冲器(偶数0至偶数7)和属于第二页缓冲器组1542的八个页缓冲器(奇数0至奇数7)可以一起配置一个页缓冲器输入/输出单元。属于第一缓存组1551的八个缓存(缓存偶数0至缓存偶数7)以及属于第二缓存组1552的八个缓存(奇数0至奇数7)可以一起配置一个缓存输入/输出单元。每个页缓冲器输入/输出单元可以通过页线PL而联接至对应的缓存输入/输出单元。由于第一页缓冲器组1541和第二页缓冲器组1542中的每个被配置为七级，所以每个页缓冲器输入/输出单元可以布置在两列上。

根据图15和图16的实施方式，通过在将缓存组1551和1552中的每个的级数保持为与数据输入/输出引脚的数量相同的同时将页缓冲器组1541和1542中的每个的级数减少至7，页缓冲器电路1540的面积可以减小，同时没有增加数据线DL的数量。结果，可以增加存储器装置的集成度。另外，通过将第一页缓冲器组1541和第二页缓冲器组1542分开并且将它们设置在缓存电路1550的相对两侧，可以容易地进行页线PL的接线。

虽然在图15和图16中根据奇数/偶数而将页缓冲器电路1540和缓存电路1550中的每个分为两组，但是应当注意，页缓冲器电路1540和缓存电路1550中的每个可以根据数据输入/输出引脚而分为两组。另外，虽然例示了第一页缓冲器组1541和第二页缓冲器组1542彼此分开并且设置在缓存电路1550的相对两侧，但应当注意，第一页缓冲器组1541和第二页缓冲器组1542可以一起设置在缓存电路1550的同一侧。

图17是例示根据实施方式的页缓冲器电路1740和缓存电路1750的示例性配置的框图，而图18是例示图17的页缓冲器电路1740和缓存电路1750的具体布局的示例的图。

参考图17，页缓冲器电路1740可以包括第一页缓冲器组1741和第二页缓冲器组1742，而缓存电路1750可以包括第一缓存组1751和第二缓存组1752。在使用八个数据输入/输出引脚的情况下，第一页缓冲器组1741和第二页缓冲器组1742中的每个可以被配置为六级，并且第一缓存组1751和第二缓存组1752中的每个可以被配置为八级。第一页缓冲器组1741和第二页缓冲器组1742可以彼此分开，并且设置在缓存电路1750的相对两侧。

第一页缓冲器组1741和第二页缓冲器组1742可以根据对应的数据输入/输出引脚而进行划分。例如，第一页缓冲器组1741可以包括对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的页缓冲器，而第二页缓冲器组1742可以包括对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的页缓冲器。类似地，第一缓存组1751和第二缓存组1752也可以根据对应的数据输入/输出引脚而进行划分。

参考图18，第一页缓冲器组1741和第二页缓冲器组1742中的每个可以包括以具有六行的矩阵形式设置的页缓冲器。属于第一页缓冲器组1741的页缓冲器可以是对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的页缓冲器，而属于第二页缓冲器组1742的页缓冲器可以是对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的页缓冲器。

第一缓存组1751和第二缓存组1752中的每个可以包括以具有八行的矩阵形式设置的缓存。例如，属于第一缓存组1751的缓存可以是对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的缓存，而属于第二缓存组1752的缓存可以是对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的缓存。通过这种布局，属于缓存电路1750的两行的所有的缓存可以联接至相同的数据线DL。因此，由于一条数据线DL可以接线至缓存电路1750的两行，所以可以减少数据线DL的接线。

属于页缓冲器电路1740的96个页缓冲器可以配置六个页缓冲器输入/输出单元，如图18中的加粗线所指示的那样。例如，属于第一页缓冲器组1741的八个页缓冲器偶数0至偶数3和奇数0至奇数3以及属于第二页缓冲器组1742的八个页缓冲器偶数4至偶数7和奇数4至奇数7可以一起配置一个页缓冲器输入/输出单元。属于第一缓存组1751的八个缓存偶数0至偶数3和奇数0至奇数3以及属于第二缓存组1752的八个缓存偶数4至偶数7和奇数4至奇数7可以一起配置一个缓存输入/输出单元。每个页缓冲器输入/输出单元可以通过页线PL而联接至对应的缓存输入/输出单元。由于第一页缓冲器组1741和第二页缓冲器组1742中的每个被配置为六级，所以每个页缓冲器输入/输出单元可以布置在两列上。

根据图17和图18的实施方式，通过在将缓存组1751和1752中的每个的级数保持为与数据输入/输出引脚的数量相同的同时将页缓冲器组1741和1742中的每个的级数减少至6，页缓冲器电路1740的面积可以减小，同时没有增加数据线DL的数量。结果，可以增加存储器装置的集成度。另外，通过将第一页缓冲器组1741和第二页缓冲器组1742分开并且将它们设置在缓存电路1750的相对两侧，可以容易地进行页线PL的接线。此外，由于缓存电路1750根据输入/输出引脚而分为两组，所以可以有利地减少数据线的接线。

虽然在图17和图18中根据数据输入/输出引脚而将页缓冲器电路1740和缓存电路1750中的每个分为两组，但是应当注意，页缓冲器电路1740和缓存电路1750中的每个可以根据偶数/奇数而分为两组。另外，虽然例示为第一页缓冲器组1741和第二页缓冲器组1742彼此分开并且设置在缓存电路1750的相对两侧，但应当注意，第一页缓冲器组1741和第二页缓冲器组1742可以一起设置在缓存电路1750的同一侧。

图19是例示根据实施方式的页缓冲器电路1940和缓存电路1950的示例性配置的框图，而图20是例示图19的页缓冲器电路1940和缓存电路1950的具体布局的示例的图。

参考图19，页缓冲器电路1940可以包括第一页缓冲器组1941和第二页缓冲器组1942，而缓存电路1950可以包括第一缓存组1951和第二缓存组1952。在使用八个数据输入/输出引脚的情况下，第一页缓冲器组1941和第二页缓冲器组1942中的每个可以被配置为四级，并且第一缓存组1951和第二缓存组1952中的每个可以被配置为八级。第一页缓冲器组1941和第二页缓冲器组1942可以彼此分开，并且设置在缓存电路1950的相对两侧。

第一页缓冲器组1941和第二页缓冲器组1942可以根据对应的数据输入/输出引脚而进行划分。例如，第一页缓冲器组1941可以包括对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的页缓冲器，而第二页缓冲器组1942可以包括对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的页缓冲器。类似地，第一缓存组1951和第二缓存组1952也可以根据对应的数据输入/输出引脚而进行划分。

参考图20，第一页缓冲器组1941和第二页缓冲器组1942中的每个可以包括以具有四行的矩阵形式设置的页缓冲器。属于第一页缓冲器组1941的页缓冲器可以是对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的页缓冲器，而属于第二页缓冲器组1942的页缓冲器可以是对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的页缓冲器。

第一缓存组1951和第二缓存组1952中的每个可以包括以具有八行的矩阵形式设置的缓存。例如，属于第一缓存组1951的缓存可以是对应于第一数据输入/输出引脚至第四数据输入/输出引脚IO<0:3>的缓存，而属于第二缓存组1952的缓存可以是对应于第五数据输入/输出引脚至第八数据输入/输出引脚IO<4:7>的缓存。通过这种布局，属于缓存电路1950的两行的所有的缓存可以联接至相同的数据线DL。因此，由于一条数据线DL可以接线至缓存电路1950的两行，所以可以减少数据线DL的接线。

属于页缓冲器电路1940的64个页缓冲器可以配置四个页缓冲器输入/输出单元，如图20中的加粗线所指示的那样。例如，属于第一页缓冲器组1941的八个页缓冲器偶数0至偶数3和奇数0至奇数3以及属于第二页缓冲器组1942的八个页缓冲器偶数4至偶数7和奇数4至奇数7可以一起配置一个页缓冲器输入/输出单元。属于第一缓存组1951的八个缓存偶数0至偶数3和奇数0至奇数3以及属于第二缓存组1952的八个缓存偶数4至偶数7和奇数4至奇数7可以一起配置一个缓存输入/输出单元。每个页缓冲器输入/输出单元可以通过页线PL而联接至对应的缓存输入/输出单元。由于第一页缓冲器组1941和第二页缓冲器组1942中的每个被配置为四级，所以每个页缓冲器输入/输出单元可以布置在两列上。

根据图19和图20的实施方式，通过在将缓存组1951和1952中的每个的级数保持为与数据输入/输出引脚的数量相同的同时将页缓冲器组1941和1942中的每个的级数减少至4，页缓冲器电路1940的面积可以减小，同时没有增加数据线DL的数量。结果，可以增加存储器装置的集成度。另外，通过将第一页缓冲器组1941和第二页缓冲器组1942分开并且将它们设置在缓存电路1950的相对两侧，可以容易地进行页线PL的接线。此外，由于缓存电路1950根据输入/输出引脚而分为两组，所以可以减少数据线的接线。

虽然在图19和图20中根据数据输入/输出引脚而将页缓冲器电路1940和缓存电路1950中的每个分为两组，但是应当注意，页缓冲器电路1940和缓存电路1950中的每个可以根据偶数/奇数而分为两组。另外，虽然例示了第一页缓冲器组1941和第二页缓冲器组1942彼此分离开并且设置在缓存电路1950的相对两侧，但应当注意，第一页缓冲器组1941和第二页缓冲器组1942可以一起设置在缓存电路1950的同一侧。

图21是例示根据实施方式的页缓冲器电路2140和缓存电路2150的示例性配置的框图，而图22是例示图21的页缓冲器电路2140和缓存电路2150的具体布局的示例的图。

参考图21，页缓冲器电路2140可以包括第一页缓冲器组2141和第二页缓冲器组2142，而缓存电路2150可以包括第一缓存组2151和第二缓存组2152。在使用八个数据输入/输出引脚的情况下，第一页缓冲器组2141和第二页缓冲器组2142中的每个可以被配置为三级，并且第一缓存组2151和第二缓存组2152中的每个可以被配置为八级。第一页缓冲器组2141和第二页缓冲器组2142可以彼此分开，并且设置在缓存电路2150的相对两侧。

第一页缓冲器组2141和第二页缓冲器组2142可以根据与其联接的位线BL是偶数的还是奇数的而进行划分。例如，第一页缓冲器组2141可以包括对应于偶数位线的偶数页缓冲器，而第二页缓冲器组2142可以包括对应于奇数位线的奇数页缓冲器。类似地，第一缓存组2151和第二缓存组2152也可以根据对应的位线BL的类型是偶数的还是奇数的而进行划分。

参考图22，第一页缓冲器组2141和第二页缓冲器组2142中的每个可以包括以具有三行的矩阵形式设置的页缓冲器。属于第一页缓冲器组2141的页缓冲器可以是对应于偶数位线BL的页缓冲器，而属于第二页缓冲器组2142的页缓冲器可以是对应于奇数位线BL的页缓冲器。

第一缓存组2151和第二缓存组2152中的每个可以包括以具有八行的矩阵形式设置的缓存。例如，属于第一缓存组2151的缓存可以是对应于偶数位线BL的缓存，而属于第二缓存组2152的缓存可以是对应于奇数位线BL的缓存。

属于页缓冲器电路2140的48个页缓冲器可以配置三个页缓冲器输入/输出单元，如图22中的加粗线所指示的那样。例如，属于第一页缓冲器组2141的八个页缓冲器(偶数0至偶数7)和属于第二页缓冲器组2142的八个页缓冲器(奇数0至奇数7)可以一起配置一个页缓冲器输入/输出单元。属于第一缓存组2151的八个缓存(偶数0至偶数7)以及属于第二缓存组2152的八个缓存(奇数0至奇数7)可以一起配置一个缓存输入/输出单元。每个页缓冲器输入/输出单元可以通过页线PL而联接至对应的缓存输入/输出单元。由于第一页缓冲器组2141和第二页缓冲器组2142中的每个被配置为三级，所以每个页缓冲器输入/输出单元可以布置在三列或四列上。

根据图21和图22的实施方式，通过在将缓存组2151和2152中的每个的级数保持为与数据输入/输出引脚的数量相同的同时将页缓冲器组2141和2142中的每个的级数减少至3，页缓冲器电路2140的面积可以减小，同时没有增加数据线DL的数量。结果，可以增加存储器装置的集成度。另外，通过将第一页缓冲器组2141和第二页缓冲器组2142分开并且将它们设置在缓存电路2150的相对两侧，可以容易地进行页线PL的接线。

虽然在图21和图22中根据奇数/偶数而将页缓冲器电路2140和缓存电路2150中的每个分为两组，但是应当注意，页缓冲器电路2140和缓存电路2150中的每个可以根据对应的数据输入/输出引脚而分为两组。另外，虽然例示了第一页缓冲器组2141和第二页缓冲器组2142彼此分开并且设置在缓存电路2150的相对两侧，但应当注意，第一页缓冲器组2141和第二页缓冲器组2142可以一起设置在缓存电路2150的同一侧。

图23是例示根据实施方式的页缓冲器电路2340和缓存电路2350的示例性配置的框图，而图24是例示图23的页缓冲器电路2340和缓存电路2350的具体布局的示例的图。

参考图23，页缓冲器电路2340可以包括第一页缓冲器组2341和第二页缓冲器组2342，而缓存电路2350可以包括第一缓存组2351和第二缓存组2352。在使用八个数据输入/输出引脚的情况下，第一页缓冲器组2341和第二页缓冲器组2342中的每个可以被配置为两级，并且第一缓存组2351和第二缓存组2352中的每个可以被配置为八级。第一页缓冲器组2341和第二页缓冲器组2342可以彼此分开，并且设置在缓存电路2350的相对两侧。

第一页缓冲器组2341和第二页缓冲器组2342可以根据与其联接的位线BL是偶数的还是奇数的而进行划分。例如，第一页缓冲器组2341可以包括对应于偶数位线的偶数页缓冲器，而第二页缓冲器组2342可以包括对应于奇数位线的奇数页缓冲器。类似地，第一缓存组2351和第二缓存组2352也可以根据对应的位线BL的类型是偶数的还是奇数的而进行划分。

参考图24，第一页缓冲器组2341和第二页缓冲器组2342中的每个可以包括以具有两行的矩阵形式设置的页缓冲器。属于第一页缓冲器组2341的页缓冲器可以是对应于偶数位线BL的页缓冲器，而属于第二页缓冲器组2342的页缓冲器可以是对应于奇数位线BL的页缓冲器。

第一缓存组2351和第二缓存组2352中的每个可以包括以具有八行的矩阵形式设置的缓存。例如，属于第一缓存组2351的缓存可以是对应于偶数位线BL的缓存，而属于第二缓存组2352的缓存可以是对应于奇数位线BL的缓存。

属于页缓冲器电路2340的32个页缓冲器可以配置两个页缓冲器输入/输出单元，如图24中的加粗线所指示的那样。例如，属于第一页缓冲器组2341的八个页缓冲器(偶数0至偶数7)和属于第二页缓冲器组2342的八个页缓冲器(奇数0至奇数7)可以一起配置一个页缓冲器输入/输出单元。属于第一缓存组2351的八个缓存(偶数0至偶数7)以及属于第二缓存组2352的八个缓存(奇数0至奇数7)可以一起配置一个缓存输入/输出单元。每个页缓冲器输入/输出单元可以通过页线PL而联接至对应的缓存输入/输出单元。由于第一页缓冲器组2341和第二页缓冲器组2342中的每个被配置为两级，所以每个页缓冲器输入/输出单元可以布置在四列上。

根据图23和图24的实施方式，通过在将缓存组2351和2352中的每个的级数保持为与数据输入/输出引脚的数量相同的同时将页缓冲器组2341和2342中的每个的级数减少至2，页缓冲器电路2340的面积可以减小，同时没有增加数据线DL的数量。结果，可以增加存储器装置的集成度。另外，通过第一页缓冲器组2341和第二页缓冲器组2342分开并且将它们设置在缓存电路2350的相对两侧，可以容易地进行页线PL的接线。

虽然在图23和图24中根据奇数/偶数而将页缓冲器电路2340和缓存电路2350中的每个分为两组，但是应当注意，页缓冲器电路2340和缓存电路2350中的每个可以根据数据输入/输出引脚而分为两组。另外，虽然例示为第一页缓冲器组2341和第二页缓冲器组2342彼此分开并且设置在缓存电路2350的相对两侧，但应当注意，第一页缓冲器组2341和第二页缓冲器组2342可以一起设置在缓存电路2350的同一侧。

上文描述了页缓冲器电路和缓存电路的配置的各种实施方式。然而，各种修改是可能的。

在上述实施方式中，即使页缓冲器的数量不同，但是页缓冲器电路的宽度(即，在第二方向SD上的长度)被显示为相似的。例如，图20的包括64个页缓冲器的页缓冲器电路1940的宽度和图24的包括32个页缓冲器的页缓冲器电路2340的宽度被显示为彼此相似。然而，这仅仅是示例；页缓冲器电路的宽度可以与对应的位线的数量基本上成比例。例如，由于图20的页缓冲器电路1940对应于64条位线，而图24的页缓冲器电路2340对应于32条位线，所以图20的页缓冲器电路1940可以形成为具有是图24的页缓冲器电路2340的宽度的大约两倍的宽度。在这种情况下，由于整个页缓冲器电路的宽度可以等于或类似于整个存储器单元阵列的宽度，所以看起来在上述实施方式中的整个页缓冲器电路的宽度是大致相同的。

接下来，参考图25至图31，描述能够应用于上述实施方式的位线接触(contact)和数据线。

图25是例示页缓冲器电路中的位线接触的布局的示例的图。

参考图25，第一页缓冲器组2541和第二页缓冲器组2542中的每个可以包括以具有五行的矩阵形式布置的页缓冲器。可以对第一页缓冲器组2541和第二页缓冲器组2542的每一列提供十条位线BL。属于第一页缓冲器组2541和第二页缓冲器组2542的每一列的页缓冲器中的每个可以与一条位线电联接。为此，页缓冲器可以分别通过位线接触2510而联接至位线BL。

例如，位线接触2510可以在一列中设置在对角线方向上。也就是说，随着页缓冲器在第一方向FD上向下行进(如在第一列中)，位线接触2510可以分别设置于在第二方向SD上逐渐远离的位置处。另外，随着页缓冲器在与第一方向FD相反的方向上向上行进(如在第二列中)，位线接触2510可以分别设置于在第二方向SD上逐渐远离的位置处。在位线接触2510重复第一列和第二列的布局图案的情况下，可以注意到，位线接触2510具有V形布局。V形布局可以是分别联接至在位线方向上彼此相邻的两个页缓冲器的两个相邻位线BL。

图26是例示页缓冲器电路中的位线接触的布局的示例的图。

参考图26，虽然第一页缓冲器组2541和第二页缓冲器组2542的布局与图25中的布局相同，与图25的不同之处在于，位线接触2510的位置在一些页缓冲器中改变。在图中通过虚线椭圆形A、B、C和D来标记位线接触2510的位置改变的位置。

将参考图27和图28来描述在图26中改变位线接触2510的位置的原因。图27是图25的两个列的放大图，而图28是图26的两个列的放大图。在图27中，位线接触2510设置为V形图案。如所提及的，第一页缓冲器组(PB组1)的八个页缓冲器偶数0至偶数7和第二页缓冲器组(PB组2)的八个页缓冲器奇数0至奇数7可以一起配置一个页缓冲器输入/输出单元，如通过加粗线所指示的那样。观察对应于页缓冲器输入/输出单元的位线BL，可以看到位线BL<0>至BL<12>和BL<15>至BL<17>对应于页缓冲器输入/输出单元。以此方式，在位线接触2510设置为V形图案的情况下，对应于一个页缓冲器输入/输出单元的16条位线(位线输入/输出单元)可能不彼此连续地设置。当页缓冲器组的级数小于数据输入/输出引脚的数量时可能发生这种现象。

在存储器装置中，可能由于在制造工艺中的缺陷颗粒等而在位线中发生故障。在这种情况下，可能发生操作错误，而可以通过用正常的列替代故障的列的列修复来缓解该问题，以允许执行正常的操作。随着位线之间的距离由于精细的加工而变窄，缺陷颗粒对多条位线施加影响的频率增大。就此而言，为了增加修复的效率，通过输入/输出单元来执行修复是标准。例如，在使用八个数据输入/输出引脚的情况下，可以通过将16条位线分组为一个单元来执行列修复。换句话说，如果在配置一个输入/输出单元的16条位线当中的即便任意一条位线中发生故障，可以将整个输入/输出单元作为故障进行处理，并且可以用正常的输入/输出单元来替代整个输入/输出单元。

如上面参考图27所述，在属于一个位线输入/输出单元的16条位线不连续地设置的情况下，在不同的位线输入/输出单元的边界处出现的缺陷颗粒很有可能会在这两个位线输入/输出单元中都导致故障。例如，在如图27所示缺陷颗粒出现在位线BL<12>和BL<13>上的情况下，由于位线BL<12>和BL<13>属于不同的位线输入/输出单元，所以两个位线输入/输出单元都应当作为故障被处理。在这种情况下，列修复的效率可能会变差。即，在属于相同的位线输入/输出单元的位线未连续地设置的情况下，很有可能由于一个缺陷颗粒而在两个位线输入/输出单元中同时发生故障。

图28是图26的两个列的放大图，并且其与图27的不同之处在于：位线接触2510的位置在通过虚线椭圆形A指示的部分处改变。例如，首先形成第二列的第三行至第五行的位线接触2510，并然后形成第二列的第六和第七行的位线接触2510。由于这种布置，与通过加粗线指示的页缓冲器输入/输出单元对应的位线BL可以是位线BL<0>至位线BL<15>，并且因此可以彼此连续地设置。也就是说，在图26的实施方式中，通过其中将分别联接至在位线方向(即，第一方向FD)上彼此相邻的两个页缓冲器的两条位线设置为在某一区域不彼此相邻的布局，配置一个输入/输出单元的位线可以彼此连续地设置。在这种情况下，即使缺陷颗粒以与图27所示的方式相同的方式出现在位线BL<12>和BL<13>上，由于这两条位线属于相同的输入/输出单元，所以仅一个输入/输出单元可能被作为故障处理。

图29是例示页缓冲器电路中的位线接触的布局的示例的图。

参考图29，位线接触2510可以在所有列中以相同的对角线方向的图案设置。可以将位线接触2510的这种布局定义为单对角线方向图案布局。单对角线方向图案布局也可以理解为分别联接至在位线方向(即，第一方向FD)上彼此相邻的两个页缓冲器的两条位线BL设置为彼此相邻。

通过位线接触2510的单对角线方向布局，在相同行(也即，相同级)中的位线接触2510可以设置为不彼此相邻。随着存储器装置的集成度增加，位线之间的距离逐渐变窄。在这种形势下，在两个位线接触2510在相同行中彼此相邻的情况下(见图25中第十行的列)，其中两个位线接触2510短路的故障的可能性增加。在位线接触2510以单对角线方向图案设置的情况下，其中位线接触2510短路的故障可以减少。

图30是例示页缓冲器电路中的位线接触的布局的示例的图。

参考图30，位线接触2510设置为如图29所示的单对角线方向图案，并且一些位线接触2510的布局改变为使得属于相同输入/输出单元的位线BL可以如图26所示而彼此连续地设置。根据图30的实施方式，不仅其中两个位线接触2510短路的故障可以减少，而且列修复的效率可以提高。

图31是例示联接页缓冲器电路和缓存电路的页线的示例的图。

参考图31，第一页缓冲器组3141和第一缓存组3151可以通过页线PL彼此联接。页线PL可以通过页线接触3110与各个页缓冲器和缓存联接。

如所提到的，在使用八个数据输入/输出引脚的情况下，第一页缓冲器组3141中属于一个输入/输出单元的八个页缓冲器可以与第一缓存组3151中属于一个输入/输出单元的八个缓存联接。作为一种用于联接八个页缓冲器和八个缓存的方法，可以通过使用专用页线(未显示)来将各个页缓冲器联接至各个缓存。然而，在这种方法的情形中，页线的数量增加，这是不利的。作为另一方法，如图31所示，八个页缓冲器可以在共享一条页线PL的同时联接至八个缓存。在这种情况下，每个页缓冲器可以在其中包括能够选择性地执行与页线PL联接或者与页线PL断开的开关元件。以相同的方式，每个缓存也可以在其中包括能够选择性地执行与页线PL联接或者与页线PL断开的开关元件。在该方法中页线PL被共享的情况下，可以减少页线PL的数量。

如上所述，在每个页缓冲器组的级数小于数据输入/输出引脚的数量的情况下，属于一个输入/输出单元的页缓冲器可以属于至少两列。例如，在如图31所示的第一页缓冲器组3141在具有五级的同时共享页线PL的情况下，属于一个输入/输出单元的八个页缓冲器当中的一些页缓冲器可能位于没有设置页线PL的列中。也就是说，页线PL可能不穿过一些页缓冲器的区域。因此，对页线PL没有穿过其区域的页缓冲器而言，必须通过使用另外的手段将该页缓冲器联接至页线PL。

为此，在属于一个页缓冲器输入/输出单元的页缓冲器当中，位于没有设置页线的列中的页缓冲器可以通过页联接线3120经由相邻的页缓冲器而联接至页线PL。就此而言，由于如果使用另外的接线来形成页联接线3120会导致接线的数量增加，所以可以通过利用页缓冲器中已存在的结构来形成页联接线3120。例如，页联接线3120可以形成在用于实现页缓冲器电路的半导体层或栅极层中。

图32是例示页缓冲器组中的页缓冲器的布局的示例的图。

参考图32，第一页缓冲器组3241可以包括以具有五行的矩阵形式布置的页缓冲器。如上所述，在页缓冲器电路根据数据输入/输出引脚而分为两组的情况下，偶数页缓冲器和奇数页缓冲器可以一起设置在第一页缓冲器组3241中。此外，即便在包括八个页缓冲器的一个页缓冲器输入/输出单元3210中，也可以一起设置偶数页缓冲器和奇数页缓冲器。

在其中第一页缓冲器组3241的每行由偶数页缓冲器或奇数页缓冲器中的任意一种配置的情况下，由于五个偶数页缓冲器和三个奇数页缓冲器被包括在一个页缓冲器输入/输出单元3210中，所以偶数页缓冲器和奇数页缓冲器的数量会彼此不对应。当每个页缓冲器组被配置为奇数个级时，可导致这种布局。

图33是例示页缓冲器组中的页缓冲器的布局的示例的图。

参考图33，在第一页缓冲器组3341的四个行(例如，第一行至第四行)中的每个包括偶数页缓冲器或奇数页缓冲器中的一种的同时，偶数页缓冲器和奇数页缓冲器可以一起设置在任意一行中(例如，第五行)。也就是说，偶数页缓冲器和奇数页缓冲器可以一起设置在页缓冲器电路的至少任意一级中。在这种情况下，在一个页缓冲器输入/输出单元3310中可以包括相同数量的偶数页缓冲器和奇数页缓冲器。也即，即便在第一页缓冲器组3341被配置为奇数个级的情况下，也可以在页缓冲器输入/输出单元3310中使偶数页缓冲器和奇数页缓冲器的数量相等。

图34A和图34B是用于辅助解释缺陷颗粒对于图33中所示的页缓冲器布局的影响的图。

在图34A中，示例性地分配了联接至图33所示的页缓冲器输入/输出单元3310的位线。例如，位线BL<0>至BL<4>可以在向下的方向上依次地分配至第一列的第一行至第五行的页缓冲器，而位线BL<5>至BL<7>可以按照相反的顺序分配至第二列的第三行至第五行的页缓冲器。根据该方案，如图34B所示，奇数位线BL<5>和BL<6>可以连续地设置。在这种位线布局中，在缺陷颗粒使位线BL<5>和BL<6>短路时，位线故障不会被检测到。

作为检测位线故障的方法，可以通过在奇数位线BL和偶数位线BL之间施加电位差并且随后检测电流是否流动来检测两个相邻位线之间的短路。在奇数位线或偶数位线如图34B所示连续地设置的情况下，由于即便出现缺陷颗粒电流也不会在相同类型的位线之间流动，所以不会检测到故障。

参考图35A和图35B，偶数页缓冲器和奇数页缓冲器可以一起设置在第一页缓冲器组3541的所有行中。例如，在第一页缓冲器组3541中，偶数页缓冲器和奇数页缓冲器可以在所有行中交替地设置。另外，例如，在第一页缓冲器组3541中，偶数页缓冲器和奇数页缓冲器可以在所有行和列中交替地设置。通过这种布局，即便在第一页缓冲器组3541被配置为奇数个级的情况下，也可以在页缓冲器输入/输出单元3510中使偶数页缓冲器和奇数页缓冲器的数量相等。此外，即便在以与图34A相同的方式分配位线的情况下，由于偶数位线和奇数位线如图35B所示彼此交替地布置，所以在检测位线故障时不会出现问题。

参考图25至图35B，描述了位线接触、页线和页缓冲器的偶数/奇数布局。虽然在图25至图35B中例示了页缓冲器组具有五级，但是本公开并不限于此，并且可以包括其中页缓冲器组具有不同级数的情况。

参考图36，存储器系统3600可以包括非易失性存储器装置3610和存储器控制器3620。

非易失性存储器装置3610可以通过如上所述的存储器装置而配置，并且可以通过如上所述的方式操作。存储器控制器3620可以被配置为控制非易失性存储器装置3610。通过结合非易失性存储器装置3610和存储器控制器3620，可以提供存储卡或固态硬盘(SSD)。

SRAM 3621可以用作处理单元(CPU)3622的工作存储器。主机接口3623可以包括与存储器系统3600联接的主机的数据交换协议。纠错块3624可以检测和纠正从非易失性存储器装置3610读取的数据中所包括的错误。存储器接口3625可以与非易失性存储器装置3610接口连接。处理单元3622可以执行对于存储器控制器3620的数据交换的一般控制操作。

尽管附图中未显示，但应理解，存储器系统3600可以附加地设置有存储用于与主机接口连接的代码数据的ROM。非易失性存储器装置3610可以设置为由多个闪存芯片配置的多芯片封装件。

如上所述的根据实施方式的存储器系统3600可以实现为具有高可靠性的存储介质，其中发生错误的概率低。特别地，前述存储器装置可以被设置用于诸如固态硬盘(SSD)之类的存储器系统。在这种情况下，存储器控制器3620可以被配置为通过各种接口协议中的一种来与外部装置(例如，主机)通信，这各种接口协议诸如是：USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小磁盘接口)协议和IDE(集成设备电子设备)协议。

参考图37，计算系统3700可以包括与系统总线3760电联接的存储器系统3710、微处理器3720、RAM 3730、用户接口3740和诸如基带芯片组之类的调制解调器3750。在计算系统3700是移动装置的情况下，可以附加地设置用于供应计算系统3700的操作电压的电池(未显示)。尽管附图中未显示，但应理解，计算系统3700可以附加地设置有应用芯片组、相机图像处理器(CIS)、移动DRAM和其它组件。存储器系统3710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/硬盘)。另外，存储器系统3710可以设置为融合闪存(例如，OneNAND闪存)。

在上述说明中，除非明确地进行了相反的限定，否则诸如“包括”、“包含”和“具有”之类的术语是包含性的和开放的，而并非是排他性的或封闭的。除非进行了相反的限定，否则所有的技术术语和科学术语旨在具有如本领域技术人员所理解的含义。字典中出现的常用术语应当在相关技术著作和本公开的语境中进行解释，除非本公开明确地对其进行了不同的限定。

虽然上文已描述了各个实施方式，本领域技术人员将理解，在本公开的教导下可以进行各种修改。因此，包括具有本文所述的页缓冲器的存储器装置的本发明并不限于已描述的实施方式。相反，本发明包含落入权利要求的范围的所有修改。

Claims

1.一种存储器装置，该存储器装置包括：

多条位线；

页缓冲器电路，所述页缓冲器电路包括电联接至所述多条位线的多个页缓冲器；以及

缓存电路，所述缓存电路包括电联接至所述多个页缓冲器的多个缓存，

其中，所述页缓冲器电路的级数小于所述缓存电路的级数。

2.根据权利要求1所述的存储器装置，其中，所述页缓冲器电路和所述缓存电路中的每个包括两组。

3.根据权利要求2所述的存储器装置，其中，两个页缓冲器组中的每个包括奇数个级。

4.根据权利要求2所述的存储器装置，其中，两个页缓冲器组中的每个的级数小于数据输入/输出引脚的数量，并且两个缓存组中的每个的级数与所述数据输入/输出引脚的数量相同。

5.根据权利要求2所述的存储器装置，其中，两个页存储器组基于对应的数据输入/输出引脚来进行区分。

6.根据权利要求2所述的存储器装置，其中，两个页存储器组基于与它们联接的位线是奇数的还是偶数的来进行区分。

7.根据权利要求1所述的存储器装置，

其中，所述多条位线中的每条位线通过位线接触而电联接至对应的页缓冲器，并且

其中，位线接触被设置为使得一个位线输入/输出单元的位线相邻地布置。

8.根据权利要求7所述的存储器装置，其中，位线接触被设置为使得分别与在位线方向上相邻的两个页缓冲器联接的至少两条位线彼此不相邻。

9.根据权利要求7所述的存储器装置，其中，在所述页缓冲器电路的相同级中的位线接触被设置为彼此不相邻。

10.根据权利要求1所述的存储器装置，其中，所述页缓冲器电路中的一个页缓冲器输入/输出单元的页缓冲器被设置在至少两列上。

11.根据权利要求10所述的存储器装置，其中，一个页缓冲器输入/输出单元的页缓冲器在共享页线的同时将数据传送至对应的缓存。

12.根据权利要求11所述的存储器装置，其中，在一个页缓冲器输入/输出单元的页缓冲器当中，位于没有设置所述页线的列中的页缓冲器通过页联接线经由相邻的页缓冲器而联接至所述页线。

13.根据权利要求12所述的存储器装置，其中，所述页联接线形成在所述页缓冲器的内部电路的半导体层或栅极层中。

14.根据权利要求1所述的存储器装置，其中，偶数页缓冲器和奇数页缓冲器一起设置在所述页缓冲器电路的每一级中。

15.一种存储器装置，该存储器装置包括：

多条位线；以及

页缓冲器电路，在所述页缓冲器电路中，电联接至所述多条位线的多个页缓冲器被布置成矩阵，

其中，所述多个页缓冲器被分组为与数据输入/输出处理单元相对应的多个页缓冲器输入/输出单元，并且

其中，一个页缓冲器输入/输出单元的页缓冲器被设置在至少两列上，

其中，一个页缓冲器输入/输出单元的页缓冲器在共享页线的同时将数据传送至对应的缓存，

其中，在一个页缓冲器输入/输出单元的页缓冲器当中，位于没有设置所述页线的列中的页缓冲器通过页联接线经由相邻的页缓冲器而联接至所述页线。

16.一种存储器装置，该存储器装置包括：

多条位线；以及

页缓冲器电路，所述页缓冲器电路包括电联接至所述多条位线的多个页缓冲器，

其中，所述页缓冲器电路根据对应的数据输入/输出引脚而被划分为第一页缓冲器组和第二页缓冲器组，并且

其中，所述第一页缓冲器组和所述第二页缓冲器组中的每个具有奇数个级，

其中，所述级的数量是沿着所述位线的延伸方向布置的页缓冲器的数量。

17.根据权利要求16所述的存储器装置，其中，偶数页缓冲器和奇数页缓冲器一起设置在所述页缓冲器电路的至少一个级中。

18.根据权利要求17所述的存储器装置，其中，在所述页缓冲器电路中，所述多个页缓冲器被布置成矩阵，并且偶数页缓冲器和奇数页缓冲器交替地设置在行和列中。

19.一种存储器装置，该存储器装置包括：

第一页缓冲器阵列和第二页缓冲器阵列，所述第一页缓冲器阵列和所述第二页缓冲器阵列联接至位线；以及

第一缓存阵列和第二缓存阵列，所述第一缓存阵列和所述第二缓存阵列分别电联接至所述第一页缓冲器阵列和所述第二页缓冲器阵列，并且分别电联接至第一数据引脚组和第二数据引脚组，

其中，每个页缓冲器阵列的行的尺寸小于每个缓存阵列的行的尺寸。