KR20170130969A - 페이지 버퍼를 포함하는 메모리 장치 및 페이지 버퍼 배치 방법 - Google Patents

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Abstract

본 기술은 메모리 셀 어레이; 다수의 비트 라인들; 및 다수의 캐시 래치들을 포함하고 상기 다수의 비트 라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고 받는 다수의 페이지 버퍼들을 포함하며, 상기 다수의 캐시 래치들은 상기 비트 라인들에 평행한 열 방향 및 상기 비트 라인들에 수직한 행 방향으로 배치되고, 상기 열 방향으로는 M(M은 2L 이 아닌 양의 정수, L은 0 또는 자연수)단의 크기의 배열을 가지는 메모리 장치를 포함한다.

Description

페이지 버퍼를 포함하는 메모리 장치 및 페이지 버퍼 배치 방법{Memory device having page buffer and method of arranging page buffer}
본 발명은 페이지 버퍼를 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 장치에 포함된 페이지 버퍼의 배치 및 불량 구제(repair) 방법에 관한 것이다.
휴대전화, 이동식 메모리 장치 및 디지털 카메라의 수요가 증가하면서, 이러한 제품들의 메모리 장치로 주로 사용되고 있는 불휘발성 메모리 장치의 수요도 증가하고 있다. 불휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치(NAND flash memory device)가 데이터 저장 장치로 많이 사용되고 있다.
낸드 플래시 메모리 장치는 비트 라인에 연결되는 다수의 페이지 버퍼들을 포함하고 이를 이용하여 메모리 셀들에 저장된 데이터를 읽고 출력하는데 필요한 동작을 수행한다.
최근에는 디지털 기기들의 휴대성이 개선되면서 데이터의 사용량도 점차 증가하고 있다. 이로 인해, 더 작고 더 빠른 메모리 장치가 요구되고 있다.
본 발명의 실시예는 메모리 장치의 크기를 감소시키고 데이터 입출력 속도를 향상시키며, 효율적인 불량 구제(repair)를 수행할 수 있는 페이지 버퍼를 포함하는 메모리 장치 및 페이지 버퍼 배치 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이; 다수의 비트 라인들; 및
다수의 캐시 래치들을 포함하고 상기 다수의 비트 라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고 받는 다수의 페이지 버퍼들을 포함하며, 상기 다수의 캐시 래치들은 상기 비트 라인들에 평행한 열 방향 및 상기 비트 라인들에 수직한 행 방향으로 배치되고, 상기 열 방향으로는 M(M은 2L 이 아닌 양의 정수, L은 0 또는 자연수)단의 2차원 배열을 가진다.
본 발명의 실시예에 따른 메모리 장치는, 유저 데이터를 저장하는 메인 데이터 영역과 스페어 데이터를 저장하는 스페어 영역을 포함하는 메모리 셀 어레이; 다수의 비트 라인들; 및 상기 다수의 비트 라인들을 통해 상기 메인 데이터 영역에 연결되는 메인 캐시 래치들과 상기 스페어 영역에 연결되는 스페어 캐시 래치들을 포함하는 다수의 캐시 래치들을 포함하고, 상기 메인 캐시 래치들 중 서로 인접하게 배치되는 다수의 메인 캐시 래치들을 포함하는 제 1 메인 래치 그룹의 배치는 직사각형 형태가 아닌 2차원 배열을 가진다.
본 발명의 실시예에 따른 메모리 장치는, 유저 데이터를 저장하는 메인 데이터 영역과 스페어 데이터를 저장하는 스페어 영역을 포함하는 메모리 셀 어레이; 다수의 비트 라인들; 및 상기 다수의 비트 라인들을 통해 상기 메인 데이터 영역에 연결되는 메인 캐시 래치들과 상기 스페어 영역에 연결되는 스페어 캐시 래치들을 포함하는 다수의 캐시 래치들을 포함하고, 상기 메인 캐시 래치들 중 서로 인접하게 배치되는 다수의 메인 캐시 래치들을 포함하는 제 1 메인 래치 그룹의 배치는 직사각형 형태가 아닌 2차원 배열을 가진다.
본 기술은 페이지 버퍼의 배치를 변형시킴으로써 메모리 장치의 크기를 감소시킬 수 있으며 데이터 입출력 속도를 개선할 수 있다. 이로 인해 메모리 장치의 크기를 감소시키면서 동작 속도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 블록을 구체적으로 설명하고, 메모리 블록과 비트 라인들 간의 연결관계를 설명하기 위한 도면이다.
도 3은 도 1의 페이지 버퍼의 배치 및 페이지 버퍼와 비트 라인들 간의 연결관계를 설명하기 위한 도면이다.
도 4는 도 3의 캐시 래치부의 입출력 패스(IO) 할당 및 칼럼 선택 코딩(Column Selection, CS)을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 불량 캐시 래치 구제 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 로컬 입출력 라인들의 구성 및 도 3의 캐시 래치부와 로컬 입출력 라인들 간의 연결관계를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 로컬 입출력 라인들의 구성 및 캐시 래치들의 칼럼 선택 코딩을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 데이터 출력 경로를 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 페이지 및 청크(Chunk) 구성 방법을 설명하기 위한 도면이다.
도 10은 도 1의 셀 어레이의 메인 영역에 대응하는 캐시 래치들과 스페어(Spare) 영역에 대응하는 캐시 래치들의 배치를 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 12는 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)와, 메모리 셀 어레이(100)에 데이터를 프로그램(program)하거나, 저장된 데이터를 리드(read)하고 외부로 데이터를 출력하거나, 데이터를 소거(erase)하도록 구성된 주변 회로들(200)과, 주변 회로들(200)을 제어하는 제어 회로(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(101)을 포함할 수 있다. 각각의 메모리 블록들(101)에는 로컬 라인들(LL)과 비트 라인들(BL)이 연결될 수 있다. 로컬 라인들(LL)은 각각의 메모리 블록들(101)에 연결되며, 비트 라인들(BL)은 다수의 메모리 블록들(101)에 공통으로 연결된다. 또한 메모리 셀 어레이(100)은 유저 데이터를 저장하는 메인 데이터 영역과 스페어 데이터를 저장하는 스페어 영역으로 구성될 수 있다. 메모리 셀 어레이(100)은 기판(Substrate)에 수직 방향으로 메모리 셀들이 적층(stack)된 형태의 삼차원 메모리 어레이로 구성될 수 있다.
주변 회로(200)는 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 패스/페일 판단부(260)를 포함할 수 있다.
전압 생성 회로(210)는 전압 생성 신호(VOL_SIG)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 전압 생성 신호(VOL_SIG)에 응답하여 다양한 레벨의 프로그램 전압들, 패스 전압들, 리드 전압들 및 소거 전압들을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여 선택된 메모리 블록에 연결된 로컬 라인들(LL)에 동작 전압들(Vop)을 전달할 수 있다. 예를 들면, 로우 디코더(220)는 로컬 라인들 중 워드라인들(WL)에 동작 전압들(Vop)을 전달할 수 있다. 또한, 로우 디코더(220)는 워드라인들(WL) 외에도, 선택된 메모리 블록에 연결된 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에도 동작 전압들(Vop)을 전달할 수 있다.
페이지 버퍼부(230)는 비트 라인들(BL)에 연결된 다수의 페이지 버퍼들(231)을 포함한다. 페이지 버퍼들(231)은 비트 라인들(BL)을 통해 셀 어레이(100)와 데이터를 주고 받으며, 선택된 메모리 블록으로부터 전달 받은 데이터를 임시로 저장할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 페이지 라인들(PL)을 통해 페이지 버퍼들(PB)로부터 데이터를 전송 받는다.
입출력 회로(250)는 외부로부터 입출력 패스(IO)를 통해 전달 받은 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(300)에 전달하거나, 컬럼 라인들(CL)을 통해 연결된 컬럼 디코더(240)와 데이터를 주고받는다.
입출력 패스(IO)는 2N(N은 2 이상의 자연수)개의 입출력 핀들을 포함할 수 있다. 또한 통상적으로 N=3, 즉 IO<0>내지 IO<7>까지 8개의 입출력 핀들을 포함할 수 있다.
패스/페일 판단부(260)는 인에이블 신호(EN)에 응답하여 페이지 버퍼부(230)로부터 수신된 전압(VC) 또는 전류에 따라, 수행중인 동작의 패스(pass) 또는 페일(fail) 여부를 판단하고, 패스 신호(PASS) 또는 페일 신호(FAIL)를 제어 회로(300)에 전달한다.
제어 회로(300)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 전압 생성 신호(VOL_SIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS), 인에이블 신호(EN) 및 컬럼 어드레스(CADD)를 출력하여 주변 회로(200)를 제어할 수 있다.
도 2는 도 1의 메모리 블록을 구체적으로 설명하고, 메모리 블록과 비트 라인들 간의 연결관계를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 블록은 다수의 비트 라인들, 즉 BL<0> 내지 BL<i> (i는 양의 정수)와 소오스 라인(SL) 사이에 연결된 다수의 메모리 셀 스트링들을 포함한다. 이 중 어느 하나의 비트 라인(예컨대, BL<0>)에 연결된 메모리 셀 스트링(ST)을 예를 들어 설명하면 다음과 같다.
메모리 셀 스트링(ST)은 소오스 라인(SL)과 비트 라인(BL<0>) 사이에서 직렬로 연결된 소오스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 소오스 셀렉트 트랜지스터(SST)의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 제1 내지 제n 메모리 셀들(F1~Fn)의 게이트들은 제1 내지 제n 워드라인들(WL1~WLn)에 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 하나의 워드라인을 공유하는 서로 다른 스트링(ST)에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 예를 들면, 하나의 페이지는 8kByte의 개수로 이루어진 메모리 셀들로 구성될 수 있다. 또한 각각의 페이지(PG)는 제1 내지 제n 메모리 셀들(F1~Fn)의 프로그램 방법에 따라 다수의 논리 페이지들을 포함할 수 있다. 예를 들면, 멀티 레벨 셀들(MLC)은 2개의 논리 페이지들을 포함할 수 있고, 트리플 레벨 셀들(TLC)은 3개의 논리 페이지들을 포함할 수 있으며, 쿼드러플 레벨 셀들(QLC)은 4개의 논리 페이지들을 포함할 수 있다. 소오스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(F1~Fn) 및 드레인 셀렉트 트랜지스터(DST)들은 기판(substrate) 상에 수직 방향으로 적층 되어 형성될 수 있다. 이러한 3차원 메모리 어레이는 메모리 장치의 면적을 감소시킬 수 있다.
도 3은 도 1의 페이지 버퍼들의 배치 및 페이지 버퍼와 비트 라인들 간의 연결관계를 설명하기 위한 도면이다.
도 3을 참조하면, 페이지 버퍼부(230)는 다수의 센싱/래치 회로들(231(a))을 포함하는 센싱/래치부(230(a)) 및 다수의 캐시 래치들(231(b))을 포함하는 캐시 래치부(230(b))를 포함할 수 있다. 센싱/래치부(230(a))에 포함되는 다수의 센싱/래치 회로들(231(a))은 서로 인접하게 배치되고, 캐시 래치부(230(b))에 포함되는 다수의 캐시 래치들(231(b))도 서로 인접하게 배치될 수 있다. 또한 비트 라인들(BL)에 직접적으로 연결되는 센싱/래치부(230(a))는 캐시 래치부(230(b))보다 셀 어레이(100)에 물리적으로 가깝게 배치될 수 있다. 이러한 배치를 통해 캐시 래치부(230(b))는 입출력 패스(도 1의 IO)에 보다 가깝게 배치될 수 있고, 이로 인해 데이터 출력 속도가 개선될 수 있다.
페이지 버퍼들(도 1의 231)은 각각 센싱/래치 회로(231(a))와 캐시 래치(231(b))로 구성될 수 있다. 각각의 센싱/래치 회로(231(a))는 비트 라인을 통해 셀 어레이(100)의 메모리 셀 스트링(ST)과 데이터를 주고 받을 수 있다. 도 3과 같이 하나의 비트 라인에 하나의 센싱/래치 회로(231(a))가 연결될 수 있는데 이를 올 비트 라인 구조(All BL Architecture)라 한다. 다른 실시예로, 두 개 이상의 비트 라인에 하나의 센싱/래치 장치(231(a))가 연결될 수도 있는데 이를 쉴디드 비트 라인 구조(Shielded BL Architecture)라 한다. 예를 들어, 하나의 비트 라인에 하나의 센싱/래치 회로(231(a))가 연결될 때, 하나의 페이지에 포함된 셀의 개수가 8kByte라고 가정하면 페이지 버퍼부(230)는 8kByte의 개수를 갖는 센싱/래치 회로들(231(a))을 포함할 수 있다.
하나의 센싱/래치 회로(231(a))는 데이터 라인(DL)을 통해 하나의 캐시 래치(231(b))에 연결되고 서로 데이터를 주고 받을 수 있다. 메모리 장치(도 1의 1110)에 리드 커맨드가 수신되면, 메모리 셀 어레이(도 1의 100)에 저장된 데이터는 센싱/래치 회로(231(a))에 의해 리드되고 일시적으로 저장된 후, 데이터 라인(DL)을 통해 캐시 래치(231(b))로 전송되어 저장될 수 있다. 캐시 래치(231(b))에 저장된 데이터는 입출력 패스(IO)를 통해 외부로부터 입력된 데이터 출력 커맨드에 의해 칼럼 디코더(240) 및 입출력 회로(250)를 거쳐 외부로 출력된다.
공정 미세화에 따른 비트 라인 간 간격(pitch)의 감소로 인해 센싱/래치 회로들(231(a)) 및 캐시 래치들(231(b))은 주로 2차원적으로 배치되는데, 이러한 경우 비트 라인에 평행한 열 방향의 단수가 증가할수록 메모리 장치의 크기가 증가하게 되어 제조 단가가 상승할 수 있다. 예를 들어 열 방향의 8단 배치를 6단으로 감소시킬 경우 메모리 장치 크기가 감소될 수 있다. 이 경우 나머지 2단 배치는 비트 라인과 수직되는 행 방향에 배치될 수 있다.
도 3을 참조하면, 센싱/래치부(230(a))에 포함되는 다수의 센싱/래치 회로들(231(a))의 배치는 2차원으로 배열되는데, 비트 라인에 평행한 열 방향을 따라 6단(Stage<0> ~ Stage<5>)으로 배열될 수 있다. 또한 캐시 래치부(230(b))에 포함되는 다수의 캐시 래치들(231(b))은 2차원으로 배열될 수 있는데, 열 방향을 따라 6단(Stage<0> ~ Stage<5>)으로 배열될 수 있다.
도 4는 도 3의 캐시 래치부의 입출력 패스(IO) 할당 및 칼럼 선택 코딩(Column Selection, CS)을 설명하기 위한 도면이다.
도 4를 참조하면, 캐시 래치(231(b))가 열 방향을 따라 6단(Stage<0> ~ Stage<5>)으로 배치된 경우, 48개의 캐시 래치(231(b))들을 포함하는 단위 캐시 블록(400)이 반복적으로 배치된다. 여기서, 캐시 래치(231(b))와 단위 캐시 블록(400)의 수는 본 실시예의 이해를 돕기 위한 것이므로, 본 실시예에 개시된 개수에 한정되지 않는다. 입출력 패스(IO)는 IO<0>내지 IO<7>의 8개의 입출력 핀들로 구성될 수 있는데, 도 4는 각각의 캐시 래치(231(b))들이 IO<0>내지 IO<7>의 8개의 입출력 핀들 중 어느 입출력 핀을 통해 데이터를 출력하고 입력 받는지를 나타낸다. 이븐(even) 비트 라인에 연결된 이븐(even) 캐시 래치(231(b))를 ‘Even#’(#은 0 이상의 정수)으로 가정하고, 오드(odd) 비트 라인에 연결된 오드(odd) 캐시 래치(231(b))를 ‘Odd#’으로 가정하면, 이븐 캐시 래치들(Even#)은 번호(#)가 증가하는 순서대로 IO<0>내지 IO<7>에 각각 연결되어 데이터를 주고 받을 수 있다. 오드 캐시 래치들(Odd#)도 번호(#)가 증가하는 순서대로 IO<0> 내지 IO<7>에 각각 연결되어 데이터를 주고 받을 수 있다. 예를 들어, 8개 입출력 핀들에 8개의 이븐 캐시 래치들(Even0~Even7) 또는 오드 캐시 래치들(Odd0~Odd7)이 할당되는 경우, 8개의 이븐 또는 오드 캐시 래치들(Even0~Even7 또는 Odd0~Odd7)은 하나의 입출력 캐시 래치 그룹을 형성할 수 있다.
제 1 캐시 래치 그룹(401)에 16개의 캐시 래치들이 포함된다고 가정하면, 8개의 이븐 캐시 래치들(Even0~Even7) 과 8개의 오드 캐시 래치들(Odd0~Odd7)이 제 1 캐시 래치 그룹(401)에 포함될 수 있다. 제 1 캐시 래치 그룹(401) 내의 8개의 Even 캐시 래치들(Even0~Even7)은 하나의 칼럼 선택 코딩(예를 들어 CS<0>)를 구성하며, 8개의 Odd 캐시 래치들(Odd0~Odd7)도 하나의 칼럼 선택 코딩(예를 들어 CS<1>)을 구성한다. 즉 제 1 캐시 래치 그룹(401)은 두 개의 칼럼 선택 코딩으로 구성된다. 칼럼 선택 코딩은 칼럼 어드레스(도 1의 CADD)에 포함된다. 하나의 칼럼 선택 코딩에 포함되는 8개의 캐시 래치에 저장된 데이터는 데이터 출력시 병렬적으로 동시에 칼럼 디코더(240)을 거쳐 출력될 수 있다.
제 1 캐시 래치 그룹(401)과 제 2 캐시 래치 그룹(402) 및 제 3 캐시 래치 그룹(403)의 배치는 도 4와 같이 각각 직사각형 형태를 이루지 않고 굴곡을 가진 형태를 이루는데, 이는 캐시 래치들의 배치가 열 방향의 전체 6단의 캐시 래치 배열을 가지고 열 방향으로 증가하는 순서로 입출력 패스(도 1의 IO)들이 할당되는 것에 기인한다. 도 4를 참조하면, Stage<0>에 배치된 캐시 래치들은 IO<0>내지 IO<7>의 입출력 핀들 각각에 연결되는 캐시 래치들을 적어도 하나씩 포함하고 있다. 이는 Stage<1>~Stage<5>도 마찬가지이다. 열 방향의 전체 6단의 캐시 래치 배치는 예를 들어 열 방향의 전체 8단의 캐시 래치 배치에 비해 페이지 버퍼부의 레이 아웃 면적을 감소시켜 메모리 장치 크기를 감소시킬 수 있으나, 하나의 단(Stage)에 포함되는 캐시 래치들이 다수의 입출력 핀들과 연결될 수 있고, 이는 열 방향의 전체 8단의 캐시 래치 배치와 상이한 데이터 출력 패스 구성이 요구될 수 있다.
도 4를 참조하면, 단위 캐시 블록(400)은 2차원 배열에서 직사각형 형태를 가지는데, 이러한 직사각형 형태의 배치는 3개의 캐시 래치 그룹들, 즉 제 1 캐시 래치 그룹(401)와 제 2 캐시 래치 그룹(402) 및 제 3 캐시 래치 그룹(403)을 인접하게 배치했을 때 만들어진다. 캐시 래치들의 배치가 2차원 배열에서 직사각형 형태를 이루는 최소 개수의 캐시 래치 그룹을 단위 캐시 래치 블록이라 한다. 열 방향의 전체 6단의 배열 및 열 방향으로 증가하는 순서로 입출력 패스(IO)들이 할당되는 캐시 래치 배치에서는 48개의 캐시 래치들의 그룹이 단위 캐시 래치 블록이 된다.
예를 들면, 열 방향으로 총 6단의 캐시 래치들이 배열되고, 열 방향으로 증가하는 순서로 입출력 패스(IO)들이 할당되는 캐시 래치 배치에서는, 하나의 칼럼 선택 코딩을 구성하는 8개의 캐시 래치 배치는 열 방향의 하나의 단 또는 행 방향의 하나의 단으로 구성되지 않고 행 방향 및 열 방향으로 각각 복수의 단들에 걸쳐 분포되고 있다. 즉 제 1 캐시 래치 그룹(401) 내의 Even0~Even7의 캐시 래치들이 비트 라인과 평행한 방향으로 3단 (즉 Stage<0>, Stage<2>, Stage<4), 비트 라인과 수직인 행 방향으로 3단에 걸쳐 분포됨을 알 수 있다. 제 1 캐시 래치 그룹(401) 내의 Odd0~Odd7 캐시 래치들도 이와 유사하게 분포된다.
도 3 및 도 4를 참조하면, 제 1 캐시 래치 그룹(401) 내의 Even0~Even7 캐시 래치들에 연결된 비트 라인들과 제 1 캐시 래치 그룹(401) 내의 Odd0~Odd7 캐시 래치들에 연결된 비트 라인들은 각각 하나씩 교대로 배치된다. 다시 말해 제 1 캐시 래치 그룹(401) 내의 Even0 캐시 래치에 연결된 비트 라인(BL<0>)과 제 1 캐시 래치 그룹(401) 내의 Odd0 캐시 래치에 연결된 비트 라인(BL<1>)은 서로 인접하게 배치되고, 제 1 캐시 래치 그룹(401) 내의 Even1 캐시 래치에 연결된 비트 라인(BL<2>)과 제 1 캐시 래치 그룹(401) 내의 Odd0 캐시 래치에 연결된 비트 라인(BL<1>)은 서로 인접하게 배치된다.
페이지(도 2의 PG)에 저장된 데이터를 리드(read) 하는 동작에서 이븐(Even) 캐시 래치들에 연결된 이븐 비트 라인들(Even BL) 및 오드(Odd) 캐시 래치들에 연결된 오드 비트 라인들(Odd BL)을 한꺼번에 인에이블 시켜 리드를 수행할 수도 있다. 이러한 경우 예를 들어 하나의 페이지를 구성하는 셀의 개수가 8kByte라면, 8kByte의 데이터가 동시에 읽혀진다. 다른 실시예로서 이븐(Even) 캐시 래치들과 오드(Odd) 캐시 래치들 중 어느 하나에 연결된 비트 라인들만 인에이블 시켜 리드를 수행할 수도 있는데, 하나의 페이지를 구성하는 셀의 개수가 8kByte라면, 4kByte의 데이터가 동시에 읽혀진다. 이때 이븐 비트 라인들(Even BL)과 오드 비트 라인들(Odd BL) 중 읽기 동작을 수행하지 않는 비트 라인들은 선택된 비트 라인들이 인에이블 될 때 그라운드(GND) 전압을 유지하여 리드 동작 중 발생하는 노이즈가 저감될 수 있다. 그 결과 이븐 비트 라인들(Even BL)과 오드 비트 라인들(Odd BL) 중 어느 한쪽만 인에이블 시켜 리드를 수행할 경우 이븐 비트 라인들(Even BL)과 오드 비트 라인들(Odd BL) 모두를 한꺼번에 인에이블 시켜 리드를 수행하는 동작 대비 빠른 리드 성능을 가질 수 있다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 불량 캐시 래치 구제 방법을 설명하기 위한 도면이다.
메모리 장치에서는 제조 과정 등에서 발생하는 불순 입자에 의해 특정 비트 라인에서 공정 불량이 발생할 수 있다. 이러한 경우 리드 동작 수행시 잘못된 데이터가 캐시 래치에 전송되어 리드 오류가 발생할 수 있다. 따라서 이러한 리드 오류를 방지하기 위하여 불량 데이터가 실리는 캐시 래치를 구제하기 위한 불량 구제용 캐시 래치들이 메모리 장치에 구비될 수 있다. 리드 동작시 해당 불량 데이터가 실리는 캐시 래치를 불량 구제용 캐시 래치로 대체하여, 불량 캐시 래치에 저장된 데이터를 출력하지 않고, 이를 대체하는 불량 구제용 캐시 래치에 저장된 데이터를 대신 출력할 수 있다. 이러한 동작을 칼럼 불량 구제(Column Repair)라 부른다. 또한 공정 미세화가 진행됨에 따라 서로 가까운 거리에 위치한 비트 라인들이 함께 불량이 되는 경우가 발생할 수 있다. 이러한 경우 불량 캐시 래치 구제의 효율성을 높이기 위하여 앞에서 설명한 칼럼 불량 구제를 다수의 캐시 래치들에 대해 함께 수행할 수 있다. 이렇게 함께 불량 구제 캐시 래치들로 대체되는 다수의 캐시 래치들의 묶음을 불량 구제 캐시 래치 단위라 한다. 이러한 불량 구제 캐시 래치 단위는 하나의 칼럼 선택 코딩(CS)내에 하나의 비트 라인이 불량이면 해당 칼럼 선택 코딩 내의 캐시 래치 및 그것과 연결되는 비트 라인들과 서로 인접하게 배치되는 비트 라인들에 연결되는 캐시 래치들을 포함하는 칼럼 선택 코딩 내의 해당 캐시 래치들이 함께 불량 구제 캐시 래치로 대체되는 방식으로 구현될 수 있다. 즉 8개의 입출력 핀들로 구성되는 메모리 장치의 경우, 하나의 캐시 래치가 불량이면 16개의 캐시 래치들이 함께 불량 구제 캐시 래치들로 대체될 수 있는 것이다.
도 5a를 참조하면, 예를 들어 제 1 캐시 래치 그룹(401) 내에 하나의 불량 캐시 래치가 발생하면 제 1 캐시 래치 그룹 내의 모든 캐시 래치가 불량 구제용 캐시 래치로 대체될 수 있다. 마찬가지로 제 2 캐시 래치 그룹(402) 내에 하나의 불량 캐시 래치가 발생하면 제 2 캐시 래치 그룹 내의 모든 캐시 래치가 불량 구제용 캐시 래치로 대체될 수 있다. 즉 16개의 캐시 래치를 포함하는 캐시 래치 그룹이 불량 구제 캐시 래치 단위가 될 수 있는 것이다.
본 발명의 실시예로서 도 5a와 같은 입출력 패스 할당에서 불량 입자가 발생하여 BL<1>내지 BL<7>, 총 7개의 비트 라인이 한꺼번에 불량 비트 라인이 될 수 있다. 이 경우 제 1 캐시 래치 그룹(401) 내의 16개의 캐시 래치들을 함께 불량 구제용 캐시 래치들로 대체하면 리드 오류가 해결될 수 있다. 본 발명의 다른 실시예로서 도 5b와 같은 입출력 패스 할당에서 불량 입자가 발생하여 BL<1>내지 BL<4>, 총 4개의 비트 라인이 한꺼번에 불량 비트 라인이 될 수 있다. 이 경우 제 4 캐시 래치 그룹(404) 내의 16개의 캐시 래치들을 불량 구제용 캐시 래치들로 대체하는 것으로 리드 오류가 해결되지 않는다. 왜냐하면 BL<1>은 제 4 캐시 래치 그룹(404)에 포함된 캐시 래치에 연결되어 있지만, 함께 불량이 된 BL<2> 및 BL<3>은 제 5 캐시 래치 그룹(405)에 포함된 캐시 래치에 연결되어 있고, BL<4>는 제 6 캐시 래치 그룹(406)에 포함된 캐시 래치에 연결되어 있으므로, 제 4 캐시 래치 그룹(404)에 포함된 16개의 캐시 래치들 뿐만 아니라 제 5 캐시 래치 그룹(405)에 포함된 16개의 캐시 래치들 및 제 6 캐시 래치 그룹(406)에 포함된 16개의 캐시 래치들도 함께 불량 구제용 캐시 래치로 대체되어야 문제가 해결될 수 있다. 즉 총 48개의 캐시 래치가 불량 구제 되어야 리드 오류가 해결될 수 있는 것이다. 이는 도 5a를 통해 설명한 경우 대비 불량 비트 라인의 수는 더 적은데도 불구하고 더 많은 캐시 래치가 불량 구제용 캐시 래치로 대체되어야 리드 오류가 해결될 수 있는 것이다. 이는 입출력 패스 할당 방법에 기인하는 것이다. 즉 하나의 칼럼 선택 코딩에 포함되는 8개의 캐시 래치들을 열 방향 하나의 단에 배치하는 도 5b의 경우 대비 행 방향과 열 방향을 모두 활용하여 배치하는 도 5a의 경우가 더 불량 구제 효율이 높은 것이다.
도 5a를 참조하면, 동시에 불량 구제되는 캐시 래치들의 그룹의 배치가 직사각형 형태의 2차원 배열을 가지지 않는다. 이는 입출력 패스를 열 방향으로 증가하는 순서로 할당하는 것에서 기인한다. 도 5b와 같이 열 방향의 하나의 단에 하나의 칼럼 선택 코딩을 구성하는 캐시 래치들을 배열할 경우 동시에 불량 구제되는 캐시 래치들의 그룹의 배치는 직사각형 형태의 2차원 배열을 가질 수 있다.
도 6은 본 발명의 실시예에 따른 로컬 입출력 라인들의 구성 및 도 3의 캐시 래치부와 로컬 입출력 라인들 간의 연결관계를 설명하기 위한 도면이다.
페이지 라인들(도 1의 PL)은 도 6의 복수의 로컬 입출력 라인들(LIO)을 포함하며, 하나의 이븐(Even) 캐시 래치와 그것과 짝이 되는 (즉 동일 입출력 핀에 할당되는) 오드(Odd) 캐시 래치는 하나의 로컬 입출력 라인에 공통으로 연결된다. 또한 도 4에서 설명한 바와 같이 열 방향 전체 6단의 배치에서는 각 단마다 IO<0>내지 IO<7>과 연결되는 캐시 래치들이 모두 존재한다. 따라서 도 5와 같이 Stage<0>와 Stage<1>의 캐시 래치들에 8개의 로컬 입출력 라인들, 즉 LIO_T0<0>내지 LIO_T0<7>이 연결된다. 또한 Stage<2>및 Stage<3>에는 LIO_C0<7:0>이 연결되고, Stage<4> 및 Stage<5>에는 LIO_B0<7:0>이 연결된다.
로컬 입출력 라인들의 물리적인 배치의 형태에 따라 데이터 출력 시간이 달라질 수 있다. LIO_T0<0>내지 LIO_T0<7>은 Stage<0>의 캐시 래치들 또는 Stage<1>의 캐시 래치들의 상단에 배치되거나 그 사이에 배치될 경우 데이터 출력 시간이 감소될 수 있다. 또한 LIO_C0<0>내지 LIO_C0<7>은 Stage<2>의 캐시 래치들이나 Stage<3>의 캐시 래치들 상단에 배치되거나 또는 그 사이에 배치될 수 있으며, LIO_B0<0>내지 LIO_B0<7>은 Stage<4>의 캐시 래치들이나 Stage<5>의 캐시 래치들 상단에 배치되거나 또는 그 사이에 배치될 수 있다.
도 7은 본 발명의 실시예에 따른 로컬 입출력 라인들의 구성 및 칼럼 선택 코딩을 설명하기 위한 도면이다.
도 7을 참조하면, 로컬 입출력 라인은 64개의 칼럼 선택 코딩, 즉 64Byte의 캐시 래치 단위로 분리되어 연결된다. 이러한 로컬 입출력 라인의 연결은 데이터 출력시 로딩이 감소되어 출력 속도가 증가될 수 있다. 열 방향 전체 6단 구성에서는 앞에서 설명한 바와 같이 단위 캐시 블록(400)은 48개의 캐시 래치들로 구성된다. 이 경우 총 64Byte의 캐시 래치들 배치할 때, 2차원적으로 직사각형 형태의 배치를 가질 수 없다. 이는 64Byte가 48bit의 정수배가 아니기 때문이다. 그 대신에 500와 같은 66Byte와 501과 같은 60Byte의 구성에서는 직사각형 형태의 배치를 가질 수 있다. 이 경우 500의 66Byte, 501의 60Byte 및 502의 66Byte으로 하나의 단위 캐시 래치 블록을 구성하게 되면, 이 단위 캐시 블록은 직사각형 형태의 2차원 배열로 배치되고, 600, 601, 602와 같이 CS<191:0>의 칼럼 선택 코딩을 구성할 수 있다. 이때 로컬 입출력 라인(LIO)는 64Byte 단위로 연결되도록 배치될 수 있다. 이러한 경우, 도 6과 같이 LIO_T 또는 LIO_C와 LIO_B가 약간씩 어긋난 배치될 수 있다. 다시 말해 LIO_T 또는 LIO_C에 연결된 캐시 래치들의 수가 LIO_B에 연결된 캐시 래치들의 수와 다를 수 있는 것이다. 로컬 입출력 라인들의 배치의 기본 단위인 단위 캐시 래치 블록은 192개의 칼럼 셀렉션 코딩, 즉 192Byte의 캐시 래치들로 구성될 수 있다.
도 8은 본 발명의 실시예에 따른 데이터 출력 경로를 설명하기 위한 도면이다.
도 8을 참조하면, 각각의 로컬 입출력 라인들(LIO)은 대응하는 스위치 회로(SW)와 연결되고, 각각의 스위치 회로의 출력은 대응하는 글로벌 입출력 라인(GIO)과 연결된다. 하나의 멀티플렉서(241)는 8개의 스위치 회로(SW)를 포함하고, 다수의 멀티플렉서(241)는 도 1의 칼럼 디코더(240)에 포함될 수 있다. 로컬 입출력 라인은 상술한 바와 같이 64Byte 단위로 구성되며, 글로벌 입출력 라인(GIO)은 하나의 페이지에 걸쳐 공통으로 연결되어 구성된다. 이때 페이지는 8kByte의 크기를 가질 수 있다. 칼럼 라인들(도 1의 CL)은 다수의 글로벌 입출력 라인을 포함할 수 있다.
Stage<0> 및 Stage<1>에 연결되는 GIO_T<7:0>는 물리적으로 Stage<0>에 배치되는 캐시 래치들 상단 또는 Stage<1>에 배치되는 캐시 래치들 상단 및 그 사이에 배치될 수 있다. 또한 GIO_T에 대응되는 멀티플렉서(241)들은 Stage<0>에 배치되는 캐시 래치들과 Stage<1>에 배치되는 캐시 래치들 사이에 배치될 수 있다. 마찬가지로 GIO_C에 배치되는 멀티플렉서들은 Stage<2>에 배치되는 캐시 래치들과 Stage<3>에 배치되는 캐시 래치들 사이에 배치될 수 있다. 이러한 배치는 출력시 로딩을 감소시켜 데이터 출력 속도를 감소시킬 수 있다.
Stage<0> 및 Stage<1>에 배치되는 캐시 래치들과 연결되는 GIO_T<7:0>과 Stage<2> 및 Stage<3>에 배치되는 캐시 래치들과 연결되는 GIO_C<7:0>, 그리고 Stage<4> 및 Stage<5>에 배치되는 캐시 래치들과 연결되는 GIO_B<7:0> 중에서 입출력 패스(IO) 중 하나의 입출력 핀에 공통으로 연결되는 글로벌 입출력 라인들은 하나의 입출력 센스 앰프(IOSA, 251) 입력 전 서로 연결될 수 있으며, 연결된 상태에서 하나의 입출력 센스 앰프(IOSA, 251)에 공통으로 연결될 수 있다. 입출력 회로(도 1의 250)는 다수의 입출력 센스 앰프(251)들을 포함할 수 있으며, 다수의 입출력 센스 앰프(251)들 각각은 하나의 입출력 핀에 연결될 수 있다.
데이터 출력 동작에서 글로벌 입출력 라인 GIO_T<7:0>, GIO_C<7:0> 그리고 GIO_B<7:0>에 연결된 다수의 멀티플렉서들(241)은 칼럼 어드레스(도 1의 CADD)에 응답하여 순차적으로 하나씩 선택된다. 칼럼 어드레스(CADD)는 칼럼 선택 코딩(CS)를 포함할 수 있다. 선택된 멀티플렉서(241)에 포함되는 스위치들(SW)은 선택 구간 동안 턴-온 되고, 턴-온된 스위치에 연결된 로컬 입출력 라인과 글로벌 입출력 라인은 전기적으로 서로 연결된다. 또한 선택되지 않은 멀티플렉서(241)에 포함된 스위치들(SW)은 턴-오프 되는데, 턴-오프된 스위치에 연결된 로컬 입출력 라인은 글로벌 입출력 라인과 전기적으로 끊어지게 된다.
도 9는 본 발명의 실시예에 따른 페이지 및 청크(Chunk) 구성 방법을 설명하기 위한 도면이다.
도 9의 (a)를 참조하면, 도 4와 같은 캐시 래치 배치에서는 도 7과 같이 192Byte가 하나의 단위 캐시 래치 블록(Unit Block)을 구성한다. 앞에서 설명한 바와 같이 단위 캐시 래치 블록(Unit Block)은 직사각형 형태의 2차원 배열로 배치된다. 하나의 청크(Chunk)는 2kByte의 메인 데이터 영역(Main)과 256Byte의 스페어 영역(Spare)을 포함하여 총 2304Byte로 구성된다. 이렇게 구성할 경우, 하나의 청크, 즉 2304Byte는 상기 단위 캐시 래치 블록(Unit Block)의 크기인 192Byte의 정수배가 됨을 알 수 있다.
도 9의 (b)는 앞에서 설명한 로컬 입출력 라인과 단위 캐시 래치 블록과의 연결 관계를 다시 설명한 것이다. 자세한 설명은 생략한다.
도 9의 (c)는 메인 데이터 영역과 스페어 영역의 캐시 래치 배치를 나타낸다. 앞에서 설명한 바와 같이 메인 데이터 영역을 2kByte로 구성하고 스페어 영역을 256Byte로 구성할 경우 하나의 청크(Main_Spare)는 총 2304Byte로 구성되는데 이는 단위 캐시 래치 블록(Unit Block)의 크기인 192Byte의 정수배가 되어 하나의 청크에 포함되는 캐시 래치들은 도 9와 같이 직사각형 형태의 배열을 가지도록 배치될 수 있다.
도 10은 도 1의 메모리 셀 어레이의 메인 영역에 대응하는 캐시 래치들과 스페어(Spare) 영역에 대응하는 캐시 래치들의 배치를 설명하기 위한 도면이다.
도 10을 참조하면, 메인 데이터 영역이 도 9와 같이 2048Byte일 경우, 도 4와 같은 캐시 래치 배치의 경우는 192Byte가 하나의 단위 캐시 래치 블록을 구성하므로 2048Byte를 배치할 경우 도 10의 701과 같이 배치의 한쪽 끝부분이 채워지지 않은 채 남게 된다. 즉 2048Byte의 메인 데이터 영역에 포함되는 캐시 래치들의 배치가 직사각형 형태의 2차원 배열을 가지지 못하는 것이다. 이런 경우, 메인 데이터 영역과 스페어 영역을 합하여 하나의 단위 캐시 래치 블록의 크기인 192Byte의 정수배가 되도록 스페어 영역의 크기가 설정될 수 있다. 도 9와 같이 스페어 데이터 영역의 크기를 192Byte로 할 경우 메인 데이터 영역과 스페어 영역을 합하면 2304Byte가 되고 이는 단위 블록의 크기인 192Byte의 정수배가 되어 메인 데이터 영역과 스페어 영역에 포함되는 캐시 래치들의 배치가 직사각형 형태의 배열을 가질 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 장치(1110)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
제어부(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 11에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 12는 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110), 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
메모리 장치(1110)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다.
제어부(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1110: 메모리 장치 100: 메모리 셀 어레이
300: 제어 회로 230: 페이지 버퍼부
240: 칼럼 디코더 250: 입출력 회로
230(a): 센싱/래치부 230(b): 캐시 래치부
241: 멀티플렉서 251: 입출력 센스 앰프
CS: 칼럼 선택 코딩 LIO: 로컬 입출력 라인
GIO: 글로벌 입출력 라인 BL: 비트 라인

Claims (40)

  1. 메모리 셀 어레이;
    다수의 비트 라인들; 및
    다수의 캐시 래치들을 포함하고 상기 다수의 비트 라인들을 통해 상기 메모리 셀 어레이와 데이터를 주고 받는 다수의 페이지 버퍼들을 포함하며,
    상기 다수의 캐시 래치들은 상기 비트 라인들에 평행한 열 방향 및 상기 비트 라인들에 수직한 행 방향으로 배치되고, 상기 열 방향으로는 M(M은 2L 이 아닌 양의 정수, L은 0 또는 자연수)단의 2차원 배열을 가지는 메모리 장치.
  2. 제1항에 있어서,
    상기 다수의 캐시 래치들 각각은 2N(N은 2 이상의 자연수)개의 입출력 핀들 중 어느 하나에 연결되고,
    상기 다수의 캐시 래치들 중 상기 입출력 핀들에 각각 연결되는 2N개의 캐시 래치들은 하나의 칼럼 선택 코딩을 구성하는 하나의 입출력 캐시 래치 그룹을 형성하고,
    상기 하나의 입출력 캐시 래치 그룹에 저장된 데이터는 데이터 출력 동작시 상기 2N 개의 입출력 핀들을 통해 병렬적으로 동시에 출력되며,
    상기 하나의 입출력 캐시 래치 그룹의 배치는 상기 열 방향 및 상기 행 방향의 2차원 배열을 가지는 메모리 장치.
  3. 제2항에 있어서,
    상기 다수의 비트 라인들은 하나씩 서로 교대로 배치되는 이븐 비트 라인들과 오드 비트 라인들을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 이븐 비트 라인들에 포함되는 2N개의 비트 라인들에 각각 대응하고 상기 입출력 핀들에 각각 대응하는 2N개의 캐시 래치들을 포함하는 제 1 입출력 캐시 래치 그룹; 및
    상기 이븐 비트 라인들 중 상기 2N 개의 이븐 비트 라인들에 인접하게 배치되는 2N 개의 이븐 비트 라인들과 각각 대응하고 상기 입출력 핀들에 각각 대응하는 2N개의 캐시 래치들을 포함하는 제 2 입출력 캐시 래치 그룹을 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 입출력 핀들 중 어느 하나에 공통적으로 연결되는 상기 제 1 입출력 캐시 래치 그룹에 포함되는 하나의 캐시 래치와 상기 제 2 입출력 캐시 래치 그룹에 포함되는 하나의 캐시 래치는 상기 2차원 배열에서 상기 열 방향으로 서로 인접하게 배치되는 메모리 장치.
  6. 제5항에 있어서,
    상기 제 1 입출력 캐시 래치 그룹과 상기 제 2 입출력 캐시 래치 그룹을 포함하는 제 1 캐시 래치 그룹의 배치는 직사각형 형태가 아닌 2차원 배열을 가지는 메모리 장치.
  7. 제6항에 있어서,
    상기 제 1 캐시 래치 그룹에 포함되는 상기 캐시 래치들 중 적어도 하나의 캐시 래치가 불량일 때 상기 제 1 캐시 래치 그룹에 포함되는 상기 캐시 래치들 전체가 동시에 불량 구제(repair)되는 메모리 장치.
  8. 제1항에 있어서,
    상기 메모리 셀 어레이는 유저 데이터를 저장하는 메인 데이터 영역과 스페어 데이터를 저장하는 스페어 영역을 포함하고,
    상기 다수의 캐시 래치들은 상기 비트 라인들을 통해 상기 메인 데이터 영역에 연결되는 메인 캐시 래치들과 상기 스페어 영역과 연결되는 스페어 캐시 래치들을 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 메인 캐시 래치들 중 서로 인접하게 배치되는 다수의 메인 캐시 래치들을 포함하는 제 1 메인 래치 그룹의 배치는 직사각형 형태가 아닌 2차원 배열을 가지고,
    상기 스페어 캐시 래치들 중 서로 인접하게 배치되는 다수의 메인 캐시 래치들을 포함하는 제 1 스페어 캐시 래치 그룹의 배치는 직사각형 형태가 아닌 2차원 배열을 가지고,
    상기 제 1 메인 캐시 래치 그룹과 상기 제 1 스페어 캐시 래치 그룹은 서로 인접하게 배치되고,
    상기 제 1 메인 캐시 래치 그룹과 상기 제 1 스페어 캐시 래치 그룹을 포함하는 단위 캐시 래치 블록의 배치는 직사각형 형태의 2차원 배열을 가지는 메모리 장치.
  10. 제3항에 있어서,
    상기 열 방향의 각각의 단에 포함되는 상기 캐시 래치들은 상기 2N개의 입출력 핀들 각각에 연결되는 캐시 래치들 중 적어도 하나 이상씩을 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 열 방향의 제 1단 배열에 포함되는 이븐(even) 캐시 래치들 중 일부를 포함하는 1 이븐 캐시 래치들과 상기 열 방향의 제 1단 배열과 인접하게 배치되는 상기 열 방향의 제 2단 배열에 포함되는 오드(odd) 캐시 래치들 중 일부를 포함하는 제 1 오드 캐시 래치들에 연결되는 2N 개의 로컬 입출력 라인을 포함하는 제 1 로컬 입출력 라인 세트를 포함하고,
    상기 제 1 로컬 입출력 라인 세트는 상기 제 1 이븐 캐시 래치들의 상단 또는 상기 제 1 오드 캐시 래치들의 상단 또는 상기 제 1 이븐 캐시 래치들과 상기 제 1 오드 캐시 래치들 사이에 배치되는 메모리 장치.
  12. 제11항에 있어서,
    상기 열 방향의 제 3단 배열에 포함되는 이븐(even) 캐시 래치들 중 일부를 포함하는 제 2 이븐 캐시 래치들과 열 방향의 제 4단 배열에 포함되는 상기 오드(odd) 캐시 래치들 중 일부를 포함하는 제 2 오드 캐시 래치들에 연결되는 2N개의 로컬 입출력 라인을 포함하는 제 2 로컬 입출력 라인 세트를 포함하고,
    상기 제 2 로컬 입출력 라인 세트는 상기 제 2 이븐 캐시 래치들의 상단 또는 상기 제 2 오드 캐시 래치들의 상단 또는 상기 제 2 이븐 캐시 래치들과 상기 제 2 오드 캐시 래치들의 사이에 배치되는 메모리 장치.
  13. 제12항에 있어서,
    상기 열 방향의 제 1단 배열에 포함되는 상기 이븐 캐시 래치들 중 다른 일부를 포함하는 제 3 이븐 캐시 래치들과 상기 열 방향 제 2단 배열에 포함되는 상기 오드 캐시 래치들 중 다른 일부를 포함하는 제 3 오드 캐시 래치들에 연결되는 2N개의 로컬 입출력 라인을 포함하는 제 3 로컬 입출력 라인 세트; 및
    상기 열 방향 제 3단 배열에 포함되는 상기 이븐 캐시 래치들 중 다른 일부를 포함하는 제 4 이븐 캐시 래치들과 상기 열 방향 4단 배열에 포함되는 상기 오드 캐시 래치들 중 다른 일부를 포함하는 제 4 오드 캐시 래치들에 연결되는 2N개의 로컬 입출력 라인을 포함하는 제 4 로컬 입출력 라인 세트를 포함하는 메모리 장치.
  14. 제13항에 있어서,
    상기 제 1 로컬 입출력 라인 세트와 제 1 글로벌 입출력 라인 세트 사이에 연결되는 제 1 멀티플렉서;
    상기 제 3 로컬 입출력 라인 세트와 상기 제 1 글로벌 입출력 라인 세트 사이에 연결되는 제 3 멀티플렉서;
    상기 제 2 로컬 입출력 라인 세트와 제 2 글로벌 입출력 라인 세트 사이에 연결되는 제 2 멀티플렉서; 및
    상기 제 4 로컬 입출력 라인 세트와 상기 제 2 글로벌 입출력 라인 세트 사이에 연결되는 제 3 멀티플렉서를 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 제 1 멀티플렉서는 상기 열 방향의 제 1단 배열에 포함되는 상기 이븐 캐시 래치들과 상기 열 방향의 제 2단 배열에 포함되는 상기 오드 캐시 래치들 사이에 배치되는 메모리 장치.
  16. 제15항에 있어서,
    상기 다수의 캐시 래치들에 저장된 데이터를 출력함에 있어 상기 제 1 내지 제 4 멀티플렉서들은 하나씩 순차적으로 선택되고,
    선택된 멀티플렉서는 상기 선택된 멀티플렉서에 대응하는 로컬 입출력 라인 세트와 상기 선택된 멀티플렉서에 대응하는 글로벌 입출력 라인 세트를 전기적으로 서로 연결하고,
    비선택된 멀티플렉서는 상기 비선택된 멀티플렉서에 대응하는 로컬 입출력 라인 세트와 상기 비선택된 멀티플렉서에 대응하는 글로벌 입출력 라인 세트를 전기적으로 차단시키는 메모리 장치.
  17. 메모리 셀 어레이;
    하나씩 서로 교대로 배치되는 이븐 비트라인들과 오드 비트 라인들을 포함하는 다수의 비트 라인들; 및
    다수의 캐시 래치들을 포함하고 상기 다수의 비트라인들을 통해 메모리 셀 어레이와 데이터를 주고 받는 다수의 페이지 버퍼들을 포함하고,
    상기 다수의 캐시 래치들은 상기 비트 라인들과 평행한 열 방향 및 상기 비트 라인들과 수직한 행 방향으로 배치되는 2차원 배열을 가지고,
    상기 다수의 캐시 래치들 각각은 2N(N은 2 이상의 자연수)개의 입출력 핀들 중 어느 하나에 연결되고,
    상기 이븐 비트라인들에 포함되는 2N개의 이븐 비트 라인들에 각각 연결되고, 상기 입출력 핀들에 각각 연결되는 2N개의 캐시 래치를 포함하는 제 1 입출력 캐시 래치 그룹을 포함하고,
    상기 오드 비트 라인들에 포함되는 2N개의 오드 비트 라인들에 각각 연결되고,. 상기 입출력 핀들에 각각 연결되는 2N개의 오드 비트 라인들과 연결되는 2N개의 캐시 래치들를 포함하는 제 2 입출력 캐시 래치 그룹을 포함하고,
    상기 제 1 입출력 캐시 래치 그룹과 상기 제 2 입출력 캐시 래치 그룹을 포함하는 제 1 캐시 래치 그룹의 2차원 배열은 직사각형 형태가 아닌 메모리 장치.
  18. 제17항에 있어서,
    상기 입출력 핀들 중 어느 하나에 공통적으로 연결되는 상기 제 1 입출력 캐시 래치 그룹에 포함되는 하나의 캐시 래치와 상기 제 2 입출력 캐시 래치 그룹에 포함되는 하나의 캐시 래치는 상기 2차원 배열에서 상기 열 방향으로 서로 인접하게 배치되는 메모리 장치.
  19. 제18항에 있어서,
    상기 제 1 캐시 래치 그룹에 포함되는 상기 캐시 래치들 중 적어도 하나가 불량일 경우 상기 제 1 캐시 래치 그룹에 포함되는 상기 캐시 래치들 전체가 동시에 불량 구제(repair) 되는 메모리 장치.
  20. 제18항에 있어서,
    상기 메모리 셀 어레이는 유저 데이터를 저장하는 메인 데이터 영역과 스페어 데이터를 저장하는 스페어 영역을 포함하고,
    상기 다수의 캐시 래치들은 상기 비트 라인들을 통해 상기 메인 데이터 영역에 연결되는 메인 캐시 래치들과 상기 스페어 영역과 연결되는 스페어 캐시 래치들을 포함하고,
    상기 메인 캐시 래치들 중 서로 인접하게 배치되는 다수의 메인 캐시 래치들을 포함하는 제 1 메인 래치 그룹의 배치는 직사각형 형태가 아닌 2차원 배열을 가지는 메모리 장치.
  21. 제20항에 있어서,
    상기 스페어 캐시 래치들 중 서로 인접하게 배치되는 스페어 캐시 래치들을 포함하는 제 1 스페어 캐시 래치 그룹의 배치는 직사각형 형태가 아닌 2차원 배열을 가지는 메모리 장치.
  22. 제21항에 있어서,
    상기 제 1 메인 캐시 래치 그룹과 상기 제 1 스페어 캐시 래치 그룹은 서로 인접하게 배치되고,
    상기 제 1 메인 캐시 래치 그룹과 상기 제 1 스페어 캐시 래치 그룹을 포함하는 단위 캐시 래치 블록의 배치는 직사각형 형태의 2차원 배열을 가지는 메모리 장치.
  23. 제22항에 있어서, 상기 단위 캐시 래치 블록은 상기 열 방향의 M(M은 2L(L은 0 또는 자연수)이 아닌 수)단의 배열을 가지는 메모리 장치.
  24. 제23항에 있어서, 상기 단위 캐시 래치 블록은 2304Byte개의 캐시 래치들을 포함는 메모리 장치.
  25. 제18항에 있어서,
    상기 열 방향의 각각의 단에 포함되는 캐시 래치들은 2N개의 입출력 핀들 각각에 연결되는 캐시 래치들 중 적어도 하나 이상씩을 포함하는 메모리 장치.
  26. 제25항에 있어서,
    제 1 멀티플렉서 및 제 2 멀티플렉서를 포함하는 다수의 멀티플렉서를 포함하고,
    상기 열 방향의 제 1단에 포함되는 캐시 래치들 중 일부는 제 1 로컬 입출력 라인 세트에 연결되고 다른 일부는 제 2 로컬 입출력 라인 세트에 연결되고,
    상기 제 1 멀티플렉서는 상기 제 1 로컬 입출력 라인 세트와 제 1 글로벌 입출력 라인 세트 사이에 연결되고,
    상기 제 2 멀티플렉서는 상기 제 2 로컬 입출력 라인 세트와 상기 제 1 글로벌 입출력 라인 세트 사이에 연결되고,
    상기 제 1 및 2 멀티플렉서는 상기 열 방향의 제 1단에 포함되는 이븐 캐시 래치들과 상기 열 방향 제 2단에 포함되는 오드 캐시 래치들 사이에 배치되는 메모리 장치.
  27. 제26항에 있어서,
    상기 캐시 래치들에 저장된 데이터를 출력함에 있어 상기 다수의 멀티플렉서는 순차적으로 선택되고,
    선택된 멀티플렉서는 상기 선택된 멀티플렉서에 대응하는 로컬 입출력 라인 세트와 상기 선택된 멀티플렉서에 대응하는 글로벌 입출력 라인 세트를 전기적으로 서로 연결하고,
    비선택된 멀티플렉서는 상기 선택된 멀티플렉서에 대응하는 로컬 입출력 라인 세트와 상기 선택된 멀티플렉서에 대응하는 글로벌 입출력 라인 세트를 전기적으로 차단시키는 메모리 장치.
  28. 유저 데이터를 저장하는 메인 데이터 영역과 스페어 데이터를 저장하는 스페어 영역을 포함하는 메모리 셀 어레이;
    다수의 비트 라인들; 및
    상기 다수의 비트 라인들을 통해 상기 메인 데이터 영역에 연결되는 메인 캐시 래치들과 상기 스페어 영역에 연결되는 스페어 캐시 래치들을 포함하는 다수의 캐시 래치들을 포함하고,
    상기 메인 캐시 래치들 중 서로 인접하게 배치되는 다수의 메인 캐시 래치들을 포함하는 제 1 메인 래치 그룹의 배치는 직사각형 형태가 아닌 2차원 배열을 가지는 메모리 장치.
  29. 제28항에 있어서,
    상기 스페어 캐시 래치들 중 서로 인접하게 배치되는 다수의 스페어 캐시 래치들을 포함하는 제 1 스페어 캐시 래치 그룹의 배치는 직사각형 형태가 아닌 2차원 배열을 가지는 메모리 장치.
  30. 제29항에 있어서,
    상기 제 1 메인 캐시 래치 그룹과 상기 제 1 스페어 캐시 래치 그룹은 서로 인접하게 배치되고,
    상기 제 1 메인 캐시 래치 그룹과 상기 제 1 스페어 캐시 래치 그룹을 포함하는 단위 캐시 래치 블록의 배치는 직사각형 형태의 2차원 배열을 가지는 메모리 장치.
  31. 제30항에 있어서,
    상기 열 방향의 각각의 단들에 포함되는 캐시 래치들은 2N(N은 2 이상의 자연수)개의 입출력 핀들 각각에 연결되는 캐시 래치들 중 적어도 하나 이상씩을 포함하는 메모리 장치.
  32. 제31항에 있어서,
    하나의 칼럼 선택 코딩에 포함되는 2N개 캐시 래치들의 배치는 직사각형 형태가 아닌 2차원 배열을 가지는 메모리 장치
  33. 제32항에 있어서,
    상기 다수의 캐시 래치들과 상기 입출력 핀들 사이에 연결되는 다수의 멀티플렉서는 상기 다수의 캐시 래치들 중 상기 열 방향의 인접하는 두 단에 포함되는 캐시 래치들 사이에 배치되는 메모리 장치.
  34. 제30항에 있어서,
    상기 캐시 래치들에 저장된 데이터를 출력함에 있어 상기 다수의 멀티플렉서는 순차적으로 선택되고,
    선택된 멀티플렉서는 상기 선택된 멀티플렉서에 대응하는 로컬 입출력 라인 세트와 상기 선택된 멀티플렉서에 대응하는 글로벌 입출력 라인 세트를 전기적으로 서로 연결하고,
    비선택된 멀티플렉서는 상기 비선택된 멀티플렉서에 대응하는 로컬 입출력 라인 세트와 상기 비선택된 멀티플렉서에 대응하는 글로벌 입출력 라인 세트를 전기적으로 서로 차단시키는 메모리 장치.
  35. 제34항에 있어서,
    상기 하나의 칼럼 선택 코딩을 구성하는 캐시 래치들에 저장된 데이터는 출력 동작시 상기 2N개의 입출력 핀들을 통해 병렬적으로 동시에 출력되는 메모리 장치.
  36. 제32항에 있어서,
    상기 비트 라인들은 하나씩 서로 교대로 배치되는 이븐 비트라인들과 오드 비트 라인들을 포함하는 메모리 장치.
  37. 제36항에 있어서,
    상기 이븐 비트 라인들에 포함되는 2N개의 비트라인들과 상기 입출력 핀들 사이에 연결되는 2N개의 캐시 래치들을 포함하는 제 1 입출력 캐시 그룹;
    상기 오드 비트 라인들에 포함되고 상기 2N개의 이븐 비트 라인들에 인접하게 배치되는 2N개의 오드 비트라인들과 상기 입출력 핀들 사이에 연결되는 2N개의 캐시 래치들을 포함하는 제 2 입출력 캐시 그룹을 포함하는 메모리 장치.
  38. 제37항에 있어서,
    상기 입출력 핀들 중 어느 하나에 공통적으로 연결되는 상기 제 1 입출력 캐시 래치 그룹에 포함되는 하나의 캐시 래치와 상기 제 2 입출력 캐시 래치 그룹에 포함되는 하나의 캐시 래치는 상기 2차원 배열에서 열 방향으로 서로 인접하게 배치되는 메모리 장치.
  39. 제38항에 있어서,
    제 1 캐시 래치 그룹은 상기 제 1 입출력 캐시 래치 그룹과 상기 제 2 입출력 캐시 래치 그룹을 포함하고,
    상기 제 1 캐시 래치 그룹의 배치는 직사각형 형태가 아닌 2차원 배열을 가지는 메모리 장치.
  40. 제38항에 있어서,
    상기 제 1 캐시 래치 그룹에 포함되는 캐시 래치들 중 적어도 하나의 캐시 래치가 불량일 경우 상기 제 1 캐시 래치 그룹에 포함되는 모든 캐시 래치들이 동시에 불량 구제(repair) 되는 메모리 장치.
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