KR20200134570A - 반도체 메모리 장치 - Google Patents

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KR20200134570A KR1020190060193A KR20190060193A KR20200134570A KR 20200134570 A KR20200134570 A KR 20200134570A KR 1020190060193 A KR1020190060193 A KR 1020190060193A KR 20190060193 A KR20190060193 A KR 20190060193A KR 20200134570 A KR20200134570 A KR 20200134570A
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이완섭
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Abstract

본 기술은 복수의 래치 단들이 순차적으로 배열된 캐시 래치 그룹; 및 상기 복수의 래치 단들 각각에 대응하는 복수의 비트 아웃 라인들을 통해 상기 캐시 래치 그룹과 연결된 센스 앰프 그룹을 포함하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
최근에는 데이터를 저장하는 데 플래시 메모리가 포함된 스토리지 솔류션 제품들(SSD(Solid State Drive/Disk), eMMC(embedded Multi-media Card) 등)가 개발되면서, 데이터 입출력 속도가 중요한 이슈가 되어 가고 있다.
본 발명의 실시 예는 데이터 출력 동작의 안정성을 개선할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 래치 단들이 순차적으로 배열된 캐시 래치 그룹; 및 상기 복수의 래치 단들 각각에 대응하는 복수의 비트 아웃 라인들을 통해 상기 캐시 래치 그룹과 연결된 센스 앰프 그룹을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀 그룹을 포함하는 메모리 셀 어레이; 상기 다수의 메모리 셀 그룹에 저장된 데이터를 센싱하기 위한 페이지 버퍼 그룹; 상기 페이지 버퍼 그룹에 의해 센싱된 상기 다수의 메모리 셀 그룹 각각의 데이터들을 저장하기 위한 캐시 래치 그룹; 및 상기 캐시 래치 그룹과 복수의 비트 아웃 라인들을 통해 연결되며, 상기 비트 아웃 라인의 전위를 센싱하여 데이터를 데이터 라인으로 전송하기 위한 센스 앰프 그룹을 포함하며, 상기 캐시 래치 그룹은 복수의 이븐 래치 단들과 복수의 오드 래치 단들을 포함하며, 상기 복수의 이븐 래치 단들 및 상기 복수의 오드 래치 단들은 상기 복수의 비트 아웃 라인들 중 하나와 각각 대응한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 뱅크들; 및 상기 메모리 뱅크들 각각에 연결된 복수의 비트 아웃 라인들의 전위 레벨을 센싱하여 데이터 라인들로 데이터를 전송하기 위한 센스 앰프 그룹을 포함하며, 상기 복수의 메모리 뱅크들 각각은 복수의 이븐 래치 단들과 복수의 오드 래치 단들을 포함하는 캐시 래치 그룹을 포함하고, 상기 복수의 이븐 래치 단들과 상기 오드 래치 단들 각각은 상기 복수의 비트 아웃 라인들 중 하나에 대응하며, 상기 이븐 래치 단들에 저장된 제1 데이터의 출력 동작과 상기 오드 래치 단들에 저장된 제2 데이터의 출력 동작은 서로 중첩되어 수행된다.
본 기술은 캐시 래치 그룹에 포함된 복수의 캐시 래치들을 복수의 이븐 캐시 그룹과 복수의 오드 캐시 그룹으로 그룹핑하고, 복수의 이븐 캐시 그룹 및 복수의 오드 캐시 그룹 각각에 대응하는 비트 아웃 라인을 배치함으로써, 이븐 캐시 그룹둘의 데이터 출력 동작과 오드 캐시 그룹들의 데이터 출력 동작을 중첩시켜 데이터 동작 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이, 페이지 버퍼 그룹, 캐시 래치 그룹, 센싱 앰프 그룹의 연결 관계를 설명하기 위한 도면이다.
도 3은 도 2의 제1 메모리 셀 그룹을 설명하기 위한 도면이다.
도 4는 도 2의 캐시 래치 그룹 중 제1 래치 그룹을 설명하기 위한 도면이다.
도 5는 복수의 메모리 뱅크들에 인가되는 컬럼 선택 신호의 인가 순서를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 데이터 출력 동작을 설명하기 위한 도면이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)에 데이터를 프로그램(program)하거나, 저장된 데이터를 리드(read)하고 외부로 데이터를 출력하거나, 데이터를 소거(erase)하도록 구성된 주변 회로들(130, 140, 150, 160, 170, 180)과, 주변 회로들(130, 140, 150, 160, 170, 180)을 제어하는 제어 로직(120)을 포함하여 구성될 수 있다.
메모리 셀 어레이(110)는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함하여 구성될 수 있다. 메모리 셀 어레이(110)는 로컬 라인들(LL)과 비트 라인들(BL)이 연결될 수 있다. 로컬 라인들(LL)은 다수의 메모리 셀들과 연결되는 워드라인들(WL), 드레인 선택 트랜지스터와 연결되는 드레인 선택 라인(DSL), 소스 선택 트랜지스터와 연결되는 소스 선택 라인(SSL)을 포함할 수 있다. 또한 메모리 셀 어레이(110)은 메인 데이터를 저장하는 메인 영역과 리페어 데이터를 저장하는 리던던시 영역으로 구성될 수 있다. 메모리 셀 어레이(110)은 기판(Substrate)에 수직 방향으로 메모리 셀들이 적층(stack)된 형태의 삼차원 메모리 어레이로 구성될 수 있다.
제어 로직(120)은 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들을 제어하기 위한 페이지버퍼 제어 신호(PB_CON)를 출력한다. 또한, 제어 로직(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD) 및 컬럼 어드레스 신호(CADD)를 생성하고, 생성된 로우 어드레스 신호(RADD)를 전압 공급 회로(130)로 출력하고, 생성된 컬럼 어드레스 신호(CADD)를 컬럼 선택 신호 생성 회로(180)로 출력한다.
전압 공급 회로(130)는 제어 로직(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 생성하여 메모리 셀 어레이(110)로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함하여 구성될 수 있다.
전압 생성 회로는 제어 로직(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 생성한다. 예를 들어, 리드 동작을 위해 전압 생성 회로는 선택된 메모리 셀들에 인가하기 위한 리드 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 생성한다.
로우 디코더는 제어 로직(120)의 로우 어드레스 신호(RADD)에 응답하여, 전압 생성 회로에서 생성된 동작 전압들을 선택된 메모리 셀들과 연결된 워드라인 및 비 선택된 메모리 셀들과 연결된 워드라인들에 인가한다.
페이지 버퍼 그룹(140)은 비트라인들(BL)을 통해 메모리 셀 어레이(110)와 연결되는 다수의 페이지 버퍼들을 포함한다. 다수의 페이지 버퍼들은 다수의 그룹으로 그룹핑될 수 있다. 페이지 버퍼 그룹(140)의 페이지 버퍼들은 제어 로직(120)의 페이지 버퍼 제어 신호(PB_CON)에 응답하여 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL)의 전압 또는 전류를 센싱한다. 예를 들어, 리드 동작에서, 페이지 버퍼 그룹(140)은 비트라인들(BL)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 캐시 래치 그룹(150)에 래치시킨다.
캐시 래치 그룹(150)은 페이지 버퍼 그룹(140)의 페이지 버퍼들과 내부 데이터 라인(IDL)들을 통해 연결되고, 페이지 버퍼들에 의해 센싱된 데이터를 래치하는 다수의 캐시 래치들을 포함한다. 캐시 래치들은 컬럼 선택 신호(CS<m:0>)에 응답하여 리드된 데이터를 비트 아웃 라인들(BITOUT)에 출력한다. 캐시 래치들은 페이지 버퍼들과 대응하여 연결된다.
센스 앰프 그룹(160)은 스트로브 신호(IOSTB)에 응답하여 비트 아웃 라인들(BITOUT)의 전압을 센싱하고, 입출력 회로(170)와 연결된 데이터 라인들(DL)로 센싱된 데이터를 출력하기 위한 다수의 센스 앰프들을 포함한다.
입출력 회로(170)는 외부로부터 명령 신호(CMD) 및 어드레스(ADD)를 수신하여 제어 로직(120)으로 전송한다. 또한 입출력 회로(170)는 캐시 래치 그룹(150)에 포함된 캐시 래치들로부터 센스 앰프 그룹(160)에 포함된 센스 앰프들을 통해 전달된 데이터(DATA)를 외부로 출력한다.
컬럼 선택 신호 생성 회로(180)는 리드 동작 시 독출된 데이터를 외부로 출력하기 위하여 캐시 래치 그룹(150)의 데이터 출력 동작을 제어하기 위한 컬럼 선택 신호(CS<m:0>)를 생성하여 출력한다. 또한 컬럼 선택 신호 생성 회로(180)는 스트로브 신호 생성 회로(181)를 포함하여 구성될 수 있으며, 스트로브 신호 생성 회로(181)는 센스 앰프 그룹(160)에 포함된 센스 앰프들의 센싱 동작을 제어하기 위한 스트로브 신호(IOSTB)를 생성하여 출력한다.
컬럼 선택 신호 생성 회로(180)는 제어 로직(120)에 포함되도록 구성하거나 제어 로직(120)의 외부에 배치될 수 있다.
도 2는 도 1의 메모리 셀 어레이, 페이지 버퍼 그룹, 캐시 래치 그룹, 센싱 앰프 그룹의 연결 관계를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 셀 그룹(MA, MB, MC, MD)을 포함한다. 페이지 버퍼 그룹(140)은 다수의 버퍼 그룹(PB_A, PB_B, PB_C, PB_D)을 포함한다. 버퍼 그룹(PB_A)은 제1 메모리 셀 그룹(MA)에 대응하며, 제1 메모리 셀 그룹(MA)과 비트라인들(BL_A)을 통해 연결된 다수의 페이지 버퍼들을 포함한다. 버퍼 그룹(PB_B)은 제2 메모리 셀 그룹(MB)에 대응하며, 제2 메모리 셀 그룹(MB)과 비트라인들(BL_B)을 통해 연결된 다수의 페이지 버퍼들을 포함한다. 버퍼 그룹(PB_C)은 제3 메모리 셀 그룹(MC)에 대응하며, 제3 메모리 셀 그룹(MC)과 비트라인들(BL_C)을 통해 연결된 다수의 페이지 버퍼들을 포함한다. 버퍼 그룹(PB_D)은 제4 메모리 셀 그룹(MD)에 대응하며, 제4 메모리 셀 그룹(MD)과 비트라인들(BL_D)을 통해 연결된 다수의 페이지 버퍼들을 포함한다.
캐시 래치 그룹(150)은 다수의 래치 그룹(LC_A, LC_B, LC_C, LC_D)을 포함한다. 제1 래치 그룹(LC_A)은 복수의 캐시 래치들을 포함한다. 제1 래치 그룹(LC_A)은 버퍼 그룹(PB_A)과 대응하며, 버퍼 그룹(PB_A)과 내부 데이터 라인(IDL_A)을 통해 연결된다. 또한 제1 래치 그룹(LC_A)은 복수의 비트 아웃 라인(BIT_A)과 연결되며, 컬럼 선택 신호(CS<m:0>)에 응답하여 제1 래치 그룹(LC_A)에 포함된 복수의 캐시 래치들 중 선택된 캐시 래치들에 저장된 데이터를 복수의 비트 아웃 라인(BIT_A)으로 전송한다. 제2 래치 그룹(LC_B)은 복수의 캐시 래치들을 포함한다. 제2 래치 그룹(LC_B)은 버퍼 그룹(PB_B)과 대응하며, 버퍼 그룹(PB_B)과 내부 데이터 라인(IDL_B)을 통해 연결된다. 또한 제2 래치 그룹(LC_B)은 복수의 비트 아웃 라인(BIT_B)과 연결되며, 컬럼 선택 신호(CS<m:0>)에 응답하여 제2 래치 그룹(LC_B)에 포함된 복수의 캐시 래치들 중 선택된 캐시 래치들에 저장된 데이터를 복수의 비트 아웃 라인(BIT_B)으로 전송한다. 제3 래치 그룹(LC_C)은 복수의 캐시 래치들을 포함한다. 제3 래치 그룹(LC_C)은 버퍼 그룹(PB_C)과 대응하며, 버퍼 그룹(PB_C)과 내부 데이터 라인(IDL_C)을 통해 연결된다. 또한 제3 래치 그룹(LC_C)은 복수의 비트 아웃 라인(BIT_C)과 연결되며, 컬럼 선택 신호(CS<m:0>)에 응답하여 제3 래치 그룹(LC_C)에 포함된 복수의 캐시 래치들 중 선택된 캐시 래치들에 저장된 데이터를 복수의 비트 아웃 라인(BIT_C)으로 전송한다. 제4 래치 그룹(LC_D)은 복수의 캐시 래치들을 포함한다. 제4 래치 그룹(LC_D)은 버퍼 그룹(PB_D)과 대응하며, 버퍼 그룹(PB_D)과 내부 데이터 라인(IDL_D)을 통해 연결된다. 또한 제4 래치 그룹(LC_D)은 복수의 비트 아웃 라인(BIT_D)과 연결되며, 컬럼 선택 신호(CS<m:0>)에 응답하여 제4 래치 그룹(LC_D)에 포함된 복수의 캐시 래치들 중 선택된 캐시 래치들에 저장된 데이터를 복수의 비트 아웃 라인(BIT_D)으로 전송한다.
상술한 제1 메모리 셀 그룹(MA), 버퍼 그룹(PB_A), 및 제1 래치 그룹(LC_A)을 하나의 메모리 뱅크(BANK_A)로, 제2 메모리 셀 그룹(MB), 버퍼 그룹(PB_B), 및 제2 래치 그룹(LC_B)을 하나의 메모리 뱅크(BANK_B)로, 제3 메모리 셀 그룹(MC), 버퍼 그룹(PB_C), 및 제3래치 그룹(LC_C)을 하나의 메모리 뱅크(BANK_C)로, 제4 메모리 셀 그룹(MD), 버퍼 그룹(PB_D), 및 제4 래치 그룹(LC_D)을 하나의 메모리 뱅크(BANK_D)로 정의할 수 있다. 본 발명의 실시 예에서는 메모리 뱅크가 4개인 것으로 설명하였으나, 이에 한정되지 않고 적어도 하나의 메모리 뱅크가 구성될 수 있다.
센싱 앰프 그룹(160)은 다수의 센싱 앰프(SA_A, SA_B, SA_C, SA_D)를 포함한다. 센싱 앰프(SA_A)는 복수의 비트 아웃 라인(BIT_A)과 연결되며, 스트로브 신호(IOSTB)에 응답하여 복수의 비트 아웃 라인(BIT_A)의 전위 레벨을 순차적으로 센싱하고, 센싱 결과를 데이터 라인(DL_A)으로 전송한다. 센싱 앰프(SA_B)는 복수의 비트 아웃 라인(BIT_B)과 연결되며, 스트로브 신호(IOSTB)에 응답하여 복수의 비트 아웃 라인(BIT_B)의 전위 레벨을 순차적으로 센싱하고, 센싱 결과를 데이터 라인(DL_B)으로 전송한다. 센싱 앰프(SA_C)는 복수의 비트 아웃 라인(BIT_C)과 연결되며, 스트로브 신호(IOSTB)에 응답하여 복수의 비트 아웃 라인(BIT_C)의 전위 레벨을 순차적으로 센싱하고, 센싱 결과를 데이터 라인(DL_C)으로 전송한다. 센싱 앰프(SA_D)는 복수의 비트 아웃 라인(BIT_D)과 연결되며, 스트로브 신호(IOSTB)에 응답하여 복수의 비트 아웃 라인(BIT_D)의 전위 레벨을 순차적으로 센싱하고, 센싱 결과를 데이터 라인(DL_D)으로 전송한다.
본 발명의 실시 예에서는 하나의 메모리 뱅크(예를 들어 BANK_A)에 하나의 센싱 앰프가 대응되는 것으로 도시 및 설명하였으나, 하나의 메모리 뱅크에 적어도 두 개의 센싱 앰프가 대응되도록 배치하여 데이터 출력 동작 시 캐시 동작이 가능하게 설계하여 메모리 뱅크의 데이터를 데이터 라인으로 빠르게 출력할 수 있다.
도 3은 도 2의 제1 메모리 셀 그룹을 설명하기 위한 도면이다.
도 2에 도시된 메모리 셀 어레이(110)는 다수의 메모리 셀 그룹(MA, MB, MC, MD)을 포함하고, 다수의 메모리 셀 그룹(MA, MB, MC, MD) 각각은 서로 유사한 구조를 가지므로, 설명의 편의를 위해 제1 메모리 셀 그룹(MA)을 설명하도록 한다.
도 3을 참조하면, 제1 메모리 셀 그룹(MA)은 다수의 비트 라인들, 즉 BL<0> 내지 BL<k> (k는 양의 정수)와 소스 라인(SL) 사이에 연결된 다수의 메모리 셀 스트링들(ST)을 포함한다. 이 중 어느 하나의 비트 라인(예컨대, BL<0>)에 연결된 메모리 셀 스트링(ST)을 예를 들어 설명하면 다음과 같다.
메모리 셀 스트링(ST)은 소스 라인(SL)과 비트 라인(BL<0>) 사이에서 직렬로 연결된 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결되고, 제1 내지 제n 메모리 셀들(F1~Fn)의 게이트들은 제1 내지 제n 워드라인들(WL1~WLn)에 연결되며, 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결된다. 다수의 워드라인(WL1~WLn), 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)은 로컬 라인들(LL)로 정의될 수 있다. 하나의 워드라인을 공유하는 서로 다른 스트링(ST)에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 예를 들면, 하나의 페이지는 8kByte의 개수로 이루어진 메모리 셀들로 구성될 수 있다. 또한 각각의 페이지(PG)는 제1 내지 제n 메모리 셀들(F1~Fn)의 프로그램 방법에 따라 다수의 논리 페이지들을 포함할 수 있다. 예를 들면, 멀티 레벨 셀들(MLC)은 2개의 논리 페이지들을 포함할 수 있고, 트리플 레벨 셀들(TLC)은 3개의 논리 페이지들을 포함할 수 있으며, 쿼드러플 레벨 셀들(QLC)은 4개의 논리 페이지들을 포함할 수 있다. 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(F1~Fn) 및 드레인 선택 트랜지스터(DST)들은 기판(substrate) 상에 수직 방향으로 적층 되어 형성될 수 있다. 이러한 3차원 메모리 어레이는 메모리 장치의 면적을 감소시킬 수 있다.
제1 메모리 셀 그룹(MA)에 포함된 복수의 메모리 셀 스트링(ST)들은 메인 스트링 및 리던던시 스트링으로 구분될 수 있다. 리던던시 스트링은 메인 스트링에 불량이 발생될 경우 이를 대체하기 위한 스트링이다.
도 4는 도 2의 캐시 래치 그룹 중 제1 래치 그룹을 설명하기 위한 도면이다.
도 2에 도시된 캐시 래치 그룹(150)은 다수의 래치 그룹(LC_A, LC_B, LC_C, LC_D)을 포함하고, 다수의 래치 그룹(LC_A, LC_B, LC_C, LC_D)은 서로 유사한 구조를 가지므로, 설명의 편의를 위해 제1 래치 그룹(LC_A)을 설명하도록 한다.
도 4를 참조하면, 제1 래치 그룹(LC_A)은 복수의 래치 단(Stage 1 내지 Stage 16)을 포함하며, 각 래치 단은 복수의 이븐 래치들(E) 또는 복수의 오드 래치들(O)을 포함하여 구성될 수 있다. 복수의 래치 단(Stage 1 내지 Stage 16) 각각에 포함된 복수의 이븐 래치들(E) 또는 복수의 오드 래치들(O) 각각은 메모리 셀 어레이(도 1의 110)의 복수의 컬럼들 각각에 대응한다.
복수의 래치 단(Stage 1 내지 Stage 8)을 상위 래치 단으로 정의할 수 있으며, 복수의 래치 단(Stage 9 내지 Stage 16)을 하위 래치 단으로 정의할 수 있다. 하위 래치 단은 상위 래치 단과 서로 마주보며 대칭되는 형태로 구성될 수 있다.
제1 래치 단(Stage 1)은 복수의 이븐 래치들(E)을 포함하여 구성되며, 복수의 이븐 래치들(E)은 이븐 비트 아웃 라인(BITOUT_E<0>)에 연결된다. 또한 제2 래치 단(Stage 2)은 복수의 오드 래치들(O)을 포함하여 구성되며, 복수의 오드 래치들(O)은 오드 비트 아웃 라인(BITOUT_O<0>)에 연결된다. 또한 제7 래치 단(Stage 7)은 복수의 이븐 래치들(E)을 포함하여 구성되며, 복수의 이븐 래치들(E)은 이븐 비트 아웃 라인(BITOUT_E<3>)에 연결된다. 또한 제8 래치 단(Stage 8)은 복수의 오드 래치들(O)을 포함하여 구성되며, 복수의 오드 래치들(O)은 오드 비트 아웃 라인(BITOUT_O<3>)에 연결된다.
복수의 래치 단(Stage 1 내지 Stage 8)은 순차적으로 배열되며, 복수의 래치 단(Stage 1 내지 Stage 8)의 배열에 따라 각 래치 단에 포함된 복수의 래치들을 이븐 래치들(E) 및 오드 래치들(O)로 정의할 수 있다. 복수의 래치 단(Stage 1 내지 Stage 8)은 이븐 래치 단들과 오드 래치 단들로 구분될 수 있다. 예를 들어 래치 단(Stage 1, Stage 3, Stage 5, Stage 7)은 이븐 래치 단으로 정의되며, 래치 단(Stage 2, Stage 4, Stage 6, Stage 8)은 오드 래치 단으로 정의될 수 있다. 이븐 래치 단들과 오드 래치 단들은 서로 교차적으로 배열될 수 있다.
제9 래치 단(Stage 9)은 복수의 오드 래치들(O)을 포함하여 구성되며, 복수의 오드 래치들(O)은 오드 비트 아웃 라인(BITOUT_O<7>)에 연결된다. 또한 제10 래치 단(Stage 10)은 복수의 이븐 래치들(E)을 포함하여 구성되며, 복수의 이븐 래치들(E)은 이븐 비트 아웃 라인(BITOUT_E<7>)에 연결된다. 또한 제15 래치 단(Stage 15)은 복수의 오드 래치들(O)을 포함하여 구성되며, 복수의 오드 래치들(O)은 오드 비트 아웃 라인(BITOUT_O<4>)에 연결된다. 또한 제16 래치 단(Stage 16)은 복수의 이븐 래치들(E)을 포함하여 구성되며, 복수의 이븐 래치들(E)은 이븐 비트 아웃 라인(BITOUT_E<4>)에 연결된다.
복수의 래치 단(Stage 9 내지 Stage 16)은 순차적으로 배열되며, 복수의 래치 단(Stage 9 내지 Stage 16)의 배열에 따라 각 래치 단에 포함된 복수의 래치들을 이븐 래치들(E) 및 오드 래치들(O)로 정의할 수 있다. 복수의 래치 단(Stage 9 내지 Stage 16)은 이븐 래치 단들과 오드 래치 단들로 구분될 수 있다. 예를 들어 래치 단(Stage 10, Stage 12, Stage 14, Stage 16)은 이븐 래치 단으로 정의되며, 래치 단(Stage 9, Stage 11, Stage 13, Stage 15)은 오드 래치 단으로 정의될 수 있다. 이븐 래치 단들과 오드 래치 단들은 서로 교차적으로 배열될 수 있다.
상위 래치 단과 하위 래치 단은 서로 마주보며 대칭되는 형태로 구성되므로, 상위 래치 단의 가장 자리에 배치된 오드 래치 단인 래치 단(Stage 8)과 하위 래치 단의 가장 자리에 배치된 오드 래치 단인 래치 단(Stage 9)이 서로 인접하게 배치될 수 있다.
본 발명의 도면에서는 도시되지 않았으나, 상위 래치 단과 하위 래치 단의 사이 영역에는 컬럼 디코더가 배치될 수 있으며, 상위 래치 단과 하위 래치 단은 컬럼 디코더의 양 일단부들에 배치될 수 있다.
복수의 래치 단(Stage 1 내지 Stage 16) 각각에 포함된 복수의 이븐 래치들(E) 또는 오드 래치들(O)은 컬럼 선택 신호들(CS_E<m:0>, CS_0<m:0>, RCS_E<i:0>, 및 RCS_O<i:0>)에 응답하여 대응하는 이븐 비트 아웃 라인들(BITOUT_E<7:0>) 또는 오드 비트 아웃 라인들(BITOUT_O<7:0>)에 래치된 데이터를 전송한다.
복수의 래치 단(Stage 1 내지 Stage 16) 각각에 포함된 복수의 이븐 래치들(E) 및 복수의 오드 래치들(O)은 메인 영역(Main area) 및 리던던시 영역(RED area)으로 구분될 수 있다. 메인 영역(Main area)은 제1 메모리 셀 그룹(도 3의 MA)에 포함된 메인 스트링들에 대응하여, 메인 스트링에 저장된 데이터를 리드하여 저장한다. 리던던시 영역(RED area)은 제1 메모리 셀 그룹의 리던던시 스트링들에 대응하여, 리던던시 스트링들에 저장된 데이터를 리드라여 저장한다. 리던던시 영역(RED area)에 포함된 복수의 이븐 래치들(E) 및 복수의 오드 래치들(O)은 스위치(SW)를 통해 이븐 비트 아웃 라인들(BITOUT_E<7:0>) 또는 오드 비트 아웃 라인들(BITOUT_O<7:0>)으로 래치된 데이터를 전송할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 복수의 래치 단(Stage 1 내지 Stage 16) 각각에 하나의 비트 아웃 라인이 대응되도록 배치된다. 따라서 복수의 래치 단(Stage 1 내지 Stage 16) 각각의 데이터 전송 동작이 서로 개별적으로 수행될 수 있다. 따라서 적어도 두개 이상의 래치 단이 하나의 비트 아웃 라인을 공유하는 구조보다 빠르게 데이터 전송 동작을 수행할 수 있다.
도 5는 복수의 메모리 뱅크들에 인가되는 컬럼 선택 신호의 인가 순서를 설명하기 위한 도면이다.
도 5를 참조하면, 컬럼 선택 신호들(CS_E<m:0>, CS_0<m:0>)은 복수의 메모리 뱅크들(BANK_A, BANK_B, BANK_C, BANK_D)은 각각에 인가된다.
복수의 컬럼 선택 신호들(CS_E<m:0>, CS_0<m:0>)은 이븐 컬럼에 대응하는 컬럼 선택 신호들(CS_E<m:0>)과 오드 컬럼에 대응하는 컬럼 선택 신호들(CS_O<m:0>)이 교차적으로 인가될 수 있다. 예를 들어 컬럼 선택 신호들(CS_E<0>)가 첫번째로 인가되고(①), 컬럼 선택 신호들(CS_O<0>)가 두번째로 인가되고(②), 컬럼 선택 신호들(CS_E<1>)가 세번째로 인가되고(③), 컬럼 선택 신호들(CS_0<1>)가 네번째로 인가된다(④). 이러한 교차적인 인가 방식에 따라 컬럼 선택 신호들(CS_E<m>)가 인가되고(⑤), 컬럼 선택 신호들(CS_O<m>)가 마지막으로 인가된다(⑥).
이는 도 4와 같이 복수의 래치 단(Stage 1 내지 Stage 16) 각각이 하나의 비트 아웃 라인에 대응하므로, 각 컬럼에 대응하는 이븐 래치(E) 또는 오드 래치(O)들을 순차적으로 선택하여 비트 아웃 라인으로 데이터를 전송하도록 복수의 컬럼 선택 신호들(CS_E<m:0>, CS_0<m:0>)을 컬럼 순서에 따라 인가할 수 있다.
복수의 컬럼 선택 신호들(CS_E<m:0>, CS_0<m:0>) 각각은 각 메모리 뱅크들(BANK_A, BANK_B, BANK_C, BANK_D)에 순차적으로 인가될 수 있다.
도 6은 본 발명의 실시 예에 따른 데이터 출력 동작을 설명하기 위한 도면이다.
도 1 내지 도 6을 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 데이터 출력 동작을 설명하면 다음과 같다.
제어 로직(120)은 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들을 제어하기 위한 페이지버퍼 제어 신호(PB_CON)를 출력한다.
전압 공급 회로(130)는 제어 로직(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들(예를 들어 리드 전압 및 패스 전압)을 생성하여 메모리 셀 어레이(110)로 공급한다.
페이지 버퍼 그룹(140)은 메모리 셀 어레이(110)와 연결된 비트라인들(BL)의 전압 또는 전류를 센싱한다. 예를 들어, 리드 동작에서, 페이지 버퍼 그룹(140)은 비트라인들(BL)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 캐시 래치 그룹(150)에 포함된 캐시 래치들에 래치시킨다.
캐시 래치 그룹(150)에 래치된 데이터들은 비트 아웃 라인(BITOUT)을 통해 출력되고, 센스 앰프 그룹(160)은 비트 아웃 라인(BITOUT)의 전위를 센싱하고, 입출력 회로(170)와 연결된 데이터 라인들(DL)로 센싱된 데이터를 출력한다. 입출력 회로(170)는 데이터 라인들(DL)을 통해 수신된 데이터(DATA)를 외부로 출력한다.
캐시 래치 그룹(150)에 래치된 데이터들은 비트 아웃 라인(BITOUT)을 통해 출력하고 센스 앰프 그룹에서 센싱하는 동작을 좀 더 상세하게 설명하면 다음과 같다.
메모리 뱅크(BANK_A)에 대응하는 래치 그룹(LC_A)에 저장된 데이터는 컬럼 선택 신호(CS<m:0>; CS_E<m:0>, CS_O<m:0>)에 응답하여 복수의 비트 아웃 라인(BIT_A; BITOUT_E<7:0>, BITOUT_O<7:0>)을 통해 출력된다.
복수의 컬럼 선택 신호들(CS_E<m:0>, CS_0<m:0>)은 이븐 컬럼에 대응하는 컬럼 선택 신호들(CS_E<m:0>)과 오드 컬럼에 대응하는 컬럼 선택 신호들(CS_O<m:0>)이 교차적으로 인가된다. 복수의 컬럼 선택 신호들(CS_E<m:0>, CS_0<m:0>) 각각은 복수의 메모리 뱅크들(BANK_A, BANK_B, BANK_C, BANK_D)에 순차적으로 인가된다.
예를 들어 컬럼 선택 신호(CS_E<0>)가 메모리 뱅크(BANK_A)의 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 인가되어 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 포함된 복수의 이븐 래치들(E) 중 컬럼 선택 신호들(CS_E<0>)에 대응하는 이븐 래치(E)에 저장된 데이터(BANK_A_E)가 비트 아웃 라인들(BITOUT_E<7:0>)에 출력된다.
이 후, 컬럼 선택 신호(CS_E<0>)가 메모리 뱅크(BANK_B)의 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 인가되어 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 포함된 복수의 이븐 래치들(E) 중 컬럼 선택 신호들(CS_E<0>)에 대응하는 이븐 래치(E)에 저장된 데이터(BANK_B_E)가 비트 아웃 라인들(BITOUT_E<7:0>)에 출력된다.
이 후, 컬럼 선택 신호(CS_E<0>)가 메모리 뱅크(BANK_C)의 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 인가되어 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 포함된 복수의 이븐 래치들(E) 중 컬럼 선택 신호들(CS_E<0>)에 대응하는 이븐 래치(E)에 저장된 데이터(BANK_C_E)가 비트 아웃 라인들(BITOUT_E<7:0>)에 출력된다.
이 후, 컬럼 선택 신호(CS_E<0>)가 메모리 뱅크(BANK_D)의 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 인가되어 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 포함된 복수의 이븐 래치들(E) 중 컬럼 선택 신호들(CS_E<0>)에 대응하는 이븐 래치(E)에 저장된 데이터(BANK_D_E)가 비트 아웃 라인들(BITOUT_E<7:0>)에 출력된다.
이 후, 컬럼 선택 신호(CS_O<0>)가 메모리 뱅크(BANK_A)의 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)에 인가되어 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)에 포함된 복수의 오드 래치들(O) 중 컬럼 선택 신호들(CS_O<0>)에 대응하는 오드 래치(O)에 저장된 데이터(BANK_A_O)가 비트 아웃 라인들(BITOUT_O<7:0>)에 출력된다.
이 후, 컬럼 선택 신호(CS_O<0>)가 메모리 뱅크(BANK_B)의 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)에 인가되어 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)에 포함된 복수의 오드 래치들(O) 중 컬럼 선택 신호들(CS_O<0>)에 대응하는 오드 래치(O)에 저장된 데이터(BANK_B_O)가 비트 아웃 라인들(BITOUT_O<7:0>)에 출력된다.
이 후, 컬럼 선택 신호(CS_O<0>)가 메모리 뱅크(BANK_C)의 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)에 인가되어 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)에 포함된 복수의 오드 래치들(O) 중 컬럼 선택 신호들(CS_O<0>)에 대응하는 오드 래치(O)에 저장된 데이터(BANK_C_O)가 비트 아웃 라인들(BITOUT_O<7:0>)에 출력된다.
이 후, 컬럼 선택 신호(CS_O<0>)가 메모리 뱅크(BANK_D)의 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)에 인가되어 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)에 포함된 복수의 오드 래치들(O) 중 컬럼 선택 신호들(CS_O<0>)에 대응하는 오드 래치(O)에 저장된 데이터(BANK_D_O)가 비트 아웃 라인들(BITOUT_O<7:0>)에 출력된다.
상술한 바와 같이 각 메모리 뱅크들(BANK_A, BANK_B, BANK_C, BANK_D)의 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 저장된 각 메모리 뱅크의 데이터들(BANK_A_E, BANK_B_E, BANK_C_E, BANK_D_E)을 비트 아웃 라인들(BITOUT_E<7:0>)로 출력하는 동작과, 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)에 저장된 각 메모리 뱅크의 데이터들(BANK_A_O, BANK_B_O, BANK_C_O, BANK_D_O)을 비트 아웃 라인들(BITOUT_O<7:0>)로 출력하는 동작은 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)과 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)이 서로 상이한 비트 아웃 라인으로 출력 동작을 수행하므로 도 6과 같이 일부 구간이 중첩되도록 동작할 수 있다(4tck 중첩). 즉, 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 대한 데이터 출력 동작이 완료된 후 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)의 출력 동작을 시작하지 않고, 이븐 래치 단들(Stage1, Stage3, Stage5, Stage7, Stage10, Stage12, Stage14, Stage16)에 대한 데이터 출력 동작 중 오드 래치 단들(Stage2, Stage4, Stage6, Stage8, Stage9, Stage11, Stage13, Stage15)의 출력 동작을 시작할 수 있다. 이로 인하여 캐시 래치 그룹(150)에서 비트 아웃 라인(BIT)으로 데이터를 전송하는 동작의 시간을 충분히 확보할 수 있어 데이터 전송 동작의 안정성이 개선될 수 있으며, 중첩 구간 만큼 데이터 전송 동작 시간을 감소시킬 수 있다.
각 메모리 뱅크들(BANK_A, BANK_B, BANK_C, BANK_D)에 대응하는 다수의 센싱 앰프(SA_A, SA_B, SA_C, SA_D)들 각각은 스트로브 신호(IOSTB)에 응답하여 복수의 비트 아웃 라인(BITOUT_E<7:0>) 및 복수의 비트 아웃 라인들(BITOUT_O<7:0>)의 전위 레벨을 순차적으로 센싱하고, 센싱 결과를 데이터 라인(DL_A)으로 전송한다. 도 6에서는 스트로브 신호(IOSTB)가 8번 토글하는 동안(8tck) 16개의 비트 아웃 라인들(BITOUT_E<7:0>, BITOUT_O<7:0>)을 센싱하여 데이터 라인(DL_A)으로 전송하는 전송 사이클(IS sense cycle)을 도시하였다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 7 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
110 : 메모리 셀 어레이
120 : 제어 로직
130 : 전압 공급 회로
140 : 페이지 버퍼 그룹
150 : 캐시 래치 그룹
160 : 센스 앰프 그룹
170 : 입출력 회로
180 : 컬럼 선택 신호 생성 회로
181 : 스트로브 신호 생성 회로

Claims (20)

  1. 복수의 래치 단들이 순차적으로 배열된 캐시 래치 그룹; 및
    상기 복수의 래치 단들 각각에 대응하는 복수의 비트 아웃 라인들을 통해 상기 캐시 래치 그룹과 연결된 센스 앰프 그룹을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 래치 단들은 복수의 이븐 래치 단들과 복수의 오드 래치 단들로 구분되며,
    상기 복수의 이븐 래치 단들과 상기 복수의 오드 래치 단들이 서로 교차적으로 배열된 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 복수의 이븐 래치 단들에 저장된 데이터를 상기 복수의 비트 아웃 라인들로 출력하는 제1 데이터 전송 동작과, 상기 복수의 오드 래치 단들에 저장된 데이터를 상기 복수의 비트 아웃 라인들로 전송하는 제2 데이터 전송 동작은 서로 중첩되는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 비트 아웃 라인은 상기 복수의 이븐 래치 단들 각각에 연결되는 복수의 제1 비트 아웃 라인들과, 상기 복수의 오드 래치 단들 각각에 연결되는 복수의 제2 비트 아웃 라인들을 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 캐시 래치 그룹은 상기 복수의 래치 단들 중 상위 래치 단과 상기 상위 래치 단과 서로 마주보며 대칭적으로 배치된 하위 래치 단을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 상위 래치 단 및 상기 하위 래치 단 각각은 복수의 이븐 래치 단들과 복수의 오드 래치 단들이 서로 교차적으로 배열된 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 상위 래치 단의 가장 자리에 배치된 마지막 오드 래치 단은 상기 하위 래치 단의 가장 자리에 배치된 첫번째 오드 래치 단과 서로 인접한 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 복수의 래치 단들 각각은 복수의 이븐 래치들 또는 복수의 오드 래치들을 포함하는 반도체 메모리 장치.
  9. 다수의 메모리 셀 그룹을 포함하는 메모리 셀 어레이;
    상기 다수의 메모리 셀 그룹에 저장된 데이터를 센싱하기 위한 페이지 버퍼 그룹;
    상기 페이지 버퍼 그룹에 의해 센싱된 상기 다수의 메모리 셀 그룹 각각의 데이터들을 저장하기 위한 캐시 래치 그룹; 및
    상기 캐시 래치 그룹과 복수의 비트 아웃 라인들을 통해 연결되며, 상기 비트 아웃 라인의 전위를 센싱하여 데이터를 데이터 라인으로 전송하기 위한 센스 앰프 그룹을 포함하며,
    상기 캐시 래치 그룹은 복수의 이븐 래치 단들과 복수의 오드 래치 단들을 포함하며, 상기 복수의 이븐 래치 단들 및 상기 복수의 오드 래치 단들은 상기 복수의 비트 아웃 라인들 중 하나와 각각 대응하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    리드 동작 시 상기 캐시 래치 그룹은 상기 페이지 버퍼 그룹에 의해 센싱된 상기 다수의 메모리 셀 그룹 각각의 데이터들을 저장하며,
    상기 데이터들을 상기 복수의 비트 아웃 라인들에 출력하되, 상기 복수의 이븐 래치 단들에 저장된 이븐 데이터들을 상기 복수의 비트 아웃 라인들에 전송하는 제1 데이터 전송 동작과 상기 복수의 오드 래치 단들에 저장된 오드 데이터들을 상기 복수의 비트 아웃 라인들에 전송하는 제2 데이터 전송 동작이 일부 중첩되는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 복수의 비트 아웃 라인들은 상기 복수의 이븐 래치 단들 각각에 연결되는 복수의 제1 비트 아웃 라인들과, 상기 복수의 오드 래치 단들 각각에 연결되는 복수의 제2 비트 아웃 라인들을 포함하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 복수의 이븐 래치 단들과 상기 복수의 오드 래치 단들이 서로 교차적으로 배열된 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 복수의 래치 단들 각각은 복수의 이븐 래치들 또는 복수의 오드 래치들을 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 캐시 래치 그룹은 복수의 이븐 컬럼 선택 신호들 및 복수의 오드 컬럼 선택 신호들에 응답하여 상기 데이터들을 상기 복수의 비트 아웃 라인들로 출력하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 복수의 이븐 컬럼 선택 신호들 및 상기 복수의 오드 컬럼 선택 신호들은 서로 교차적으로 상기 캐시 래치 그룹에 인가되는 반도체 메모리 장치.
  16. 복수의 메모리 뱅크들; 및
    상기 메모리 뱅크들 각각에 연결된 복수의 비트 아웃 라인들의 전위 레벨을 센싱하여 데이터 라인들로 데이터를 전송하기 위한 센스 앰프 그룹을 포함하며,
    상기 복수의 메모리 뱅크들 각각은 복수의 이븐 래치 단들과 복수의 오드 래치 단들을 포함하는 캐시 래치 그룹을 포함하며,
    상기 복수의 이븐 래치 단들과 상기 오드 래치 단들 각각은 상기 복수의 비트 아웃 라인들 중 하나에 대응하며, 상기 이븐 래치 단들에 저장된 제1 데이터의 출력 동작과 상기 오드 래치 단들에 저장된 제2 데이터의 출력 동작은 서로 중첩되어 수행되는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 복수의 비트 아웃 라인들은 상기 복수의 이븐 래치 단들 각각에 연결되는 복수의 제1 비트 아웃 라인들과, 상기 복수의 오드 래치 단들 각각에 연결되는 복수의 제2 비트 아웃 라인들을 포함하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 복수의 이븐 래치 단들과 상기 복수의 오드 래치 단들이 서로 교차적으로 배열된 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 캐시 래치 그룹은 복수의 이븐 컬럼 선택 신호들 및 복수의 오드 컬럼 선택 신호들에 응답하여 상기 제1 데이터 및 상기 제2 데이터를 상기 복수의 비트 아웃 라인들로 출력하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 복수의 이븐 컬럼 선택 신호들 및 상기 복수의 오드 컬럼 선택 신호들은 서로 교차적으로 상기 캐시 래치 그룹에 인가되는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09198873A (ja) * 1996-01-19 1997-07-31 Sharp Corp 半導体記憶装置
KR100541806B1 (ko) * 1999-07-20 2006-01-10 삼성전자주식회사 반도체 메모리 장치의 병합 데이터 출력회로 및 그 방법
JP4255273B2 (ja) * 2002-12-18 2009-04-15 株式会社ルネサステクノロジ 半導体記憶装置
KR100546345B1 (ko) 2003-07-22 2006-01-26 삼성전자주식회사 Ｄｑ 인터리브드 데이터 액세스 테스트 방식에 따라동작하는 데이터 입출력 회로를 구비하는 반도체메모리장치 및 이의 데이터 입출력 방법
JP4370507B2 (ja) * 2003-11-27 2009-11-25 エルピーダメモリ株式会社 半導体集積回路装置
JP2007207319A (ja) * 2006-01-31 2007-08-16 Toshiba Corp 半導体記憶装置
KR101311726B1 (ko) * 2007-07-06 2013-09-26 삼성전자주식회사 센스 앰프 회로, 이를 포함하는 반도체 메모리 장치 및신호 증폭 방법
KR101003866B1 (ko) * 2009-05-29 2010-12-30 주식회사 하이닉스반도체 불휘발성 메모리 소자의 비트라인 누설 전류 테스트 방법
JP5343916B2 (ja) * 2010-04-16 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ
KR101800447B1 (ko) * 2011-03-23 2017-11-23 삼성전자주식회사 증폭 회로, 그것을 갖는 출력 회로, 비휘발성 메모리 장치, 메모리 시스템, 및 메모리 카드, 그리고 그것의 데이터 출력 방법
KR102162804B1 (ko) * 2014-01-15 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102422478B1 (ko) * 2016-05-10 2022-07-19 삼성전자주식회사 불휘발성 메모리 장치의 독출 방법
KR102507342B1 (ko) * 2016-05-20 2023-03-08 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 메모리 장치 및 페이지 버퍼 배치 방법
KR20180053063A (ko) * 2016-11-11 2018-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102328226B1 (ko) * 2017-07-05 2021-11-18 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 메모리 장치
KR102576856B1 (ko) * 2018-06-29 2023-09-14 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 메모리 장치

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