CN105378565B - 使用直写光刻的集成电路制造 - Google Patents

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Abstract

使用直写光刻步骤制造集成电路，以在该集成电路内部至少部分地形成至少一层。至少部分地形成的集成电路的性能特性被测量，且随后利用直写光刻步骤应用的布局设计取决于这些性能特征而变化。因此，个别集成电路、集成电路的晶圆或晶圆的批次的性能可被改变。

Description

使用直写光刻的集成电路制造
技术领域
本发明涉及制造集成电路的领域。更具体而言，本发明涉及使用直写光刻技术作为集成电路制造的一部分。
背景技术
使用一系列掩模在集成电路内形成不同层来制造集成电路为人们所熟知。适当掩模的制造是耗时且代价大的操作。
在集成电路制造期间使用直写光刻为人们熟知。具体地，使用诸如直写电子束光刻的技术校正已制造的个别集成电路的制造缺陷为人们所熟知。举例而言，若已制造在两个印刷特征之间具有短路的集成电路，则随后可使用直写电子束光刻移除该短路，且复原该集成电路的正确操作。此类操作提供在固定布局设计内的缺陷校正。
已知其他直写光刻技术。此等技术包括喷墨电路印刷及气雾喷射电路印刷。此等技术变得越来越能够生产小尺寸的电路，以致这些电路可用于制造集成电路的程度。
随集成电路制造中处理尺寸减小增加的问题为：电路特征的尺寸和定位的不想要的可变性。这可减少正确操作集成电路的收益率，且不利地影响集成电路的性能特性，使性能特性在所要的范围之外。
发明内容
从一个方面可见，本发明提供一种制造具有一个或更多个层的集成电路的方法，该一个或更多个层具有使用直写光刻步骤至少部分地形成的相应布局设计，该方法包含以下步骤：
测量至少部分地形成的集成电路的一个或更多个性能特性；
取决于该一个或更多个性能特性，改变待使用该直写光刻步骤形成的该一个或更多个层的至少一层的布局设计，以生成变化的布局设计；以及
根据该变化的布局设计，使用该直写光刻的步骤形成该一个或更多个层的该至少一层。
本技术使用直写光刻制造集成电路内的至少一层的至少一部分。集成电路的性能特性被测量，并且待使用直写光刻形成的一个或更多个层的布局设计取决于测量到的性能特性而改变。因此，集成电路被制造的布局设计取决于至少部分地形成的集成电路的测量到的性能特性被修改。因为直写光刻并不使用固定且昂贵的掩模，所以响应于个别集成电路基础上、集成电路的个别晶圆基础上或集成电路的晶圆批次基础上所测量到的性能特性反馈，修改使用直写光刻形成的层是可行的。本技术可用于修改部分地制造的集成电路的设计。本技术亦可用于修改后续制造的集成电路(亦即，非经受性能测量的个别集成电路)的设计。
根据预定规则，可将布局设计的改变执行为自动反馈过程。例如，可制订以下规则：若集成电路的特定部分操作过慢或过快，则随后可作出预定变化，该变化已知用于以所需意义改变操作速率。
由直写光刻形成的层可部分地通过直写光刻且部分地通过基于掩模的光刻形成。直写光刻可能比基于掩模的光刻慢，且因此直写光刻可在受限制的基础上用于层的需要能够动态地改变布局设计的部分。
如先前所述，直写光刻可能采取多种不同的形式。例如，直写光刻可为直射光电子束光刻、直写喷墨电路印刷及直写气雾喷射电路印刷(凹版雕刻印刷技术)中的一者。
直写光刻技术所使用的布局设计通常是以用于控制直写光刻机器的计算机文件的形式被提供的。通过(可选地使用如上所述的预定规则)改变用于驱动此类机器的计算机文件，可便利地且经济地对布局设计做出改变。
已测量的一个或更多个性能特性可采用多种不同的形式。例如，最小操作电压可作为测量参数。然而，更好地适合于使用设计布局的改变来进行调整的性能特性为集成电路的至少一部分的操作速率。
可在完全完成或部分完成的集成电路上执行测量步骤。在集成电路内形成第一金属层之后且在完成集成电路制造之前执行测量是方便的。在形成第一金属层之后，可收集有关直到该点形成的集成电路的性能特性的有用信息，且可能对布局设计做出的任意调整在随后形成的层中可能生效，以使得测量的性能特性返回至所需水平(若需要)。
性能特性的测量可使用位于集成电路内的一个或更多个测试电路区域执行。例如，为了测量个别集成电路的操作速率的目的，可包括特定的金丝雀电路(canarycircuit)，以收集可能用于改变电路布局的信息。
可以多种不同的方式对布局设计做出改变。可具有良好的控制效果的对布局设计的便利的变化为对第二或更高金属层、局部互连层或通孔层的变化。以此方式改变集成电路设计内的电连接可用于提供对集成电路的性能特性的相对确定性的变化。
对布局设计可能做出的改变的示例包括改变在缓冲电路内连接的若干闸极指(gate finger)，进而改变缓冲电路的驱动强度。在包括电路组件的多个实例的集成电路内可做出的另一设计改变为改变连接的这些电路组件实例的数目，以便在集成电路的操作期间这些电路组件实例为有效的。因此，例如，通过以使得该节点的驱动强度达到所需水平的方式改变布局，可改变用于驱动节点的若干反相器。
可以所需方式改变性能特性的对布局设计的另一变化为改变集成电路内的一个或更多个互连接线，以便改变这些互连接线的电阻及/或电容。
当互连接线包含一个或更多个平行互连接线时，可改变的配置将以改变这些互连接线的电阻及/或电容的方式包括或移除这些平行互连接线之间的连接。可对互连接线做出的另一改变为以可改变这些互连接线的电阻及/或电容的方式改变这些互连接线的横向的横截面积。
可通过包括互连接线的屏蔽(该屏蔽改变互连接线的有效性)，例如通过提供屏蔽导体(该屏蔽导体从具有漂移电位变化为具有接地电位)，而改变与整合接线相关的电容以及相应的整合接线的速率。
从另一方面可见，本发明提供一种制造具有一个或更多个层的集成电路的方法，其中该一个或更多个层具有使用直写光刻步骤至少部分地形成的相应布局设计，该方法包含以下步骤：
改变待使用该直写光刻步骤形成的该一个或更多个层的至少一层的该布局设计，以在该集成电路内配置一个或更多个电路组件，从而生成针对该集成电路的电可读识别符；以及
根据该经改变的布局设计，使用该直写光刻步骤形成该一个或更多个层的该至少一层。
制造期间被应用以改变集成电路布局设计的直写光刻技术可用于提供针对集成电路的电可读识别符(该识别符是通过所使用的布局设计在制造期间内建立的)，例如可使用通过直写光刻技术的使用而许可的布局设计的改变来对集成电路进行标记和/或注明日期。若需要改变掩模，则这些变化不具有成本效益，因为花费的时间及涉及的成本过高。
从另一方面可见，本发明提供一种制造具有多个独立设计的功能区块和一个或更多个层的芯片上系统集成电路的方法，其中该一个或更多个层具有使用直写光刻步骤至少部分地形成的相应布局设计，该方法包含以下步骤：
改变待使用该直写光刻步骤形成的该一个或更多个层的至少一层的该布局设计，以改变该多个功能区块之一的设计，同时使得该多个功能区块的其他区块保持不变；以及
根据该改变的布局设计，使用该直写光刻步骤形成该一个或更多个层的该至少一层。
本技术可用于更新集成电路的一部分的布局设计，同时使得该集成电路的其他部分保持不变。因此，在包含独立设计的功能区块的芯片上系统集成电路中，这些功能区块的一些可以通过以允许它们的设计被改变、同时其他功能区块保持不变(例如通过基于掩模的技术来制造)的方式使用直射光光刻来形成。
从又一方面观察，本发明提供一种制造具有一个或更多个层的集成电路的方法，其中该一个或更多个层具有使用直写光刻步骤至少部分地形成的相应布局设计，该方法包含以下步骤：
至少部分地形成该集成电路的多个实例，各实例具有不同形式的布局设计；
测量该集成电路的该多个实例的一个或更多个性能特性；
取决于该一个或更多个性能特性，选择待使用该直写光刻步骤形成的该一个或更多个层的至少一层的不同形式布局设计中的一者作为选定的布局设计；以及
根据该选定的布局设计，使用该直写光刻步骤形成该一个或更多个层的该至少一层。
有可能先形成并测试多个布局设计，随后取决于所测量的性能特性，从多个现有布局设计中选择将用于该集成电路的进一步制造的布局设计。
本发明的上述及其他目标、特征及优势将从在下文中对将结合附图阅读的说明性实施例的详细描述显而易见。
附图说明
图1示意性地例示芯片上系统集成电路，在该芯片上系统集成电路中，一个功能区块包括由直写电子束光刻制造的层；
图2为示意性地例示制造期间对布局设计的动态改变的流程图；
图3为示意性地例示布局设计的示例性变化的图，该示例性变化可用于改变在缓冲电路中有效的闸极指的数目。
图4示意性地例示反相器的若干实例，这些实例具有对通过直射光电子束光刻形成的该布局设计的变化，该变化用于改变这些实例中有效的数目；
图5、图6、图7、图8及图9示意性地例示调整技术，这些调整技术可应用于使用根据直射光电子束光刻有选择地形成的连接来将接线互连。
具体实施方式
图1示意性地例示芯片上系统集成电路2，芯片上系统集成电路2包括多个功能区块，诸如内存4、图形处理单元6和通用处理器8。通用处理器8内的至少一个层是使用直写电子束光刻形成的。使用此直写光刻技术形成的芯片上系统集成电路的部分在图1中例示为阴影。图1图示集成电路2的平面图及横截面图两者。
图2为示意性地例示集成电路制造过程的流程图，在该制造过程中可改变一个或更多个层的布局设计。在步骤12处，形成直到金属1层并包括金属1层的集成电路。在步骤14处，部分地制造的集成电路的一个或更多个性能特性被测量。可在集成电路内的预定测试区域(诸如特别提供的环式振荡器或金丝雀电路)测量这些性能特性。
在步骤16处，将测量的性能特性与所需的性能特性作比较，且取决于这些测量到的性能特性而对金属2层及/或通孔层的布局设计做出改变。通过改变定义布局设计的相关GDS文件可便利地做出此布局设计改变。可提供直写电子束光刻机器，该机器读取定义电路布局的GDS文件、破坏这些设计且随后驱动电子束以制造适当的电路布局层。
在步骤18处，制造这些集成电路的剩余层，包括使用直写电子束光刻技术形成所形成的剩余层的至少一层的至少一部分(亦可使用其他技术，诸如直写喷墨电路印刷、直写气雾喷射电路印刷，及凹版雕刻印刷技术)。
在步骤16处可对个别集成电路、在同一晶圆上制造的全部集成电路及/或对给定的晶圆批次中的全部晶圆进行布局设计改变。
图3示意性地图示穿过集成电路的一部分的横截面，该部分包括基板20，在基板20上形成有多个闸极指22。闸极指22为缓冲电路的一部分，且该缓冲电路的驱动强度可通过改变有效的闸极指的数目来更改。可通过改变是否使用通孔层V1将个别闸极指22连接到金属2层M2，而使得个别闸极指22有效或无效。因此，根据本技术，通过改变V1层中的个别通孔连接是否进行到金属2层从而连接或隔离相关闸极指22，可在形成金属1层M1之后有效地改变该布局设计。
图4示意性地图示集成电路的一部分，在该部分中设置反相器24的多个实例，且这些反相器实例可并行动作以驱动节点26。节点26可以为测试区域，该测试区域用于确定集成电路的速率是否为标称的。若该速率太低，则可增加驱动该节点的反相器的数目。相反，若该速率太高，则可减少驱动该节点的反相器的数目。位于反相器24与节点26二者之间的金属连接是使用直射光电子束光刻形成的，且因此可通过布局设计的适当改变被移除，以便改变施加至节点26的驱动强度。
图5示意性地图示经由链路32有选择地耦接至调整接线30的互连接线28。链路32通过直写电子束光刻形成，且因此该布局设计可动态地改变为包括或不包括个别链路32。因此，可改变主信号接线28及调整接线30的组合的电容及/或电阻(且因此速率)。
图6示意性地例示图5所示的布置的变化。在此示例中，调整接线30由多个调整电容34、35替代，该多个调整电容34、35可使用调整接线30的上方或下方的通孔连接到或不连接到主信号接线36。连接或不连接调整带34改变主信号接线36的电容，且因此改变信号变化通过该主信号接线36传播的速率。
图7示意性地图示提供互连接线的方式的另一示例性改变。在此示例中，互连接线中不同部分之间的连接的数目改变，进而改变互连接线的电阻。互连接线的电阻改变，以改变信号沿信号接线的传播速率，且进而通过改变布局设计(亦即，互连接线的邻近部分之间的若干链路)调整性能参数。
图8示意性地图示可能对互连接线做出的另一类型的变化。在此示例中，互连接线的横截面的宽度改变，以将这些接线的边缘移动得更靠近或更远离屏蔽接线。互连接线之间的间隔及该互连接线的屏蔽的变化改变了信号可沿该互连接线传播的速率。待改变的互连接线的宽度的至少一部分可利用所说明的直写电子束光刻来形成，且因此可根据个别集成电路晶圆或晶圆批次的测量到的性能特性来改变。
图9例示调整互连电路的性能特性的方式的另一示例。在此示例中，互连接线被设有屏蔽接线，且布局设计通过改变这些屏蔽接线是接地还是允许漂移来改变。将屏蔽接线接地将倾向于减速沿互连接线的信号传播。因此，图9中图示的最快的互连接线为其中两个屏蔽导体均漂移的那个互连接线。最慢的互连接线为其中两个屏蔽导体均接地的那个互连接线，且标称互连接线为其中屏蔽导体中的一者漂移且另一者接地的那个互连接线。
由直写光刻形成的集成电路的部分的布局设计可变化，以便为集成电路提供变化的电可读识别符。因此，任何个别集成电路、晶圆或晶圆批次可使其自身布局改变，以固线传输特定值至寄存器中，该特定值可随后电读取。以此方式，个别集成电路可具有以如下方式附属于该个别集成电路的序列号：序列号不可能在不毁坏集成电路的情况下改变。
可能已预先确定通过直写光刻制造的集成电路的部分的布局设计的变化。例如，就图4的情况而言，可能已预先形成不同的布局设计，这些不同的布局设计分别将反相器24中的一者、二者或三者连接至节点26。当已确定部分地形成的集成电路的速率且已确定多少个反相器24应被连接至节点26以实现所需的性能水平时，可选择这些预先形成的布局设计中的适当的一者来用于该集成电路的进一步制造。
在本技术的一些实施例中，可生产及测试根据使用直射光束光刻应用的多个不同的布局设计所制造的集成电路。取决于这些测试结果，可选择这些经测试布局设计中的特定的布局设计，以进一步用于晶圆或批次级别的集成电路的系列生产。
尽管本文已参阅附图详细描述本发明的说明性实施例，但是应了解，本发明不限制在这些精确的实施例，且在不脱离如随附权利要求所定义的本发明的范畴及精神的情况下，本领域技术人员可实现对实施例的多种变化及修改。

Claims (18)

1.一种制造具有一个或更多个层的集成电路的方法，其中所述一个或更多个层具有使用直写光刻步骤至少部分地形成的相应布局设计，所述方法包含以下步骤：
测量至少部分地形成的集成电路的一个或更多个性能特性；
取决于所述一个或更多个性能特性，改变待使用所述直写光刻步骤形成的所述一个或更多个层的至少一层的布局设计，以生成改变的布局设计；以及
根据所述改变的布局设计，使用所述直写光刻步骤形成所述一个或更多个层的所述至少一层。
2.如权利要求1所述的方法，其中改变步骤为根据预定规则执行的自动反馈过程。
3.如权利要求1和2中任一个所述的方法，其中使用所述改变的布局设计形成的所述一个或更多个层的所述至少一层是部分地通过所述直写光刻步骤且部分地通过基于掩模的光刻步骤形成的。
4.如权利要求1和2中任一个所述的方法，其中在以下一者上执行测量步骤及形成步骤：
集成电路的常见实例；
用于制造多个集成电路的常见晶圆；以及
常见晶圆批次，其中每一晶圆用于制造多个集成电路。
5.如权利要求1所述的方法，其中所述直写光刻步骤为以下各者之一：
直写电子束光刻；
直写喷墨电路印刷；以及
直写气雾喷射电路印刷。
6.如权利要求1所述的方法，其中改变步骤包含改变指定所述布局设计的计算机文件以形成指定所述改变的布局设计的改变的计算机文件，且形成步骤读取所述改变的计算机文件。
7.如权利要求1所述的方法，其中所述一个或更多个性能特性包括所述集成电路的至少一部分的操作速率，且所述改变的布局设计提供所述集成电路的所述至少一部分的改变的标称操作速率。
8.如权利要求1所述的方法，其中在所述集成电路内形成第一金属层之后且在完成所述集成电路制造之前执行测量步骤。
9.如权利要求1所述的方法，其中使用位于所述集成电路内的一个或更多个测试电路区域执行测量步骤。
10.如权利要求1所述的方法，其中所述改变的布局设计为以下一者或多者的布局设计：
第二或更高的金属层；
局部互连层；以及
通孔层。
11.如权利要求1所述的方法，其中所述改变的布局设计改变在缓冲电路内连接的若干闸极指，进而改变所述缓冲电路的驱动强度。
12.如权利要求1所述的方法，其中所述集成电路包括电路组件的多个实例，且所述改变的布局设计改变连接的所述电路组件的若干实例，以便这些实例在所述集成电路的操作期间为有效的。
13.如权利要求1所述的方法，其中所述改变的布局设计改变具有所述集成电路的一个或更多个互连接线的配置，以便改变以下的一个或更多个：
所述一个或更多个互连接线的电阻；以及
所述一个或更多个互连接线的电容。
14.如权利要求13所述的方法，其中所述一个或更多个互连接线包含一个或更多个平行互连接线，且所述配置包括或者添加或者移除所述平行互连接线之间的连接。
15.如权利要求13和14中任一个所述的方法，其中所述配置包括所述一个或更多个互连接线的横向的横截面积。
16.如权利要求13和14中任一个所述的方法，其中所述配置包括提供给所述一个或更多个互连接线的屏蔽程度。
17.如权利要求16所述的方法，其中屏蔽导体从具有漂移电位改变为具有接地电位。
18.一种制造具有一个或更多个层的集成电路的方法，其中所述一个或更多个层具有使用直写光刻步骤至少部分地形成的相应布局设计，所述方法包含以下步骤：
至少部分地形成所述集成电路的多个实例，各实例具有不同形式的布局设计；
测量所述集成电路的所述多个实例的一个或更多个性能特性；
取决于所述一个或更多个性能特性，选择待使用所述直写光刻步骤形成的所述一个或更多个层的至少一层的所述不同形式的布局设计之一作为选定的布局设计；以及
根据所述选定的布局设计，使用所述直写光刻步骤形成所述一个或更多个层的所述至少一层。
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