KR102359084B1 - 하전 입자 멀티-빔렛 리소그래피 시스템을 이용한 고유 칩 제조 - Google Patents

Abstract

마스크리스 패턴 라이터를 이용하는 마스크리스 리소그래피 노광 시스템을 이용하여 전자 디바이스를 제조하는 방법이 개시된다. 본 방법은 마스크리스 패턴 라이터를 제어하기 위한 빔렛 제어 데이터를 생성하는 것을 포함하여 전자 디바이스의 생성을 위해 웨이퍼를 노광하며, 빔렛 제어 데이터는 전자 디바이스를 개별화하기 위해 선택 가능한 특징을 한정하는 특징 데이터 세트에 기초하여 생성되고, 빔렛 제어 데이터에 따른 웨이퍼의 노광은 전자 디바이스의 상이한 서브-세트에 대하여 특징 데이터 세트로부터의 특징의 상이한 선택을 갖는 패턴을 노광시키는 것을 야기한다.

Description

하전 입자 멀티-빔렛 리소그래피 시스템을 이용한 고유 칩 제조

본 발명은 반도체 칩과 같은 전자 디바이스를 제작, 즉 제조하는 방법에 관한 것이다. 본 발명은 또한 전자 디바이스의 생성을 위해 웨이퍼를 노광하도록 마스크리스 패턴 라이터를 제어하기 위한 제어 데이터를 생성하는 컴퓨터-실행 방법에 관한 것이다. 본 발명은 또한 빔렛 제어 데이터의 생성에 사용되는 특징 데이터 세트를 생성하기 위한 컴퓨터-실행 방법에 관한 것이다. 더욱 구체적으로, 본 발명은 하전 입자 멀티-빔렛 리소그래피 기계를 이용한 고유 칩의 제조에 관한 것이며, 여기서 칩의 고유성은 칩 내에 포함된 특징에 의하여 한정된다. 결과적으로, 본 발명은 마찬가지로 이 새로운 제조 방법을 이용하여 생산된 고유 칩뿐만 아니라, 소위 "팹(fab)", 즉 이 신규한 방법을 적용하는 제조 설비, 및 개선된 제조 방법을 실행하기에 적합한 마스크리스 리소그래피 노광 시스템에 관한 것이다.

반도체 산업에서, 리소그래피 시스템은 통상적으로 반도체 칩으로 지칭되는, 전형적으로 실리콘 웨이퍼 상에 형성된 집적 회로 형태의 이러한 전자 디바이스를 생성, 즉 제조하기 위하여 사용된다. 포토리소그래피(photolithography)는 재이용 가능한 광학 마스크를 이용하여 제조 공정의 일부로서 원하는 회로 구조를 나타내는 패턴의 이미지를 실리콘 웨이퍼 상으로 투영한다. 마스크는 실리콘 웨이퍼의 상이한 부분들 상에서 그리고 후속 웨이퍼 상에서 동일한 회로 구조를 이미지화하기 위하여 반복적으로 이용되며, 그 결과 동일한 회로 설계를 각각 갖는 일련의 동일한 칩들이 각 웨이퍼로 제조된다.

현대에는, 데이터 보안성, 추적 가능성 및 위조 방지와 관련된 다양한 기술은 칩의 다양화를 위하여 고유 회로 또는 코드를 갖는 고유 칩, 또는 다른 고유한 하드웨어 특징의 증가하는 필요성을 불러일으킨다. 이러한 고유 칩은 공지되어 있으며, 칩이 진정으로 고유할 것을 요구하는 모호한 방식으로 보안성 관련 작동을 종종 실행한다. 공지된 고유 칩은 전형적으로, 예를 들어 마스크 기반 리소그래피를 이용하여 일련의 동일한 칩들을 제조하고, 그후 제조 후에 칩 내의 특정 연결을 방해함으로써, 또는 특정 특징의 검사 및 제어 시 칩의 고유성을 나중에 평가함으로써, 칩의 제조 후에 실현된다. 이 공정에 이용된 마스크는 생산하는데 비용이 많이 들고, 각 단일 칩을 위한 고유 마스크를 제조하는 것이 명확하게 너무 지나치게 고가이며, 이 이유로 마스크 기반 포토리소그래피는 고유 칩을 제작하기에 부적절한 것으로 고려된다.

이 때문에, 고유 칩을 생성하는 목적을 위하여 마스크리스 리소그래피를 이용하는 것이 제안되고 있다. 마스크리스 리소그래피로 마스크가 이용되지 않으며, 그 대신에 회로 설계를 표현하는 필요로 하는 패턴이, 마스크리스 리소그래피 시스템에 의하여 노광될 타겟, 예를 들어 웨이퍼로 전사될 회로 설계 레이아웃을 포함하는, GDSⅡ 또는 OASIS 파일과 같은 데이터 파일 형태로 마스크리스 리소그래피 시스템으로 입력된다.

마스크리스 리소그래피 및 데이터 입력 시스템이 본 발명의 출원인 명의의 WO 2010/134026호에 개시되어 있다. 이에 의하여 WO 2010/134026호는 그 전체적으로 참조로 원용된다. 개시된 마스크리스 시스템은 전자 빔렛과 같은 하전 입자 빔렛을 직접적으로 이용하여 패턴을 웨이퍼 상으로 서입(write)한다. 각 칩을 노광하기 위한 원하는 패턴이 마스크 대신에 데이터로서 나타나기 때문에, 고유 칩의 제조를 위하여 이러한 시스템을 사용하는 것이 가능해진다. 생성될 각 고유 전자 디바이스를 위하여 상이한 GDSⅡ 입력 파일을 이용함으로써, 생성될 고유 전자 디바이스 또는 칩을 나타내는, 노광 시스템으로 입력되는 패턴 데이터는 고유하게 만들어질 수 있다.

본 발명의 출원인에게 모두 양도되고 이에 의하여 그 전체가 참조로 원용되는 WO 2011/117253호 및 WO 2011/051301호는 하전 입자 리소그래피 시스템을 이용하여 생성될 수 있는 전자 디바이스 또는 칩의 다양한 예를 개시하고 있다

그러나, 안전하고 적어도 고유한 디바이스를 생성하는, 즉 공지된 마스크리스 노광 시스템을 이용하는 간단한 방법은 고유 전자 디바이스를 안전하게 생산하기 위하여 최적화되지 않을 수 있으며 적어도 적합하지 않을 수 있다. 불리하게도, 이와 연관된 GDSⅡ 또는 OASIS 파일의 처리는 전형적으로, 리소그래피 시스템의 조작자의 작동 밖에서 수행된다. 또한, 처리된 GDSⅡ/OASIS 파일은 더 오랜 기간 동안 이용되고 저장될 수 있다.

전자 디바이스 또는 칩의 고유성이 전형적으로 데이터 보안성, 추적 가능성 및 위조-방지 적용을 위하여 이용될 것이므로, 본 발명의 기본을 이루는 통찰(insight) 과 사실상 일부에 따르면 보안상의 이유로 고유 전자 디바이스 또는 칩의 생성에 이용된 고유 설계 데이터의 노출 및 노출 시간을 최소화하는 것이 바람직한 것으로 간주된다.

본 발명은 전자 디바이스들 중 상이한 전자 디바이스 내의 특징 세트로부터 상이한 특징을 실행함으로써 고유 전자 디바이스의 제조를 위한 해결책을 제공한다.

전자 디바이스는 반도체 웨이퍼 상에 패턴을 노광함으로써 생성된 반도체 칩을 포함할 수 있으며, 특징(feature)은, 예를 들어 원형 형상의 특징, 수평 라인으로서 형상화된 특징, 수직 라인으로서 형상화된 특징, 플러스 기호로서 형상화된 특징 및 그들의 조합 중 하나 이상을 포함할 수 있고, 이는 전기적 연결부가 웨이퍼 상에서 노광될 때 칩의 막(layer) 내에 또는 막들 사이에 형성되는 것을 야기한다. 특징은 전자 디바이스의 일부 또는 전체 전자 회로를 형성할 수 있으며, 전자 회로는 특정의 설정된 전자 입력에 대한 응답으로서 특정의 설정된 출력을 생성하도록 조정될 수 있다.

이러한 전자 디바이스를 고유하게 만드는 한 방법은 전자 디바이스 세트의 상이한 개별 전자 디바이스를 만들기 위하여 사용될 상이한 특징 세트를 선택하는 것이며, 그에 의하여 전자 디바이스를 개별화한다. 이러한 전자 디바이스 세트는, 특정의 설정된 전자 입력에 대한 응답으로서 설정된 전자 출력을 제공하는 것과 같은 동일한 기능을 모두 수행하는 디바이스들일 수 있다. 이러한 디바이스는, 예를 들어 디바이스의 안전한 식별을 가능하게 하는 응답을 제공하기 위하여 보안 시스템에 사용될 수 있다. 사용 중에 설정된 입력이 전자 디바이스에 제공될 때, 각 개별화된 전자 디바이스에 의하여 상이한 출력이 생성되며, 따라서 디바이스의 안전한 식별이 가능하게 된다.

전자 디바이스 또는 전자 디바이스의 배치(batch)를 개별화하기 위하여 선택이 이루어지는 특징은 특징 데이터 세트에 의하여 한정될 수 있으며, 이 특징 데이터 세트는 모든 전자 디바이스에 적용 가능한 공용 설계 레이아웃을 한정하는 설계 레이아웃 데이터와는 별도로 제공될 수 있다. 특징 데이터 세트 및/또는 공용 설계 레이아웃 데이터는, 예를 들어 GDSⅡ 또는 OASIS 파일 형식에 기초한 데이터 파일일 수 있다. 공용 설계 레이아웃이 사용되는 경우, 공용 설계 레이아웃의 부분 (예를 들어, 레이아웃 영역의 부분)는 한정되지 않거나 비어있거나 설정값으로 설정될 수 있으며, 설계 레이아웃의 이 부분에 대한 특징은 특징 데이터 세트로부터 나올 수 있다. 이렇게 하여, 특징 데이터 세트로부터 선택된 특징은 설계 레이아웃 데이터에서 한정된 특징을 보완할 수 있으며, 따라서 공용 설계 레이아웃 그리고 전자 디바이스를 개별화하기 위한 선택된 특징은 각 개별 전자 디바이스에 대한 특징 세트를 함께 한정한다.

전자 디바이스의 개별화된 부분과 전자 디바이스의 공용 부분을 별도로 생성하는 것 또한 가능하다. 예를 들어, 마스크리스 리소그래피 시스템을 사용하여 개별화된 부분이 생성될 수 있는 반면에, 공용 설계 레이아웃 부분은 상대적으로 저렴한 비용으로 포토리소그래피를 이용하여 생성될 수 있다. 전자 디바이스의 상이한 서브-세트에 대해 상이한 특징을 선택함으로써 전자 디바이스의 개별화될 부분이 개별화될 수 있다. 특징의 선택은 마스크리스 리소그래피 노광 시스템에 가까운 또는 그 안에서의 후기 처리 단계에서 이루어질 수 있으며, 그에 의하여 특정 전자 디바이스를 개별화하는데 사용된 특정 특징의 공개적인 노출의 가능성을 최소화한다.

마스크리스 리소그래피 공정이 금속막들 사이에 연결부와 같은 비공용 구조를 형성하기 위해 사용되는 경우, 이들은 2개의 전도 비아를 통합함으로써 형성되어 이중 비아를 형성할 수 있다.

본 발명의 양태에 따르면, 마스크리스 리소그래피 노광 시스템을 이용하여 전자 디바이스를 제조하는 방법이 제안된다. 마스크리스 리소그래피 노광 시스템은 마스크리스 패턴 라이터를 사용할 수 있다. 본 방법은 마스크리스 패턴 라이터를 제어하기 위하여 빔렛 제어 데이터를 생성하는 것을 포함하여 전자 디바이스의 생성을 위해 웨이퍼를 노광시킬 수 있다. 빔렛 제어 데이터는 전자 디바이스를 개별화하기 위해 선택 가능한 특징을 한정하는 특징 데이터 세트에 기초하여 생성될 수 있다. 빔렛 제어 데이터에 따른 웨이퍼의 노광은 전자 디바이스의 상이한 서브-세트에 대한 특징 데이터 세트로부터의 특징의 상이한 선택을 갖는 패턴을 노광하는 것을 야기할 수 있다.

마스크리스 패턴 라이터는 래스터 스캐닝 기반 마스크리스 패턴 라이터일 수 있으며, 이 경우 빔렛 제어 데이터는 패턴 비트맵 데이터의 형태를 취할 수 있다. 마스크리스 패턴 라이터는 벡터 스캐닝 기반 마스크리스 패턴 라이터일 수 있으며, 이 경우 빔렛 제어 데이터는 벡터 스캐닝에 적합한 방식으로 포맷될 수 있다. 다른 유형의 마스크리스 패턴 라이터가 또한 사용될 수 있다.

전자 디바이스들은 전자 디바이스들 각각 또는 전자 디바이스의 서브-세트에 대하여 특징의 상이한 선택에 의하여 개별화되거나 고유하게 만들어질 수 있다. 이렇게 하여, 부분적으로 동일하고 부분적으로 상이한, 즉, 세트의 모든 전자 디바이스의 공용 부분에 형성된 동일한 특징 세트를 갖고 각 전자 디바이스에 또는 전자 디바이스의 각 서브-세트에서 상이한 전자 디바이스의 개별화된 부분에 특징 세트를 갖는 전자 디바이스 세트가 제조될 수 있다. 전자 디바이스 세트는, 예를 들어 단일 웨이퍼 상에서 모두 형성된 반도체 칩으로 구성되거나 이를 포함할 수 있다.

유리하게는, 본 방법은 전자 디바이스의 개별화된 영역의 생성이 마스크리스 리소그래피 노광 시스템의 작동 내에 유지하는 것을 가능하게 하며, 개별화된 영역의 설계 데이터의 공개적인 노출 시간이 최소화된다.

실시예에서, 빔렛 제어 데이터를 생성하는 것은 웨이퍼로부터 제조될 모든 전자 디바이스에 적용 가능한 구조를 한정하는 설계 레이아웃 데이터에 부가적으로 기초할 수 있다. 특징 데이터 세트는 설계 레이아웃 데이터에서 한정된 구조를 보완하도록 선택 가능한 다수의 특징을 한정할 수 있다. 이 구조 및 특징은, 예를 들어 트랜지스터, 다이오드, 레지스터, 연결 라인 및/또는 비아(via)와 같은 전자 회로 요소 또는 회로 요소의 부분일 수 있으며, 구조들은 상호 연결되어 완성된 전자 디바이스 내에 전자 회로를 형성할 수 있다.

유리하게는, 설계 레이아웃 데이터가 다수의 전자 디바이스의 생성을 위해 재사용될 수 있다는 점에서 빔렛 제어 데이터를 생성하기 위하여 요구되는 처리 전력(processing power) 및 메모리는 낮게 유지될 수 있으며, 여기서 고유 전자 디바이스를 생성하는 공지된 방법을 이용하는 것은 각 고유 전자 디바이스에 대한 설계 레이아웃 데이터 및 따라서 제조된 각 고유 설계에 대한 용량 및 처리 시간을 필요로 한다.

실시예에서, 특징 데이터 세트는 다수의 데이터 파일을 포함할 수 있으며, 여기서 각 데이터 파일은 전자 디바이스의 상이한 서브-세트 중 하나에 적용 가능한 특징의 서브-세트를 포함하고 있다. 따라서, 개별화될 전자 디바이스의 부분의 설계 레이아웃은 하나의 개별화된 전자 디바이스에 대한 특징을 포함하는 파일로부터 획득될 수 있다.

실시예에서, 특징 데이터 세트는 데이터 파일을 포함할 수 있으며, 여기서 데이터 파일은 특징의 다수의 서브-세트를 포함하고, 여기서 특징의 각 서브-세트는 전자 디바이스의 상이한 서브-세트들 중 하나에 적용 가능하다. 따라서, 개별화될 전자 디바이스의 부분의 설계 레이아웃은 다수의 개별화된 전자 디바이스에 대한 특징을 포함하는 파일로부터 획득될 수 있다.

실시예에서, 빔렛 제어 데이터를 생성하는 단계는 부가적으로 선택 데이터에 기초할 수 있다. 선택 데이터는 전자 디바이스를 개별화하기 위하여, 또는 설계 레이아웃 데이터가 웨이퍼로부터 제조될 각 전자 디바이스에 대한 구조를 보완하기 위해 사용되는 경우에 특징 데이터 세트의 특징의 선택을 한정할 수 있다. 선택 데이터는 전자 디바이스의 상이한 서브-세트에 대한 특징의 상이한 선택을 한정할 수 있다. 따라서, 개별화될 칩의 부분의 설계 레이아웃은 전자 디바이스를 개별화하기 위해 선택된 특징을 한정하는 선택 데이터에 기초하여 생성될 수 있거나 또는 설계 레이아웃 데이터가 웨이퍼로부터 제조될 전자 디바이스의 각 서브-세트에 대한 구조를 보완하기 위하여 사용되는 경우에 생성될 수 있다.

실시예에서, 특징 데이터 세트의 특징의 적어도 하나의 선택은 다수의 특징 중 적어도 하나를 포함할 수 있다. 따라서, 특징 데이터 세트에서 한정된 특징이 선택되고 여러 번 사용될 수 있다.

실시예에서, 특징 데이터 세트는 다수의 상이한 특징을 한정할 수 있다. 따라서, 특징 데이터 세트는 서로 다른 특징들을 포함할 수 있으며, 아마도 상이한 특징들만 포함할 수 있다.

실시예에서, 특징 데이터 세트는 원형 형상의 특징; 제1 배향과 제1 폭을 갖는 라인으로서 형상화된 특징; 제1 배향에 수직인 제2 배향을 갖는 라인으로서 형상화된된 특징; 제1폭과 다른 제2 폭을 갖는 라인으로서 형상화된 특징; 엘보우 구조로서 형상화된 특징; 사각형으로서 형상화된 특징; 플러스 기호로서 형상화된 특징 중 적어도 하나를 포함할 수 있다. 단일 특징은 2개 이상의 이러한 특징의 조합으로서 형성될 수 있다. 특징은 웨이퍼 상에서 노광될 때 칩의 막 내에 또는 막들 사이에 전기적 연결을 가능하게 할 수 있다.

빔렛 제어 데이터를 생성하는 단계는 부가적으로 특징 메타 데이터를 기반으로 할 수 있으며, 여기서 특징 메타 데이터는 선택 데이터를 이용하여 선택될 수 있는, 특징 데이터 세트로부터의 특징이 전자 디바이스를 개별화하기 위하여 생성되어야할 위치를 지정한다. 이 위치는 칩 설계에서 개별화될 영역의 위치일 수 있다.

실시예에서, 특징 데이터 세트 내에서 한정된 특징은 특징 메타 데이터 및 선택 데이터 모두에 기초하여 빔렛 제어 데이터 내에 포함되도록 선택될 수 있다.

실시예에서, 본 방법은 하나 이상의 비트맵 단편을 상기 선택된 특징으로부터 생성하는 것을 더 포함할 수 있으며, 여기서 각 비트맵 단편은 웨이퍼 상에서 노광될 스트라이프의 부분을 한정한다. 본 방법은 특징 메타 데이터에 기초하여 빔렛 제어 데이터에 포함시키기 위하여 하나 이상의 비트맵 단편으로부터 비트맵 단편을 선택하는 것을 더 포함할 수 있다. 비트맵 단편들은 공용 설계 비트맵을 보완하기 위해 사용될 수 있거나 웨이퍼 상에서 노광될 스캔 라인 또는 스트라이프를 한정하는 비트 맵의 생성을 위하여 조합될 수 있다.

설계 레이아웃 데이터는 제1 네트워크 경로를 통하여 마스크리스 리소그래피 노광 시스템에서 수신될 수 있다. 선택 데이터는 제1 네트워크 경로와 별개인 제2 네트워크 경로를 통하여 마스크리스 리소그래피 노광 시스템에 수신될 수 있다. 이는 다른 소스들로부터의 설계 레이아웃 데이터와 선택 데이터의 제공을 가능하게 한다.

예를 들어 GDSⅡ 또는 OASIS 데이터 파일 형태의 설계 레이아웃 데이터는 전형적으로 많은 양의 데이터에 관한 것인 반면, 선택 데이터는 비교적 작은 파일의 형태를 취할 수 있으므로, 제1 네트워크 경로는 제2 네트워크 경로보다 더 높은 데이터 전송 대역폭을 가질 수 있다. 제1 네트워크 경로는 예를 들어 광섬유 네트워크 연결을 기반으로 한다. 제2 네트워크 경로는 예를 들어 Cat6 이더넷(Ethernet) 네트워크 연결을 기반으로 한다.

전형적으로, 선택 데이터는 팹의 제조 부분 내의 블랙 박스 장치로부터와 같이 마스크리스 리소그래피 노광 시스템 외부의 소스로부터 수신될 것이다. 이 예에서, 선택 데이터는 유리하게는 마스크리스 리소그래피 노광 시스템을 제어하기 위해 사용될 수도 있는 제2 네트워크 경로를 통해 수신될 수 있다. 따라서, 마스크리스 리소그래피 노광 시스템으로의 선택 데이터의 제공을 위하여 기존의 네트워크 인터페이스가 사용될 수 있다.

특징 메타 데이터는 전형적으로 비교적 적은 양의 데이터에 관련되며 제1 또는 제2 네트워크 경로를 통하여 마스크리스 노광 시스템에서 수신될 수 있다.

실시예에서, 전자 디바이스는 반도체 칩일 수 있으며 마스크리스 패턴 라이터는 하전 입자 멀티-빔렛 리소그래피 기계 또는 e-빔 기계일 수 있다.

선택 데이터는 암호화된 형태로 수신되어 고유 전자 디바이스를 생성하는 과정에서 팹 내에 부가적인 데이터 보안을 제공할 수 있다.

특징 메타 데이터는 암호화되어 고유 전자 디바이스를 생성하는 과정에서 팹 내에 부가적인 데이터 보안을 제공할 수 있다.

빔렛 제어 데이터는 암호화되어 고유 전자 디바이스를 생성하는 과정에서 팹 내에 부가적인 데이터 보안을 제공할 수 있다.

본 발명의 양태에 따르면, 위에서 설명된 방법 중 하나 이상을 이용하여 생성된, 반도체 칩과 같은 전자 디바이스가 제안된다.

실시예에서, 전자 디바이스는 본 발명의 방법을 이용하는, 임의의 다른 반도체 칩과는 상이한, 예를 들어 기능적으로 상이한 진정으로 고유한 반도체 칩일 수 있다.

본 발명의 양태에 따르면, 위에서 설명된 방법 중 하나 이상을 수행하도록 구성된 마스크리스 리소그래피 노광 시스템이 제안된다.

실시예에서, 마스크리스 리소그래피 노광 시스템은 웨이퍼로부터 제조될 전자 디바이스를 개별화하기 위해 특징 데이터 세트의 특징의 선택을 한정하는 선택 데이터를 생성하도록 구성된 블랙 박스 장치를 포함할 수 있다. 선택 데이터는 전자 디바이스의 상이한 서브-세트에 대한 특징의 상이한 선택을 한정할 수 있다.

블랙 박스는 제3자, 예를 들어 IP 블록 소유자 또는 제조된 칩의 소유자 또는 키 관리 인프라 소유자의 소유일 수 있다. 유리하게는, 블랙 박스는 리소그래피 기계의 작동에 근접한 팹 내에 위치될 수 있으며, 그에 의하여 선택 데이터의 공개적인 노출을 최소화한다. 이는, 칩을 개별화하기 위한 블랙 박스가 전형적으로 팹 외부에 위치되고 생성된 후에 칩을 개별화하기 위해 사용되는 공지된 칩 제조 해결책과는 대조적이다.

본 발명의 양태에 따르면, 위에서 설명된 바와 같은 마스크리스 리소그래피 노광 시스템을 포함하고 있는 반도체 제조 플랜트가 제안된다.

본 발명의 양태에 따르면, 래스터라이저 및 마스크리스 패턴 라이터를 포함하고 있는 리소그래피 서브-시스템이 제안된다. 마스크리스 패턴 라이터는, 예를 들어 하전 입자 멀티-빔렛 리소그래피 기계 또는 e-빔 기계일 수 있다. 래스터라이저는 마스크리스 패턴 라이터를 제어하기 위한 빔렛 제어 데이터를 생성하도록 구성되어 전자 디바이스의 생성을 위해 웨이퍼를 노광시킬 수 있다. 빔렛 제어 데이터는 전자 디바이스를 개별화하기 위해 선택 가능한 특정을 한정하는 특징 데이터 세트에 기초하여 생성될 수 있다. 빔렛 제어 데이터에 따른 웨이퍼의 노광은 전자 디바이스의 상이한 서브-세트에 대한 특징 데이터 세트로부터의 특징의 상이한 선택을 갖는 패턴을 노광시키는 것을 야기할 수 있다.

리소그래피 서브-시스템의 실시예에서, 빔렛 제어 데이터의 생성은 부가적으로 선택 데이터에 기초할 수 있다. 선택 데이터는 전자 디바이스를 개별화하기 위해 특징 데이터 세트의 특징의 선택을 한정할 수 있다. 선택 데이터는 웨이퍼로부터 제조될 전자 디바이스의 상이한 서브-세트에 대한 특징의 상이한 선택을 한정할 수 있다. 리소그래피 서브-시스템의 실시예에서, 빔렛 제어 데이터의 생성은 부가적으로 특징 메타 데이터에 기초할 수 있다.

본 발명의 다른 양태는 위에서 설명된 방법 및/또는 리소그래피 서브-시스템을 사용하여 생성된 전자 디바이스에 관한 것이다.

본 발명이 또 다른 양태는 반도체 칩의 3개 이상의 막에 형성된 다수의 구조를 포함하는 반도체 칩을 포함하고 있는 전자 디바이스에 관한 것이며, 여기서 반도체 칩은 반도체 칩 세트의 부재이고, 세트의 각 반도체 칩 각각은 세트의 반도체 칩 모두에 존재하는 공용 구조 세트 및 세트의 반도체 칩의 서브-세트에만 존재하는 비공용 구조 세트를 갖고 있으며, 여기서 비공용 구조는 제1 막 위의 막들 중 제2 막 및 제1 막 아래의 막들 중 제 3 막을 갖는 막들 중 적어도 제1 막 상에 형성된다.

본 발명이 또 다른 양태는 반도체 칩의 다수의 막에 형성된 다수의 구조를 포함하는 반도체 칩을 포함하고 있는 전자 디바이스에 관한 것이며, 여기서 반도체 칩은 반도체 칩 세트의 부재이고, 세트의 각 반도체 칩 각각은 세트의 반도체 칩 모두에 존재하는 공용 구조 세트 및 세트의 반도체 칩의 서브-세트에만 존재하는 비공용 구조 세트를 갖고 있으며, 여기서 비공용 구조는 다수의 막 중 금속막들 사이의 연결부; 다수의 막 중 금속막과 콘택트 막 내의 게이트 사이의 연결부; 다수의 막 중 국부적인 상호연결막 내의 연결부; 및 다수의 막 중 하나의 막의 트랜지터 또는 다이오드의 P- 또는 N-도프된(doped) 확산 영역 중 적어도 하나를 포함한다.

본 발명의 양태에 따르면, 제어 데이터를 생성하기 위한 컴퓨터-실행 방법이 제안된다. 빔렛 제어 데이터에 따른 웨이퍼의 노광이 전자 디바이스의 상이한 서브-세트에 대하여 특징의 상이한 선택을 갖는 패턴을 노광시키는 것을 야기하도록 제어 데이터는 마스크리스 패턴 라이터를 제어하기 위하여 사용되어 마스크리스 패턴 라이터를 이용하는 마스크리스 리소그래피 노광 시스템을 이용하여 전자 디바이스의 생성을 위해 웨이퍼를 노광시킬 수 있다. 본 방법은 전자 디바이스를 개별화하기 위해 선택 가능한 특징을 한정하는 특징 데이터 세트를 수신하는 것을 포함할 수 있다. 본 방법은 특징 데이터 세트에 기초한 빔렛 제어 데이터를 생성하는 것을 더 포함할 수 있다.

본 발명의 양태에 따르면, 컴퓨터-판독 가능한 비일시적 저장 매체 상에서 실행되며 컴퓨터에 의하여 실행될 때 컴퓨터가 위에서 설명된 실시예들의 하나 이상의 실시예의 특징 데이터 세트를 생성하는 방법을 수행하게 하는 명령어를 포함하고 있는 컴퓨터 프로그램 제품이 제안된다.

본 발명의 양태에 따르면, 컴퓨터에 의하여 실행될 때 컴퓨터가 위에서 설명된 실시예들의 하나 이상의 실시예의 특징 데이터 세트를 생성하는 방법을 수행하게 하는 명령어를 포함하고 있는 컴퓨터 판독 가능한 비일시적 저장 매체가 제안된다.

위에서 설명된 전자 디바이스에서, 반도체 칩의 공용 구조 및 비공용 구조는 상호 연결되어 전자 회로를 형성할 수 있다. 전자 디바이스는 시도(challenge)를 수신하기 위한 적어도 하나의 입력 터미널 및 응답을 출력하기 위한 적어도 하나의 출력 터미널을 포함할 수 있다. 전자 회로는 적어도 하나의 입력 터미널과 적어도 하나의 출력 터미널에 연결된 시도-응답 회로를 형성할 수 있고, 시도-응답 회로는 적어도 하나의 입력 터미널에 인가된 시도에 기초하여 적어도 하나의 출력 터미널에서 응답을 생성하도록 조정될 수 있으며, 시도와 응답은 설정된 관계를 갖고 있다.

본 발명의 다양한 양태와 실시예가 하기의 설명과 청구범위에서 더 한정된다.

이하, 본 발명의 실시예가 더 상세하게 설명될 것이다. 그러나, 이 실시예는 본 발명의 보호의 범위를 제한하는 것으로서 해석되지 않을 수 있다는 것이 인식되어야 한다.

실시예는 대응하는 참조 기호들이 대응하는 부분들을 나타내고 있는 첨부된 개략적인 도면을 참조하여 오직 예로서 지금부터 설명될 것이며, 여기서:
도 1a는 본 발명의 예시적인 실시예의 단순화된 고유 칩을 보여주고 있다.
도 1b는 본 발명의 예시적인 실시예의 다수의 고유 칩을 갖는 웨이퍼를 보여주고 있다.
도 2는 본 발명의 예시적인 실시예에 따른 전자 디바이스의 제조에 관련된 시스템의 개략적인 도면을 보여주고 있다.
도 3은 본 발명의 예시적인 실시예의 패턴 비트맵 데이터의 생성의 기능적 흐름도를 보여주고 있다.
도 4는 본 발명의 예시적인 실시예에 따른 별개의 데이터 파일 형태로 설계 레이아웃 데이터와 특징 데이터 세트에 의하여 한정된 필드를 나타내고 있다.
도 5는 본 발명의 예시적인 실시예에 따른 단일 데이터 파일 형태로 설계 레이아웃 데이터와 특징 데이터 세트에 의하여 한정된 필드를 나타내고 있다.
도 6a는 본 발명의 예시적인 실시예에 따른 개별 특징 세트 형태로 설계 레이아웃 데이터, 특징 메타 데이터 그리고 특징 데이터 세트에 의하여 한정된 필드를 나타내고 있다.
도 6b는 본 발명의 예시적인 실시예에 따른 선택 데이터를 나타내고 있다.
도 7은 본 발명의 예시적인 실시예에 따른, 패턴 비트맵 데이터의 생성의 기능적 흐름도를 보여주고 있다.
도 8은 본 발명의 다른 예시적인 실시예에 따른, 패턴 비트맵 데이터의 생성의 기능적 흐름도를 보여주고 있다.
도 9는 하전 입자 멀티-빔렛 리소그래피 시스템의 예시적인 실시예의 간략화된 개략적인 도면을 보여주고 있다.
도 10은 예시적인 마스크리스 리소그래피 시스템을 보여주고 있는 개념도이다.
도 11a는 본 발명의 예시적인 실시예의 금속막들 사이의 2개의 통합 비아의 측면도를 보여주고 있다.
도 11b는 본 발명의 예시적인 실시예의 금속막들 사이의 2개의 통합 비아의 평면도를 보여주고 있다.
도 12a는 금속막들 사이의 2개의 비아의 측면도를 보여주고 있다.
도 12b는 금속막들 사이의 2개의 비아의 평면도를 보여주고 있다.
도면은 오직 예시적인 목적을 위하여 의도되며, 청구범위에 의하여 정해진 바와 같은 범위 또는 보호의 한정으로서 역할을 하지는 않는다.

다음의 예는 반도체 칩에 대해 참조가 이루어지지만, 본 발명은 칩에 제한되지 않으며, 개별화된, 예를 들어, 고유 특징을 갖는 전자 디바이스의 생성에 더 일반적으로 적용된다는 것이 이해되어야 한다. 전자 디바이스는 판독 전용 메모리(read only memory; ROM)일 수 있다. 예를 들어, 개별화된 ROM 부하를 갖고 있는 칩의 배치(batch)는 본 발명을 이용하여 생성될 수 있다. 이러한 배치는 전형적으로, 예를 들어 하나의 또는 하나 미만의 웨이퍼로부터 생성된 작은 배치이다.

하전 입자 멀티-빔렛 리소그래피에 의하여 수행된 공정은 또한 전자 빔(electron beam) 또는 e-빔 노광으로서 지칭된다. 전자 빔 노광 방법은 마스크리스(maskless) 노광 방법이다. 전자 빔 노광 중에 웨이퍼와 같은 타겟을 서입(writing)하기 위하여 이용된 전자 빔이 또한 빔렛(beamlets)으로 지칭된다.

고유 칩은 다른 칩에 대하여 고유하도록 설계된다. 이는, 예를 들어 원래의 고유 칩이 손상된 경우에 이용하기 위한 여분의 고유 칩을 생성하기 위하여, 동일 칩의 배치(batch)를 생성하기 위하여, 또는 임의의 다른 이유로, 하나 이상의 고유 칩이 본 발명을 이용하여 만들어질 수 있을 가능성을 배제하지는 않는다. 임의의 다른 반도체 칩과 기능적으로 상이한 고유 반도체 칩은 진정으로 고유한 칩으로서 지칭될 수 있다. 칩 상에서의 시각적으로 판독 가능한 고유 ID의 생성은 또한 고유 칩을 생성하는 것으로서 간주될 수 있다. 고유 칩의 복사본(copy)은 상이한 웨이퍼 상에서의 칩의 생성을 반복함으로써 만들어질 수도 있거나, 단일 웨이퍼가 고유 칩의 하나 이상의 복사본을 포함할 수 있다.

도 1a은 공용 부분(101) 및 개별화된 영역(102)을 포함하고 있는 예시적인 간략화된 고유 칩(100)을 보여주고 있다. 도 1b는 위에 생성된 고유 칩을 갖는 예시적인 웨이퍼(24)를 보여주고 있다. 공용 부분(101)은 웨이퍼(24) 상에서 생성된 다른 칩에서 복제될 수 있으며 그 결과 다수의 칩이 동일한 동일 부분을 갖는다. 개별화된 영역(102)은 웨이퍼(24) 상에서 생성된 다른 칩과 상이할 수 있다. 이는 도 1b에 도시되어 있으며, 여기서 웨이퍼(24)는 고유 칩(100) 및 39개의 다른 고유 칩을 포함하고 있는 것으로 나타나 있고, 각 고유 칩은 상이한 개별화된 영역을 갖고 있다. 조합된 공용 부분(101)과 개별화된 영역(102)은 그 결과 고유 칩(100)이 될 수 있다.

개별화된 영역(102)은 특징 데이터 세트로부터 선택 가능한 특정 특징을 선택 및 서입함으로써 실현될 수 있다. 다른 고유 칩은 특징 데이터 세트로부터의 특징의 상이한 선택을 가질 수 있어, 전자 회로의 막 내에 또는 막들 사이에 상이한 상호 연결의 접속의 야기한다.

공용 부분(101)은 포토리소그래피를 이용하여 생성될 수 있지만, 바람직하게는, 하전 입자 멀티-빔 리소그래피를 이용하여 생성된다. 개별화된 영역은 전형적으로 하전 입자 멀티-빔 리소그래피를 이용하여 생성된다.

도 2는 본 발명의 예시적인 실시예의, 고유 반도체 칩의 제조에 관여된 시스템 및 공정을 포함하고 있는 반도체 제조 플랜트(1000)를 보여주고 있다. 도 2에서 이용된 참조 번호가 공정 또는 작동을 지칭할 경우, 이 참조 번호는 또한 공정 또는 작동을 수행하는 연산 유닛을 지칭할 수 있다. 나타나 있는 공정 및 작동 각각은 전용 유닛에 의해 수행될 수 있다. 대안적으로, 하나의 연산 유닛은 도 2에 나타나 있는 다수의 공정 또는 작동을 수행할 수 있다. 연산 유닛은 예를 들어, 전용 작업을 구동하기 위한 또는 운영 체제 하에서 프로그램을 구동하기 위한 하나 이상의 프로세서 및 메모리를 포함하고 있는 컴퓨터 시스템이다.

반도체 제조 플랜트(1000)는 생산 셋업 부분(1002) 및 제조 부분(1003)을 포함할 수 있다. 2개의 부분(1002 및 1003)으로의 분할이 이루어지지 않는 것 또는 다른 분할이 이루어지는 것이 가능하다. 제조 부분(1003)은 마스크리스 패턴 라이터(maskless pattern writer; 1073)를 각각 이용하는 하나 이상의 리소그래피 서브-시스템(1070)을 포함할 수 있다. 이 예에서, 마스크리스 리소그래피 노광 시스템은 하전 입자 멀티-빔렛 리소그래피 시스템이며, 마스크리스 패턴 라이터(1073)는 하전 입자 멀티-빔렛 리소그래피 기계 또는 e-빔 기계이다.

도 2의 좌측에, 출력(2000)으로서 공동으로 나타나 있는, 마스크 순서 데이터, 설계 레이아웃 데이터 및/또는 웨이퍼 순서 데이터의 생성을 전형적으로 야기하는 표준 IC 설계 흐름(1001)이 나타나 있다. 설계 레이아웃 데이터는 전형적으로, GDSⅡ 또는 OASIS 데이터 형식으로 생성된다. 표준 IC 설계 흐름은 본 기술 분야에서 공지되어 있으며, 전형적으로, 시스템/전체 IC 설계 단계(1010), 회로 설계 VHL/베릴로그(Verilog) 단계(1011), 논리적 검증 단계(1012), 배치 및 라우팅(placement & routing; P&R) 단계(1013), 물리적 시뮬레이션 단계(1014) 및/또는 설계 규칙 체크(design rule checks; DRC) 단계(1015)를 포함하고 있다.

함수 IP 블록 저장부(1031)로부터 표준 IC 설계 흐름(1001)의 단계(1011, 1012, 1013, 1014 및 1015)로의 화살표로 도시된 바와 같이, 애드-온(add-on)과 IP 라이브러리(library)를 포함하고 있는 공정 설계 키트(1030)는 로직, 셀 또는 칩 레이아웃 설계의 재이용 가능한 유닛 형태의 구축 블록(building blocks)을 함수 IP 블록 저장부(function IP blocks storage)(1031)로부터 표준 IC 설계 흐름(1001)의 다양한 단계로 제공할 수 있다. 공정 설계 키트가 IP 블록 설계자(1005)로부터 칩 제조자에게 인가된 함수 IP 블록에 관련될 수 있음에 따라, 공정 설계 키트(1030)는 전형적으로 팹(fab; 1000)의 생산 셋업 부분(1002) 내에 위치된다.

생성된 설계 레이아웃 데이터는 전형적으로 생성될 모든 칩에 적용 가능한 레이아웃 구조를 한정하는 공용 설계 레이아웃 부분을 포함하고 있다. 또한, 설계 레이아웃 데이터는 비공용 설계 레이아웃 부분을 포함할 수 있으며, 이는 비어있거나 한정되지 않을 수 있다. 비공용 설계 레이아웃 부분은 칩을 개별화하기 위하여 특징 데이터 세트로부터 선택된 특징으로 나중 단계에서 채워질 것이다.

특징 데이터 세트는 설계 레이아웃 데이터와 함께 또는 설계 레이아웃 데이터와 별개로 제공될 수 있다. 대안적으로, 특징 데이터 세트는 각 사용에 대해 팹 내에서 사전 한정될 수 있으며, 저장될 수 있고, 검색 가능할 수 있다.

설계 흐름(1001)의 출력(2000)은 테이프-아웃(tape-out) 및 사인-오프(sign-off) 공정(1016)을 통하여 하전 입자 멀티-빔렛 리소그래피 시스템으로 제공될 수 있다. 더 구체적으로, 출력(2000)은 광학 근접 보정(optical proximity correction; OPC) 작동(1021), 데이터 준비(PEC, 파쇄(fracturing)) 작동(1022), 레시피/공정 프로그램(process program; PP) 생성 작동(1023) 및/또는 주문 및 생산 계획 작동(1024)이 수행될 수 있는 생산 셋업(1002)의 준비 부분(1020)으로 입력될 수 있다. 이 작동들의 각각의 출력은 검증 단계(1040)를 통과하는 제조 부분(1003)으로 전달될 수 있다.

포토리소그래피 노광이 마스크리스 리소그래피 노광 이전에 웨이퍼에 대해 수행될 경우, 광학 근접성 보정(OPC)(1021)은 GDSⅡ 설계 레이아웃 데이터에 적용되어 보정된 GDSⅡ 데이터(2010)를 야기할 수 있으며, 이는 마스크 순서 데이터와 함께 마스크 숍(mask shop)(1081)으로 입력될 수 있다. 이는 레티클 스토커(reticle stocker)(1082)로 입력될 수 있는 마스크 세트(2011)를 야기할 수 있으며, 여기서 레티클(마스크)(2012)은 레티클 스토커로부터 CMOS 웨이퍼 흐름(1080)으로 입력될 수 있다. 웨이퍼 순서 데이터는 필요할 때에 CMOS 웨이퍼 흐름(1080)에 웨이퍼(1083)를 입력하도록 사용될 수 있다. 포토리소그래피 노광 자체는 도 2에 나타나 있지 않다. 결과적인 노광된 웨이퍼는 웨이퍼(2013)로서 나타나 있다. 포토리소그래피 노광이 수행되지 않는 경우, 웨이퍼(2013)는 노광되지 않은 웨이퍼일 수 있다는 점이 주목된다.

데이터 준비 유닛(1022)은 2007로서 도시된 GDSⅡ 설계 레이아웃 데이터를 전처리된 설계 레이아웃 데이터(2008)로 전처리할 수 있다. 전처리된 설계 레이아웃 데이터(2008)는 리소그래피 서브-시스템(1070)에 대한 특정 데이터를 포함할 수 있다. GDSⅡ 데이터(2007)의 이 오프-라인 전처리는 플래트닝(flattening), 근접 보정, 레지스트 가열 보정 및/또는 스마트 경계의 드로우잉(drawing)와 같은 단계를 포함할 수 있다. 패턴 벡터 데이터(2008)는 제조 실행 시스템(MES)(1050)의 레티클 저장부(1051) 내에 저장될 수 있다.

레시피/PP 생성(1023)은 공정 작업(process job; PJ)의 생성을 위한 명령을 생성할 수 있다. PP 및 관련된 프로그램은 MES(1050)의 레시피/PP 데이터베이스(1052) 내에 저장될 수 있다. PP(2005)는 MES(1050)로부터 리소그래피 서브-시스템(1070)의 기계 제어부(1072)로 전송되어 PP 에 기초하여 PJ를 생성할 것을 기계 제어부(1072)에 명령할 수 있다. 부가적인 명령어는 중단(Abort) 및 취소(Cancel) 명령어를 포함할 수 있다.

예를 들어, 주문 및 생산 계획(1024)을 통하여, MES(1050)의 제조 데이터베이스(1053)에 제조 특정 정보가 제공될 수 있다. 여기서부터, PJ 입력 생성기(1054)에 정보가 공급될 수 있다. PJ 입력 생성기(1054)는 PJ 입력을 기계 제어부(1072)로 제공할 수 있고, 여기서, PJ(2006)는 리소그래피 서브-시스템(1070)의 부분, 특히, 래스터라이저(1071)와 패턴 스트리머(pattern streamer)(마스크리스 패턴 라이터)(1073)를 제어하기 위하여 생성될 수 있다.

리소그래피 서브-시스템(1070)의 작동은 수행될 일련의 동작(action)을 포함할 수 있는 PP를 이용하여 제어될 수 있다. 기계 제어부(1072)는 PP로 로딩될 수 있고, 레시피/PP 생성(1023)에 의해 요청될 수 있는 바와 같이 PP를 스케줄링하고 실행할 수 있다. PP는, 예를 들어 SEMI E40 표준에서 한정된 바와 같이, 레시피의 역할을 맡을 수 있다. SEMI 표준이 레시피를 다루는 법에 대한 많은 요구 조건을 명시하고 있지만, 표준은 모순적일 수 있으며 따라서 레시피는 바람직하게는 회피된다. 대신에, 편집 가능하고 형식화되지 않은 PP는 소위 2진 대형 객체(Binary Large Object; BLOB)의 형태로 이용될 수 있다.

PP는 웨이퍼의 처리 환경을 결정할 수 있고 또한 런(run)들 또는 처리 주기들 사이에서 변경될 수 있는 명령, 설정 및/또는 매개 변수 세트의 사전-계획되고 재이용 가능한 부분일 수 있다. PP는 리소그래피 툴(tool) 설계자에 의해 설계될 수 있거나, 툴링(tooling)에 의하여 생성될 수 있다.

PP는 사용자에 의하여 리소그래피 시스템에 업로드될 수 있다. PP는 PJ를 생성하기 위하여 이용될 수 있다. PJ는 리소그래피 서브-시스템(1070)에 의하여 웨이퍼 또는 웨이퍼의 세트에 적용될 처리를 특정할 수 있다. PJ는 특정 웨이퍼 세트를 처리할 때 어느 PP를 이용할 것인지를 한정할 수 있으며, PP로부터의 (그리고 선택적으로 사용자로부터의) 매개 변수를 포함할 수 있다. PJ는 사용자 또는 호스트 시스템에 의하여 시작된 시스템 활동일 수도 있다.

PP는 웨이퍼의 처리를 제어하기 위하여 이용될 뿐만 아니라, 서비스 동작, 교정 기능, 리소그래피 요소 테스팅, 요소 설정 변경, 소프트웨어 업데이트 및/또는 업그레이드를 위하여 이용될 수 있다. 바람직하게는, 그들이 PJ 실행에 영향을 주지 않는 한, 모듈 또는 서브-시스템의 파워-업(power-up) 동안의 자동적인 초기화, 서브-시스템의 주기적인 그리고 무조건적인 거동, 그리고 예상되지 않은 파워-오프(power-off), 비상 상황, 또는 EMO 활성화에 대한 응답과 같은 특정의 허용된 부가적인 카테고리를 제외하고, PP에서 규정되는 것 이외의 서브-시스템 거동은 발생하지 않는다.

PP는 단계들로 분할될 수 있다. 대부분의 단계는 전형적으로 명령을 포함하고 있으며, 명령을 수행하기 위한 서브-시스템을 식별한다. 단계는 또한 명령을 수행할 때에 이용될 매개 변수들 및 매개 변수 제약을 포함할 수 있다. PP는 또한 스케줄링 매개 변수를 포함하여 단계가 언제 수행되어야 하는지, 예를 들어 병렬로, 순서대로, 또는 동기화되어 수행되어야 하는지를 나타낼 수 있다.

PJ의 명령 단계를 실행하기 위하여, 기계 제어부(1072)는 PJ에 나타나 있는 명령어를 PJ의 관련 단계에 나타나 있는 서브-시스템으로 전송할 수 있다. 기계 제어부(1072)는 타이밍을 모니터링할 수 있으며 서브-시스템으로부터 결과를 수신할 수도 있다

전처리된 설계 레이아웃 데이터(2008)는 전형적으로 툴 입력 데이터 형식으로 레티클 저장부(1051) 내에 저장되며, 이는 벡터 형식이고 선량 정보(dose information)를 포함하고 있다. 전처리된 설계 레이아웃 데이터(2008)는 레티클 저장부(1051)로부터 리소그래피 서브-시스템(1070)의 래스터라이저(1071)로 제공될 수 있으며, 여기서, 이는 마스크리스 패턴 라이터(1073)를 제어하기 위하여 패턴 비트맵 데이터(2009)와 같은 빔렛 제어 데이터로 처리되어 칩의 생성을 위하여 웨이퍼를 노광시킬 수 있다.

칩을 개별화하기 위하여 선택 가능한 특징을 한정하는 특징 데이터 세트(2016)는 다양한 방식으로 제공될 수 있다. 일 예에서, 특징 데이터 세트(2016)는 도 2에 나타난 된 바와 같이, 전처리된 설계 레이아웃 데이터(2008)를 제공하기 위해 사용된 것과 동일한 네트워크 경로를 사용하여 래스터라이저(1071)에 제공될 수 있다. 다른 예에서, 특징 데이터 세트(2016)는 PP(2005)와 함께 리소그래피 서브-시스템(1070)에 제공될 수 있다. 다른 예에서, 특징 데이터 세트(2016)는 PJ 입력 생성기(1054)를 통하여 리소그래피 서브-시스템(1070)에 제공될 수 있다. 다른 예에서, 특징 데이터 세트(2016)는 블랙 박스 장치(1060)에 제공될 수 있다. 특징 데이터 세트(2016)는 사용 전에 팹 내에 저장되거나 외부 소스로부터 제공될 수 있다.

전처리된 설계 레이아웃 데이터(2008)는 웨이퍼로부터 제조될 모든 칩에 적용 가능한 구조를 포함할 수 있다. 칩을 개별화하기 위한 특징 데이터 세트로부터의 특징의 선택은 보안 팹 내(secured in-fab) 블랙 박스 장치(1060)로부터의 입력에 기초하여 이루어질 수 있으며, 이는 특징 데이터 세트의 특징의 선택을 한정하는 선택 데이터를 생성할 수 있으며 따라서 특징의 상이한 선택이 웨이퍼로부터 제조될 상이한 칩에 대해 이루어질 수 있다. 대안적으로, 블랙 박스 장치(1060)는 제조될 각 칩에 적용 가능한 특징의 서브-세트를 제공하며, 여기서 특징들의 각 서브-세트는 상이하다. 이러한 특징의 서브-세트는 GDSⅡ 또는 OASIS 파일로서 제공될 수 있으며, 이는 비공용, 즉 칩의 개별화된 부분의 설계 레이아웃만을 포함하기 때문에 상대적으로 작을 것이다.

특징 데이터 세트는 원형 형상의 특징, 수평 라인으로서 형상화된 특징, 수직 라인으로서 형상화된 특징 또는 십자가 형상의 특징과 같은 다수의 상이한 특징을 포함할 수 있다. 이 특징 데이터 세트로부터 특징이 선택될 수 있고 여러 번 사용되어 칩의 개별화된 부분을 한정할 수 있다. 선택 데이터가 특징 데이터 세트로부터 어느 특징이 사용될지를 나타내기 위하여 사용될 수 있다.

도 2에서 2004로서 도시된 선택 데이터는 블랙 박스 장치(1060)로부터 PJ 입력 생성기(1054)로 제공될 수 있다. 바람직하게는, 선택 데이터(2004)는 암호화된다. PJ 입력 생성기(1054)는 선택 데이터(2004)를 기계 제어부(1072)로 전송할 수 있으며, 여기서 특징 데이터 세트로부터 지시된 특징을 획득하고 선택된 특징에 기초하여 비트맵 데이터(2009)를 생성할 것을 래스터라이저(1071)에 명령하는 PJ(2006)가 생성될 수 있다.

대안적으로, 블랙 박스 장치(1060)는 PJ 입력 생성기(1054)를 수반하지 않으면서 선택 데이터(2004)를 래스터라이저(1071)로 제공하기 위하여 선택 데이터(2004)를 리소그래피 서브-시스템(1070)으로 직접적으로 제공하도록 구성될 수 있다.

특징 데이터 세트는 GDSⅡ 또는 OASIS 기반 파일과 같은 단일 파일로 제공될 수 있다. 특징 데이터 세트로부터의 선택된 특징이 개별화된 칩 설계 내에서 생성될 위치를 찾기 위하여, 특징 메타 데이터가 제공될 수 있다. 도 3에 도시된 특징 메타 데이터는 특징 데이터 세트와 함께 준비 부분(1020)에서 수신될 수 있다. 거기로부터, 특징 메타 데이터(2003)는, 예를 들어 레시피/PP 생성기(1023)를 통해 또는 주문 및 생산 계획 부분(1024)을 통해 블랙 박스 장치(1060)로 제공될 수 있다. 후자의 시나리오가 도 2에 나타나 있으며, 여기서 특징 메타 데이터(2003)는 제조 데이터베이스(2003)를 통해 주문 및 생산 계획 부분(1024)으로부터 블랙 박스 장치(1060)까지의 경로를 따라간다. 블랙 박스(1060)는 특징 메타 데이터(2003)를 위에서 설명된 선택 데이터와 동일한 경로를 따라서, 예를 들어 PJ 입력 생성기(1054)를 통하여 리소그래피 서브-시스템(1070)에, 또는 리소그래피 서브-시스템(1070)에 직접적으로 제공할 수 있다. 대안적으로, 특징 메타 데이터는 이용 가능한 네트워크 경로들 중 임의의 것을 사용하여 리소그래피 서브-시스템에 제공될 수 있다.

블랙 박스 장치(1060)는 선택 데이터(2004)의 생성에 협력하는 ID/키 관리기(1061) 및 선택 데이터 생성기(1062)를 포함할 수 있다. ID/키 관리기(1061)는 제조 데이터베이스(1053)로부터의 제품 ID/일련번호 정보(2001)를, 그리고 아마도 마스크리스 리소그래피 노광 시스템의 외부에 위치된 키 관리 서비스(1006)로부터 ID/키 쌍의 배치(batch)(2002)를 수신할 수 있다. 제품 ID/일련번호 정보(2001) 및 ID/키 쌍의 배치(2002)는 선택 데이터(2004)의 생성을 제어하기 위하여 이용될 수 있다. 또한, 제품 ID/일련번호 정보(2001)는 생성 공정을 통하여 칩을 추적하도록 사용될 수 있어 생성된 후에 칩이 그의 ID/일련번호와 일치될 수 있게 한다. 대안적으로 또는 부가적으로, 제품 ID/일련번호 정보(2001)가 이용되어 도시되지는 않지만 그 자체로 공지된 칩 내에 또는 칩 상에 ID/일련 번호를 포함할 수 있다.

패턴 비트맵 데이터(2009)에 따른 웨이퍼(2013)의 노광은 칩의 상이한 서브-세트에 대한 특징 데이터 세트로부터의 특징의 상이한 선택을 갖는 패턴을 노광시키는 것을 야기할 수 있다. 도 2에서, 이는 노광된 웨이퍼(2014)로서 도시된다. 노광된 웨이퍼(2014)는 전형적으로 검사, 에칭, 증착 CMP 및/또는 슬라이싱 단계들을 포함하고 있는 표준 CMOS 웨이퍼 흐름(1080)에 따라 더 처리될 수 있다. 결과적인 슬라이싱된 칩(1007)은, 예를 들어 데이터 보안성, 추적 가능성 및/또는 위조 방지 적용을 위한 최종-사용자 디바이스(1008)에서 이용될 수 있는 고유 칩일 수도 있다. 화살표(2015)는 최종-사용자 디바이스(1008)로의 고유 칩의 제공을 도시한다.

공정 프로그램(PP) 및 공정 작업(PJ)은 SEMI 표준, 예를 들어 SEMI E30: "Generic Model for Communications and Control of Manufacturing Equipment (GEM)", SEMI E40: "Standard for Processing Management", SEMI E42: "Recipe Management Standard: Concepts, Behavior, and Message Services", 및/또는 SEMI E139: "Specification for Recipe and Parameter Management (RaP)"에 기초할 수 있다.

도 3은 GDSⅡ 설계 레이아웃 데이터(2007)로부터의 패턴 비트맵 데이터(2009)의 생성이 뒤따를 수 있는 실제-라인 래스터화(rasterization)를 이용하는 데이터 경로의 예시적인 기능적인 흐름도를 보여주고 있다. 도 3의 기능적인 흐름은 도 2의 마스크리스 리소그래피 노광 시스템에서 이용될 수 있다. 도 3에서, 기능적인 흐름도는 4개의 부분으로 분리된다: 3010은 하부 데이터 출력/입력의 데이터 형식을 표시하기 위하여 이용되고; 3020은 데이터 출력/입력(평행사변형) 및 기능적인 요소(직사각형)를 포함하고 있는 공정 흐름을 보여주고 있으며; 3030은 상부 기능적 요소에서 수행된 공정 단계를 표시하기 위하여 이용되고; 그리고 3040은 공정 단계가 얼마나 자주 전형적으로 수행되는지, 예를 들어 설계마다 한 번(3041), 웨이퍼마다 한 번(3042), 또는 필드마다 한 번(3043)을 표시하기 위하여 이용된다. 로마자 I, Ⅱ 및 Ⅲ은 특징 데이터 세트 및/또는 선택 데이터가 데이터 경로에 제공될 수 있는 때를 나타내고 있다.

공정에 대한 입력은 GDSⅡ 설계 레이아웃 데이터(2007), 또는 OASIS 데이터 포맷과 같은 임의의 다른 적절한 포맷인 설계 레이아웃일 수 있다. GDSⅡ 설계 레이아웃 데이터(2007)는 개별화된 부분이 삽입될, 비어있는 부분 또는 한정되지 않은 부분을 포함할 수 있다.

데이터 준비 유닛(1022)은 전형적으로 오프-라인 전처리 작동으로서 GDSⅡ 파일(2007)을 전처리할 수 있다. 전처리 작동은 전형적으로, 3031로서 공동으로 도시된, 플래트닝, 근접 보정, 레지스트 가열 보정 및/또는 스마트 경계 작동의 드로우잉 중 하나 이상을 포함하고 있다. 데이터 준비(1022)의 출력은 전형적으로, 3011로서 도시된, 선량 정보를 포함하고 있는 벡터 형식인 전처리 설계 레이아웃 데이터(2008)일 수 있다. 전처리된 설계 레이아웃 데이터(2008)의 형식은 또한 툴 입력 데이터 형식으로서 알려져 있다. 데이터 준비(1022)는 전형적으로 화살표(3041)에 의해 도시된 설계마다 한 번 수행되지만, 웨이퍼마다 한 번, 또는 필드마다 한 번 수행될 수도 있다.

데이터 준비 유닛(1022)에서의 전처리는 바람직하게는 특정 또는 고유 칩 설계를 노출시키지 않으며, 즉 선택 데이터(2004)는 바람직하게는 데이터 경로 내의 이 단계에서 이용 가능하지 않아, 유리하게는 팹의 데이터 준비 유닛(1022) 및 생산 셋업 부분(1002)이 덜 안전한 환경에 위치되는 것을 허용한다.

위에서 설명된 바와 같이, 보안상의 이유로 특정 또는 고유 칩 설계 부분의 노출 및 노출 시간을 최소화하는 것이 바람직하다. 칩의 고유성이 전형적으로 데이터 보안성, 추적 가능성 및/또는 위조 방지 적용을 위하여 이용될 것임에 따라 보안성 측면은 중요하다. 파선 표시된 블록 내에서의, 즉 소프트웨어 처리(1071A)로부터 패턴 라이터에서의 하드웨어 처리(1073)까지의 공정은 전형적으로 리소그래피 서브-시스템(1070) 내에서 수행되어, 더 안전한 작동 환경을 가능하게 한다. 더욱이, 오직 소프트웨어 처리(1071A)에서 또는 그 이후에 선택 데이터(2004)를 제공함으로써, 칩의 고유 특징이 팹의 제조 부분(1003) 내에서 이용되는 시간이 최소화될 수도 있다.

선택 데이터(2004)는 전형적으로, 필드마다 한 번 제공되고 이용된다. 로마자 Ⅲ는 이 단계에서의 데이터 경로로의 선택 데이터(2004)의 제공을 나타내고 있다. 대안적으로 그러나 덜 바람직하게, 선택 데이터(2004)는 웨이퍼마다 한 번 제공되고 이용될 수 있다. 로마자 Ⅱ는 이 단계에서의 데이터 경로로의 선택 데이터(2004)의 제공을 나타내고 있다.

특징 메타 데이터(2003)는 도 2로 설명된 바와 같이, 선택 데이터(2004)와 함께 리소그래피 서브-시스템(1070)으로 제공될 수 있다. 대안적으로, 로마자 I로 표시된 바와 같이, 특징 데이터는 설계마다 한 번 제공될 수 있다.

전처리된 GDSⅡ 설계 레이아웃 데이터(2008)는, 도 3에서 나타나 있는 바와 같이 소프트웨어 처리 부분(1071A)과 스트리밍 부분(1071B)을 포함할 수 있는 래스터라이저(1071)로 입력될 수 있다. 선택 데이터(2004)가 로마자 Ⅱ에 의하여 도시된 바와 같이 웨이퍼마다 한 번, 또는 로마자 Ⅲ에 의해 도시된 바와 같이 필드마다 한 번 이용되어야 하는지 여부에 따라, 소프트웨어 처리 부분(1071A) 또는 스트리밍 부분(1071B)은 특징 메타 데이터(2003)와 함께 선택 데이터(2004)를 이용하여 선택 데이터(2004)에 의하여 한정된 바와 같은 특징 데이터 세트로부터 특징을 선택할 수 있다.

전처리된 설계 레이아웃 데이터(2008)의 인-라인(in-line) 처리는 소프트웨어 처리 부분(1071A)에서 수행되어 패턴 시스템 스트리밍(pattern system streaming)(PSS) 데이터(3021)를 생성하도록 벡터 데이터를 래스터화할 수 있다. PSS 데이터(3021)는 3012로서 도시된 4비트 그레이스케일 (greyscale) 비트맵 데이터로서 포맷될 수도 있다

소프트웨어에서 래스터화가 수행될 수 있다. 고유 칩 설계 부분은 로마자 Ⅱ로 표시된 바와 같이, 이 단계에서 실현될 수 있다. 스트리밍 부분(1071B)은 그 후 PSS 데이터(3021)를 처리하여 패턴 비트맵 데이터(2009)를 생성할 수 있다. 스트리밍 부분(1071B)에 의해 수행된 공정은 빔 위치 교정을 위한 X 및/또는 Y 방향으로의 전체 또는 부분적인 픽셀 시프트, 비트맵 데이터 상에서의 필드 크기 조정 및/또는 필드 위치 조정을 수반하는 보정을 포함할 수 있다. 이 공정들은 3032로서 공동으로 도시된다. 엔트리 포인트(entry point)에 대해 대안적으로, 고유 설계 부분은 로마자 Ⅲ로 표시된 바와 같이, 이 단계에서 실현될 수 있다. 패턴 비트맵 데이터(2009)는 웨이퍼의 노광을 위하여 패턴 라이터(1073)로 스트림 처리될 수 있다. 패턴 비트맵 데이터(2009)의 이 스트리밍(streaming)이 3022로서 도시되어 있다

래스터화는 하드웨어에서 수행된 실시간 처리를 수반할 수 있는 스트리밍 단계(1071B)에서 수행될 수 있다. (3032로 공동으로 도시된) 빔 위치 교정, 필드 크기 조정 및/또는 필드 위치 조정을 위한 보정이 벡터 형식 PSS 형식 데이터(3021)에 대해 이루어질 수 있으며, 그후 래스터화는 이를 패턴 비트맵 데이터로 전환시킬 수 있다. 보정이 벡터 데이터에 대해 이루어질 때, X 및 Y 방향으로의 모든 픽셀 시프트, 부분적인 픽셀 시프트 및/또는 서브-픽셀 시프트가 이루어질 수 있다.

마스크리스 패턴 라이터(1073)의 제어는 전형적으로 블랭커(blanker)가 패턴 비트맵 데이터에 의하여 제어되는 것을 포함하고 있다. 패턴 비트맵 데이터(2009)는 또한 블랭커 형식 데이터로 지칭될 수 있다.

도 4는 설계 레이아웃 데이터 및 개별 데이터 파일(2016a)의 형태의 특징 데이터 세트에 의하여 한정된 필드(103)의 예시적인 실시예를 보여주고 있다. 이 예에서, 설계 레이아웃 데이터는 필드 내에서 4개의 고유 칩을 한정하며, 각 칩은 4개의 모든 칩에서 동일할 수 있는 공용 부분(101) 및 설계 레이아웃 데이터에서 비어 있거나 한정되지 않은 개별화될 영역(102)을 갖고 있다. 로마자 I, Ⅱ 및 Ⅲ은 이 예에서 각각의 데이터가 도 3의 데이터 경로에 제공될 수 있는 때를 나타내고 있다.

각 데이터 파일(2016a)은 칩들 중 하나에 적용 가능한 특징의 서브-세트를 포함할 수 있으며, GDSⅡ 또는 OASIS 기반 데이터 형식일 수 있다. 블랙 박스 장치(1060)는 데이터 파일(2016a)을 다른 칩에 생성 및/또는 할당하도록 사용될 수 있으며, 그에 의하여 칩을 개별화하기 위해 사용될 특징을 선택하게 한다.

래스터라이저(1071)는 선택된 파일 또는 웨이퍼 상에서 노광될 필드에 관련하여 사용할 데이터 파일(2016a)의 표시를 수신할 수 있다.

도 4의 예에서, 데이터 파일(2016a)의 수는 매우 클 수 있으며, 이는 파일 I/O 작동이 보다 빈번해짐에 따라 데이터 처리 시간에 부정적인 영향을 미칠 수 있다. 도 5의 예에서, 이 문제점은 다수의 특징 서브-세트를 단일 데이터 파일(2016b)에 저장함으로써 극복되었다. 도 4에서와 같이, 도 5에서 단일 데이터 파일(2016b)에 포함된 특징 데이터 세트의 각 블록은 칩의 개별화된 영역(102)에 대한 설계 레이아웃을 나타낼 수 있으며 GDSⅡ 또는 OASIS 기반 데이터 형식으로 저장될 수 있다. 도 5의 예에서의 특징 데이터 세트의 사용은 도 4와 유사하다.

도 4 및 도 5의 예에서, 제조될 칩에 대한 개별화된 영역(102)의 모든 가능한 설계 레이아웃은 전형적으로 사용 전에 준비되고 저장되는 반면에, 특정 칩을 위하여 사용될 특징의 서브-세트의 선택은 후반 단계에서, 예를 들어 블랙 박스 장치(1060) 내에서 이루어질 수 있다. 도 6a 및 도 6b의 예에서, 개별화된 영역의 설계 레이아웃은 미리 저장될 필요가 없으며 또한 후반 단계에서, 예를 들어 블랙 박스 장치(1060) 내에서 또는 래스터라이저(1071) 내에서와 같은 후반 단계에서도 생성될 수 있다.

도 6a는 설계 레이아웃 데이터, 특징 메타 데이터(2003) 및 특징 데이터 세트(2016c)에 의하여 한정된 필드(103)의 예시적인 실시예를 보여주고 있다. 이 예에서, 설계 레이아웃 데이터는 필드 내에 4개의 고유 칩을 한정하며, 각 칩은 4개의 모든 칩에서 동일할 수 있는 공용 부분(101) 및 설계 레이아웃 데이터에서 비어있는 또는 한정되지 않은 개별화될 영역(102)을 갖고 있다. 로마자 I, Ⅱ 및 Ⅲ는 본 예에서 각각의 데이터가 도 3의 데이터 경로에 제공될 수 있는 때를 표시하고 있다.

이 예에서, 특징 데이터 세트(2016c)는 특징(A 내지 E)을 포함하고 있다. 특징 A는 원형 형상의 특징을 나타내며, 특징 B는 수평 라인으로서 형상화된 특징을 나타내고, 특징 C는 수직 라인으로서 형상화된 특징을 나타내며, 특징 D는 십자가 형상의 특징을 나타내고, 특징 E는 투명한/빈(blank) 특징을 나타내고 있다. 특징 데이터 세트(2016c)는 임의의 수의 특징을 포함할 수 있으며, 다른 또는 도 6a에 나타나 있는 것과 상이한 형상을 포함할 수 있다. 도 6a에 나타나 있지 않은 다른 특징의 비제한적인 예는 상이한 폭을 갖는 라인들, 원, 상이한 배향을 갖는 라인들, 상이한 배향을 갖는 엘보우 구조들, 사각형 및 단일 특징에서의 형상의 조합이다.

바람직하게는, 특징 데이터 세트(2016c)는 다수의 상이한 특징을 포함하고 있다. 특징 데이터 세트(2016c)는 전형적으로, 예시적인 목적을 위해서만 도 6a에 나타나 있는 지시자(A 내지 E)를 포함하지 않는다. 특징은 임의의 적합한 데이터 형식, 예를 들어, GDSⅡ 또는 OASIS 기반 데이터 형식으로 특징 데이터 세트(2016c)에 저장될 수 있다.

특징 메타 데이터(2003)는 특징 데이터 세트(2016c)로부터의 선택된 특징이 생성될 개별화된 영역(102)의 위치를 나타내기 위해 사용될 수 있다. 특징 메타 데이터(2003)에 표시된 것과 같이 특징 1은 참조 번호 102로 도시된 최상단 좌측의 개별화된 영역에 대응할 수 있다. 특징 메타 데이터(2003)에 따르면, 특징 1의 칩 설계 내에서의 위치는 X0, Y0이다. 마찬가지로, 특징 2 내지 특징 N은 특징 데이터 세트(2016c)로부터의 선택된 특징이 생성될 다른 개별화된 영역의 위치를 한정할 수 있다. 이 예에서, 각 특징의 좌표는 X, Y 위치로 표시된다. 설계 레이아웃 내에서의 임의의 좌표계 또는 위치의 표시가 대신 이용될 수 있다는 점이 이해될 것이다.

특징 메타 데이터(2003)는, 위치 정보에 더하여, 개별화된 영역(102)의 폭 및/또는 높이와 같은 부가적인 정보를 포함할 수 있다. 특징 메타 데이터는, 예를 들어 다수의 특징에 공통된 메타 데이터를 한 번만 포함시킴으로써 최적화될 수 있다.

도 6b는 도 6a의 예와 함께 사용될 수 있는 선택 데이터(2004)의 예시적인 실시예를 보여주고 있다. 선택 데이터(2004)는 어떤 특징이 포함되어야 하는지를 나타내는 필드의 리스트 및 각 필드에 대한 n 개의 문자를 포함할 수 있다. 도 6b에 나타나 있는 바와 같이 문자 A 내지 E는 특징의 표시, 또는 4-비트 니블(nibble) 또는 8-비트 바이트와 같은 임의의 다른 표시로서 사용될 수 있다. 도 6b의 예에서, n은 10과 동일하다. 즉, 필드마다 10개의 특징이 선택된다. 필드 내의 선택된 특징의 위치는 대응하는 문자의 인덱스와 대응할 수 있다. 즉, 선택 데이터(2004)의 각 필드에 대해 한정된 바와 같은 문자의 순서는 필드의 대응하는 특징의 순서를 한정할 수 있다. 이 예에서, 필드는 필드 1에서 필드 M으로 번호가 매겨지며, M은 임의의 양의 지수(index number)이다. 필드의 임의의 다른 식별이 대신 사용될 수 있거나 필드의 식별로서 파일 내의 각 세트의 필드 문자의 위치를 사용 (예를 들어, 라인 번호를 카운팅)하여 필드의 식별이 완전히 누락될 수 있다는 것이 이해될 것이다.

래스터라이저(1071)는 선택 데이터(2004) 또는 웨이퍼 상에서 노광될 필드에 관련된 선택 데이터의 서브-세트를 수신할 수 있다. 선택 데이터(2004)는 특징 메타 데이터(2003)에 의하여 한정된 바와 같은 위치에서 특징 데이터 세트(2016c)로부터의 선택된 특징을 생성하기 위해 이용될 수 있다.

도 7은 본 발명의 예시적인 실시예에 따라, 패턴 비트맵 데이터(2009)의 생성에 관련된 데이터 경로의 부분에서의 데이터 흐름을 표현한다. 데이터는 평행사변형으로서 표시되고, 공정 단계는 직사각형 박스로 표시된다.

좌측의 데이터 흐름의 시작 시에, 선처리된 설계 레이아웃 데이터(2008)는 예를 들어 도 2에 나타나 있는 바와 같은 래스터라이저(1071) 또는 임의의 다른 처리 유닛, 바람직하게는 리소그래피 서브-시스템(1070)의 부분에 의하여 중간 4 픽셀-당-비트(bit-per-pixel; bpp) 그레이 레벨 비트맵(3021B) 또는 임의의 다른 적절한 비트맵 형식으로 처리되었을 수 있다. 이 중간 4bpp 그레이 레벨 비트맵(3021B)은 생성될 칩들의 공용 부분(101)의 구조를 포함할 수 있다. 칩 설계의 개별화될 부분은 중간 4bpp 그레이 레벨 비트맵(3021B) 내에서 비어 있을 수 있다. 선택적으로, 중간 4bpp 그레이 레벨 비트맵은 압축된 형식(3021A)이며, 압축 해제 단계(3035)에서 압축 해제된다. ZIP 압축 또는 임의의 다른 적절한 압축 형식이 압축 형식으로 이용될 수 있다.

상단 우측에서, 특징 메타 데이터(2003), 선택 데이터(2004) 및 특징 데이터 세트(2016c)가 사용되어 마스크 생성 공정(3033)을 이용하여 4 픽셀-당-비트 그레이 레벨 비트맵 마스크(3023A) 또는 임의의 다른 적절한 비트맵 형식의 마스크를 생성할 수 있다. 마스크 데이터(3023A)는 전형적으로 중간 비트맵(3021B)의 블랭크를 마스크(3023A)에 의해 한정된 개별화된 영역(102)으로 채움으로써 중간 비트맵(3021B)을 보완하기 위한 오버레이 마스크로서 기능하는 것을 허용하는 형태이다. 마스크 데이터(3023A)는 희소 비트맵 형식으로 포맷될 수 있어, 마스크 데이터(3023A)가 높은 압축비로 압축되는 것을 허용한다. 마스크 데이터(3023A)는 압축된 형식으로 중간에 저장될 수 있으며, 통합기(merger) 작동(3034)에서의 사용 전에, 아마도 실시간으로 압축 해제될 수도 있다.

통합기 작동(3034)에서, 중간 4bpp 그레이 레벨 비트맵(3021B)과 마스크 데이터(3023A)는 예를 들어, OR 연산을 이용하여 통합될 수 있어, 마스크 데이터(3023A)로부터의 비트맵 정보로 채워질 중간 비트맵(3021B)에서 개별화되어야 할 블랭크 영역을 초래한다. 아마도, 시간 상으로 바로 앞에서 노광될 웨이퍼의 부분을 위하여 필요한 중간 4bpp 그레이 레벨 비트맵(3021B)의 일부와 마스크 데이터(3023A)의 일부만이 통합기 작동(3034)에서 사용된다.

처리 단계(3032A)로 표시된 바와 같이, 결과적인 4bpp 그레이 스케일 비트맵(3021C)은 패턴 스트리머 보정을 위하여 처리될 수 있으며, B/W 디더링(dithering) 작동이 수행될 수 있다. 처리 단계(3032A)는 도 3의 작동(3032)과 유사할 수 있다. 이는 도 3의 마스크리스 패턴 라이터(1073)와 같은 마스크리스 패턴 라이터를 제어하기 위한 패턴 비트맵 데이터(2009)를 야기할 수 있다.

공정(3033, 3034, 3035 및 3032A)은 래스터라이저(1071) 또는 임의의 다른 처리 유닛, 바람직하게는 리소그래피 서브-시스템(1070)의 부분에 의해 수행될 수 있다. 공정(3032A, 3034 및/또는 3035)은 실시간으로 수행될 수 있다. 전형적으로, 도 7에서 나타나 있는 공정 단계들 중의 하나 이상은 RAM 메모리에서 수행되며, 마스크 데이터(3023A) (또는 그의 부분), 중간 4bpp 그레이 레벨 비트맵(3021B) 및/또는 4bpp 그레이 스케일 비트맵(3021C)은 패턴 비트맵 데이터(2009)로의 데이터의 처리 중에만 RAM 메모리에 저장된다. 증가된 처리 성능을 위하여, 바람직하게는, 통합기 작동(3034) 및 아마도 또한, 압축 해제 작동(3035)은 하드웨어, 예를 들어 FPGA 또는 ASIC에서 실행된다.

예시적인 실시예에서, 중간 4bpp 그레이 스케일 비트맵(3021B)은, 예를 들어 웨이퍼의 2㎛×33㎜의 영역을 덮는 웨이퍼의 필드의 스트라이프(stripe)를 한정할 수 있다. 중간 4bpp 그레이 스케일 비트맵(3021B)의 각 4비트 픽셀은 5.4 ㎚×5.4 ㎚의 영역을 덮을 수 있다. 마스크(3023A)는 웨이퍼 상의 하나의 스트라이프 또는 스캔 라인을 덮는, 예를 들어 2㎛×300㎜의 영역을 덮는 4bpp 비트맵일 수 있다. 마스크(3023A)의 각 4비트 픽셀은 이 예에서 5.4 ㎚×5.4 ㎚의 영역을 덮을 수 있다. 따라서, 마스크는 중간 4bpp 그레이 스케일 비트맵과 동일한 해상도를 가질 수 있어, 결과적으로 통합기 작동(3034)을 야기하여 중간 비트맵(3021B) 내의 블랭크를 마스크(3023A)로부터의 데이터로 보완한다.

선택적으로, 마스크 데이터(3023A)는, 특히 희소 비트맵 형식일 때 RAM 내에 압축 형식으로 저장될 수 있으며, 통합기 작동(3034)을 수행할 때 즉시(on the fly) 압축 해제된다.

도 8은 본 발명의 다른 예시적인 실시예에 따른, 패턴 비트맵 데이터(2009)의 생성과 관련된 데이터 경로의 일부에서의 데이터 흐름을 나타내고 있다. 데이터는 평행사변형으로 표시되며, 공정 단계는 직사각형 박스로 표시되어 있다.

좌측의 데이터 흐름의 시작 시에, 선처리된 설계 레이아웃 데이터(2008)는 예를 들어 도 2에 나타나 있는 바와 같은 래스터라이저(1071) 또는 임의의 다른 처리 유닛, 바람직하게는 리소그래피 서브-시스템(1070)의 부분에 의하여 중간 4 픽셀-당-비트 그레이 레벨 비트맵(3021B) 또는 임의의 다른 적절한 비트맵 형식으로 처리되었을 수 있다. 이 중간 4bpp 그레이 레벨 비트맵(3021B)은 생성될 칩들의 공용 부분(101)의 구조를 포함할 수 있다. 칩 설계의 개별화될 부분은 중간 4bpp 그레이 레벨 비트맵(3021B) 내에서 비어 있을 수 있다. 선택적으로, 중간 4bpp 그레이 레벨 비트맵은 압축된 형식(3021A)이며, 압축 해제 단계(3035)에서 압축 해제된다. ZIP 압축 또는 임의의 다른 적절한 압축 형식이 압축 형식으로 이용될 수 있다.

특징 메타 데이터(2003), 선택 데이터(2004) 및/또는 특징 데이터 세트(2016c)는 단편 생성 공정(3036)을 이용하여 다수의 4 픽셀-당-비트 그레이 레벨 비트맵 단편(3023C 내지 3023F) 또는 임의의 다른 적절한 비트맵 형식의 단편(fragment)을 생성하는데 사용될 수 있다. 하나의 단편(3023C 내지 3023F)은 하나의 고유 칩 또는 고유 칩의 하나의 배치에 대한 비트맵 정보를 포함할 수 있다. 전형적으로, 단편(3023C 내지 3023F)의 수는 각 스캔 라인 또는 스트라이프로 웨이퍼에 서입될 고유 부분의 수와 대응한다. 단편(3023C 내지 3023F)은 웨이퍼의 각 스캔 라인 (또는 스트라이프) 노광 직전에 업데이트될 수 있다. 대안적으로, 단편(3023C 내지 3023F)은 사용되기 전에 생성되고 일시적으로 저장될 수 있다.

특징 메타 데이터(2003), 선택 데이터(2004) 및/또는 특징 데이터 세트(2016c)는 테이블 생성 공정(3037)을 이용하여 단편 할당 테이블(3023B)을 생성하기 위해 더 사용될 수 있다. 테이블(3023B)은 단편, 예를 들어 단편(3023C 내지 3023F)이 웨이퍼 상에 서입되어야할 곳을 나타낼 수 있다. 테이블(3023B)은 하나의 스캔 라인 또는 스트라이프로 웨이퍼 상에 서입되어야할 모든 단편에 대한 정보를 포함할 수 있으며, 이 경우 테이블(3023B)은 각 스캔 전에 업데이트될 수 있다. 대안적으로, 테이블(3023B)은 더 적은 또는 더 많은 단편에 대한 정보를 포함할 수 있으며, 이 경우 테이블(3023B)을 업데이트하는 빈도가 그에 따라 조정될 것이다. 단편 할당 테이블(3023B)은 임의의 적절한 데이터 형식, 예를 들어, 데이터 테이블 또는 임의의 다른 데이터 형식의 형태일 수 있다.

단편(3023C 내지 3023F)은 전형적으로 중간 비트맵(3021B)의 블랭크를 단편(3023C 내지 3023F)에 의하여 한정된 개별화된 영역(102)(의 부분)으로 채움으로써 중간 비트맵(3021B)에 삽입되는 것을 허용하는 형태이다.

삽입 작동(3038)에서, 단편(3023A 내지 3023F)은 단편 할당 테이블(3023B)의 제어 하에서 중간 4bpp 그레이 레벨 비트맵(3021B)으로 삽입될 수 있다. OR 연산 또는 임의의 다른 적절한 연산이 삽입 작동(3038)에 사용될 수 있다. 삽입 작동은 할당된 단편(3023C 내지 3023F)으로부터의 비트맵 정보로 채워질 중간 비트맵(3021B)에서 개별화되어야 할 블랭크 영역을 초래한다. 아마도, 시간 상으로 바로 앞에서 노광될 웨이퍼의 부분을 위하여 필요한 단편(3023C 내지 3023F)의 일부, 중간 4bpp 그레이 레벨 비트맵(3021B)의 일부 그리고 단편 할당 테이블(3023B)의 일부만이 삽입 작동(3038)에서 사용된다.

처리 단계(3032A)로서 표시된 바와 같이, 결과적인 4bpp 그레이 스케일 비트맵(3021C)은 패턴 스트리머 보정을 위해 처리될 수 있으며 B/W 디더링 작동이 수행될 수 있다. 처리 단계(3031A)는 도 3의 작동(3032)과 유사할 수 있다. 이는 도 3의 마스크리스 패턴 라이터기(1073)와 같은 마스크리스 패턴 라이터를 제어하기 위한 패턴 비트맵 데이터(2009)를 야기할 수 있다.

공정(3035, 3036, 3037, 3038 및 3032A)은 래스터라이저(1071) 또는 임의의 다른 처리 유닛, 바람직하게는 리소그래피 서브-시스템(1070)의 일부에 의하여 수행될 수 있다. 공정(3035 및/또는 3038)은 실시간으로 수행될 수 있다. 바람직하게는, 도 7에 나타나 있는 공정 단계들 중 하나 그 이상이 RAM 메모리에서 수행되며, 단편 할당 테이블(3023B), 단편(3023C 내지 3023F), 중간 4bpp 그레이 레벨 비트맵(3021B) 및/또는 4bpp 그레이 스케일 비트맵(3021C) 또는 그의 부분이 패턴 비트맵 데이터(2009)로의 데이터의 처리 중에만 RAM 메모리에 저장된다. 증가된 처리 성능을 위하여, 바람직하게는 삽입 작동(3038) 및 아마도 또한 압축 해제 작동(3035)은 하드웨어, 예를 들어 FPGA 또는 ASIC에서 실행된다.

예시적인 실시예에서, 중간 4bpp 그레이 스케일 비트맵(3021B)은, 예를 들어 웨이퍼의 2㎛×33㎜의 영역을 덮고 있는 웨이퍼 필드의 스트라이프를 한정할 수 있다. 중간 4bpp 그레이 스케일 비트맵(3021B)의 각 4 비트 픽셀은 5.4 ㎚×5.4 ㎚의 영역을 덮을 수 있다. 단편(3023C 내지 3023F)은 웨이퍼 상의 하나의 스트라이프 또는 스캔 라인의 일부를 덮고 있는 4bpp 비트맵일 수 있다. 따라서, 단편은 중간 4bpp 그레이 스케일 비트맵과 동일한 해상도를 가질 수 있으며, 결과적으로 삽입 작동(3038)을 야기하여 중간 비트맵(3021B) 내의 블랭크를 단편(3023C 내지 3023F)으로부터의 데이터로 보완한다. 단편 할당 테이블(3023B)은 전류 스캔 라인 또는 스트라이프를 위하여 삽입될 단편을 선택하는데 필요한 정보를 포함할 수 있다. 여기서, 테이블(3023B)은 단편에 할당된 스캔 라인 번호를 포함할 수 있다.

도 8의 예에서, 단편(3023C 내지 3023F)은 생성될 칩들의 공용 부분(101)의 구조를 포함할 수 있는 중간 4bpp 그레이 레벨 비트맵(3021B)을 보완하는데 사용될 수 있다. 대안적인 실시예에서, 4bpp 그레이 스케일 비트맵(3021C)은 단편(3023C 내지 3023F)만으로, 즉 중간 4bpp 그레이 레벨 비트맵(3021B) 없이, 그리고 단편 할당 테이블(3023B)의 제어 하에서 생성될 수 있다. 이 예에서, 선택된 단편은 삽입 작동(3038)에 의하여 4bpp 그레이 스케일 비트맵(3021C)으로 삽입될 수 있으며, 동시에 웨이퍼의 다음 스캔 라인 또는 스트라이프 노광으로 생성될 모든 구조를 포함할 수 있다.

도 9는 마스크리스 패턴 라이터(1073)를 실행하는데 사용될 수 있는 하전 입자 멀티-빔렛 리소그래피 기계(1)의 예시적인 실시예의 단순화된 개략적인 도면을 보여주고 있다. 이러한 리소그래피 기계는 다수의 빔렛을 생성하는 빔렛 생성기, 상기 빔렛을 변조된 빔렛으로 패터닝하는 빔렛 변조기 및 상기 빔렛을 타겟의 표면 상으로 투영하는 빔렛 투영기를 적절하게 포함하고 있다. 타겟은, 예를 들어 웨이퍼이다. 빔렛 생성기는 전형적으로 소스 및 적어도 하나의 개구 어레이를 포함하고 있다. 빔렛 변조기는 전형적으로 블랭킹 편향기 어레이와 빔 멈춤 어레이를 갖는 빔렛 블랭커이다. 빔렛 투영기는 전형적으로 스캐닝 편향기 및 투영 렌즈 시스템을 포함하고 있다.

리소그래피 기계(1)는 균질의 팽창 전자 빔(4)을 생성하기 위한 전자 소스(3)를 포함할 수 있다. 빔 에너지는 바람직하게는, 약 1 내지 10 keV의 범위에서 상대적으로 낮게 유지된다. 이를 이루기 위하여, 가속 전압은 바람직하게는 낮으며, 전자 소스는 바람직하게는 접지 전위에서의 타겟에 대하여 약 -1 내지 -10㎸ 사이에서 유지된다. 하지만, 다른 설정이 또한 이용될 수 있다.

전자 소스(3)로부터의 전자 빔(4)은 이중 8중극(double octopole)을 통과하고 그후 전자 빔(4)을 시준하기 위하여 콜리메이터 렌즈(5)를 통과할 수 있다. 이해될 바와 같이, 콜리메이터 렌즈(5)는 임의 유형의 콜리메이팅 광학계일 수 있다. 이후, 전자 빔(4)은 하나의 적합한 실시예에서 개구 어레이(6A)인 빔 스플리터에 충돌할 수 있다. 개구 어레이(6A)는 빔의 일부를 차단할 수 있으며, 다수의 서브-빔(20)이 개구 어레이(6A)를 통과하는 것을 허용할 수 있다. 개구 어레이는 바람직하게는 관통 구멍을 갖는 플레이트를 포함하고 있다. 따라서, 다수의 평행한 전자 서브-빔(20)이 생성될 수 있다.

제2 개구 어레이(6B)는 각 서브-빔으로부터 다수의 빔렛(7)을 생성할 수 있다. 빔렛은 또한 전자 빔(e-beams)으로 지칭된다. 본 시스템은 많은 수의 빔렛(7), 바람직하게는 약 10,000개 내지 1,000,000개의 빔렛을 생성할 수 있지만, 물론 더 많거나 더 적은 빔렛을 사용하는 것이 가능하다. 시준된(collimated) 빔렛을 생성하기 위해 다른 공지된 방법이 또한 사용될 수 있다는 점에 주목한다. 이는 서브-빔의 조작을 허용하며, 이는 특히 빔렛의 수를 5,000개 이상으로 증가시킬 때 시스템 작동에 도움이 되는 것으로 밝혀졌다. 이러한 조작은, 예를 들어 서브-빔을 광축, 예를 들어 투영 렌즈의 평면에 수렴시키는 집광 렌즈, 콜리메이터 또는 렌즈 구조체에 의하여 수행된다.

서브-빔(20)을 빔 멈춤 어레이(10) 내의 대응 개구를 향하여 집속하기 위하여, 집광 렌즈 어레이(21) (또는 집광 렌즈 어레이 세트)는 서브-빔 생성 개구 어레이(6A) 뒤에 포함될 수 있다. 제2 개구 어레이(6B)는 서브-빔(20)으로부터 빔렛(7)을 생성할 수 있다. 빔렛 생성 개구 어레이(6B)는 바람직하게는 빔렛 블랭커 어레이(9)와 조합하여 포함된다. 예를 들어, 서브-조립체를 형성하기 위하여 양 요소가 함께 조립될 수 있다. 도 9에서, 개구 어레이(6B)는 각 서브-빔(20)으로부터 3개의 빔렛(7)을 생성하며, 이들은 3개의 빔렛이 엔드 모듈(22) 내의 투영 렌즈 시스템에 의하여 타겟 상으로 투영되도록 대응하는 개구에서 빔 멈춤 어레이(10)를 타격한다. 실제로, 훨씬 더 많은 수의 빔렛이 엔드 모듈(22) 내의 각 투영 렌즈 시스템에 대해 개구 어레이(6B)에 의하여 생성될 수 있다. 일 실시예에서, 서브-빔 당 빔렛의 수가 200개 이상으로 증가될 수 있지만, (7×7 어레이로 배열된) 49개의 빔렛이 각 서브-빔으로부터 생성될 수 있으며, 단일 투영 렌즈 시스템을 통하여 지향된다.

서브-빔(20)의 중간 단계를 통하여 빔(4)으로부터 빔렛(7)을 단계적으로 생성하는 것은 주요 광학적 작동이 비교적 제한된 수의 서브-빔(20)으로 그리고 타겟으로부터 비교적 멀리 떨어진 위치에서 수행될 수 있다는 이점을 갖는다. 하나의 이러한 작동은 투영 렌즈 시스템들 중 하나에 대응하는 지점으로의 서브-빔의 수렴이다. 바람직하게는 작동과 수렴 지점 사이의 거리는 수렴 지점과 타겟 사이의 거리보다 크다. 가장 적절하게는, 이와 조합하여 정전 투영 렌즈의 사용이 이루어진다. 이 수렴 작동은 첨단 노드에서, 특히 90㎚ 미만의 임계 치수를 갖는 노드에서 신뢰성있는 하전 입자 빔 리소그래피를 수행하기 위하여 시스템이 감소된 스폿 크기, 증가된 전류 및 감소된 포인트 확산의 요구 사항을 충족하는 것을 가능하게 한다.

빔렛(7)은 그리고는 변조기(9)의 어레이를 통과할 수 있다. 이 변조기(9)의 어레이는 다수의 블랭커를 갖는 빔렛 블랭커 어레이를 포함할 수 있으며, 각 블랭커는 하나 이상의 전자 빔렛(7)을 편향시킬 수 있다. 블랭커는 보다 구체적으로 제1 전극 및 접지 전극 또는 공통 전극인 제2 전극을 구비하고 있는 정전 편향기일 수 있다. 빔렛 블랭커 어레이(9)는 빔 멈춤 어레이(10a)와 함께 변조 장치를 구성한다. 빔렛 제어 데이터에 기초하여, 변조 수단(8)은 전자 빔렛(7)에 패턴을 부가할 수 있다. 패턴은 엔드 모듈(22) 내에 존재하는 구성 요소에 의하여 타겟(24) 상으로 투영될 수 있다.

이 실시예에서, 빔 멈춤 어레이(10)는 빔렛이 통과하는 것을 허용하기 위하여 개구의 어레이를 포함하고 있다. 기본적인 형태의 빔 멈춤 어레이는 관통 구멍, 전형적으로 둥근 구멍을 구비한 기판을 포함할 수 있다. 하지만, 다른 형상 또한 이용될 수 있다. 일 실시예에서, 빔 멈춤 어레이(8)의 기판은 규칙적으로 이격된 관통 구멍 어레이를 갖는 실리콘 웨이퍼로부터 형성될 수 있으며, 표면 하전을 방지하기 위하여 금속의 표면막으로 코팅될 수 있다. 일 실시예에서, 금속은 CrMo와 같은, 자생 산화물 외피(skin)를 형성하지 않는 유형일 수 있다.

일 실시예에서, 빔 멈춤 어레이(10)의 통로는 빔렛 블랭커 어레이(9)의 구멍과 정렬될 수 있다. 빔렛 블랭커 어레이(9) 및 빔렛 멈춤 어레이(10)는 전형적으로 함께 작동하여 빔렛(7)을 차단하거나 통과하게 한다. 빔렛 블랭커 어레이(9)가 빔렛을 편향시키면, 빔렛은 빔렛 멈춤 어레이(10) 내의 대응하는 개구를 통과하지 않을 것이며, 대신 빔렛 차단 어레이(10)의 기판에 의하여 차단될 것이다. 그러나, 빔렛 블랭커 어레이(9)가 빔렛을 편향시키지 않으면, 빔렛은 그러면 빔렛 멈춤 어레이(10) 내의 대응 개구를 통과할 것이며 그후 타겟(24)의 타겟 표면(13) 상에 스폿으로서 투영될 것이다.

리소그래피 기계(1)는, 빔렛 제어 데이터를, 예를 들어 패턴 비트맵 데이터(2009)의 형태로 빔렛 블랭커 어레이(9)에 공급하기 위한 데이터 경로를 더 포함할 수 있다. 빔렛 제어 데이터는 광섬유를 사용하여 전송될 수 있다. 각 광섬유 말단으로부터의 변조된 광 빔은 빔렛 블랭커 어레이(9) 상의 광감성 요소 상에 투영될 수 있다. 각 광 빔은 광감성 요소에 결합된 하나 이상의 변조기를 제어하기 위하여 패턴 데이터의 일부를 유지할 수 있다.

이어서, 전자 빔렛(7)은 엔드 모듈(end module)로 들어갈 수 있다. 이하, 용어 "빔렛"은 변조된 빔렛을 지칭한다. 이러한 변조된 빔렛은 시간에 대한(time-wise) 순차적인 부분들을 효과적으로 포함한다. 이 순차적인 부분들 중 일부는 더 낮은 세기를 가질 수 있으며, 바람직하게는 0의 세기-즉, 빔 멈춤부에서 정지된 부분을 가질 수 있다. 일부 부분은 후속 스캐닝 주기 동안 시작 위치로의 빔렛의 위치 결정을 가능하게 하기 위하여 0의 세기를 가질 수 있다.

엔드 모듈(22)은 바람직하게는 삽입 가능하고 교체 가능한 유닛으로서 구성되며, 이는 다양한 구성 요소를 포함하고 있다. 이 실시예에서, 엔드 모듈은 빔 멈춤 어레이(10), 스캐닝 편향기 어레이(11) 및 투영 렌즈 배열체(12)를 포함할 수 있다. 하지만 이 모두가 엔드 모듈에 포함될 필요는 없으며, 이들은 다르게 배열될 수 있다.

빔렛 멈춤 어레이(10)를 통과한 후, 변조된 빔렛(7)은, 편향되지 않은 빔렛(7)의 방향에 실질적으로 수직인 X-및/또는 Y-방향으로의 각 빔렛(7)의 편향을 제공하는 스캐닝 편향기 어레이(11)를 통과할 수 있다. 이 실시예에서, 편향기 어레이(11)는 상대적으로 작은 구동 전압의 인가를 가능하게 하는 스캐닝 정전 편향기일 수 있다.

다음으로, 빔렛은 투영 렌즈 배열체(12)를 통과할 수 있으며, 타겟 평면에서 타겟, 전형적으로 웨이퍼의 타겟 표면(24) 상으로 투영될 수 있다. 리소그래피 적용을 위하여, 타겟은 일반적으로 하전 입자 감응막 또는 레지스트 막을 구비한 웨이퍼를 포함한다. 투영 렌즈 배열체(12)는 빔렛을 집속할 수 있어, 예를 들어 직경이 약 10 내지 30 나노미터인 기하학적 스폿 크기를 야기한다. 이러한 설계의 투영 렌즈 배열체(12)는, 예를 들어 약 100 내지 500 배의 축소율을 제공한다. 이 바람직한 실시예에서, 투영 렌즈 배열체(12)는 유리하게는 타겟 표면에 가깝게 위치된다.

일부 실시예에서, 빔 프로텍터는 타겟 표면(24)과 집속 투영 렌즈 배열체(12) 사이에 위치될 수 있다. 빔 프로텍터는 웨이퍼로부터 방출된 레지스트 입자를 리소그래피 기계 내의 임의의 민감한 요소에 도달할 수 있기 전에 흡수하기 위한, 필요한 개구를 구비한 포일 또는 플레이트일 수 있다. 대안적으로 또는 부가적으로, 스캐닝 편향 어레이(9)는 투영 렌즈 배열체(12)와 타겟 표면(24) 사이에 제공될 수 있다.

개략적으로 말하면, 투영 렌즈 배열체(12)는 빔렛(7)을 타겟 표면(24)에 집속시킨다. 이것으로, 단일 픽셀의 스폿 크기가 정확하다는 것을 더 보장한다. 스캐닝 편향기(11)는 타겟 표면(24) 위에서 빔렛(7)을 편향시킬 수 있다. 이것으로, 이는 타겟 표면(24) 상의 픽셀의 위치가 미세 규모(microscale)로 정확하다는 것을 보장할 필요가 있다. 특히, 스캐닝 편향기(11)의 작동은 픽셀이 타겟 표면(24)상의 패턴을 궁극적으로 구성하는 픽셀의 그리드에 잘 맞는다는 것을 보장할 필요가 있다. 타겟 표면 상의 픽셀의 거시적 위치 결정이 타겟(24) 아래에 존재하는 웨이퍼 위치 결정 시스템에 의하여 적절하게 가능해 진다는 점이 이해될 것이다.

이러한 고품질 투영은 재현 가능한 결과를 제공하는 리소그래피 기계를 획득하는 것과 관련될 수 있다. 일반적으로, 타겟 표면(24)은 기판의 최상부 상의 레지스트 필름을 포함하고 있다. 레지스트 필름의 부분은 하전 입자, 즉 전자의 빔렛의 적용에 의하여 화학적으로 변형될 수 있다. 그 결과, 필름의 조사된 부분은 현상액에 다소 용해될 수 있어, 웨이퍼 상에 레지스트 패턴을 야기한다. 웨이퍼 상의 레지스트 패턴은 이어서, 즉 반도체 제조의 본 기술 분야에서 알려진 바와 같이 실행, 에칭 및/또는 증착 단계에 의하여 하부 막으로 전사될 수 있다. 명백하게, 조사가 균일하지 않으면, 레지스트가 균일한 방식으로 현상될 수 없으며, 패턴 내의 오류로 이어질 수 있다. 더욱이, 많은 이러한 리소그래피 기계는 다수의 빔렛을 이용한다. 조사에 있어서의 차이는 편향 단계에서 발생되지 않아야 한다.

도 10은 3개의 상위 계층 서브-시스템; 웨이퍼 위치 결정 시스템(25), 전자 광학 컬럼(20) 그리고 데이터 경로(30)로 분할된 예시적인 하전 입자 리소그래피 시스템(1A)의 개념도를 보여주고 있다. 웨이퍼 위치 결정 시스템(25)은 전자 광학 칼럼(20) 아래에서 웨이퍼(24)를 x-방향으로 이동시킨다. 웨이퍼 위치 결정 시스템(25)은 데이터 경로 서브-시스템(30)으로부터의 동기 신호를 구비하여 웨이퍼를 전자 광학 칼럼(20)에 의해 생성된 전자 빔렛과 정렬시킬 수 있다. 전자-광학 컬럼(20)은 도 9에 도시된 바와 같이 하전 입자 멀티-빔렛 리소그래피 기계(1)를 포함할 수 있다. 빔렛 블랭커 어레이(9)의 전환은 또한 패턴 비트맵 데이터(2009)를 사용하여 데이터 경로 서브-시스템(30)을 통해 제어될 수 있다. 데이터 경로 서브-시스템(30)이 도 3에 따라 실행될 수 있다.

위의 예에 나타나 있는 바와 같이, 마스크리스 패턴 라이터는 패턴 비트맵 데이터의 제어 하에서 래스터 스캔을 웨이퍼에 적용할 수 있다. 대안적으로, 마스크리스 패턴 라이터는 벡터 스캔을 웨이퍼에 적용할 수 있다. 벡터 스캔은 전형적으로 순차적으로 웨이퍼의 모든 위치를 거친다는 점에서 래스터 스캔과는 상이하며; 그 대신에, 벡터 스캔은 하나의 국소적인 영역을 노광하는 것을 완료하고, 다음 영역으로 이동한다. 벡터 스캐닝으로, 빔 정착 시간은 전형적으로, 후속 노광이 재개되기 전에 필요하다. 이 정착 시간은 전형적으로, 래스터 스캔을 위하여 필요하지 않다. 벡터 스캐닝을 위한 패턴 비트맵 데이터 및 제어 데이터는 일반적으로 빔렛 제어 데이터로 지칭될 수 있다.

칩의 개별화된 부분은 마스크리스 리소그래피를 사용하여 형성된 전도 비아(via)의 독특한 배열체를 포함할 수 있다. 도 11a (측면도) 및 도 11b (평면도)에 나타나 있는 예에 도시된 바와 같이, 고유 칩의 구조는 마스크리스 리소그래피 공정을 이용하여 생성된 인접한 전도 비아들을 통합함으로써 더 개선되어 더 큰 단일 비아를 효율적으로 형성할 수 있다. 마스크 기반 포토리소그래피를 이용하는 일반적인 방법에서, 도 12a (측면도) 및 도 12b (평면도)에 도시된 바와 같이, 다수의 둥근 비아(217d, 217e)는 2개의 금속막(211c, 211d) 간의 전기적 연결부를 형성하는데 사용될 수 있다. 일반적인 포토리소그래피에 사용된 광학 시스템의 한계로 인하여, 단일의 더 큰 직사각형의 비아로의 이 비아의 통합은 실제로 달성하기 어렵다. 마스크리스 하전 입자 리소그래피 시스템을 이용하여, 이러한 제약은 존재하지 않으며, 예를 들어, 통합되도록 2개의 비아(217a, 217b)를 서로 가깝게 노출시킴으로써 금속막(211a, 211b)을 연결하는 더 큰 직사각형의 단일 비아(217c)가 생성될 수 있다. 이는 더 많은 전류를 전달할 수 있는 2개의 금속막 사이에 보다 신뢰성있는 연결부가 이루어지게 할 수 있으며, 고유 칩의 추가 개선을 가져온다.

본 발명의 하나 이상의 실시예는 컴퓨터 시스템과의 이용을 위하여 컴퓨터 프로그램 제품으로서 구현될 수 있다. 프로그램 제품의 프로그램(들)은 (본 명세서에서 설명된 방법을 포함하고 있는) 실시예의 기능을 한정할 수도 있으며, 다양한 컴퓨터-판독 가능한 저장 매체에 포함될 수 있다. 컴퓨터-판독 가능한 저장 매체는 비일시적 저장 매체일 수 있다. 예시적인 컴퓨터-판독 가능한 저장 매체는 (i) 정보가 영구적으로 저장될 수도 있는 비서입 가능한 저장 매체(예를 들어, CD-ROM 드라이브에 의해 판독 가능한 CD-ROM 디스크, ROM 칩, 또는 임의 유형의 고형-상태(solid-state) 비-휘발성 반도체 메모리와 같은, 컴퓨터 내의 리드-온리 메모리 디바이스); 및 (ⅱ) 가변 정보가 저장될 수도 있는 서입 가능한 저장 매체 (예를 들어, 하드 디스크 드라이브 또는 임의의 유형의 고형-상태 랜덤-액세스 반도체 메모리, 플래시 메모리)를 포함하지만, 이에 제한되지 않는다.

Claims (36)

1. 하전 입자 빔렛을 이용하여 패턴을 웨이퍼 상으로 직접 서입하도록 배열된 마스크리스 패턴 라이터를 이용하는 마스크리스 리소그래피 노광 시스템을 이용하여 전자 디바이스를 제조하는 방법으로서,
   상기 전자 디바이스의 생성을 위해 상기 웨이퍼를 노광하도록 상기 마스크리스 패턴 라이터를 제어하기 위한 빔렛 제어 데이터를 생성하는 것을 포함하며,
   상기 빔렛 제어 데이터는 상기 전자 디바이스를 개별화하기 위하여 선택 가능한 특징을 한정하는 특징 데이터 세트에 기초하여 생성되고,
   상기 빔렛 제어 데이터에 따른 상기 웨이퍼의 노광은 상기 전자 디바이스의 상이한 서브-세트에 대한 상기 특징 데이터 세트로부터의 상기 특징의 상이한 선택을 갖는 패턴을 노광시키는 것을 야기하며,
   상기 빔렛 제어 데이터는 상기 웨이퍼로부터 제조될 상기 전자 디바이스 모두에 적용 가능한 구조를 한정하는 설계 레이아웃 데이터에 더 기초하여 생성되고,
   상기 특징 데이터 세트는 상기 설계 레이아웃 데이터에서 한정된 상기 구조를 보완하기 위하여 선택 가능한 상기 다수의 특징을 한정하고,
   상기 다수의 특징은 적어도 하나의 전자 회로 요소를 포함하는 방법.
2. 제1항에 있어서,
   상기 특징 데이터 세트는 다수의 데이터 파일을 포함하고 있으며, 각 데이터 파일은 상기 전자 디바이스의 상이한 서브-세트 중 하나에 적용 가능한 특징의 서브-세트를 포함하고 있는 방법.
3. 제1항에 있어서,
   상기 특징 데이터 세트는 데이터 파일을 포함하고 있으며, 상기 데이터 파일은 상기 특징의 다수의 서브-세트를 포함하고, 상기 특징의 각 서브-세트는 상기 전자 디바이스들의 상이한 서브-세트들 중 하나에 적용 가능한 방법.
4. 제1항에 있어서,
   상기 빔렛 제어 데이터를 생성하는 단계는 상기 전자 디바이스를 개별화하기 위하여 상기 특징 데이터 세트의 상기 특징의 선택을 한정하는 선택 데이터에 부가적으로 기초하며, 상기 선택 데이터는 상기 웨이퍼로부터 제조될 상기 전자 디바이스의 상이한 서브-세트에 대하여 상기 특징의 상이한 선택을 한정하는 방법.
5. 제1항에 있어서,
   상기 특징 데이터 세트는
   원형으로 형상화된 특징;
   제1 배향과 제1 폭을 갖는 라인으로서 형상화된 특징;
   제1 배향에 수직인 제2 배향을 갖는 라인으로서 형상화된 특징;
   제1폭과 다른 제2 폭을 갖는 라인으로서 형상화된 특징;
   엘보우 구조로서 형상화된 특징;
   사각형으로서 형상화된 특징;
   플러스 기호로서 형상화된 특징 중 적어도 하나를 포함하고 있는 방법.
6. 제4항에 있어서,
   상기 빔렛 제어 데이터를 생성하는 단계는 부가적으로 특징 메타 데이터를 기반으로 하며, 상기 특징 메타 데이터는 상기 선택 데이터를 이용하여 선택된 상기 특징 데이터 세트로부터의 상기 특징이 상기 전자 디바이스를 개별화하기 위하여 생성되어야할 위치를 지정하는 방법.
7. 제1항 내지 제6항 중 어느 한 항에 있어서,
   상기 전자 디바이스는 반도체 칩이며, 상기 마스크리스 패턴 라이터는 하전 입자 멀티-빔렛 리소그래피 기계인 방법.
8. 하전 입자 빔렛을 이용하여 패턴을 웨이퍼 상으로 직접 서입하도록 배열된 하전 입자 멀티-빔렛 리소그래피 기계 또는 e-빔 기계와 같은 마스크리스 패턴 라이터 및 래스터라이저를 포함하며,
   상기 래스터라이저는 전자 디바이스의 생성을 위하여 상기 웨이퍼를 노광하도록 상기 마스크리스 패턴 라이터를 제어하기 위한 빔렛 제어 데이터를 생성하도록 구성되고,
   상기 빔렛 제어 데이터는 상기 전자 디바이스를 개별화하기 위해 선택 가능한 특징을 한정하는 특징 데이터 세트에 기초하여 생성되며,
   상기 빔렛 제어 데이터에 따른 웨이퍼의 노광은 상기 전자 디바이스의 상이한 서브-세트에 대하여 상기 특징 데이터 세트로부터의 상기 특징의 상이한 선택을 갖는 패턴을 노광시키는 것을 야기하는 리소그래피 서브-시스템.
9. 제8항에 있어서,
   상기 빔렛 제어 데이터의 생성은 상기 전자 디바이스를 개별화하기 위하여 상기 특징 데이터 세트의 상기 특징의 선택을 한정하는 선택 데이터에 부가적으로 기초하며, 상기 선택 데이터는 상기 웨이퍼로부터 제조될 상기 전자 디바이스의 상이한 서브-세트에 대하여 상기 특징의 상이한 선택을 한정하는 리소그래피 서브-시스템.
10. 빔렛 제어 데이터에 따른 웨이퍼의 노광이 전자 디바이스의 상이한 서브-세트에 대하여 특징의 상이한 선택을 갖는 패턴을 노광시키는 것을 야기하기 위하여, 하전 입자 빔렛을 이용하여 패턴을 웨이퍼 상으로 직접 서입하도록 그리고 마스크리스 패턴 라이터를 이용하는 마스크리스 리소그래피 노광 시스템을 이용하여 상기 전자 디바이스의 생성을 위하여 웨이퍼를 노광시키도록 배열된 상기 마스크리스 패턴 라이터를 제어하기 위한 제어 데이터를 생성하는 컴퓨터-실행 방법으로서, 본 방법은
    상기 전자 디바이스를 개별화하기 위하여 선택 가능한 특징을 한정하는 특징 데이터 세트를 수신하는 것; 및
    상기 특징 데이터 세트에 기초하여 상기 빔렛 제어 데이터를 생성하는 것을 포함하며,
    상기 빔렛 제어 데이터는 상기 웨이퍼로부터 제조될 상기 전자 디바이스들 모두에 적용 가능한 구조를 한정하는 설계 레이아웃 데이터에 더 기초하여 생성되며,
    상기 특징 데이터 세트는 상기 설계 레이아웃 데이터에서 한정된 상기 구조를 보완하기 위하여 선택 가능한 상기 다수의 특징을 한정하고,
    상기 다수의 특징은 전자 회로 요소를 포함하는 방법.
11. 제10항에 있어서,
    선택 데이터를 수신하는 것을 더 포함하며,
    상기 빔렛 제어 데이터를 생성하는 단계는 상기 전자 디바이스를 개별화하기 위하여 상기 특징 데이터 세트의 상기 특징의 선택을 한정하는 상기 선택 데이터에 부가적으로 기초하고, 상기 선택 데이터는 상기 웨이퍼로부터 제조될 상기 전자 디바이스의 상이한 서브-세트에 대하여 상기 특징의 상이한 선택을 한정하는 방법.
12. 제11항에 있어서,
    특징 메타 데이터를 수신하는 것 - 상기 빔렛 제어 데이터를 생성하는 단계는 부가적으로 상기 특징 메타 데이터에 기초하고, 상기 특징 메타 데이터는 상기 선택 데이터를 이용하여 선택된 상기 특징 데이터 세트로부터의 특징이 상기 전자 디바이스를 개별화하기 위하여 생성되어야 할 위치를 지정함 - ;
    웨이퍼 상에서 노광될 스트라이프의 부분을 각각 한정하는 하나 이상의 비트맵 단편을 상기 선택된 특징으로부터 생성하는 것; 및
    상기 특징 메타 데이터에 기초하여 상기 빔렛 제어 데이터에 포함시키기 위하여 상기 하나 이상의 비트맵 단편으로부터 비트맵 단편을 선택하는 것을 더 포함하고 있는 방법.
13. 컴퓨터-독출 가능한 비일시적 저장 매체 상에서 실행되며, 컴퓨터에 의하여 실행될 때 상기 컴퓨터가 제10항 내지 제12항 중 어느 한 항에 따른 방법을 수행하게 하는 명령어를 포함하고 있는 컴퓨터 프로그램 제품.
14. 특징 데이터 세트를 생성하기 위한 컴퓨터-실행 방법으로서, 본 방법은
    하전 입자 빔렛을 이용하여 패턴을 웨이퍼 상으로 직접 서입하도록 배열된 마스크리스 패턴 라이터를 이용하는 마스크리스 리소그래피 노광 시스템을 이용하여 전자 디바이스를 개별화하기 위하여 선택 가능한 특징을 한정함으로써 상기 특징 데이터 세트를 생성하는 것을 포함하며,
    상기 특징은 전자 디바이스의 상이한 서브-세트에 대하여 특징의 상이한 선택을 갖는 패턴을 웨이퍼 상으로 노광시키기 위하여 선택 가능하고,
    상기 특징 데이터 세트는 상기 웨이퍼로부터 제조될 모든 전자 디바이스에 적용 가능한 구조를 한정하는 설계 레이아웃 데이터에서 한정된 구조를 실행하기 위하여 선택 가능한 다수의 특징을 한정함으로써 생성되고,
    상기 다수의 특징은 전자 회로 요소를 포함하는 방법.
15. 제14항에 있어서,
    상기 특징 데이터 세트는 다수의 데이터 파일로서 생성되며, 상기 각 데이터 파일은 상기 전자 디바이스의 상이한 서브-세트들 중 하나에 적용 가능한 상기 특징의 서브-세트를 포함하고 있고거나, 또는
    상기 특징 데이터 세트는 데이터 파일로서 생성되며, 상기 데이터 파일은 상기 특징의 다수의 서브-세트를 포함하고, 상기 특징의 각 서브-세트는 상기 전자 디바이스의 상이한 서브-세트들 중 하나에 적용 가능한 방법.
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