JPS58116732A - 荷電ビ−ム露光方法および装置 - Google Patents
荷電ビ−ム露光方法および装置Info
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- JPS58116732A JPS58116732A JP21340981A JP21340981A JPS58116732A JP S58116732 A JPS58116732 A JP S58116732A JP 21340981 A JP21340981 A JP 21340981A JP 21340981 A JP21340981 A JP 21340981A JP S58116732 A JPS58116732 A JP S58116732A
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
- H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
- H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋１） 発明の技術公費
本発明社、半導体装置製造技術として用いられる電子ビ
ーム、イオンビーム等の荷電ビーム−元方法および装置
に関する。
ーム、イオンビーム等の荷電ビーム−元方法および装置
に関する。
（２）技術の背景
一般に、半導体装置製造においては、１枚のウェーハか
らの多数の半導体テラ１が得られ、しかも、熱処理等に
おいては、複数のウェーハをロット１１１ＫＴｏるいは
パッチ（１！歇のロフト）毎に処理する。このような半
導体装置が完成すると、ウエ−ハはチップ毎に切断され
ることになる。従って、品質管理上、あるいは不良解析
の丸めに、各チップ毎にｐット番号、ウェーハ番号、チ
ップ番号等Ｏａ別符号（番号）を付けておくことが好ま
しい。
らの多数の半導体テラ１が得られ、しかも、熱処理等に
おいては、複数のウェーハをロット１１１ＫＴｏるいは
パッチ（１！歇のロフト）毎に処理する。このような半
導体装置が完成すると、ウエ−ハはチップ毎に切断され
ることになる。従って、品質管理上、あるいは不良解析
の丸めに、各チップ毎にｐット番号、ウェーハ番号、チ
ップ番号等Ｏａ別符号（番号）を付けておくことが好ま
しい。
（３）従来技術と問題点
各チップ毎に相異なる識別符号を付ける方法として、製
造時に用いられるマスタパターンの各チップに識別符号
を与えることが考えられるが、これＬ１四ット毎および
ウェーハ毎に員なゐ膨大な数Ｑ−ｒスクを用意しなけれ
ばならず、しかもマスタの使用同数も減少させなければ
ならなｉので、製造ラストの点で実現不可能である。
造時に用いられるマスタパターンの各チップに識別符号
を与えることが考えられるが、これＬ１四ット毎および
ウェーハ毎に員なゐ膨大な数Ｑ−ｒスクを用意しなけれ
ばならず、しかもマスタの使用同数も減少させなければ
ならなｉので、製造ラストの点で実現不可能である。
最近１チツプパターンを記憶し１このチップパターンを
繰返し描−する荷電ビーム直接露光法が提案されている
。従って、チップパターンに一ツＦ書号、ウェーハ番号
、チップ番号等の識別符号を含着せれば、チップパター
ンを露光する際に識別符号も同時に露光することができ
る。
繰返し描−する荷電ビーム直接露光法が提案されている
。従って、チップパターンに一ツＦ書号、ウェーハ番号
、チップ番号等の識別符号を含着せれば、チップパター
ンを露光する際に識別符号も同時に露光することができ
る。
しかしながら、上述の荷電ビーム露光直接璽光法におい
ては、ロット毎およびチップ毎にチップパターンデータ
を用意しなければならず、従って、 −これらのデー
タを用意する労苦が多くなるだけでなく、これらのデー
タを記憶する記憶手段の大型化を招くという問題点があ
る。
ては、ロット毎およびチップ毎にチップパターンデータ
を用意しなければならず、従って、 −これらのデー
タを用意する労苦が多くなるだけでなく、これらのデー
タを記憶する記憶手段の大型化を招くという問題点があ
る。
（４）発明の目的
本発明の目的は、チップパターンを実際のチク７’ ／
（ターンとして用いられるチップパターン共通領域と識
別符号領域とく分割し、職別符号領域を露光する際には
、チップパターン毎に斐新可能なしかも小容量の識別符
号専用データを用いて露光を行うという構想にもとづき
、記憶すべきデータ量を少なくし、従って、データの用
意の労苦を軽減すると共に、データの記憶手段を小型化
し、前述の従来形にお叶る問題点を解決することにある
。
（ターンとして用いられるチップパターン共通領域と識
別符号領域とく分割し、職別符号領域を露光する際には
、チップパターン毎に斐新可能なしかも小容量の識別符
号専用データを用いて露光を行うという構想にもとづき
、記憶すべきデータ量を少なくし、従って、データの用
意の労苦を軽減すると共に、データの記憶手段を小型化
し、前述の従来形にお叶る問題点を解決することにある
。
（５）発明の構成
本発明によれば、複数の同種チップパターンを繰返して
形成される試料に対して前記チップパターン毎に相異な
る識別符号を割当て、前記チップパターンを露光する際
に前記１別符号を同時に露光する荷電ビーム慮先方法に
おいて、書咎井＝プ前１５チップパターンをチップパタ
ーン共通領域と識別符号領域とに分割し、該チップパタ
ーンを露光する際に、前記チップパターン共通領域の露
光をチップパターンデータにもとづいて行い且つ前記−
別符号１ｉｌｌ竣の露光を各チップパターン１１ＩＩＣ
艷斬される識別符号データにもとづいて行うようにし大
ことを特徴とする荷電ビーム露光方法が提供される。
形成される試料に対して前記チップパターン毎に相異な
る識別符号を割当て、前記チップパターンを露光する際
に前記１別符号を同時に露光する荷電ビーム慮先方法に
おいて、書咎井＝プ前１５チップパターンをチップパタ
ーン共通領域と識別符号領域とに分割し、該チップパタ
ーンを露光する際に、前記チップパターン共通領域の露
光をチップパターンデータにもとづいて行い且つ前記−
別符号１ｉｌｌ竣の露光を各チップパターン１１ＩＩＣ
艷斬される識別符号データにもとづいて行うようにし大
ことを特徴とする荷電ビーム露光方法が提供される。
壇大、本発明によれば、複数の同種チップパターンを繰
返して形成される試料に対して前記チップパターン毎に
相異なる識別符号を割当て、前記チップパターンを露光
する際に前記識別符号を同時に露光する丸めの荷電ビー
ム處光装置において、前記識別符号の九めＯ文字パター
ンデータを記憶する喪めの文字パターンテーブルと、骸
文字パターンテーブルＯａｔくとも１つのアドレスを記
憶する喪めのアドレスカウンタとを設け、′前記各チッ
プパターンの識別符号領域を、前記アドレス宵つンタに
記憶され九アドレスに対応すゐ藺紀文学パターンテーブ
ルＯデーメにもとづいて露光するようにし九荷電ビーム
露光装置も提供される。
返して形成される試料に対して前記チップパターン毎に
相異なる識別符号を割当て、前記チップパターンを露光
する際に前記識別符号を同時に露光する丸めの荷電ビー
ム處光装置において、前記識別符号の九めＯ文字パター
ンデータを記憶する喪めの文字パターンテーブルと、骸
文字パターンテーブルＯａｔくとも１つのアドレスを記
憶する喪めのアドレスカウンタとを設け、′前記各チッ
プパターンの識別符号領域を、前記アドレス宵つンタに
記憶され九アドレスに対応すゐ藺紀文学パターンテーブ
ルＯデーメにもとづいて露光するようにし九荷電ビーム
露光装置も提供される。
（６）発明の実施例
以下、図面によシ本発明を説明する。
第１図は一般的なウェーハを示す図である。第１図にお
いては、多数のチップパターン２が規１＋ｕ正しく配列
される。本発明はζＯようなチップパターン２内に固有
の識別符号たとえはチップ番号５を描−しようとするｔ
のである。
いては、多数のチップパターン２が規１＋ｕ正しく配列
される。本発明はζＯようなチップパターン２内に固有
の識別符号たとえはチップ番号５を描−しようとするｔ
のである。
第２図は１１１１図０１つのチップパターン２を示す図
である。一般に、荷電ビーム九とえは電子ビーム露光装
置においては、ビーム歪がビーム中心から噛れると大き
くなるために、チップパターンを小さい九とえば２勧角
のフィールド４−１．４−２．・・・、４−２５に分割
している。従って、露光する際には、１つのフィールド
を露光した後に、ウェーハ１を塔載し九ステージ（図示
せず）を九とえば２ｓｉ＆だけ移動し、次のフィールド
を露光する。従って、チップパターン２はこれらフィー
ルドをつなぎ合わせて形成されることになる。また、チ
ップ番号等のａ別符号ｃ）ｎＩ４自位置の指定はフィ−
ルド位置およびフィールド内での位置によって決定して
おく。たとえば、第２図に示すように、識別符号はフィ
ールド４４−５Ｋ画される。なお、このような識別符号
Ｏ位置は各チップパターン２Ｋｌｔして共通である。
である。一般に、荷電ビーム九とえは電子ビーム露光装
置においては、ビーム歪がビーム中心から噛れると大き
くなるために、チップパターンを小さい九とえば２勧角
のフィールド４−１．４−２．・・・、４−２５に分割
している。従って、露光する際には、１つのフィールド
を露光した後に、ウェーハ１を塔載し九ステージ（図示
せず）を九とえば２ｓｉ＆だけ移動し、次のフィールド
を露光する。従って、チップパターン２はこれらフィー
ルドをつなぎ合わせて形成されることになる。また、チ
ップ番号等のａ別符号ｃ）ｎＩ４自位置の指定はフィ−
ルド位置およびフィールド内での位置によって決定して
おく。たとえば、第２図に示すように、識別符号はフィ
ールド４４−５Ｋ画される。なお、このような識別符号
Ｏ位置は各チップパターン２Ｋｌｔして共通である。
＠５図は本発明の一実施例としての荷電ビーム露光装置
を示すブロック回−図である。１１１３図において、１
１社チップパターンデータを格納するためのテッグパタ
ーンデータバッファメモリ（ＲＡＭ）、１２Ｆｉテツグ
パタ一ン描画制御部、１５は文字パターン描画制御部、
１４はｗＡＩｉ４袴号えとえはテツ７１１号を発生する
丸めのアドレスカウンタ、１５は標準文字パターンデー
タが格納畜れている文字パターンバッファメモリ（ＲＯ
Ｍ）である。ことで、各チップバメーン共通のパターン
捕−系はチップパターンデータバッフアメ４９１１およ
びチップパターン描画制御部１２に：よｅ＊成され、他
方、各チップパターンによシ相Ｉ！４なる識別符号のた
めの識別符号描画系は、文字パターン描画制御部１５、
アドレスカウンタ１４、文字パ符号描ｌｉｔ系はチップ
パターン措園糸によって初期設定される。
を示すブロック回−図である。１１１３図において、１
１社チップパターンデータを格納するためのテッグパタ
ーンデータバッファメモリ（ＲＡＭ）、１２Ｆｉテツグ
パタ一ン描画制御部、１５は文字パターン描画制御部、
１４はｗＡＩｉ４袴号えとえはテツ７１１号を発生する
丸めのアドレスカウンタ、１５は標準文字パターンデー
タが格納畜れている文字パターンバッファメモリ（ＲＯ
Ｍ）である。ことで、各チップバメーン共通のパターン
捕−系はチップパターンデータバッフアメ４９１１およ
びチップパターン描画制御部１２に：よｅ＊成され、他
方、各チップパターンによシ相Ｉ！４なる識別符号のた
めの識別符号描画系は、文字パターン描画制御部１５、
アドレスカウンタ１４、文字パ符号描ｌｉｔ系はチップ
パターン措園糸によって初期設定される。
ｉ九、ｍＳ図において、１６−１．１６−２゜１６−５
．１４−４．１６−５社それぞれ矩形パターンの基準座
標ｘ、ｙ１輔ｗ１高さムおよびアドレスカウンタ１４の
アドレスｗｇｆ紀憶する丸めのワークレジスタ、１７は
ワークレジスタ１６−１〜１６−４の値に応じて荷電ビ
ーム域光制御を行うパターン描ｗ回路である。
．１４−４．１６−５社それぞれ矩形パターンの基準座
標ｘ、ｙ１輔ｗ１高さムおよびアドレスカウンタ１４の
アドレスｗｇｆ紀憶する丸めのワークレジスタ、１７は
ワークレジスタ１６−１〜１６−４の値に応じて荷電ビ
ーム域光制御を行うパターン描ｗ回路である。
第４図は＊５ＷＪｏアドレスカウンタ１４の内部の一例
を示す図でおる。第４１１１に示すように、アドレスカ
ウンタ１４は４ビツトよ妙構成され九ＢＣＤカクンタを
九とえば６個含んで構成されている。仁のアドレスカウ
ンタ１４はカウンタ全体としてチップ番号を順次、増加
発生する機能を有し、この各ＢＣＤカウンタに格納され
九データは文字パターンデータバッファメモリ１５のア
ドレスを表わしている。
を示す図でおる。第４１１１に示すように、アドレスカ
ウンタ１４は４ビツトよ妙構成され九ＢＣＤカクンタを
九とえば６個含んで構成されている。仁のアドレスカウ
ンタ１４はカウンタ全体としてチップ番号を順次、増加
発生する機能を有し、この各ＢＣＤカウンタに格納され
九データは文字パターンデータバッファメモリ１５のア
ドレスを表わしている。
１１１５図ａｌ１５図の文字パターンデータバッファメ
モリ１５の内容の一例を示す図である。ＳＳ図に示すよ
うに、０〜９０１０個のアドレスには、それぞれ、数値
文字′０１〜′９′を描−するための標準文字パターン
データが書込まれている。各文字パターンデータ紘−歌
の矩形を九社台形パターンデータによ〕構成される。九
とえば、数値文字′２′は、第６図に示すように、５個
の矩形パターンデータよりなシ、各矩形パターンデータ
は、矩形の基準應標位ｔ（ａｅ４．ｙ、）、幅（町）、
高さＣｈｉ）Ｃｉ−１〜５）で構成されている。
モリ１５の内容の一例を示す図である。ＳＳ図に示すよ
うに、０〜９０１０個のアドレスには、それぞれ、数値
文字′０１〜′９′を描−するための標準文字パターン
データが書込まれている。各文字パターンデータ紘−歌
の矩形を九社台形パターンデータによ〕構成される。九
とえば、数値文字′２′は、第６図に示すように、５個
の矩形パターンデータよりなシ、各矩形パターンデータ
は、矩形の基準應標位ｔ（ａｅ４．ｙ、）、幅（町）、
高さＣｈｉ）Ｃｉ−１〜５）で構成されている。
次に、１１１３図Ｏ回路動作について説明する。
第７図はｍＳ図の回路動作を説明するためのフローチャ
ージであって、＠１図のウェーハ全体の露光処理手順を
示している。この手順はステップ８０で開始し、ステッ
プ８１において、チップパターン描−制′Ｉ１１部１２
は文字パターン描画系の初期設定を行う。すなわち、１
）アドレスカウンタ１４にクエーハに対する識別符号と
してのチップ番号の初期設電、２）チップ番号を描画す
るフィールド位置（Ｆ）の設定、５）チップ番号の開始
文字位置をフィールド系のｍ標値（Ｘ、、 Ｙｏ）で設
定、４）文字間隔（ＤＸ）’の設定、５）文字の大きさ
の比率（Ａ）の設定、６）文字の桁数（Ｎ）の設定、を
行う。丸だし、２）のフィールド位置（Ｆ）Ｏ設定はチ
ップパターンｔｒａｍ制御部１２内で行われる。次に、
ステップ８２において、チップパターンの描画を開始し
、ステップＳ！Ｉに進んで第１１目のフィールドデータ
をチップパターンバッフアメ毫り１１より続出し該フィ
ールドデータにもとづいてパターン描画する。次に、ス
テップε４において、描崗終Ｔし九フィールドが設定フ
ィールド（Ｆ）か否かを判別する。この判別結果、設定
フィールド（Ｆ）でなけれに１ステツプＳ７に進む。避
に、設定フィールド（Ｆ）であれば、ステップＳ５にお
いて、文字パターンすなわちチップ番号を描画する丸め
に文字パターン描画指令信号８が文字パターン描画制御
部１３に送出される。こＯＩＩ！米、制御１ｌＦｉチッ
プパターン描−制御部１２から文字パターン描−制一部
１５に移行し、ステップＳ６においてチップ番号の描画
を行う。ステップＳ７においては、描画終了し九フィー
ルドが最終フィールドか否かを判別し、この判別結果、
最終フィールドでなければステップｓ５に戻ｐ、再び次
のフィールドの描画を行う。逆に１ステツプ８７におい
て最終フィールドであると判別されれは、ステップ８８
において、描画終了したチップが最終チップか否かを判
別する。この結果、最終テップでなければステップ８２
に戻り、次のチップの描画を行う。逆に、ステップ８８
において鰻終テッ１であると判別されたと裏には、ステ
ップ８９に進み、ウェーハ１枚の描画は終Ｔする。
ージであって、＠１図のウェーハ全体の露光処理手順を
示している。この手順はステップ８０で開始し、ステッ
プ８１において、チップパターン描−制′Ｉ１１部１２
は文字パターン描画系の初期設定を行う。すなわち、１
）アドレスカウンタ１４にクエーハに対する識別符号と
してのチップ番号の初期設電、２）チップ番号を描画す
るフィールド位置（Ｆ）の設定、５）チップ番号の開始
文字位置をフィールド系のｍ標値（Ｘ、、 Ｙｏ）で設
定、４）文字間隔（ＤＸ）’の設定、５）文字の大きさ
の比率（Ａ）の設定、６）文字の桁数（Ｎ）の設定、を
行う。丸だし、２）のフィールド位置（Ｆ）Ｏ設定はチ
ップパターンｔｒａｍ制御部１２内で行われる。次に、
ステップ８２において、チップパターンの描画を開始し
、ステップＳ！Ｉに進んで第１１目のフィールドデータ
をチップパターンバッフアメ毫り１１より続出し該フィ
ールドデータにもとづいてパターン描画する。次に、ス
テップε４において、描崗終Ｔし九フィールドが設定フ
ィールド（Ｆ）か否かを判別する。この判別結果、設定
フィールド（Ｆ）でなけれに１ステツプＳ７に進む。避
に、設定フィールド（Ｆ）であれば、ステップＳ５にお
いて、文字パターンすなわちチップ番号を描画する丸め
に文字パターン描画指令信号８が文字パターン描画制御
部１３に送出される。こＯＩＩ！米、制御１ｌＦｉチッ
プパターン描−制御部１２から文字パターン描−制一部
１５に移行し、ステップＳ６においてチップ番号の描画
を行う。ステップＳ７においては、描画終了し九フィー
ルドが最終フィールドか否かを判別し、この判別結果、
最終フィールドでなければステップｓ５に戻ｐ、再び次
のフィールドの描画を行う。逆に１ステツプ８７におい
て最終フィールドであると判別されれは、ステップ８８
において、描画終了したチップが最終チップか否かを判
別する。この結果、最終テップでなければステップ８２
に戻り、次のチップの描画を行う。逆に、ステップ８８
において鰻終テッ１であると判別されたと裏には、ステ
ップ８９に進み、ウェーハ１枚の描画は終Ｔする。
次に、１１７図のステップＳ６についてＪｌｉａ図のフ
ローチャートを用いて詳細に説明する。文字パターン描
画処理はステップ８６００で始まシ、ステップ８６０１
において、１１１１７図のステップｓ１にて設定され九
先頭文字位蓋Ｘ。、Ｙｏをワークレジスタ１＋６−１．
１６−２に待避させると共に、ステップ８６０２にお
いて、１１〒７図のステラ７８１にて設定され丸文字の
桁徹Ｎをワークレジスタ１６−５に待避させる。次に、
ステップ８６０５において、アドレスカウンタ１４の１
＠書目（始めは、第４図に示す第６１１１目）の内容−
を取出し、ステラ：７８６０４において、値−をアドレ
スとして文字パターンデータバッファメモリ１５の内容
である１個の矩形もしくは台形の基本描画デークＸｉ’
、／ｉ’、町１，１，１を取出す。次に、ステップ５６
０５において、ステップ５６０４にて取出されたデータ
Ｘｉ’、 ｙｉ’、 ｌｌｉ’、 ｈｉ’に対して、フ
ィールド上でＯ位箇および大１ｉさに変換するためのｉ
ｉｉ橡変換ｔ Ｓｔ←ｘ＋ｘ６’・ム ’／ｉ ”−３’＋ ’ｌｉ’・Ａ Ｗ−←Ｗ′・Ａ 番 １ 崎←ル、′・Ａ を行い、それぞれ、ワークレジスタ１４−１゜１．６−
２．１６〒３．１６−４に待謙する。ステップ８６０６
において、ステラ７ｇ ６０５にて得られ九描−データ
’ｚｓ Ｙｚｓ町、ｈｉ をパターン横−回路１７に送
出し、パターン！ａＩｉ１１を行う。ステップ８６０６
においては、文字パターンデータバッファ１５のアドレ
スｓ内のデータが終了したか否かを物刻し、残存データ
があればステップ８６０３に戻る。逆に・ステップ５６
０６において残存データがなければ、ステップ５６０７
に進み、次の桁の文字パターンをＰａ画するためにワー
クレジスタ１６−５をｍ？ｍ−１にセットする。ステッ
プ８６０８においては、文字桁の最終行（７１１＝０）
か否かを判別し、ｍ ＝Ｑでなければステップ５６０９
において、次の文字の位幇を設定するために、ｘ４−Ｊ
＋ＤＸとし、しかる後に、ステップ５６０３に戻る。逆
に、ステップ８６０８１Ｃおいて、罵二〇と判別された
ときにはステップ８６１０に進む。すなわち、本テッ７
ｉＩ号の描画が完了したので、次のチップ番号をセット
すゐ丸めに、アドレスカウンタ１４の値を＋１増分させ
ておく。
ローチャートを用いて詳細に説明する。文字パターン描
画処理はステップ８６００で始まシ、ステップ８６０１
において、１１１１７図のステップｓ１にて設定され九
先頭文字位蓋Ｘ。、Ｙｏをワークレジスタ１＋６−１．
１６−２に待避させると共に、ステップ８６０２にお
いて、１１〒７図のステラ７８１にて設定され丸文字の
桁徹Ｎをワークレジスタ１６−５に待避させる。次に、
ステップ８６０５において、アドレスカウンタ１４の１
＠書目（始めは、第４図に示す第６１１１目）の内容−
を取出し、ステラ：７８６０４において、値−をアドレ
スとして文字パターンデータバッファメモリ１５の内容
である１個の矩形もしくは台形の基本描画デークＸｉ’
、／ｉ’、町１，１，１を取出す。次に、ステップ５６
０５において、ステップ５６０４にて取出されたデータ
Ｘｉ’、 ｙｉ’、 ｌｌｉ’、 ｈｉ’に対して、フ
ィールド上でＯ位箇および大１ｉさに変換するためのｉ
ｉｉ橡変換ｔ Ｓｔ←ｘ＋ｘ６’・ム ’／ｉ ”−３’＋ ’ｌｉ’・Ａ Ｗ−←Ｗ′・Ａ 番 １ 崎←ル、′・Ａ を行い、それぞれ、ワークレジスタ１４−１゜１．６−
２．１６〒３．１６−４に待謙する。ステップ８６０６
において、ステラ７ｇ ６０５にて得られ九描−データ
’ｚｓ Ｙｚｓ町、ｈｉ をパターン横−回路１７に送
出し、パターン！ａＩｉ１１を行う。ステップ８６０６
においては、文字パターンデータバッファ１５のアドレ
スｓ内のデータが終了したか否かを物刻し、残存データ
があればステップ８６０３に戻る。逆に・ステップ５６
０６において残存データがなければ、ステップ５６０７
に進み、次の桁の文字パターンをＰａ画するためにワー
クレジスタ１６−５をｍ？ｍ−１にセットする。ステッ
プ８６０８においては、文字桁の最終行（７１１＝０）
か否かを判別し、ｍ ＝Ｑでなければステップ５６０９
において、次の文字の位幇を設定するために、ｘ４−Ｊ
＋ＤＸとし、しかる後に、ステップ５６０３に戻る。逆
に、ステップ８６０８１Ｃおいて、罵二〇と判別された
ときにはステップ８６１０に進む。すなわち、本テッ７
ｉＩ号の描画が完了したので、次のチップ番号をセット
すゐ丸めに、アドレスカウンタ１４の値を＋１増分させ
ておく。
ステップ８６１１にて文字パターン（チップ番号）描画
処理は完了する。
処理は完了する。
なお、上述の実施例においては、チップパターンのｍ副
符号としてチッｙｔｒ号すなわち数字を示し九が、英字
を含めることも桁数を増加させることもできる。この場
合には、状況に応じてアドレスカウンタ１４０ＢＣＤコ
ードのビット数を５以上且つ文字パターンデータバッフ
ァメモリ１５の容量を増加すればよい。
符号としてチッｙｔｒ号すなわち数字を示し九が、英字
を含めることも桁数を増加させることもできる。この場
合には、状況に応じてアドレスカウンタ１４０ＢＣＤコ
ードのビット数を５以上且つ文字パターンデータバッフ
ァメモリ１５の容量を増加すればよい。
（７）発明の詳細
な説明したように本発明によれば、各チック毎に変史且
つ記憶すべきデータ量を少なくでき、従って、データの
用意の労苦を軽減できると共に、データの記憶手段も小
型化できる。
つ記憶すべきデータ量を少なくでき、従って、データの
用意の労苦を軽減できると共に、データの記憶手段も小
型化できる。
第１図は一般的なウェーハを示す図、４２図は第１図の
１つのチップパターン２を示す図、第３図は本発明の一
実施例としての荷電ビーム露光静電を示すブロック回路
図、第４図は嬉５図のアドレスカウンタ１４の内部の一
例を示す図、第５図は第３図の文字パターンデータバッ
ファメモリ１５の内容の一例を示す図、第６図は数値文
字の一例を示す図、第７図は第３図の回路動作ｔ−訳明
するためのフローチャート、＃！８図は４！１７図のス
テップ８６の桿細なフローチャートである。 １富ウエーハ、２エテツフハターン、３：文字パターン
（チップ番号）、４−１．４−２．・・・４−２５ｚフ
イールド、１１−チップパターンデータバッファメモリ
、１２８テツプパタ一ン描画制一部、１３：文字パター
ン描画制御部、１４１アドレスカウンタ、１５：文字パ
ターンデータバッファ、１６−１〜１６−５：ワークレ
ジスタ、１７１パターン描−同格。 特許出１人 冨十迩株式会社 特許田顧代理人 弁理士 背 木 朗 弁理士西舘和之 弁塩士内田串男 弁理士 山 口 昭 Ｚ 第４図 第５図 １６囚 （’Ｚ上Ｔ２
１つのチップパターン２を示す図、第３図は本発明の一
実施例としての荷電ビーム露光静電を示すブロック回路
図、第４図は嬉５図のアドレスカウンタ１４の内部の一
例を示す図、第５図は第３図の文字パターンデータバッ
ファメモリ１５の内容の一例を示す図、第６図は数値文
字の一例を示す図、第７図は第３図の回路動作ｔ−訳明
するためのフローチャート、＃！８図は４！１７図のス
テップ８６の桿細なフローチャートである。 １富ウエーハ、２エテツフハターン、３：文字パターン
（チップ番号）、４−１．４−２．・・・４−２５ｚフ
イールド、１１−チップパターンデータバッファメモリ
、１２８テツプパタ一ン描画制一部、１３：文字パター
ン描画制御部、１４１アドレスカウンタ、１５：文字パ
ターンデータバッファ、１６−１〜１６−５：ワークレ
ジスタ、１７１パターン描−同格。 特許出１人 冨十迩株式会社 特許田顧代理人 弁理士 背 木 朗 弁理士西舘和之 弁塩士内田串男 弁理士 山 口 昭 Ｚ 第４図 第５図 １６囚 （’Ｚ上Ｔ２
Claims (1)
- 【特許請求の範囲】 １、 ｌｌＩ＆の同種チップパターンを繰返して形成
される試料に対して前記チップパターン毎に相異なる識
別符号を割当て、前記チップパター／を露光する際に前
記識別符号を同時に露光する荷電ビーム露光方法におい
て、前記チップパターンをチップパターン共通領域と職
別符号領域とに分割し、峡テップパターンを露光する際
に、前記チップパターン共通領域の露光をチップバター
／データにもとづいて行い且つ前記識別符号領域ｃｎ光
を各チップパターン毎に更新される職別符号データにも
とづいて行うようにし九ことを特徴とする荷電ビーム−
元方法。 ２、複数の同種チップパターンを繰返して形成される試
料に対して、前記チップパターン毎に相異なる１別符号
を割当て、前記チップパターンを露光する際に前記識別
符号を同時に露光する丸めの荷電ビーム露光装置におい
て、前記職別符号のための文字パターンデータを配憶す
るための文字パターンテーブルと、蚊文字パターンテー
ブルの少なくとも１つのアドレスを記憶するためのアド
レスカウンタとを設け、前記各チップパターンＯＳｔ＊
符号領竣を、前記アドレスカウンタに記憶され九アドレ
スＫＮ応する前記文字パターンテーブルのデータにもと
づいて露光するようにした荷電ビーム謔光装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21340981A JPS58116732A (ja) | 1981-12-29 | 1981-12-29 | 荷電ビ−ム露光方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21340981A JPS58116732A (ja) | 1981-12-29 | 1981-12-29 | 荷電ビ−ム露光方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58116732A true JPS58116732A (ja) | 1983-07-12 |
Family
ID=16638743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21340981A Pending JPS58116732A (ja) | 1981-12-29 | 1981-12-29 | 荷電ビ−ム露光方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58116732A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8049344B2 (en) * | 2008-02-27 | 2011-11-01 | Sharp Kabushiki Kaisha | Semiconductor apparatus, manufacturing method for the semiconductor apparatus, and electronic information device |
| WO2018117275A1 (en) | 2016-12-23 | 2018-06-28 | Mapper Lithography Ip B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| NL2018368B1 (en) * | 2017-02-13 | 2018-09-04 | Mapper Lithography Ip Bv | Data generation for fabricating unique chips using a charged particle multi-beamlet lithography system |
| US10079206B2 (en) | 2016-10-27 | 2018-09-18 | Mapper Lithography Ip B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| US10522472B2 (en) | 2016-09-08 | 2019-12-31 | Asml Netherlands B.V. | Secure chips with serial numbers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662318A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Semiconductor device and manufacturing of thereof |
-
1981
- 1981-12-29 JP JP21340981A patent/JPS58116732A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662318A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Semiconductor device and manufacturing of thereof |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8049344B2 (en) * | 2008-02-27 | 2011-11-01 | Sharp Kabushiki Kaisha | Semiconductor apparatus, manufacturing method for the semiconductor apparatus, and electronic information device |
| US10522472B2 (en) | 2016-09-08 | 2019-12-31 | Asml Netherlands B.V. | Secure chips with serial numbers |
| US10714427B2 (en) | 2016-09-08 | 2020-07-14 | Asml Netherlands B.V. | Secure chips with serial numbers |
| US11004800B2 (en) | 2016-09-08 | 2021-05-11 | Asml Netherlands B.V. | Secure chips with serial numbers |
| US11688694B2 (en) | 2016-09-08 | 2023-06-27 | Asml Netherlands B.V. | Secure chips with serial numbers |
| US10079206B2 (en) | 2016-10-27 | 2018-09-18 | Mapper Lithography Ip B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| US10418324B2 (en) | 2016-10-27 | 2019-09-17 | Asml Netherlands B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| US10600733B2 (en) | 2016-10-27 | 2020-03-24 | Asml Netherlands B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| US11152302B2 (en) | 2016-10-27 | 2021-10-19 | Asml Netherlands B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| WO2018117275A1 (en) | 2016-12-23 | 2018-06-28 | Mapper Lithography Ip B.V. | Fabricating unique chips using a charged particle multi-beamlet lithography system |
| EP3559752A4 (en) * | 2016-12-23 | 2020-08-19 | ASML Netherlands B.V. | PRODUCTION OF UNIQUE CHIPS WITH A LITHOGRAPHY SYSTEM WITH MULTIPLE CARRIER PART JETS |
| NL2018368B1 (en) * | 2017-02-13 | 2018-09-04 | Mapper Lithography Ip Bv | Data generation for fabricating unique chips using a charged particle multi-beamlet lithography system |
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