JP2653403B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術（第５〜８図） 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の一実施例（第１〜４図） 発明の効果 〔概 要〕 半導体装置の製造方法に関し、 外部端子を作成する際のミスを減少させ、基本素子に
多少の設計変更があってもセル作成プログラムを修正せ
ずに対応することができ、かつ端子座標を常にグリット
にのせることのできる半導体装置の製造方法を提供する
ことを目的とし、 各種論理演算や記憶を行う論理素子は、少なくとも内
部セルおよび該内部セルの信号をデータ処理するデータ
処理ブロックにより構成されるものであって、まず、該
論理素子のデータ処理ブロックを複数の基本素子を規則
的に配置して形成し、次いで、該基本素子に所定の外部
端子をそれぞれ割り付けて論理素子についてのレイアウ
ト設計を行う半導体装置の製造方法において、前記基本
素子に関する図形データを設け、該図形データは基本素
子と外部端子のそれぞれの配置を最適に行うような情報
を含み、各基本素子に外部端子を割り付ける際、前記図
形データに基づいて最適な割り付けを行うように構成す
る。
多少の設計変更があってもセル作成プログラムを修正せ
ずに対応することができ、かつ端子座標を常にグリット
にのせることのできる半導体装置の製造方法を提供する
ことを目的とし、 各種論理演算や記憶を行う論理素子は、少なくとも内
部セルおよび該内部セルの信号をデータ処理するデータ
処理ブロックにより構成されるものであって、まず、該
論理素子のデータ処理ブロックを複数の基本素子を規則
的に配置して形成し、次いで、該基本素子に所定の外部
端子をそれぞれ割り付けて論理素子についてのレイアウ
ト設計を行う半導体装置の製造方法において、前記基本
素子に関する図形データを設け、該図形データは基本素
子と外部端子のそれぞれの配置を最適に行うような情報
を含み、各基本素子に外部端子を割り付ける際、前記図
形データに基づいて最適な割り付けを行うように構成す
る。
本発明は、半導体装置の製造方法に係り、詳しくは、
半導体集積回路のレイアウト設計の改善を図った半導体
装置の製造方法に関する。
半導体集積回路のレイアウト設計の改善を図った半導体
装置の製造方法に関する。
一般に、半導体集積回路において、チップサイズの概
略値を決め、その内部の大まかな割り振りを決めるのが
レイアウト設計である。
略値を決め、その内部の大まかな割り振りを決めるのが
レイアウト設計である。
LSIのレイアウト設計を行う際には、設計に要する時
間や労力を削減したり各種検証を容易にするために、素
子（トランジスタやキャパシタ）をチップ上に一つずつ
レイアウトするのではなく、ある程度の論理機能をもっ
た単位、すなわち機能ブロック（functional block）毎
のレイアウト設計を予め完了しておいた後に、これらの
機能ブロック間の配置・配線設計を行いつつチップ全体
のレイアウト設計を完了するのが普通である。
間や労力を削減したり各種検証を容易にするために、素
子（トランジスタやキャパシタ）をチップ上に一つずつ
レイアウトするのではなく、ある程度の論理機能をもっ
た単位、すなわち機能ブロック（functional block）毎
のレイアウト設計を予め完了しておいた後に、これらの
機能ブロック間の配置・配線設計を行いつつチップ全体
のレイアウト設計を完了するのが普通である。
スタンダードセル（standard cell）方式（またはポ
リセル（polycell方式）ともいう）の目的は、ゲートア
レー方式と同程度の短い設計期間でより高密度でチップ
面積の小さいLSIを設計することにある。この方式で
は、まず何種類かの機能ブロック（インバータ、３入力
NOR、フリップフロップなど）を立上り・立下り遅延な
どの電気的特性に関する仕様を満たし、かつ、幅は異な
るが高さがほぼ同一の矩形領域内に収まるようにあらか
じめレイアウト設計をし、それらをセル（cell）として
ライブラリに登録しておく。次に、与えられた論理設計
仕様に基づいてこれらセルに対する配置・配線設計を行
って、所望のLSIを実現する。セルに対する配置・配線
設計はゲートアレー方式の場合と同様に幾つかのセル列
とそれらの間の配線領域とを用いて行われる。
リセル（polycell方式）ともいう）の目的は、ゲートア
レー方式と同程度の短い設計期間でより高密度でチップ
面積の小さいLSIを設計することにある。この方式で
は、まず何種類かの機能ブロック（インバータ、３入力
NOR、フリップフロップなど）を立上り・立下り遅延な
どの電気的特性に関する仕様を満たし、かつ、幅は異な
るが高さがほぼ同一の矩形領域内に収まるようにあらか
じめレイアウト設計をし、それらをセル（cell）として
ライブラリに登録しておく。次に、与えられた論理設計
仕様に基づいてこれらセルに対する配置・配線設計を行
って、所望のLSIを実現する。セルに対する配置・配線
設計はゲートアレー方式の場合と同様に幾つかのセル列
とそれらの間の配線領域とを用いて行われる。
スタンダードセル方式LSIにおいては、各セルの幅は
収容機能によって変化するが高さがほぼ一定であるた
め、レイアウト設計はしやすいものの、個々のセルの論
理機能がかなり限定されたものになる。したがって、マ
イクロプロセッサ、電卓用LSIのようにRAM、ROMのメモ
リやそのほかいろいろの種類の論理機能を１チップ上で
実現しなければならない場合には、この設計方式は有利
ではない。ジェネラルセル（general cell）方式は、こ
のような多種多様な論理機能を搭載するLSIの設計のた
めに導入された設計方式であり、そのレイアウト設計に
おいては、さまざまな論理機能を相異なる形状の矩形領
域で実現する各種セルに対する配置・配線設計を、チッ
プ画積最小という目的関数のもとで実行することが重要
な問題となる。
収容機能によって変化するが高さがほぼ一定であるた
め、レイアウト設計はしやすいものの、個々のセルの論
理機能がかなり限定されたものになる。したがって、マ
イクロプロセッサ、電卓用LSIのようにRAM、ROMのメモ
リやそのほかいろいろの種類の論理機能を１チップ上で
実現しなければならない場合には、この設計方式は有利
ではない。ジェネラルセル（general cell）方式は、こ
のような多種多様な論理機能を搭載するLSIの設計のた
めに導入された設計方式であり、そのレイアウト設計に
おいては、さまざまな論理機能を相異なる形状の矩形領
域で実現する各種セルに対する配置・配線設計を、チッ
プ画積最小という目的関数のもとで実行することが重要
な問題となる。
ところで、LSI開発が進むなかで上記のようなセルの
作成（特に、外部端子の割り付け）はいまだに手作業で
行っているのが現状であり、このように手作業で行えば
開発期間も増大してミスも多くなる。そこで、開発期間
の短縮およびミスの減少を図るためにセル開発の自動化
が必要になってきた。一般に、RAM、ROM等のメモリ素子
や、ALU（arithmetic and logical unit）、乗算器等の
データ処理ブロックなどは基本素子を規則的に配置した
構造になっていることから、基本素子の幅と高さとがわ
かれば任意のサイズ（ビット数、ワード数）のセルを自
動作成することができる。ここで、基本素子とは、RA
M、ROM等での１ビットの情報を記憶するメモリセルのト
ランジスタや配線などのマスタ・データが格納されてい
る最小機能ブロックのものをいう。
作成（特に、外部端子の割り付け）はいまだに手作業で
行っているのが現状であり、このように手作業で行えば
開発期間も増大してミスも多くなる。そこで、開発期間
の短縮およびミスの減少を図るためにセル開発の自動化
が必要になってきた。一般に、RAM、ROM等のメモリ素子
や、ALU（arithmetic and logical unit）、乗算器等の
データ処理ブロックなどは基本素子を規則的に配置した
構造になっていることから、基本素子の幅と高さとがわ
かれば任意のサイズ（ビット数、ワード数）のセルを自
動作成することができる。ここで、基本素子とは、RA
M、ROM等での１ビットの情報を記憶するメモリセルのト
ランジスタや配線などのマスタ・データが格納されてい
る最小機能ブロックのものをいう。
従来のこの種の自動設計方法としては、例えば第５〜
８図に示すようなものがある。第５図において、第５図
はRAM1の全体構成を示す図である。RAM1は所定の外部ク
ロックに基づき内部クロックを発生させて周辺回路を制
御するクロック２と、入力された外部アドレス信号をク
ロックに同期して回路内部にラッチするとともに、ラッ
チされたアドレス信号に基づいて内部アドレス信号を発
生するレジスタからなるレジスタブロック３と、内部ア
ドレス信号に基づいて図示しないワード線の中の一つを
選択し、選択されたワード線を充電する行アドレスデコ
ーダ等からなるデコーダブロック４と、内部アドレス信
号に基づいて図示しないビット線の一つを選択し、選択
されたビット線を充電する行アドレスデコーダ等からな
るセレクタブロック５と、多数の記憶セルがマトリクス
配列されたメモリブロック６と、を有し、メモリブロッ
ク６は図示は略すが行方向の多数のワード線と、列方向
の多数のビット線と、該ワード線の電位が所定の高電位
に上昇するとONし、所定の低電位に下降するとOFFする
スイッチ素子および該スイッチ素子を介してビット線に
接続される記憶素子からなる多数の記憶セルと、を備え
ている。なお、RAM1には、この他にもセンスアンプや入
出力回路および制御回路等の周辺回路を有しているが、
詳しい説明は省略する。
８図に示すようなものがある。第５図において、第５図
はRAM1の全体構成を示す図である。RAM1は所定の外部ク
ロックに基づき内部クロックを発生させて周辺回路を制
御するクロック２と、入力された外部アドレス信号をク
ロックに同期して回路内部にラッチするとともに、ラッ
チされたアドレス信号に基づいて内部アドレス信号を発
生するレジスタからなるレジスタブロック３と、内部ア
ドレス信号に基づいて図示しないワード線の中の一つを
選択し、選択されたワード線を充電する行アドレスデコ
ーダ等からなるデコーダブロック４と、内部アドレス信
号に基づいて図示しないビット線の一つを選択し、選択
されたビット線を充電する行アドレスデコーダ等からな
るセレクタブロック５と、多数の記憶セルがマトリクス
配列されたメモリブロック６と、を有し、メモリブロッ
ク６は図示は略すが行方向の多数のワード線と、列方向
の多数のビット線と、該ワード線の電位が所定の高電位
に上昇するとONし、所定の低電位に下降するとOFFする
スイッチ素子および該スイッチ素子を介してビット線に
接続される記憶素子からなる多数の記憶セルと、を備え
ている。なお、RAM1には、この他にもセンスアンプや入
出力回路および制御回路等の周辺回路を有しているが、
詳しい説明は省略する。
セレクタブロック５はデータ処理ブロックとして第５
図に示すようにアドレスバッファの１ビット分に相当す
る基本素子７が規則的に配置された構造となっている。
基本素子７には外部端子の座標Ａ、Ｂが内蔵されてお
り、後述する第６図に示すプログラムによって所定の配
置座標に端子Ａ、Ｂが割り付けられる。
図に示すようにアドレスバッファの１ビット分に相当す
る基本素子７が規則的に配置された構造となっている。
基本素子７には外部端子の座標Ａ、Ｂが内蔵されてお
り、後述する第６図に示すプログラムによって所定の配
置座標に端子Ａ、Ｂが割り付けられる。
第６図はLSIの基本素子における外部端子作成のプロ
グラムを示すフローチャートであり、このプログラムの
出力結果が第７、８図である。第６図中、Pn（ｎ＝1,2
……）はプログラムの各ステップを示す。
グラムを示すフローチャートであり、このプログラムの
出力結果が第７、８図である。第６図中、Pn（ｎ＝1,2
……）はプログラムの各ステップを示す。
プログラムが開始すると、まず、P1で基本素子７の幅
WDを、例えば20μｍに設定し、P2で次式に従って基本
素子７に内蔵されている“A"端子の座標を求める（第７
図参照）。
WDを、例えば20μｍに設定し、P2で次式に従って基本
素子７に内蔵されている“A"端子の座標を求める（第７
図参照）。
次いで、P3で次式に従って基本素子７に内蔵されて
いる“B"端子の座標を求め（第７図参照）、P4で基本素
子７配置する座標の初期設定を行う（SX＝0,SY＝０）。
いる“B"端子の座標を求め（第７図参照）、P4で基本素
子７配置する座標の初期設定を行う（SX＝0,SY＝０）。
ステップP5〜P9では基本素子７を並べる数ｎだけ処理
をループさせて、基本素子７各々に外部端子A,Bを出力
させる。すなわち、P5で基本素子７を（SX,SY）の座標
に出力し、P6で“A"端子を（SX＋Ｘ−A,SY＋Ｙ−Ｂ）の
座標に出力する。次いで、P7で“B"端子を（SX＋Ｘ−B,
SY＋Ｙ−Ｂ）の座標に出力し、P8で次式に従って基本
素子７を配置する座標SXをメモリブロック６の幅WD＝20
だけシフトさせる。
をループさせて、基本素子７各々に外部端子A,Bを出力
させる。すなわち、P5で基本素子７を（SX,SY）の座標
に出力し、P6で“A"端子を（SX＋Ｘ−A,SY＋Ｙ−Ｂ）の
座標に出力する。次いで、P7で“B"端子を（SX＋Ｘ−B,
SY＋Ｙ−Ｂ）の座標に出力し、P8で次式に従って基本
素子７を配置する座標SXをメモリブロック６の幅WD＝20
だけシフトさせる。
SX＝SX′＋WD …… 但し、SX′：前回の値 P9では処理が基本素子７の数ｎだけループしたか否か
を判別し、ｎ回ループしたときは処理を終え、ｎ回ルー
プしていないときは、再びP5に戻る。
を判別し、ｎ回ループしたときは処理を終え、ｎ回ルー
プしていないときは、再びP5に戻る。
以上のプログラムを実行することにより、第７図に示
すような出力結果を得ている。
すような出力結果を得ている。
しかしながら、このような従来のレイアウト設計法を
用いた半導体装置の製造方法にあっては、特にセルの種
類が異なる場合、次のような問題点があった。
用いた半導体装置の製造方法にあっては、特にセルの種
類が異なる場合、次のような問題点があった。
すなわち、セルの端子はセルの種類によってそれぞれ
配置座標が異なるため、端子を出力する際には端子の配
置座標を第６図に示すようなセル作成プログラム内に持
たせて出力させる必要がある。しかし、このような方法
ではどうしてもミスが入り易く、また基本素子の設計変
更等があった場合には変更毎に上記プログラムを修正し
なければならない。
配置座標が異なるため、端子を出力する際には端子の配
置座標を第６図に示すようなセル作成プログラム内に持
たせて出力させる必要がある。しかし、このような方法
ではどうしてもミスが入り易く、また基本素子の設計変
更等があった場合には変更毎に上記プログラムを修正し
なければならない。
さらに、第８図の出力結果例に示すように、基本素子
７のサイズが18μｍ、グリッド・ピッチが４μｍ、
“A"、“B"端子の配置がそれぞれ図中に示す位置にあ
り、基本素子７のサイズがグリッド（GRID）にのってい
ないときなどは端子をグリッド上にのせることは困難で
あった。
７のサイズが18μｍ、グリッド・ピッチが４μｍ、
“A"、“B"端子の配置がそれぞれ図中に示す位置にあ
り、基本素子７のサイズがグリッド（GRID）にのってい
ないときなどは端子をグリッド上にのせることは困難で
あった。
そこで本発明は、外部端子を作成する際のミスを減少
させ、基本素子に多少の設計変更があってもセル作成プ
ログラムを修正せずに対応することができ、かつ端子座
標を常にグリッドにのせることのできる半導体装置の製
造方法を提供することを目的としている。
させ、基本素子に多少の設計変更があってもセル作成プ
ログラムを修正せずに対応することができ、かつ端子座
標を常にグリッドにのせることのできる半導体装置の製
造方法を提供することを目的としている。
本発明による半導体装置の製造方法は上記目的達成の
ため、各種論理演算や記憶を行う論理素子は、少なくと
も内部セルおよび該内部セルの信号をデータ処理するデ
ータ処理ブロックにより構成されるものであって、ま
ず、該論理素子のデータ処理ブロックを複数の基本素子
を規則的に配置して形成し、次いで、該基本素子に所定
の外部端子をそれぞれ割り付けて論理素子についてのレ
イアウト設計を行う半導体装置の製造方法において、前
記基本素子に関する図形データを設け、該図形データは
基本素子と外部端子のそれぞれの配置を最適に行うよう
な情報を含み、各基本素子に外部端子を割り付ける際、
前記図形データに基づいて最適な割り付けを行うように
している。
ため、各種論理演算や記憶を行う論理素子は、少なくと
も内部セルおよび該内部セルの信号をデータ処理するデ
ータ処理ブロックにより構成されるものであって、ま
ず、該論理素子のデータ処理ブロックを複数の基本素子
を規則的に配置して形成し、次いで、該基本素子に所定
の外部端子をそれぞれ割り付けて論理素子についてのレ
イアウト設計を行う半導体装置の製造方法において、前
記基本素子に関する図形データを設け、該図形データは
基本素子と外部端子のそれぞれの配置を最適に行うよう
な情報を含み、各基本素子に外部端子を割り付ける際、
前記図形データに基づいて最適な割り付けを行うように
している。
本発明では、基本素子と外部端子のそれぞれの配置を
最適に行うような情報を含んだ図形データが、基本素子
データ内に外部端子情報として設けられ、外部端子を割
り付ける際には該図形データに基づいて最適な割り付け
が行われる。
最適に行うような情報を含んだ図形データが、基本素子
データ内に外部端子情報として設けられ、外部端子を割
り付ける際には該図形データに基づいて最適な割り付け
が行われる。
したがって、外部端子を作成する際のミスが防止され
るとともに、基本素子に多少の設計変更があってもプロ
グラムの修正を行うことがなく、セルの自動レイアウト
化が適切な実現される。
るとともに、基本素子に多少の設計変更があってもプロ
グラムの修正を行うことがなく、セルの自動レイアウト
化が適切な実現される。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る半導体装置の製造方法の一
実施例を示す図であり、特にRAMの基本素子に端子を作
成する例である。第５図に示した従来例と同一構成部分
には同一符号を付してその説明を省略する。
実施例を示す図であり、特にRAMの基本素子に端子を作
成する例である。第５図に示した従来例と同一構成部分
には同一符号を付してその説明を省略する。
まず、構成を説明する。第１図において、セレクタブ
ロック（データ処理ブロック）５は前記第５図に示すよ
うに複数の基本素子７が規則的に配置された構造となっ
ており、基本素子７のデータは第２図に示すように所定
の図形データファイル８に格納されている。基本素子７
のデータには外部端子情報として端子配置用の“A"、
“B"の文字の図形データおよび端子を確実にグリッドに
のせるための幅付き端子配置用の図形データがあり、各
図形データの更新等はCPU9により行われる。すなわち、
カード10を入力することにより、所定の図形データ更新
プログラムが起動され、更新用のデータが読み込まれる
と、CPU9では指定された図形データファイル８のデータ
を更新し、更新後の図形データが出力図形データファイ
ル11に出力される。
ロック（データ処理ブロック）５は前記第５図に示すよ
うに複数の基本素子７が規則的に配置された構造となっ
ており、基本素子７のデータは第２図に示すように所定
の図形データファイル８に格納されている。基本素子７
のデータには外部端子情報として端子配置用の“A"、
“B"の文字の図形データおよび端子を確実にグリッドに
のせるための幅付き端子配置用の図形データがあり、各
図形データの更新等はCPU9により行われる。すなわち、
カード10を入力することにより、所定の図形データ更新
プログラムが起動され、更新用のデータが読み込まれる
と、CPU9では指定された図形データファイル８のデータ
を更新し、更新後の図形データが出力図形データファイ
ル11に出力される。
次に、作用を説明する。
第３図は外部端子作成のプログラムを示すフローチャ
ートであり、従来例と同一処理を行うステップには同一
番号を付してその説明を省略し、異なるステップには○
印で囲むステップ番号を付してその内容を説明する。P1
を経ると、P11で“A"の文字の図形データの座標をTX,TY
に代入し、P12で次式に従って基本素子７に内蔵され
ている“A"端子の座標を求める。
ートであり、従来例と同一処理を行うステップには同一
番号を付してその説明を省略し、異なるステップには○
印で囲むステップ番号を付してその内容を説明する。P1
を経ると、P11で“A"の文字の図形データの座標をTX,TY
に代入し、P12で次式に従って基本素子７に内蔵され
ている“A"端子の座標を求める。
次いで、P13で“B"の文字の図形データの座標をTX,TY
に代入し、P14で次式に従って基本素子７に内蔵され
ている“B"端子の座標を求め、P4に進む。
に代入し、P14で次式に従って基本素子７に内蔵され
ている“B"端子の座標を求め、P4に進む。
このように、本実施例では基本素子７が端子配置用の
図形データおよび幅付き端子配置用の図形データを有し
ている。したがって、特に、セルの種類が異なり配置座
標が異なる場合であっても、基本素子７自身が端子座標
を文字の図形データとして持っているので、外部端子の
割り付けを手作業で行う必要はなく、レイアウトを自動
化させることができる。その結果、端子作成の際のミス
を格段に減少させるとともに、多少の設計変更を行う必
要が生じても、基本素子７自身が配置座標を図形データ
として持っているので、従来例で述べたようなセル作成
プログラムを変更させなくてもよい。
図形データおよび幅付き端子配置用の図形データを有し
ている。したがって、特に、セルの種類が異なり配置座
標が異なる場合であっても、基本素子７自身が端子座標
を文字の図形データとして持っているので、外部端子の
割り付けを手作業で行う必要はなく、レイアウトを自動
化させることができる。その結果、端子作成の際のミス
を格段に減少させるとともに、多少の設計変更を行う必
要が生じても、基本素子７自身が配置座標を図形データ
として持っているので、従来例で述べたようなセル作成
プログラムを変更させなくてもよい。
また、第３図に示すプログラムを実行した場合の出力
例を第４図に示すように、基本素子７のサイズWDがグリ
ッドにのっていない場合であっても、文字データを２点
指定することにより、その２点間でグリッドにのる座標
を探し出して端子を出力して、常に端子座標をグリッド
にのせることができる。
例を第４図に示すように、基本素子７のサイズWDがグリ
ッドにのっていない場合であっても、文字データを２点
指定することにより、その２点間でグリッドにのる座標
を探し出して端子を出力して、常に端子座標をグリッド
にのせることができる。
以上述べたように本実施例では従来手作業で行ってい
たセルの作成を自動化させることができ、作業性を大幅
に向上させることができる。
たセルの作成を自動化させることができ、作業性を大幅
に向上させることができる。
本発明によれば、基本素子と外部端子のそれぞれの配
置を最適に行うような情報を含んだ基本素子に関する図
形データを外部端子情報として設け、外部端子割り付け
の際には該図形データに基づいて割り付けを行っている
ので、外部端子を作成する際のミスを防止しつつ、基本
素子に多少の設計変更があってもプログラムの修正を行
うことがなく、セルの作成を自動化することができる。
置を最適に行うような情報を含んだ基本素子に関する図
形データを外部端子情報として設け、外部端子割り付け
の際には該図形データに基づいて割り付けを行っている
ので、外部端子を作成する際のミスを防止しつつ、基本
素子に多少の設計変更があってもプログラムの修正を行
うことがなく、セルの作成を自動化することができる。
第１〜４図は本発明に係る半導体装置の製造方法の一実
施例を示す図であり、 第１図はその基本素子のセレクタブロックを示す図、 第２図はその基本素子の図形データが格納されているフ
ァイルを示す図、 第３図はその外部端子作成のプログラムを示すフローチ
ャート、 第４図はその出力結果を示す図、 第５〜８図は従来の半導体装置の製造方法を示す図であ
り、 第５図はそのRAMの構成を示す図、 第６図はその外部端子作成のプログラムを示すフローチ
ャート、 第７図はその出力結果を示す図、 第８図はその出力結果を示すその他の図である。 １……RAM（論理素子）、 ５……セレクタブロック（データ処理ブロック）、 ７……基本素子、 ８、11……図形データファイル（図形データ）。
施例を示す図であり、 第１図はその基本素子のセレクタブロックを示す図、 第２図はその基本素子の図形データが格納されているフ
ァイルを示す図、 第３図はその外部端子作成のプログラムを示すフローチ
ャート、 第４図はその出力結果を示す図、 第５〜８図は従来の半導体装置の製造方法を示す図であ
り、 第５図はそのRAMの構成を示す図、 第６図はその外部端子作成のプログラムを示すフローチ
ャート、 第７図はその出力結果を示す図、 第８図はその出力結果を示すその他の図である。 １……RAM（論理素子）、 ５……セレクタブロック（データ処理ブロック）、 ７……基本素子、 ８、11……図形データファイル（図形データ）。
Claims (1)
- 【請求項１】各種論理演算や記憶を行う論理素子は、少
なくとも内部セルおよび該内部セルの信号をデータ処理
するデータ処理ブロックにより構成されるものであっ
て、 まず、該論理素子のデータ処理ブロックを複数の基本素
子を規則的に配置して形成し、 次いで、該基本素子に所定の外部端子をそれぞれ割り付
けて論理素子についてのレイアウト設計を行う半導体装
置の製造方法において、 前記基本素子に関する図形データを設け、 該図形データは基本素子と外部端子のそれぞれの配置を
最適に行うような情報を含み、 各基本素子に外部端子を割り付ける際、前記図形データ
に基づいて最適な割り付けを行うようにしたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314774A JP2653403B2 (ja) | 1987-12-10 | 1987-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314774A JP2653403B2 (ja) | 1987-12-10 | 1987-12-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01154279A JPH01154279A (ja) | 1989-06-16 |
| JP2653403B2 true JP2653403B2 (ja) | 1997-09-17 |
Family
ID=18057427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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- 1987-12-10 JP JP62314774A patent/JP2653403B2/ja not_active Expired - Fee Related
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