JPH01154279A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　　　　（第５〜８図）発明が解
決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の一実施例　　　　　（第１〜４図）発明の効果 〔概　要〕 半導体装置の製造方法に関し、 外部端子を作成する際のミスを減少させ、基本素子に多
少の設計変更があってもセル作成プログラムを修正せず
に対応することができ、かつ端子座標を常にグリッドに
のせることのできる半導体装置の製造方法を提供するこ
とを目的とし、各種論理演算や記憶を行う論理素子は、
少なくとも内部セルおよび該内部セルの信号をデータ処
理するデータ処理ブロックにより構成されるものであっ
て、まず、該論理素子のデータ処理ブロックを複数の基
本素子を規則的に配置して形成し、次いで、該基本素子
に所定の外部端子をそれぞれ割り付けて論理素子につい
てのレイアウト設計を行う半導体装置の製造方法におい
て、前記基本素子に関する図形データを設け、該図形デ
ータは基本素子と外部端子のそれぞれの配置を最適に行
うような情報を含み、各基本素子に外部端子を割り付け
る際、前記図形データに基づいて最適な割り付けを行う
ように構成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、詳しくは、半
導体集積回路のレイアウト設計の改善を図った半導体装
置の製造方法に関する。

一般に、半導体集積回路において、チップサイズの概略
値を決め、その内部の大まかな割り振りを決めるのがレ
イアウト設計である。

ＬＳＩのレイアウト設計を行う際には、設計に要する時
間や労力を削減したり各種検証を容易にするために、素
子（トランジスタやキャパシタ）をチップ上に一つずつ
レイアウトするのではなく、ある程度の論理機能をもっ
た単位、すなわち機能ブロック（ｆｕｎｃｔｉｏｎａ’
ｌ　ｂｌｏｃｋ）毎のレイアウト設計を予め完了してお
いた後に、これらの機能ブロック間の配置・配線設計を
行いつつチップ全体のレイアウト設計を完了するのが普
通である。

〔従来の技術〕

スタンダードセル（ｓｔａｎｄａｒｄ　ｃｅｌｌ）方式
（またはポリセル（ｐｏｌｙｃｅ１１方式）ともいう）
の目的は、ゲートアレ一方式と同程度の短い設計期間で
より高密度でチップ面積の小さいＬＳＩを設計すること
にある。この方式では、まず何種類かの機能ブロック（
インバータ、３人力ＮＯＲ，フリップフロップなど）を
立上り・立下り遅延などの電気的特性に関する仕様を満
たし、かつ、幅は異なるが高さがほぼ同一の矩形領域内
に収まるようにあらかじめレイアウト設計をし、それら
をセル（ｅｅｌｌ）としてライブラリに登録しておく。

次に、与えられた論理設計仕様に基づいてこれらセルに
対する配置・配線設計を行って、所望のＬＳＩを実現す
る。セルに対する配置・配線設計はゲートアレ一方式の
場合と同様に幾つかのセル列とそれらの間の配線領域と
を用いて行われる。

スタンダードセル方式ＬＳＩにおいては、各セルの幅は
収容機能によって変化するが高さがほぼ一定であるため
、レイアウト設計はしやすいものの、個々のセルの論理
機能がかなり限定されたものになる。したがって、マイ
クロプロセッサ、電卓用ＬＳＩのようにＲＡＭ、ＲＯＭ
のメモリやそのほかいろいろの種類の論理機能を１チツ
プ上で実現しければならない場合には、この設計方式は
有利ではない。ジェネラルセル（ｇｅｎｅｒａｌ　ｃｅ
ｌｌ）方式は、このような多種多様な論理機能を搭載す
るＬＳＩの設計のために導入された設計方式であり、そ
のレイアウト設計においては、さまざまな論理機能を相
異なる形状の矩形領域で実現する各種セルに対する配置
・配線設計を、チップ直積最小という目的関数のもとで
実行することが重要な問題となる。

ところで、ＬＳＩ開発が進むなかで上記のようなセルの
作成（特に、外部端子の割り付け）はいまだに手作業で
行っているのが現状であり、このように手作業で行えば
開発期間も増大してミスも多くなる。そこで、開発期間
の短縮およびミスの減少を図るためにセル開発の自動化
が必要になってきた。一般に、ＲＡＭ、ＲＯＭ等のメモ
リ素子や、Ａ　Ｌ　Ｕ　（ａｒｉｔｈｍｅｔｉｃ　ａｎ
ｄ　ｌｏｇｉｃａｌ　ｕｎｉｔ　）、乗算器等のデータ
処理ブロックなどは基本素子を規則的に配置した構造に
なっていることから、基本素子の幅と高さとがわかれば
任意のサイズ（ビット数、ワード数）のセルを自動作成
することができる。ここで、基本素子とは、ＲＡＭ、Ｒ
ＯＭ等での１ビツトの情報を記憶するメモリセルのトラ
ンジスタや配線などのマスク・データが格納されている
最小機能ブロックのものをいう。

従来のこの種の自動設計方法としては、例えば第５〜８
図に示すようなものがある。第５図において、第５図は
ＲＡＭＩの全体構成を示す図である。ＲＡＭＩは所定の
外部クロックに基づき内部クロックを発生させて周辺回
路を制御するクロック２と、入力された外部アドレス信
号をクロックに同期して回路内部にラッチするとともに
、ラッチされたアドレス信号に基づいて内部アドレス信
号を発生するレジスタからなるレジスタブロック３と、
内部アドレス信号に基づいて図示しないワード線の中の
一つを選択し、選択されたワード線を充電する行アドレ
スデコーダ等からなるデコーダブロック４と、内部アド
レス信号に基づいて図示しないビット線の一つを選択し
、選択されたビット線を充電する行アドレスデコーダ等
からなるセレクタブロック５と、多数の記憶セルがマト
リクス配列されたメモリブロック６と、を有し、メモリ
ブロック６は図示は略すが行方向の多数のワード線と、
列方向の多数のビット線と、該ワード線の電位が所定の
高電位に上昇するとＯＮＬ、所定の低電位に下降すると
ＯＦＦするスイッチ素子および該スイッチ素子を介して
ビット線に接続される記憶素子からなる多数の記憶セル
と、を備えている。なお、ＲＡＭＩには、この他にもセ
ンスアンプや入出力回路および制御回路等の周辺回路を
有しているが、詳しい説明は省略する。

セレクタブロック５はデータ処理ブロックとして第５図
に示すようにアドレスバッファの１ビット分に相当する
基本素子７が規則的に配置された構造となっている。基
本素子７には外部端子の座標Ａ、Ｂが内蔵されており、
後述する第６図に示すプログラムによって所定の配置座
標に端子Ａ、Ｂが割り付けられる。

第６図はＬＳＩの基本素子における外部端子作成のプロ
グラムを示すフローチャートであり、このプログラムの
出力結果が第７．８図である。第６図中、Ｐｎ　（ｎ＝
１．２・・・・・・）はプログラムの各ステップを示す
。

プログラムが開始すると、まず、Ｐ、で基本素子７の幅
ＷＤを、例えば２０μｍに設定し、Ｐ２で次式■に従っ
て基本素子７に内蔵されている“Ａ”端子の座標を求め
る（第７図参照）。

次いで、Ｐ３で次式〇に従って基本素子７に内蔵されて
いる“Ｂ”端子の座標を求め（第７図参照）、Ｐ４で基
本素子７を配置する座標の初期設定を行う（ＳＸ＝Ｏ，
５Ｙ＝Ｏ）。

ステップＰ、〜Ｐ９では基本素子７を並べる数ｎだけ処
理をループさせて、基本素子７各々に外部端子Ａ、Ｂを
出力させる。すなわち、Ｐ５で基本素子７を（ＳＸ、Ｓ
Ｙ）の座標に出力し、Ｐ６で′″Ａ”端子を（ＳＸ＋Ｘ
−Ａ、ＳＹ＋Ｙ−Ｂ）の座標に出力する。次いで、Ｐ、
で“Ｂ”端子を（ＳＸ＋Ｘ−Ｂ、ＳＹ＋Ｙ−Ｂ）の座標
に出力し、Ｐ８で次式■に従って基本素子７を配置する
座標ＳＸをメモリブロック６の幅ＷＤ＝２０だけシフト
させる。

５Ｘ＝ＳＸ　’　＋ＷＤ　　・・・・・・■但し、ＳＸ
′：前回の値 Ｐ９では処理が基本素子７の数ｎだけループしたか否か
を判別し、６回ループしたときは処理を終え、６回ルー
プしていないときは、再びＰ、に戻る。

以上のプログラムを実行することにより、第７図に示す
ような出力結果を得ている。

〔発明が解決しようとする問題点〕

しかしながら、このような従来のレイアウト設計法を用
いた半導体装置の製造方法にあっては、特にセルの種類
が異なる場合、次のような問題点があった。

すなわち、セルの端子はセルの種類によってそれぞれ配
置座標が異なるため、端子を出力する際には端子の配置
座標を第６図に示すようなセル作成プログラム内に持た
せて出力させる必要がある。

しかし、このような方法ではどうしてもミスが入り易く
、また基本素子の設計変更等があった場合には変更毎に
上記プログラムを修正しなければならない。

さらに、第８図の出力結果例に示すように、基本素子７
のサイズが１８μｍ、グリッド・ピッチが４μｍ、“Ａ
”、“Ｂ”端子の配置がそれぞれ図中に示す位置にあり
、基本素子７のサイズがグリッド（ＧＲＩＤ）にのって
いないときなどは端子をグリッド上にのせることは困難
であった。

そこで本発明は、外部端子を作成する際のミスを減少さ
せ、基本素子に多少の設計変更があってもセル作成プロ
グラムを修正せずに対応することができ、かつ端子座標
を常にグリッドにのせることのできる半導体装置の製造
方法を提供することを目的としている。

〔問題点を解決するための手段〕

本発明による半導体装置の製造方法は上記目的達成のた
め、各種論理演算や記憶を行う論理素子は、少なくとも
内部セルおよび該内部セルの信号をデータ処理するデー
タ処理ブロックにより構成されるものであって、まず、
該論理素子のデータ処理ブロックを複数の基本素子を規
則的に配置して形成し、次いで、該基本素子に所定の外
部端子をそれぞれ割り付けて論理素子についてのレイア
ウト設計を行う半導体装置の製造方法において、前記基
本素子に関する図形データを設け、該図形データは基本
素子と外部端子のそれぞれの配置を最適に行うような情
報を含み、各基本素子に外部端子を割り付ける際、前記
図形データに基づいて最適な割り付けを行うようにして
いる。

〔作　用〕

本発明では、基本素子と外部端子のそれぞれの配置を最
適に行うような情報を含んだ図形データが、基本素子デ
ータ内に外部端子情報として設けられ、外部端子を割り
付ける際には該図形データに基づいて最適な割り付けが
行われる。

したがって、外部端子を作成する際のミスが防止される
とともに、基本素子に多少の設計変更があってもプログ
ラムの修正を行うことがなく、セルの自動レイアウト化
が適切に実現される。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１〜４図は本発明に係る半導体装置の製造方法の一実
施例を示す図であり、特にＲＡＭの基本素子に端子を作
成する例である。第５図に示した従来例と同一構成部分
には同一符号を付してその説明を省略する。

まず、構成を説明する。第１図において、セレクタブロ
ック（データ処理ブロック）５は前記第５図に示すよう
に複数の基本素子７が規則的に配置された構造となって
おり、基本素子７のデータは第２図に示すように所定の
図形データファイル８に格納されている。基本素子７の
データには外部端子情報として端子配置用の“Ａ”、“
Ｂ”の文字の図形データおよび端子を確実にグリッドに
のせるための幅付き端子配置用の図形データがあり、各
図形データの更新等はＣＰＵ９により行われる。すなわ
ち、カード１０を入力することにより、所定の図形デー
タ更新プログラムが起動され、更新用のデータが読み込
まれると、ＣＰＵ９では指定された図形データファイル
８のデータを更新し、更新後の図形データが出力図形デ
ータファイル１１に出力される。

次に、作用を説明する。

第３図は外部端子作成のプログラムを示すフローチャー
トであり、従来例と同一処理を行うステップには同一番
号を付してその説明を省略し、異なるステップには○印
で囲むステップ番号を付してその内容を説明する。Ｐｌ
を経ると、ｐＨで“Ａ”の文字の図形データの座標をＴ
Ｘ、ＴＹに代入し、Ｐ１□で次式■に従って基本素子７
に内蔵されている１Ａ”端子の座標を求める。

次いで、ＰＩ３で“Ｂ”の文字の図形データの座標をＴ
Ｘ、ＴＹに代入し、Ｐｌ４で次式■に従って基本素子７
に内蔵されている“Ｂ”端子の座標を求め、Ｐ４に進む
。

このように、本実施例では基本素子７が端子配置用の図
形データおよび幅付き端子配置用の図形データを有して
いる。したがって、特に、セルの種類が異なり配置座標
が異なる場合であっても、基本素子７自身が端子座標を
文字の図形データとして持っているので、外部端子の割
り付けを手作業で行う必要はなく、レイアウトを自動化
させることができる。その結果、端子作成の際のミスを
格段に減少させるとともに、多少の設計変更を行う必要
が生じても、基本素子７自身が配置座標を図形データと
して持っているので、従来例で述べたようなセル作成プ
ログラムを変更させなくてもよい。

また、第３図に示すプログラムを実行した場合の出力例
を第４図に示すように、基本素子７のサイズＷＤがグリ
ッドにのっていない場合であっても、文字データを２点
指定することにより、その２点間でグリッドにのる座標
を探し出して端子を出力して、常に端子座標をグリッド
にのせることができる。

以上述べたように本実施例では従来手作業で行っていた
セルの作成を自動化させることができ、作業性を大幅に
向上させることができる。

〔効　果〕

本発明によれば、基本素子と外部端子のそれぞれの配置
を最適に行うような情報を含んだ基本素子に関する図形
データを外部端子情報として設け、外部端子割り付けの
際には該図形データに基づいて割り付けを行っているの
で、外部端子を作成する際のミスを防止しつつ、基本素
子に多少の設計変更があってもプログラムの修正を行う
ことがなく、セルの作成を自動化することができる。

【図面の簡単な説明】

第１〜４図は本発明に係る半導体装置の製造方法の一実
施例を示す図であり、 第１図はその基本素子のセレクタブロックを示す図、 第２図はその基本素子の図形データが格納されているフ
ァイルを示す図、 第３図はその外部端子作成のプログラムを示すフローチ
ャート、 第４図はその出力結果を示す図、 第５〜８図は従来の半導体装置の製造方法を示す図であ
り、 第５図はそのＲＡＭの構成を示す図、 第６図はその外部端子作成のプログラムを示すフローチ
ャート、 第７図はその出力結果を示す図、 第８図はその出力結果を示すその他の図である。 １・・・・・・ＲＡＭ　（論理素子）、５・・・・・・
セレクタブロック　（データ処理ブロック）、７・・・
・・・基本素子、 ８．１１・・・・・・図形データファイル（図形データ
）。

Claims (1)

1. 【特許請求の範囲】 　各種論理演算や記憶を行う論理素子は、少なくとも内
   部セルおよび該内部セルの信号をデータ処理するデータ
   処理ブロックにより構成されるものであって、 まず、該論理素子のデータ処理ブロックを複数の基本素
   子を規則的に配置して形成し、 次いで、該基本素子に所定の外部端子をそれぞれ割り付
   けて論理素子についてのレイアウト設計を行う半導体装
   置の製造方法において、 前記基本素子に関する図形データを設け、 該図形データは基本素子と外部端子のそれぞれの配置を
   最適に行うような情報を含み、 各基本素子に外部端子を割り付ける際、前記図形データ
   に基づいて最適な割り付けを行うようにしたことを特徴
   とする半導体装置の製造方法。