CN105975644B - 设计半导体集成电路的方法、系统及计算机程序产品 - Google Patents

设计半导体集成电路的方法、系统及计算机程序产品 Download PDF

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Abstract

本发明涉及一种设计半导体集成电路的方法。该方法包括：将半导体集成电路的衬底的设计区分隔为单元块，其中邻近的各单元块之间的距离可以大于或等于由半导体集成电路的设计规则定义的最小距离，以提供分离的单元块；在分离的单元块中设计半导体集成电路的布局；以及对各个分离的单元块中的每一个单独着色。

Description

设计半导体集成电路的方法、系统及计算机程序产品
技术领域
本发明构思的实施例涉及半导体领域，更具体地，涉及半导体集成电路的布局。
背景技术
可以使用布局来设计半导体集成电路(IC)，这些布局示出了构成各种电路的电路图案(即，布局)的位置和连接。随着电路图案的尺寸减小，半导体IC的设计可以包括：针对双重图案化过程或多图案化过程为布局进行着色。目前针对IC布局的着色问题已有许多研究。
发明内容
根据本发明构思的各实施例可提供用于提供集成电路的布局数据的方法、系统和计算机程序产品。依照这些实施例，一种设计半导体集成电路的方法可以包括步骤：将半导体集成电路(IC)的衬底的设计区分隔为单元块，邻近的各单元块之间的距离大于或等于由半导体IC的设计规则所定义的最小距离，以提供分离的单元块；在各分离的单元块中设计半导体集成电路的布局；以及对各分离的单元块中的每一个的布局单独着色。
在根据本发明构思的一些实施例中，顺序地执行对各分离的单元块中的每一个的布局单独着色的步骤。在根据本发明构思的一些实施例中，每个单元块的面积相等。在根据本发明构思的一些实施例中，由布局分解工具执行对各分离的单元块中的每一个的布局单独着色的步骤，其中每个单元块的面积与布局分解工具的数据处理能力成比例。
在根据本发明构思的一些实施例中，设计半导体集成电路的布局的步骤包括在衬底上设置在第一方向上具有恒定的长度的逻辑单元，其中邻近的各单元块之间在第一方向上的距离小于逻辑单元在第一方向上的长度。在根据本发明构思的一些实施例中，邻近的各单元块之间在第一方向上的距离不同于邻近的各单元块之间在垂直于第一方向的第二方向上的距离。
在根据本发明构思的一些实施例中，一种设计半导体集成电路的方法可以包括步骤：根据多项半导体集成电路(IC)的设计规则，在设计区中分隔单元块；在各单元块中设计布局；以及对各单元块中的每一个的布局彼此分离地进行着色。
在根据本发明构思的一些实施例中，各单元块中的至少一个的形状不同于其他单元块的形状。在根据本发明构思的一些实施例中，该方法还包括步骤：根据设计规则对每个单元块的已着色的布局单独进行检查。在根据本发明构思的一些实施例中，顺序地执行对每个单元块的已着色的布局进行检查的步骤。
在根据本发明构思的一些实施例中，一种设计半导体集成电路的方法可以包括步骤：通过在设计区内设置隔断单元来分隔半导体集成电路(IC)的衬底的设计区，以提供分离的设计区；通过在各隔断单元之间设置逻辑单元来根据电路原理图设计半导体IC的布局；以及对各分离的设计区中的布局进行着色，其中各分离的设计区之间的距离是由一项或多项设计规则定义的最小距离。
在根据本发明构思的一些实施例中，设计半导体IC的布局的步骤还包括在设计区的外侧设置封端单元，其中封端单元与逻辑单元之间的距离大于或等于所述最小距离。
在根据本发明构思的一些实施例中，一种计算机程序产品可包括有形的计算机可读存储介质，其包括在其中实现的计算机可读程序，当处理器执行该程序时，使得该处理器执行操作，所述操作包括：将半导体集成电路(IC)的衬底的设计区分隔为多个单元块，各单元块中的每一个彼此之间以大于或等于半导体IC的设计规则的最小距离分隔开；然后在多个单元块中的每一个中针对半导体IC的设计产生布局数据。
在根据本发明构思的一些实施例中，该计算机程序产品还可以包括在所述介质中实现的计算机可读程序代码，当处理器执行所述代码时，使得该处理器执行操作，所述操作包括对多个单元块中的每一个的布局数据彼此分离地进行着色。
在根据本发明构思的一些实施例中，产生布局数据的操作还包括在所述介质中实现的计算机可读程序代码，当处理器执行所述代码时，使得该处理器执行包括产生布局数据在内的操作，该操作包括在衬底上设置在第一方向上具有长度的逻辑单元，其中多个单元块中直接相邻的各单元块之间在第一方向上的距离小于逻辑单元的长度。
在根据本发明构思的一些实施例中，多个单元块中直接相邻的各单元块之间在第一方向上的距离不同于多个单元块中直接相邻的各单元块之间在衬底的第二方向上的距离。
在根据本发明构思的一些实施例中，多个单元块中的至少一个的形状不同于多个单元块中的其他所有单元块的形状。在根据本发明构思的一些实施例中，对衬底的设计区进行分隔的操作还包括在所述介质中实现的计算机可读程序代码，当处理器执行所述代码时，使得该处理器执行操作，所述操作包括将隔断单元设置在设计区内的多个单元块中的单元块之间。
在根据本发明构思的一些实施例中，各隔断单元中的每一个在衬底的第一方向上的长度不同于各隔断单元中的每一个在衬底的垂直于第一方向的第二方向上的长度。
在根据本发明构思的一些实施例中，产生布局数据的操作还包括在所述介质中实现的计算机可读程序代码，当处理器执行所述代码时，使得该处理器执行操作，所述操作包括围绕设计区的外部边缘设置封端单元。
在根据本发明构思的一些实施例中，封端单元与逻辑单元之间的距离大于或等于所述最小距离。
附图说明
通过对如附图所示的本发明构思的优选实施例进行更加具体的描述，本发明构思的以上及其它特征和优点将变得清楚，附图中相同的附图标记在不同的示图中始终表示相同的部分。附图无需符合比例，而是着重于说明本发明构思的原理。在附图中：
图1是示出根据本发明构思的一些实施例的设计半导体集成电路(IC)的方法的流程图；
图2A和图2B是示出根据本发明构思的一些实施例设计的半导体IC的布局的顺序的示图；
图3A、图3B和图4A至图4C是示出根据本发明构思的一些实施例设计的半导体IC的布局的示图；
图5是示出根据本发明构思的一些实施例的设计半导体IC的方法的流程图；
图6A是示出根据本发明构思的一些实施例的半导体IC制造系统的示意性示图；
图6B是示出根据本发明构思的一些实施例的半导体IC制造系统的布局产生单元的示意性示图；
图7是示出包括了根据本发明构思的一些实施例形成的半导体IC的半导体模块的示意性示图；以及
图8是示出包括了根据本发明构思的一些实施例形成的半导体IC的电子系统的示图。
具体实施方式
应当更加清楚地理解，参照示出了本发明构思的各实施例的附图，详细地描述了根据本发明构思的各实施例的目的、技术方案以及效果。在此，在本发明构思的各实施例中提供了本发明构思的范围，以向本领域的技术人员进行充分的传达。因此，可以按照其它形式实施本发明构思，以免将其限于下文描述的本发明构思的各个实施例。
为了清楚起见，可放大附图中的层和区域的厚度。另外，应当理解，当第一元件被称作“位于”第二元件“上”时，第一元件可以位于直接接触第二元件的上表面上，或者可以有其它元件位于第一元件与第二元件之间。
在本文中，术语“第一”、“第二”等可用于描述多个不同的元件，并且这些术语仅用于将一个元件与另一个元件区分开。然而，在不背离本发明构思的指教的前提下，可以另外地表示第一元件和第二元件。
本文中所使用的术语仅用于描述特定的实施例，而非旨在限定本发明构思。如本文中使用的那样，除非在上下文中另外明确表示，否则单数形式“一”、“一个”和“该”也旨在表示复数形式。应当理解，当术语“包含”、“包含……的”、“包括”和/或“包括……的”用于本说明书中时，其指示了存在所陈述的特征、整体、步骤、操作、元件和/或部件，但并不排除存在或增加其它一个或多个特征、整体、步骤、操作、元件、部件和/或它们的组。
除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)应当被解释为本发明构思所属技术领域中惯用的那样。还应当理解，术语的常见用法也应当被解释为相关领域中惯用的那样，而不应理想化地或过于形式化地进行解释，除非在本文中明确地进行了这样的定义。
图1是示出根据本发明构思的一些实施例的用于提供半导体集成电路(IC)的布局数据的方法、系统和计算机程序产品的流程图。图2A和图2B是示出根据本发明构思的一些实施例设计的半导体IC的布局顺序的示图。参照图1、图2A和图2B描述了根据本发明构思的一些实施例的设计半导体IC的方法。
参照图1和图2A，根据本发明构思的一些实施例的半导体IC的设计可包括将设计区100分隔为多个单元块110的步骤(S110)。
可以把各单元块110中的每一个与邻近的单元块110分隔开以满足设计规则。在一些实施例中，邻近的各单元块110之间的距离可以大于或等于由设计规则定义的最小距离。
邻近的各单元块110之间在第一方向X上的距离可以不同于邻近的各单元块110之间在垂直于第一方向X的第二方向Y上的距离。例如，邻近的各单元块110之间在第一方向X上的距离可以小于邻近的各单元块110之间在第二方向Y上的距离。邻近的各单元块110之间在第一方向X上的距离可以等于由设计规则定义的最小距离。
各单元块110中的每一个可具有相同的形状。例如，各单元块110可具有矩形形状。每个单元块110的面积可以是恒定的。例如，可以将设计区100分隔为各单元块110，其中每一个均具有相同的形状和面积。可在设计区100中以网格的形式布置各单元块110。
在根据本发明构思的一些实施例的设计半导体IC的方法中，可将设计区100分隔为具有相同面积的单元块110。然而，在本发明构思的一些实施例中，可将设计区100分隔为具有特定尺寸或更小的区域。例如，根据本发明构思的一些实施例的设计半导体IC的方法包括将设计区100分隔为单元块110，其中各单元块110具有彼此不同的面积，其中各单元块110中的每一个的面积可以是设定的面积或更小。
将设计区100分隔为单元块110的步骤(S110)可以包括在设计区100中设置隔断单元200。被隔断单元200分隔的各设计区100之间的距离可以是由一项或多项设计规则定义的最小距离。隔断单元200可以不影响由后续处理形成的布局。例如，隔断单元200可以不包括任何电路图案。
隔断单元200可围绕各单元块110中的每一个，以使各单元块110中的每一个与邻近的单元块110分隔开。各单元块110中的每一个可由隔断单元200限定。隔断单元200可包括位于各单元块110之间的内部隔断单元210，以及位于各单元块110外侧的外部隔断单元220。
可以通过内部隔断单元210将邻近的各单元块110分隔开。例如，可在邻近的各单元块110之间以单列或单行的形式设置内部隔断单元210。
内部隔断单元210在第一方向X上的长度可以不同于内部隔断单元210在第二方向Y上的长度。例如，内部隔断单元210在第一方向X上的长度可小于内部隔断单元210在第二方向Y上的长度。在一些实施例中，内部隔断单元210在第一方向X上的长度可以等于由设计规则定义的最小距离。
外部隔断单元220可围绕单元块110和内部隔断单元210。单元块110和内部隔断单元210可以位于由外部隔断单元220限定的区域中。
外部隔断单元220的形状可以不同于内部隔断单元210的形状。例如，外部隔断单元220在第二方向Y上的长度可小于外部隔断单元220在第一方向X上的长度。
外部隔断单元220的面积可以不同于内部隔断单元210的面积。例如，外部隔断单元220的面积可大于内部隔断单元210的面积。外部隔断单元220在第一方向X上的长度可大于内部隔断单元210在第一方向X上的长度。外部隔断单元220在第二方向Y上的长度可以等于内部隔断单元210在第二方向Y上的长度。例如，外部隔断单元220在第一方向X和第二方向Y上的长度可以大于由设计规则定义的最小距离。
参照图1和图2B，根据本发明构思的一些实施例的设计半导体IC的方法可包括在包括了单元块110的设计区100中设计布局的步骤(S130)。
设计布局的步骤(S130)可包括设置电路图案，这些电路图案在分离的单元块110中构成各种电路。例如，设计布局的步骤(S130)可包括：在由隔断单元200在第一方向和第二方向上确定边界的单元块110内部设置逻辑单元310。设计布局的步骤(S130)可以涉及布局布线(place and route,PnR)操作。
各逻辑单元310中的每一个可包括构成特定电路的电路图案。各逻辑单元310在第一方向X上可以具有相同的长度。各逻辑单元310中的每一个在第二方向Y上的长度可以不同于同一个单元块110中的邻近的逻辑单元310在第二方向Y上的长度。例如，设计布局的步骤(S130)可以包括：在各单元块110的每一块中，在第一方向X上设置包括了在第二方向Y上设置的各标准逻辑单元310的逻辑列。
在根据本发明构思的一些实施例的设计半导体IC的方法中，各逻辑单元310在第一方向X上的长度被描述为彼此相等。然而，在本发明构思的一些实施例中，各逻辑单元310中的每一个在第一方向X上的长度可以彼此不同。例如，在根据本发明构思的一些实施例的设计半导体IC的方法中，设计布局的步骤(S130)可以包括：在每个单元块110中设置在第一方向X上具有不同的长度的逻辑行。
邻近的各单元块110之间在第一方向X上的距离可以不同于逻辑单元310在第一方向X上的长度。例如，邻近的各单元块110之间在第一方向X上的距离可小于逻辑单元310在第一方向X上的长度。内部隔断单元210在第一方向X上的长度可小于逻辑单元310在第一方向X上的长度。外部隔断单元220在第一方向X上的长度可以等于逻辑单元310在第一方向X上的长度。
设计布局的步骤(S130)还可以包括：在分离的单元块110中设置至少一个填充物单元320。可以在各逻辑单元310之间设置填充物单元320。例如，填充物单元320可以填充各逻辑单元310之间的空隙，以使工艺密度标准化。填充物单元320可包括这样的图案，即，该图案不影响由逻辑单元310构成的电路。
设计布局的步骤(S130)可以包括：在隔断单元200外部设置封端单元400。封端单元400可以位于单元块110的外侧，以使工艺密度标准化。封端单元400可包括至少一个虚设图案。
可以把封端单元400与单元块110分隔开以满足设计规则。封端单元400可以位于外部隔断单元220的外侧。例如，可以沿着设计区100的边缘设置封端单元400。
封端单元400可包括第一封端单元410、第二封端单元420和第三封端单元430。可以沿着在第二方向Y上延伸的设计区100的边缘设置第一封端单元410。可以沿着在第一方向X上延伸的设计区100的边缘设置第二封端单元420。第二封端单元420的形状可以不同于第一封端单元410的形状。可以在设计区100的转角处设置第三封端单元430。第三封端单元430的形状可以不同于第一封端单元410的形状。
封端单元400与逻辑单元310之间在第一方向X上的距离可以不同于封端单元400与逻辑单元310之间在第二方向Y上的距离。例如，第一封端单元410与单元块110之间在第一方向X上的距离可以大于第二封端单元420与单元块110之间在第二方向Y上的距离。
可以在封端单元400与单元块110之间以单行和/或单列的形式设置外部隔断单元220，以使其例如围绕全部单元块110。第一封端单元410与单元块110之间在第一方向X上的距离可以等于外部隔断单元220在第一方向X上的长度。邻近的各单元块110之间在第一方向X上的距离可小于第一封端单元410与单元块110之间在第一方向X上的距离。第二封端单元420与单元块110之间在第二方向Y上的距离可以等于外部隔断单元220在第二方向Y上的长度。例如，邻近的各单元块110之间在第二方向Y上的距离可以等于第二封端单元420与单元块110之间在第二方向Y上的距离。
根据本发明构思的一些实施例的设计半导体IC的方法可以包括以单元块110为单位对布局进行着色的步骤(S150)。
对布局进行着色的步骤(S150)涉及对布局的分解，以利用两次或两次以上的光刻处理来形成相应的布局，这是由光刻处理的限制所导致的。如同本发明的发明人认识到的那样，用于对布局进行着色的时间与相应的布局中所包括的电路图案的数量以及彼此各电路图案当中分离的距离不满足设计规则的电路图案的数量成比例。然而，在根据本发明构思的一些实施例的设计半导体IC的方法中，由于在分离以满足设计规则的单元块110中对布局进行设计，因此可以单独执行对每个单元块110的布局进行着色的操作。即，与对整个布局一次性进行着色相比，在根据本发明构思的一些实施例的设计半导体IC的方法中，可以减少操作的最大次数。例如，为了对包括64个彼此分离的距离不满足设计规则的电路图案的布局进行分解以形成四次光刻处理，可以进行多达464次操作。然而，在根据本发明构思的一些实施例的制造半导体IC的方法中，由于在分离以满足设计规则的单元块110中对布局进行设计，可以基于单元块对已设计的布局单独进行着色以产生四种电路图案，从而可以通过执行多达4×416次操作来完成整个布局的着色。
因此，在根据本发明构思的一些实施例的设计半导体IC的方法中，可以减少用于对整个布局进行着色的时间。因而，在根据本发明构思的一些实施例的设计半导体IC的方法中，可以高效地执行对布局进行着色的操作。
对布局进行着色的步骤(S150)可以包括顺序地执行对每个单元块110的布局进行着色的操作。
在根据本发明构思的一些实施例的设计半导体IC的方法中，顺序地执行对每个单元块110的已设计的布局进行着色的操作。然而，在根据本发明构思的一些实施例的设计半导体IC的方法中，可以同步地执行对每个单元块110的布局进行着色的操作。
根据本发明构思的一些实施例的设计半导体IC的方法可以包括以单元块为单位根据设计规则对已着色的布局进行检查的步骤(S170)。
由于邻近的各单元块110之间的距离大于或等于由设计规则定义的最小距离，因此可以根据设计规则对每个单元块110的已着色的布局单独进行检查。可以以单元块为单位顺序地执行根据设计规则对已着色的布局进行检查的操作。
在根据本发明构思的一些实施例的设计半导体IC的方法中，可以顺序地执行根据设计规则对每个单元块110的已着色的布局进行检查的操作。然而，在根据本发明构思的一些实施例的设计半导体IC的方法中，可以同步地执行根据设计规则对每个单元块110的已着色的布局进行检查的操作。
在根据本发明构思的一些实施例的设计半导体IC的方法中，邻近的各单元块110之间在第一方向X上的距离被描述为小于逻辑单元310在第一方向X上的长度。然而，如图3A所示，在根据本发明构思的一些实施例的设计半导体IC的方法中，邻近的各单元块110之间在第一方向X上的距离可以等于逻辑单元310在第一方向X上的长度。这种情况下，内部隔断单元210在第一方向X上的长度可以等于逻辑单元310在第一方向X上的长度。
此外，在根据本发明构思的一些实施例的设计半导体IC的方法中，外部隔断单元220在第二方向Y上的长度被描述为等于内部隔断单元210在第二方向Y上的长度。然而，如图3B所示，在根据本发明构思的一些实施例的设计半导体IC的方法中，外部隔断单元220在第二方向Y上的长度可以大于内部隔断单元210在第二方向Y上的长度。这种情况下，封端单元400与邻近的单元块110之间在第二方向Y上的距离可以大于邻近的各单元块110之间的第二方向Y上的距离。
另外，在根据本发明构思的一些实施例的设计半导体IC的方法中，各单元块110中的每一个具有相同的形状，并且以网格的形式布置。然而，如图4A所示，在根据本发明构思的一些实施例的设计半导体IC的方法中，各单元块110中的至少一个的形状可以不同于其它单元块110的形状。此外，如图4B和图4C所示，在根据本发明构思的一些实施例的设计半导体IC的方法中，各单元块110中的每一个可以具有在一个方向上延伸的形状(例如，一列或一行)。
图5是示出根据本发明构思的一些实施例的设计半导体IC的方法的流程图。
参照图5，根据本发明构思的一些实施例的设计半导体IC的方法可以包括：产生电路原理图的步骤(S1)；针对该电路产生布局的步骤(S2)；以及使用布局制造半导体IC的步骤(S3)，该半导体IC包括与用于制作电路的布局相对应的电路。
电路原理图可以表示构成半导体IC的各种电路器件的连接。可以通过电路设计工具(例如计算机辅助设计(CAD)工具)执行产生电路原理图的步骤。
产生电路原理图的步骤(S1)可以包括：执行对已产生的电路的操作进行模拟的前仿真。
产生布局的步骤(S2)可与图1中示出的设计半导体IC的步骤相同。例如，产生布局的步骤(S2)可以包括：将设计区100分隔为单元块110的步骤(S110)；为包括了单元块110的设计区100中的电路设计布局的步骤(S130)；以单元块110为单位对布局进行着色的步骤(S150)；以及以单元块110为单位根据设计规则对已着色的布局进行检查的步骤(S170)。
制造半导体IC的步骤(S3)可包括：执行光学邻近校正(OPC)的步骤(S210)；制造掩模的步骤(S230)；以及形成半导体IC的步骤(S250)。
执行OPC的步骤(S210)可以包括考虑到由光学邻近效应导致的误差对布局进行校正。制造掩模的步骤(S230)可以包括使用通过执行OPC进行校正后的布局来制造掩模。可以针对每个已着色的布局制造掩模。形成半导体IC的步骤(S250)可以包括使用制造的掩模通过光刻工艺在晶圆上形成半导体IC。
根据本发明构思的一些实施例制造半导体IC的方法还可以包括执行后仿真的步骤(S4)。执行后仿真的步骤(S4)可包括在已完成的布局上执行布局对原理图(LVS)并执行电气规则检查(ERC)。LVS可以表示判断已完成的布局是否对应于电路原理图。ERC可以表示判断已完成的布局中电路和互连是否进行了适当的电连接。
图6A是示出根据本发明构思的一些实施例的半导体IC制造系统的示意性示图。图6B是示出根据本发明构思的一些实施例的半导体IC制造系统的布局产生单元的示意性示图。
参照图6A和图6B，根据本发明构思的一些实施例的半导体IC制造系统1000可包括电路原理图产生单元1100、布局产生单元1200、掩模制造单元1300和半导体IC形成单元1400。电路原理图产生单元1100、布局产生单元1200、掩模制造单元1300和半导体IC形成单元1400中的每一个均可以是分离的装置。
电路原理图产生单元1100可产生电路原理图。由电路原理图产生单元1100产生的电路原理图可以传输至布局产生单元1200。
布局产生单元1200可包括设计区分隔工具1210、布局设计工具1220、布局分解工具1230以及设计规则检查工具1240。
设计区分隔工具1210可将设计区分隔为彼此分离以满足设计规则的单元块，将根据电路原理图在所述设计区中设计布局。例如，设计区分隔工具1210可以设置隔断单元，其配置为在设计区中限定单元块。可以通过隔断单元使邻近的单元块彼此分离的距离大于或等于由设计规则定义的最小距离。
设计区分隔工具1210可以基于由设计者设置的特定尺寸对设计区进行分隔。例如，设计区分隔工具1210可将设计区分隔为具有设定尺寸的单元块或更小。例如，由设计区分隔工具1210分隔的单元块可以具有相同的面积。
布局设计工具1220可以根据电路原理图在设计区分隔工具1210分隔的单元块中设计布局。可通过布局设计工具1220根据电路原理图在设计区的单元块中设计布局。例如，布局设计工具1220可以在各隔断单元之间设置逻辑单元。例如，布局设计工具1220可以在各逻辑单元之间设置至少一个填充物单元。例如，布局设计工具1220可以在隔断单元的外侧设置封端单元。
布局分解工具1230可以执行对由布局设计工具1220设计的布局进行着色。由于邻近的各单元块之间的距离大于或等于由设计规则定义的最小距离，因此可由布局分解工具1230单独执行对每个单元块的布局进行着色。例如，各单元块中的每一个的面积可与布局分解工具1230的数据处理能力成比例。
根据本发明构思的一些实施例的半导体IC制造系统1000可以以单元块为单位执行布局的着色。即，在根据本发明构思的一些实施例的半导体IC制造系统1000中，布局分解工具1230可以在各单元块上顺序地执行布局的着色。因此，在根据本发明构思的一些实施例的半导体IC制造系统1000中，可减少向布局分解工具1230传输的数据量。因而，在根据本发明构思的一些实施例的半导体IC制造系统1000中，可减少布局分解工具1230用于布局着色的存储器使用量。
在根据本发明构思的一些实施例的半导体IC制造系统1000中，可以以单元块为单位顺序地执行已设计的布局的着色。然而，在根据本发明构思的一些实施例的半导体IC制造系统1000中，可以同步执行每个单元块的布局的着色。例如，在根据本发明构思的一些实施例的半导体IC制造系统1000中，布局分解工具1230可以并行地执行布局的着色。
设计规则检查工具1240可以根据设计规则对由布局分解工具1230着色的布局进行检查。可由设计规则检查工具1240以单元块为单一根据设计规则检查每个单元块的已着色的布局。设计规则检查工具1240可以以单元块为单一根据设计规则顺序地检查已着色的布局。
在根据本发明构思的一些实施例的半导体IC制造系统1000中，可以以单元块为单位顺序地执行根据设计规则对已着色的布局进行检查。然而，在根据本发明构思的一些实施例的半导体IC制造系统1000中，可以同步地执行根据设计规则对已着色的布局的检查。例如，在根据本发明构思的一些实施例的半导体IC制造系统1000中，设计规则检查工具1240可以并行地执行根据设计规则对每个单元块的已着色的布局的检查。
可将布局产生单元1200产生的布局传输至掩模制造单元1300。
掩模制造单元1300可以使用已产生的布局制造掩模。掩模制造单元1300可对已产生的布局执行OPC。掩模制造单元1300可以制造针对已产生的布局的每一颜色的掩模。可将掩模制造单元1300制造的掩模传输至半导体IC形成单元1400。
半导体IC形成单元1400可使用制造好的掩模通过光刻工艺形成半导体IC。
图7是示出包括了根据本发明构思的一些实施例形成的半导体IC的半导体模块的示意性示图。
半导体模块2000可包括控制器2100和存储器2200。例如，半导体模块2000可以是存储卡，例如记忆棒、智能媒体(SM)卡、安全数字(SD)卡、迷你SD卡以及多媒体卡(MMC)。
控制器2100可以电连接至存储器2200。存储器2200可与控制器2100交换电信号。例如，存储器2200可以根据控制器2100的信号传输数据。
控制器2100和存储器2200可包括根据本发明构思的一些实施例形成的半导体IC。因此，可根据本发明构思的一些实施例改进半导体模块2000的产品效率。
图8是示出包括了根据本发明构思的一些实施例形成的半导体IC的电子系统3000的示图。
电子系统3000可包括处理器3100、存储器装置3200、储存装置3300、电源3400以及输入/输出(I/O)单元3500。电子系统3000还可包括与电子装置进行通信的端口，例如视频卡、音频卡、存储器卡和USB装置。
处理器3100可以是微处理器或中央处理单元(CPU)。处理器3100可以通过总线3600(例如地址总线、控制总线、数据总线等)与存储器装置3200、储存装置3300以及I/O单元3500进行通信。处理器3100可连接至扩展总线，例如外部控制器接口(PCI)总线。
存储器装置3200可存储电子系统3000的相应操作所需的数据。例如，存储器装置3200可包括动态随机存取存储器(DRAM)、移动DRAM、静态RAM、并行RAM、铁电RAM、电阻式RAM和磁阻式RAM中的至少一个。
储存装置3300可包括外部储存装置，例如固态盘、硬盘驱动器和CD-ROM。电源3400可提供电子系统3000的操作所需的操作电压。I/O单元3500可包括诸如键盘、小键盘、鼠标之类的输入单元。I/O单元3500可包括诸如打印机、显示器之类的输出单元。
处理器3100、存储器装置3200、储存装置3300、电源3400和I/O单元3500可包括根据本发明构思的一些实施例形成的半导体IC。因此，可以根据本发明构思的一些实施例改进电子系统3000的产品效率。
在本发明公开的上述各种实施例中，可以在本文中以若干可专利的类别或内容中的任何方式说明和描述本发明公开的各个方面，这些类别或内容包括任何新的且有用的过程、机器、制造方法或其组合物或它们的任何新的且有用的改进。因此，可以全部以硬件、全部以软件(包括固件、常驻软件、微代码等)或者以软件和硬件实现相结合来实现本发明公开的各个方面，在本文中这些实现方式通常可被统称为“电路”、“模块”、“部件”或“系统”。此外，本发明公开的各个方面可采用计算机程序产品的形式，其包括在其上实现有计算机可读程序代码的一个或多个计算机可读介质。
可以使用一个或多个计算机可读介质的任何组合。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读存储介质可以是，例如(但不限于)，电子介质、磁介质、光学介质、电磁介质，或者半导体系统、设备或装置，或者上述内容的任何适当的组合。计算机可读存储介质的更具体的示例(不完全列表)包括：便携式计算机软盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦写可编程只读存储器(EPROM或快闪存)、带有中继器的合适的光纤、便携式只读光盘存储器(CD-ROM)、光学存储装置、磁存储装置，或者上述内容的任何适当的组合。在本文的上下文中，计算机可读存储介质可以是能够包含或存储程序的任何有形介质，所述程序用于与指令执行系统、设备或装置进行连接，或者通过连接指令执行系统、设备或装置来使用所述程序。
计算机可读信号介质可以包括：利用在其中实现的计算机可读程序代码以例如在基带中或者作为载波的一部分的方式传播数据信号。这样的传播信号可采用多种不同的形式中的任何一种，这些形式包括(但不限于)电磁信号、光学信号或它们的任何适当的组合。计算机可读信号介质可以是任何这样的计算机可读介质，即，其不是计算机可读存储介质，并且可以与程序进行通信、传播程序或传送程序，所述程序用于与指令执行系统、设备或装置进行连接，或者通过连接指令执行系统、设备或装置来使用所述程序。可使用任何合适的介质来传播在计算机可读信号介质上实现的程序代码，所述介质包括(但不限于)无线介质、有线介质、光纤电缆介质、RF介质等，或者上述介质的任何适当的组合。
可采用一种或多种编程语言的任何组合编写用于实施本发明公开的各方面的操作的计算机程序代码，所述编程语言包括面向对象的编程语言(例如Java、Scala、Smalltalk、Eiffel、JADE、Emerald、C++、C#、VB.NET、Python等)、传统的过程编程语言(例如C编程语言、Visual Basic、Fortran 2003、Perl、COBOL 2002、PHP、ABAP)、动态编程语言(例如Python、Ruby和Groovy)或其他编程语言。程序代码可以按照下列方式执行：全部在用户计算机上、部分在用户计算机上、作为独立软件包、部分在用户计算机上且部分在远程计算机上，或者全部在远程计算机或服务器上。在后几种方案中，远程计算机可通过包括局域网(LAN)或广域网(WAN)在内的任何类型的网络与用户计算机进行连接，或者可与外部计算机进行连接(例如，利用互联网服务提供商通过互联网进行连接)，或者在云计算环境中进行连接或作为服务(例如软件即服务(SaaS))提供连接。
本文参照根据本发明公开的实施例的方法、设备(系统)和计算机程序产品的流程图示意和/或框图描述了本发明公开的各个方面。应当理解，可以通过计算机程序指令实现所述流程图示意和/或框图中的每一块以及流程图示意和/或框图中的各块的组合。可向通用计算机、专用计算机或其他可编程数据处理设备的处理器提供这些计算机程序指令以生产机器，从而使所述指令创造出用于实现流程图和/或框图中指定的功能/行为的机械，这些指令由计算机的处理器或其他可编程指令执行设备执行。
这些计算机程序指令还可存储在计算机可读介质中，当执行这些指令时，其可指引计算机、其他可编程数据处理设备或其他装置以特定的方式运行，从而在所述指令存储在计算机可读介质中时生产出包括了这样的指令的制造产品，即，当执行指令时，使得计算机实现流程图和/或框图的块或多个块中指定的功能/行为。还可以将计算机程序指令加载到计算机、其他可编程指令执行设备或其他装置上，以便在计算机、其他可编程设备或其他装置上执行一系列可操作步骤来产生计算机实现的过程，以使在计算机或其他可编程设备上执行的指令提供这样的过程，即，其用于实现流程图和/或框图的块或多个块中指定的功能/行为。
附图中的流程图和框图示出了根据本发明公开的多个不同的方面的系统、方法和计算机程序产品的可能实现方式的结构、功能和操作。在这点上，流程图或框图中的每个块可表示代码的一个模块、一个片段或一部分，它们包括用于实现特定的一种(多种)逻辑功能的一个或多个可执行指令。应当注意到，在部分替代实现方式中，块中指明的功能可以不按附图中指明的顺序出现。例如，按照连续的顺序示出的两个块在实际中可以实质上同时执行，或者有时可以按照相反的顺序执行，这取决于块中包含的功能。还应当注意到，可以利用执行特定功能或行为的特定用途的基于硬件的系统或特定用途的硬件与计算机指令的组合，来实现框图和/或流程图示意中的每个块，或框图和/或流程图示意中的各块的组合。
根据这些根据本发明构思的一些实施例的设计半导体IC的方法，可以有效地执行针对双重图案化过程或多图案化过程的对布局进行着色的操作。因此，在根据本发明构思的一些实施例的设计半导体IC的方法中，可以改善整体的产品效率。

Claims (19)

1.一种设计半导体集成电路的方法，包括步骤：
通过在设计区中设置被配置为限定各单元块的隔断单元，来将半导体集成电路的衬底的设计区分隔为单元块，邻近的各单元块之间的距离大于或等于由半导体集成电路的设计规则所定义的最小距离，以提供分离的单元块；
通过在各分离的单元块中设置包括逻辑单元的电路图案，来在各分离的单元块中设计半导体集成电路的布局；以及
对各分离的单元块中的每一个的布局单独着色。
2.根据权利要求1所述的方法，其中，顺序地执行对各分离的单元块中的每一个的布局单独着色的步骤。
3.根据权利要求1所述的方法，其中，每个单元块的面积相等。
4.根据权利要求3所述的方法，其中，由布局分解工具执行对各分离的单元块中的每一个的布局单独着色的步骤，并且
其中，每个单元块的面积与布局分解工具的数据处理能力成比例。
5.根据权利要求1所述的方法，其中，所述逻辑单元在衬底上在第一方向上具有恒定的长度，并且
其中，邻近的各单元块之间在第一方向上的距离小于逻辑单元在第一方向上的长度。
6.根据权利要求5所述的方法，其中，邻近的各单元块之间在第一方向上的距离不同于邻近的各单元块之间在垂直于第一方向的第二方向上的距离。
7.一种设计半导体集成电路的方法，包括步骤：
根据多项半导体集成电路的设计规则，在设计区中分隔单元块，其中，在设计区中分隔单元块的步骤包括在设计区中设置被配置为限定各单元块的隔断单元；
通过在分隔的单元块中设置包括逻辑单元的电路图案，来在各单元块中设计布局；以及
对各单元块中的每一个的布局彼此分离地进行着色。
8.根据权利要求7所述的方法，其中，各单元块中的至少一个的形状不同于其他单元块的形状。
9.根据权利要求7所述的方法，还包括步骤：根据设计规则对每个单元块的已着色的布局单独进行检查。
10.根据权利要求9所述的方法，其中，顺序地执行对每个单元块的已着色的布局进行检查的步骤。
11.根据权利要求7所述的方法，其中，各隔断单元中的每一个在第一方向上的长度不同于各隔断单元中的每一个在垂直于第一方向的第二方向上的长度。
12.根据权利要求7所述的方法，其中，各隔断单元包括设置在各单元块之间的内部隔断单元以及设置在设计区的边缘与各单元块之间的外部隔断单元，并且
其中，外部隔断单元的形状不同于内部隔断单元的形状。
13.根据权利要求12所述的方法，其中，外部隔断单元中的每一个的面积大于内部隔断单元中的每一个的面积。
14.根据权利要求12所述的方法，其中，外部隔断单元中的每一个在第一方向上的长度等于内部隔断单元中的每一个在第一方向上的长度。
15.一种设计半导体集成电路的方法，包括步骤：
通过在设计区内设置隔断单元来分隔半导体集成电路的衬底的设计区，以提供分离的设计区；
通过在各隔断单元之间在分离的设计区中设置逻辑单元来根据电路原理图设计半导体集成电路的布局；以及
对各分离的设计区中的布局进行着色，
其中，各分离的设计区之间的距离是由设计规则定义的最小距离。
16.根据权利要求15所述的方法，其中，设计半导体集成电路的布局的步骤还包括在设计区的外侧设置封端单元，并且
其中，封端单元与逻辑单元之间的距离大于或等于所述最小距离。
17.根据权利要求16所述的方法，其中，封端单元与逻辑单元之间在第一方向上的距离不同于封端单元与逻辑单元之间在垂直于第一方向的第二方向上的距离。
18.根据权利要求17所述的方法，其中，封端单元与逻辑单元之间在第一方向上的距离不同于各分离的设计区之间在第一方向上的距离。
19.根据权利要求18所述的方法，其中，封端单元与逻辑单元之间在垂直于第一方向的第二方向上的距离等于各分离的设计区之间在第二方向上的距离。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI745351B (zh) * 2017-02-24 2021-11-11 聯華電子股份有限公司 半導體佈局圖案分割方法
US10319415B2 (en) * 2017-04-26 2019-06-11 Xerox Corporation Printed memory grid connector
US10509881B2 (en) * 2017-09-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for coloring circuit layout and system for performing the same
KR102439700B1 (ko) 2018-01-11 2022-09-02 삼성전자주식회사 반도체 장치, 반도체 장치의 레이아웃 설계 방법 및 반도체 장치의 제조 방법
DE102019124928A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integriertes schaltungsdesign unter verwendung von fuzzy-maschinenlernen
US11392748B2 (en) 2018-09-28 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design using fuzzy machine learning
KR102639895B1 (ko) * 2019-01-21 2024-02-23 삼성전자주식회사 인쇄 회로 기판이 시뮬레이션을 위한 컴퓨터-구현 방법, 프로세서-구현 시스템, 그리고 명령들을 저장하는 비임시의 컴퓨터로 독출 가능한 저장 매체
US10846448B1 (en) * 2019-11-19 2020-11-24 Mentor Graphics Corporation Limited basis quantum particle definitions in applications of quantum computing to electronic design automation processes
US11424250B2 (en) * 2020-08-27 2022-08-23 Qualcomm Incorporated Memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645440A (ja) * 1992-07-24 1994-02-18 Fujitsu Ltd 半導体集積回路のレイアウト方法
JP2000148821A (ja) * 1998-11-10 2000-05-30 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト設計方法及びその設計方法を記録した記録媒体
US6567967B2 (en) * 2000-09-06 2003-05-20 Monterey Design Systems, Inc. Method for designing large standard-cell base integrated circuits
CN101136318A (zh) * 2006-08-29 2008-03-05 三星电子株式会社 用于制造半导体集成电路器件的方法
US8572521B2 (en) * 2007-11-13 2013-10-29 Asml Netherlands B.V. Method for performing pattern decomposition for a full chip design
US8645893B1 (en) * 2012-10-23 2014-02-04 Arm Limited Method of generating a layout of an integrated circuit comprising both standard cells and at least one memory instance

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68927080T2 (de) 1988-06-08 1997-03-20 Canon Kk Bildverarbeitungsvorrichtung
US5852562A (en) 1994-12-13 1998-12-22 Matsushita Electric Industrial Co., Ltd. Method and apparatus for designing an LSI layout utilizing cells having a predetermined wiring height in order to reduce wiring zones
US6282693B1 (en) * 1998-12-16 2001-08-28 Synopsys, Inc. Non-linear optimization system and method for wire length and density within an automatic electronic circuit placer
JP3313668B2 (ja) * 1999-07-07 2002-08-12 エヌイーシーマイクロシステム株式会社 データ処理装置、情報記憶媒体
US20020087939A1 (en) * 2000-09-06 2002-07-04 Greidinger Yaacov I. Method for designing large standard-cell based integrated circuits
KR20020058911A (ko) 2000-12-30 2002-07-12 박종섭 표준셀을 이용한 그루핑을 통하여 효율적으로 칩을설계하는 방법
JP4620942B2 (ja) * 2003-08-21 2011-01-26 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク
US20050144516A1 (en) 2003-12-30 2005-06-30 Gonzalez Carlos J. Adaptive deterministic grouping of blocks into multi-block units
TW200535653A (en) 2004-02-10 2005-11-01 Japan Science & Tech Agency Designing method of integrated circuit, designing-aided program for integrated circuit, designing system of integrated circuit, bulk mask, maskless apparatus, and method of manufacturing integrated circuit
JP2006344176A (ja) 2005-06-10 2006-12-21 Nec Electronics Corp 密度を考慮したマクロ配置設計装置、プログラム及び設計方法
TWI254975B (en) * 2005-07-29 2006-05-11 United Microelectronics Corp Complementary metal oxide semiconductor image sensor layout structure
US7570796B2 (en) 2005-11-18 2009-08-04 Kla-Tencor Technologies Corp. Methods and systems for utilizing design data in combination with inspection data
US7493589B2 (en) * 2005-12-29 2009-02-17 Asml Masktools B.V. Method, program product and apparatus for model based geometry decomposition for use in a multiple exposure process
KR100801745B1 (ko) * 2006-12-29 2008-02-11 주식회사 하이닉스반도체 포토마스크 및 그 형성방법
US7984410B2 (en) * 2007-07-27 2011-07-19 Springsoft Usa, Inc. Hierarchy-based analytical placement method for an integrated circuit
JP5408852B2 (ja) * 2007-08-09 2014-02-05 株式会社日立ハイテクノロジーズ パターン測定装置
US7673278B2 (en) * 2007-11-29 2010-03-02 Tokyo Electron Limited Enhanced process yield using a hot-spot library
US8069423B2 (en) * 2008-08-11 2011-11-29 Cadence Design Systems, Inc. System and method for model based multi-patterning optimization
US8051390B2 (en) * 2008-10-07 2011-11-01 Arm Limited Compensating for non-uniform boundary conditions in standard cells
US8341563B1 (en) * 2008-11-20 2012-12-25 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for power gating stitching
US8893061B2 (en) * 2009-01-30 2014-11-18 Synopsys, Inc. Incremental concurrent processing for efficient computation of high-volume layout data
US8402396B2 (en) 2009-09-29 2013-03-19 The Regents Of The University Of California Layout decomposition for double patterning lithography
US8631379B2 (en) * 2010-02-09 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Decomposing integrated circuit layout
US20120072875A1 (en) * 2010-05-20 2012-03-22 Pradiptya Ghosh Composition Based Double-Patterning Mask Planning
US8584052B2 (en) * 2010-12-22 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for multiple patterning technology
US8560998B1 (en) * 2010-12-29 2013-10-15 Cadence Design Systems, Inc. Method, system, and program product to implement C-routing for double pattern lithography
US10192859B2 (en) 2011-05-11 2019-01-29 Texas Instruments Incorporated Integrated circuits and processes for protection of standard cell performance from context effects
US8601407B2 (en) * 2011-08-25 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Geometric pattern data quality verification for maskless lithography
US8495548B2 (en) * 2011-09-29 2013-07-23 International Business Machines Corporation Multi-patterning lithography aware cell placement in integrated circuit design
US8601408B2 (en) * 2011-10-10 2013-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for replacing a pattern in a layout
KR101855803B1 (ko) 2012-02-22 2018-05-10 삼성전자주식회사 식각 근접 보정방법
US9024657B2 (en) * 2012-10-11 2015-05-05 Easic Corporation Architectural floorplan for a structured ASIC manufactured on a 28 NM CMOS process lithographic node or smaller
KR102014479B1 (ko) 2012-11-28 2019-08-27 삼성디스플레이 주식회사 단위 마스크 스트립 및 이를 이용한 유기 발광 표시장치의 제조방법
US8910095B2 (en) 2013-02-19 2014-12-09 Mentor Graphics Corporation Layout decomposition for triple patterning lithography
US9262570B2 (en) * 2013-03-15 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Layout boundary method
JP2015012043A (ja) * 2013-06-26 2015-01-19 株式会社東芝 撮像装置およびその製造方法
US9298084B2 (en) * 2013-07-19 2016-03-29 Synopsys Inc. Preventing double patterning odd cycles
EP2854050A1 (en) * 2013-09-27 2015-04-01 Synopsys, Inc. Method for legalizing a multi-patterning integrated circuit layout and system thereof
US10083269B2 (en) * 2013-11-19 2018-09-25 Arm Limited Computer implemented system and method for generating a layout of a cell defining a circuit component
US9934347B2 (en) * 2014-10-01 2018-04-03 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of integrated circuit
US10311194B2 (en) * 2014-11-20 2019-06-04 Samsung Electronics Co., Ltd. Method of resolving multi-patterned color conflicts for multi-row logic cells

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645440A (ja) * 1992-07-24 1994-02-18 Fujitsu Ltd 半導体集積回路のレイアウト方法
JP2000148821A (ja) * 1998-11-10 2000-05-30 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト設計方法及びその設計方法を記録した記録媒体
US6567967B2 (en) * 2000-09-06 2003-05-20 Monterey Design Systems, Inc. Method for designing large standard-cell base integrated circuits
CN101136318A (zh) * 2006-08-29 2008-03-05 三星电子株式会社 用于制造半导体集成电路器件的方法
US8572521B2 (en) * 2007-11-13 2013-10-29 Asml Netherlands B.V. Method for performing pattern decomposition for a full chip design
US8645893B1 (en) * 2012-10-23 2014-02-04 Arm Limited Method of generating a layout of an integrated circuit comprising both standard cells and at least one memory instance

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