JP2014052877A

JP2014052877A - 半導体集積回路の設計装置及び半導体集積回路の設計方法

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Publication number: JP2014052877A
Application number: JP2012197422A
Authority: JP
Inventors: Kazunari Kimura; 一成木村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-09-07
Filing date: 2012-09-07
Publication date: 2014-03-20
Anticipated expiration: 2032-09-07
Also published as: JP5755619B2; US20140075395A1

Abstract

【課題】タイミングがクリティカルな信号の遅延ばらつきを低減することができる、半導体集積回路の設計装置及び半導体集積回路の設計方法を提供する。
【解決手段】同一の配線層に配置された複数の配線を複数のフォトマスクに割り付ける半導体集積回路の設計装置において、同一の配線層に配置された複数の配線から、動作のタイミングがクリティカルな配線を特定し、クリティカルな配線に隣接して配置される隣接配線を抽出し、クリティカル配線と隣接配線との間隔が少なくとも所定距離になるようにクリティカル配線と隣接配線とをレイアウトし、クリティカル配線と隣接配線のレイアウトパターンを同一のフォトマスクに割り付けることを特徴とする。
【選択図】図１

Description

本実施形態は、半導体集積回路の設計装置及び半導体集積回路の設計方法に関する。

半導体集積回路は更なる高集積化が求められている。高集積化にはパターンの微細化が必須となる、限られた狭い面積に多くのデバイスを集積させるためには、個別デバイスのサイズを小さく形成しなくてはならない。すなわち、形成しようとするパターンの幅と間隔との和であるピッチを小さくしなくければならない。しかし、必要なパターンを形成するためのフォトリソグラフィ工程には解像限界があり、微細ピッチを有するパターンの形成に限界がある。

近年、解像限界以下の微細ピッチを形成するパターン形成技術として、ダブルパターニングが着目されている。ダブルパターニングとは、文字通り、２回の露光を行うことで１／２の解像度の回路レイアウトパターンの描画を可能にする手法である。１つの配線層の回路レイアウトパターンを、２つ（またはそれ以上）のマスクに分割する。（このとき、それぞれのマスクパターンは、現行の露光装置で描画が可能な微細度になるように回路レイアウトパターンを分割する。）この２つ（またはそれ以上）のマスクを使って連続的に露光を行い、それぞれの回路を重ねることで、解像限界以下の微細度を実現することができる。

ダブルパターニングでは、同一配線層の回路レイアウトパターンを複数のマスクを用いて製造するため、製造工程においてマスクの重ね合わせ誤差が生じる。この誤差によって、隣接レイアウトパターンとの隣接寄生容量にばらつきが生じるため、回路を伝播する信号の遅延ばらつきが発生してしまうという問題があった。

特に、クロック信号などタイミングがクリティカルな信号のレイアウトパターンでは、製造工程におけるマスク重ね合わせ誤差に起因する信号の遅延ばらつき分を、遅延マージンとしてレイアウト設計段階で考慮する必要があるため、レイアウト設計が煩雑になり設計期間が増大してしまうという問題も生じていた。

特表２００９−５０３７１０号公報

そこで、本実施形態は、以上の点に鑑みてなされたもので、タイミングがクリティカルな信号の遅延ばらつきを低減することができる、半導体集積回路の設計装置及び半導体集積回路の設計方法を提供することを目的とする。

本実施形態の半導体集積回路の設計装置は、一の配線層に配置された複数の配線のレイアウトパターンを複数のフォトマスクに割り付ける半導体集積回路の設計装置において、前記複数の配線のレイアウトパターンから、回路動作上の配線の信号遅延時間が回路全体の信号遅延時間を律速するクリティカル配線を特定し、前記クリティカル配線に隣接して配置される隣接配線を抽出し、前記クリティカル配線と前記隣接配線との間隔が少なくとも所定距離になるように前記クリティカル配線と前記隣接配線とをレイアウトし、前記クリティカル配線と前記隣接配線のレイアウトパターンを同一の前記フォトマスクに割り付けることを特徴とする。

本実施形態に係わる半導体集積回路の設計装置の構成の一例を説明する図。設計プログラム３１の処理手順を説明するフローチャート。チップのレイアウトパターン設計の手順を説明するフローチャート。本実施形態に係わる設計装置を用いて設計した特定の配線層のレイアウトパターンの一例を説明するレイアウト図。図４に示すレイアウトパターンを２枚のフォトマスクに割り付けた場合の一方のフォトマスクの一例を説明する図。図４に示すレイアウトパターンを２枚のフォトマスクに割り付けた場合の他方のフォトマスクの一例を説明する図。第２の実施形態に係わる設計装置を用いて設計した特定の配線層のレイアウトパターンの一例を説明するレイアウト図。

以下、図面を参照して実施形態を説明する。

（第１の実施形態）
まず、図１を参照して、本実施形態に係わる半導体集積回路の設計装置の構成を説明する。図１は、本実施形態に係わる半導体集積回路の設計装置の構成の一例を説明する図である。

半導体集積回路の設計装置１は、各種ソフトウエアプログラムを実行する中央処理装置（以下、ＣＰＵという）２ａを有する本体装置２と、本体装置２と接続され各種ソフトウエアプログラム等を記憶する記憶部３と、本体装置２と接続された表示部４と有して構成されている。なお、図示しないが、ユーザが、各種プログラムを実行させるための指示を与えるための、キーボード、マウス等の入力装置が、本体装置２には接続されている。

記憶部３には、各種ソフトウエアプログラムとして、半導体集積回路の設計、特にレイアウト設計を行う設計プログラム３１が記憶されている。また、記憶部３には、設計プログラム３１で用いられる各種情報として、セル情報３２、回路接続情報３３、回路タイミング制約情報３４、回路フロアプラン情報３５、の各種情報ファイルも記憶されている。本体装置２のＣＰＵ２ａは、記憶部３に記憶されたプログラム等を実行あるいは読み出すことができる。

設計プログラム３１の処理手順について、図２、図３及び図４を用いて説明する。図２は、設計プログラム３１の処理手順を説明するフローチャートである。また、図３は、チップのレイアウトパターン設計（図２に示す設計プログラム３１のステップＳ３）の手順を説明するフローチャートである。更に、図４は、本実施形態に係わる設計装置を用いて設計した特定の配線層のレイアウトパターンの一例を説明するレイアウト図である。

まず、ステップＳ１において、レイアウト設計のための各種情報が入力される。具体的には、記憶部３に格納されているセル情報３２、回路接続情報３３、回路タイミング制約情報３４、回路フロアプラン情報３５、の各種情報ファイルが入力される。なお、セル情報３２は、アンド（ＡＮＤ）回路やオア（ＯＲ）回路などの論理回路、フリップフロップ回路、メモリ回路など、基本回路であるセルに関する情報が記述されているファイルである。また、回路接続情報３３は、ネットリストなどに予め記述されている設計対象の半導体集積回路のセルの接続に関する情報のファイルである。更に、回路フロアプラン情報３５は、半導体集積回路内部のモジュール（回路ブロック）の配置指定に関する情報が記述されているファイルである。

次に、ステップＳ２において、入力された各種情報に基づき、セル内のレイアウトパターン設計が行われる。すなわち、回路接続情報３３で用いられている全てのセルについて、セル内に必要な配線のレイアウトパターンを配置する。例えば、図４は特定の配線層のレイアウトパターンを示した図であり、２つのセル５１、５２をクロック信号配線６で接続し周辺に４本の配線７、８１、８２、９を配置してレイアウトパターンを設計する場合においては、本ステップでは、セル５１の内部への配線５１ａ、５１ｂ、５１ｃ、５１ｄのレイアウトパターンと、セル５２の内部への配線５２ａ、５２ｂ、５２ｃ、５２ｄのレイアウトパターンを配置する。

続いてステップＳ３に進み、チップのレイアウト設計が行われる。本ステップでは、内部のレイアウトパターン設計が行われたセルと、セル間を接続する配線のレイアウトパターンを配置する。ステップＳ３の詳細な手順を、図３を用いて説明する。まず、ステップＳ３１において、入力された各種情報に基づき、チップに配置されるフリップフロップ間のタイミングの見積もりを行う。次に、ステップＳ３２に進み、タイミングがクリティカルな信号を抽出する。具体的には、ステップＳ３１における回路のタイミング見積もり結果を用い、タイミングが厳しいフリップフロップ間のパスの信号を、タイミングクリティカルな信号として抽出する。また、クロックもタイミングクリティカルな信号して抽出する。図４に示すレイアウトパターンの例の場合、クロック信号配線６をタイミングクリティカルな信号として抽出する。

続いて、ステップＳ３３において、タイミングクリティカルな信号を考慮してセルを配置する。具体的には、タイミングクリティカルな信号に接続されるセルを抽出し、抽出したセル内の外周レイアウトパターンと、同一の配線層で隣接するレイアウトパターンとの間隔が所定量になるように、抽出されたセルを配置する。ここで、所定量とはレイアウト設計に先だって予め設定された値であり、例えば現行の露光装置で描画が可能な最小スペーシング（ｄ_ｍ）が設定される。

例えば、図４に示すレイアウトパターンの例の場合、タイミングクリティカルな信号であるクロック信号配線６に接続される２つのセル５１、５２を抽出する。セル５１については、セル内の外周レイアウトパターンである配線５１ａと、同一の配線層で隣接するレイアウトパターンである配線８１との間隔が所定量ｄ_ｍになるように、セル５１を配置する。また、セル５２については、セル内の外周レイアウトパターンである配線５２ｂと、同一の配線層で隣接するレイアウトパターンである配線８２との間隔が所定量ｄ_ｍになるように、セル５２を配置する。

最後に、ステップＳ３４において、タイミングクリティカルな信号を考慮して信号配線を行う。具体的には、タイミングクリティカルな信号と、同一の配線層で隣接するレイアウトパターンとの間隔が所定量になるように、各配線のレイアウトパターンを配置する。本ステップで用いる所定量は、ステップＳ３３で用いる所定量と同様に、例えば現行の露光装置で描画が可能な最小スペーシング（ｄ_ｍ）が設定される。

例えば、図４に示すレイアウトパターンの例の場合、タイミングクリティカルな信号であるクロック信号配線６と、同一の配線層で隣接するレイアウトパターンである配線７との間隔が所定量ｄ_ｍになるように、クロック信号配線６と配線７のレイアウトパターンを配置する。

ステップＳ３におけるチップのレイアウト設計が終了すると、ステップＳ４に進み、設計されたレイアウトパターンを複数のフォトマスクに割り付ける。このとき、ステップＳ３３において、所定量の間隔で配置されたレイアウトパターン（タイミングクリティカルな信号に接続されるセル内の外周レイアウトパターンと、当該セルに隣接するレイアウトパターン）は同一のフォトマスクに割り付ける。また、ステップＳ３４において、所定量の間隔で配置されたレイアウトパターン（タイミングクリティカルな信号と、これに隣接するレイアウトパターン）も同一のフォトマスクに割り付ける。

具体的な手順を、図４に示すレイアウトパターンを２枚のフォトマスクに割り付ける場合を一例にあげ、図５及び図６を用いて説明する。図５は、図４に示すレイアウトパターンを２枚のフォトマスクに割り付けた場合の一方のフォトマスクの一例を説明する図である。また、図６は、図４に示すレイアウトパターンを２枚のフォトマスクに割り付けた場合の他方のフォトマスクの一例を説明する図である。

ステップＳ３３において所定量の間隔で配置されたレイアウトパターンは、セル５１内の外周レイアウトパターンである配線５１ａと隣接するレイアウトパターンである配線８１、及び、セル５２内の外周レイアウトパターンである配線５２ｂと隣接するレイアウトパターンである配線８２である。従って、配線５１ａと配線８１、配線５２ｂと配線８２は同一のフォトマスクに割り付ける。また、ステップＳ３４において所定量の間隔で配置されたレイアウトパターンは、クロック信号配線６と隣接する配線７である。従って、クロック信号配線６と配線７も同一のフォトマスクに割り付ける。

すなわち、タイミングクリティカルな信号と隣接するレイアウトパターンを同一のフォトマスクに割り付けることで、製造工程においてフォトマスクの重ね合わせ誤差が生じても、タイミングクリティカルな信号と隣接レイアウトパターンとの隣接寄生容量にばらつきが生じることがないため、回路を伝播する信号の遅延ばらつきが生じない。

なお、その他のレイアウトパターンは、同一のフォトマスクに配置する隣接レイアウトパターンとの間隔が、現行の露光装置で描画が可能な最小スペーシング（ｄ_ｍ）以上になるように、２つのフォトマスクに割り付ける。

このようにしてそれぞれのフォトマスクにレイアウトパターンを割り付けると、一方のフォトマスクには、例えば図５に示すように、セル５１内のレイアウトパターンである配線５１ａと配線５１ｂ、これと隣接する配線８１、セル５２内のレイアウトパターンである配線５２ａと配線５２ｂ、これと隣接する配線８２、クロック信号配線６及びこれと隣接する配線７が割り付けされる。

このフォトマスクに割り付けされなかった残りのレイアウトパターンは、他方のフォトマスクに割り付けされる。例えば図６に示すように、セル５１内のレイアウトパターンである配線５１ｃと配線５１ｄ、セル５２内のレイアウトパターンである配線５２ｃと配線５２ｄ、及び配線９が他方のフォトマスクに割り付けされる。

ステップＳ４における複数のフォトマスクへのレイアウトパターンの割り付けが終わると、設計プログラム３１の処理が終了する。

このように、本実施形態によれば、ダブルパターニングによって同一配線層のレイアウトパターンを複数のフォトマスクに割り付ける場合において、当該レイアウトパターンからタイミングクリティカルな信号を抽出し、これと隣接するレイアウトパターンとの間隔が現行の露光装置で描画が可能な最小スペーシング（ｄ_ｍ）になるように配置しているので、これらのレイアウトパターンを同一のフォトマスクに割り付けることが可能になる。

タイミングクリティカルな信号と隣接するレイアウトパターンとを同一のフォトマスクに割り付けることで、製造工程におけるフォトマスクの重ね合わせ誤差が生じても、タイミングクリティカルな信号と隣接レイアウトパターンとの隣接寄生容量にばらつきが生じることがないため、回路を伝播する信号の遅延ばらつきを抑制することができる。更に、クリティカルな信号の信号遅延ばらつきを遅延マージンとして考慮することなくレイアウト設計を行うことができるため、レイアウト設計コストやレイアウト設計期間の増大を抑制することができる。

なお、タイミングクリティカルな信号が複数存在する場合、全ての信号を同一のフォトマスクに割り付ける必要はなく、別々のフォトマスクに割り付けてもよい。ただし、タイミングクリティカルな信号と隣接するレイアウトパターンは同一のフォトマスクに割り付ける必要がある。例えば、図４に示すクロック信号配線６の他に、別のクロック信号配線が同一配線層に配置されている場合、クロック信号配線６と隣接レイアウトパターンである配線７を一方のフォトマスクに割り付け、別のクロック信号配線と隣接レイアウトパターンを別のフォトマスクに割り付けてもよい。

また、タイミングクリティカルな信号と隣接するレイアウトパターンとの間隔は、少なくとも現行の露光装置で描画が可能な最小スペーシング（ｄ_ｍ）があればよく、これより大きな間隔としてもよい。

（第２の実施形態）
上述した第１の実施形態の半導体集積回路の設計装置では、タイミングクリティカルな信号と同一の配線層で隣接するレイアウトパターンとの間隔を、現行の露光装置で描画が可能な最小スペーシング（ｄ_ｍ）になるように配置し、同一のフォトマスクに割り付けているが、本実施形態においては、タイミングクリティカルな信号に接続されているセル内の同一の配線層のレイアウトパターンの間隔も現行の露光装置で描画が可能な最小スペーシング（ｄ_ｍ）になるように配置し、同一のフォトマスクに割り付ける点が異なっている。

すなわち、図２に示す設計プログラム３１のステップＳ２において、タイミングクリティカルな信号に接続されるセル用に、セル内の同一の配線層のレイアウトパターンの間隔も現行の露光装置で描画が可能な最小スペーシング（ｄ_ｍ）になるようにレイアウトパターンを配置する。さらに、図３に示すレイアウト設計手順のステップＳ３３において、タイミングクリティカルな信号に接続されるセルを抽出した後、抽出したセルをステップＳ２で設計した、タイミングクリティカルな信号に接続されるセル用にレイアウトパターン設計したセルを用いる。そして、抽出したセル内の外周レイアウトパターンと当該セルに隣接するレイアウトパターンとの間隔が現行の露光装置で描画が可能な最小スペーシング（ｄ_ｍ）になるように配置する。例えば、第１の実施形態で用いた図４に示すレイアウトパターンの場合、タイミングクリティカルな信号であるクロック信号配線６に接続される２つのセル５１、５２は、セル内部のレイアウトパターンの間隔も所定量（ｄ_ｍ）になるようにレイアウトパターン設計したセルを用いる（図７参照）。

図７は、第２の実施形態に係わる設計装置を用いて設計したレイアウトパターンの一例を説明するレイアウト図である。図７に示すように、セル５１は、セル内部のレイアウトパターンの間隔、すなわち、配線５１ａと配線５１ｃ、配線５１ａと配線５１ｄ、配線５１ｂと配線５１ｃ、配線５１ｂと配線５１ｄ、配線５１ｃと配線５１ｄの間隔が所定量（ｄ_ｍ）になるようにレイアウトパターンを配置したセルを用いる。引き続き、第１の実施形態と同様に、セル内の外周レイアウトパターンである配線５１ａと、隣接するレイアウトパターンである配線８１との間隔が所定量（ｄ_ｍ）になるように、セル５１を配置する。また、セル５２については、セル内部のレイアウトパターンの間隔、すなわち、配線５２ａと配線５２ｃ、配線５２ａと配線５２ｄ、配線５２ｂと配線５２ｃ、配線５２ｂと配線５２ｄ、配線５２ｃと配線５２ｄの間隔が所定量（ｄ_ｍ）になるようにレイアウトパターンを配置したセルを用いる。引き続き、第１の実施形態と同様に、セル内の外周レイアウトパターンである配線５２ｂと、隣接するレイアウトパターンである配線８２との間隔が所定量（ｄ_ｍ）になるように、セル５２を配置する。

また、図２に示す設計プログラムのステップＳ４において、タイミングクリティカルな信号に接続されるセル内のレイアウトパターンも、タイミングクリティカルな信号と隣接するレイアウトパターンと同様に、同一のフォトマスクに割り付ける。例えば図７に示すレイアウトパターンでは、タイミングクリティカルな信号であるクロック信号配線６と、これと接続されるセル５１及びセル５２の内部の配線５１ａ〜５１ｄ、５２ａ〜５２ｄと、クロック信号配線６と隣接する配線７と、セル５１内の外周レイアウトパターンである配線５１ａと隣接するレイアウトパターンである配線８１と、セル５２内の外周レイアウトパターンである配線５２ｂと隣接するレイアウトパターンである配線８２をすべて同一のフォトマスクに割り付ける。従って、他方のフォトマスクには、残りとなる配線９のみを割り付ける。その他の構成要素やレイアウト設計手順は第１の実施形態と同様であるので、同じ符号を付して説明は省略する。

このように、タイミングクリティカルな信号と接続されたセル内のレイアウトパターンの間隔も所定量（ｄ_ｍ）になるように配置し、同一のフォトマスクに割り付けることで、製造工程におけるフォトマスクの重ね合わせ誤差が生じても、タイミングクリティカルな信号を伝播する信号の遅延ばらつきを更に抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…設計装置、２…本体装置、２ａ…ＣＰＵ、３…記憶部、４…表示部、３１…設計プログラム、３２…セル情報、３３…回路接続情報、３４…回路タイミング制約情報、３５…回路フロアプラン情報、

Claims

一の配線層に配置された複数の配線のレイアウトパターンを複数のフォトマスクに割り付ける半導体集積回路の設計装置において、
前記複数の配線のタイミング制約情報に基づき、回路動作上の配線の信号遅延時間が回路全体の信号遅延時間を律速するクリティカル配線を特定し、前記クリティカル配線に隣接して配置される隣接配線を抽出し、前記クリティカル配線と前記隣接配線との間隔が、少なくとも露光装置で描画が可能な最小スペースである第一の距離になるように前記クリティカル配線と前記隣接配線とをレイアウトし、また、前記クリティカル配線に接続して配置されるセル内において最外周に配置されるセル内最外周配線と、前記セルに隣接して配置されるセル隣接配線との間隔が少なくとも前記第一の距離になるように前記セルをレイアウトし、更に、前記クリティカル配線に接続して配置されるセルの内部に敷設される複数のセル内配線の間隔が、少なくとも前記第一の距離になるように複数の前記セル内配線をレイアウトし、前記クリティカル配線と前記隣接配線、前記セル内最外周配線と前記セル隣接配線、及び複数の前記セル内配線のレイアウトパターンを同一の前記フォトマスクに割り付けることを特徴とする、半導体集積回路の設計装置。
一の配線層に配置された複数の配線のレイアウトパターンを複数のフォトマスクに割り付ける半導体集積回路の設計装置において、
前記複数の配線のレイアウトパターンから、回路動作上の配線の信号遅延時間が回路全体の信号遅延時間を律速するクリティカル配線を特定し、前記クリティカル配線に隣接して配置される隣接配線を抽出し、前記クリティカル配線と前記隣接配線との間隔が少なくとも所定距離になるように前記クリティカル配線と前記隣接配線とをレイアウトし、前記クリティカル配線と前記隣接配線のレイアウトパターンを同一の前記フォトマスクに割り付けることを特徴とする、半導体集積回路の設計装置。
前記複数の配線のタイミング制約情報に基づき前記クリティカル配線を特定することを特徴とする、請求項２に記載の半導体集積回路の設計装置。
前記クリティカル配線には、少なくともクロック信号配線が含まれることを特徴とする、請求項２又は請求項３に記載の半導体集積回路の設計装置。
前記所定距離は、露光装置で描画が可能な最小スペースであることを特徴とする、請求項２乃至請求項４のいずれか一項に記載の半導体集積回路の設計装置。
前記クリティカル配線に接続して配置されるセル内において最外周に配置されるセル内最外周配線と、前記セルに隣接して配置されるセル隣接配線との間隔が少なくとも前記所定距離になるように前記セルをレイアウトし、前記セル内最外周配線と前記セル隣接配線のレイアウトパターンを同一の前記フォトマスクに割り付けることを特徴とする、請求項２乃至請求項５のいずれか一項に記載の半導体集積回路の設計装置。
前記クリティカル配線に接続して配置されるセルの内部に敷設される複数のセル内配線の間隔が、少なくとも前記所定距離になるように複数の前記セル内配線をレイアウトし、複数の前記セル内配線のレイアウトパターンを同一の前記フォトマスクに割り付けることを特徴とする、請求項２乃至請求項５のいずれか一項に記載の半導体集積回路の設計装置。
一の配線層に配置された複数の配線のレイアウトパターンを複数のフォトマスクに割り付ける半導体集積回路の設計方法において、
前記複数の配線から、回路動作上の配線の信号遅延時間が回路全体の信号遅延時間を律速するクリティカル配線を特定し、
前記クリティカル配線に隣接して配置される隣接配線を抽出し、
前記クリティカル配線と前記隣接配線との間隔が少なくとも所定距離になるように前記クリティカル配線と前記隣接配線とをレイアウトし、
前記クリティカル配線と前記隣接配線のレイアウトパターンを同一の前記フォトマスクに割り付けることを特徴とする、半導体集積回路の設計方法。