JP2017097768A - 半導体レイアウト用検証方法及び検証装置 - Google Patents

Abstract

【課題】タップレスの半導体レイアウトで構成されたスタンダードセルの全ての機能セルを１つのレイアウトに纏めてタップセルを配置し、それに対応したネットリストデータを作成して一括でＬＶＳを実行させて検証時間を短縮できる半導体レイアウト用検証方法を提供する。【解決手段】この方法では、タップレスの半導体レイアウトで構成されたスタンダードセルＣ１、Ｃ２、…、ＣＮに対して全ての機能セルを一つのレイアウトに纏めてタップセルＴ１を配置してレイアウトデータを作成し、それに対応するネットリストデータはレイアウトデータの固有の端子名を上階層にして下階層に配置する。作成した機能セルの基板電位及び素子領域ＷＥＬＬ電位専用のセルを含んだセルＣ１、Ｃ２、…、ＣＮについてのレイアウトデータとそれに対応するネットリストデータとを用い、各セルＣ１、Ｃ２、…、ＣＮに含まれる機能セルの全てに対するＬＶＳの検証を一括で行う。【選択図】図４

Description

本発明は、半導体レイアウト用検証方法及び検証装置に関する。

従来、半導体レイアウトに際してデジタルレイアウト設計にはスタンダードセル、或いは基本セル、ユニットセル、ゲートセル等とも呼ばれるセルのライブラリを使用している。以下は、スタンダードセルと呼ぶことにするが、その中には少なくともセルが１００前後含まれており、最近では１０００近く含まれている場合もある。スタンダードセルには、レイアウトデータ及びそれに対応するネットリストデータも含まれており、それらの一致性について特性的に等価であることを確認する必要がある。このため、レイアウトデータ及びそれに対応するネットリストデータを用いて、スタンダードセルに含まれる機能セルの個数分電気的等価検証（ＬＶＳ：Ｌａｙｏｕｔ ｖｓ. Ｓｃｈｅｍａｔｉｃ）と呼ばれる検証を行う必要がある。

ここで、機能セルとはＬＶＳの対象になるセルのことを表現しており、ネットリストデータを持っているセルのことを示す。更に近年では、個々のセルのレイアウトには基板電位が含まれていないタップレスと呼ばれるセルで構成されているスタンダードセルが増えており、これらを機能セル毎にＬＶＳを行うためには、検証対象のセルの横にタップセルと呼ばれる基板電位及び素子領域ＷＥＬＬ電位（以下、実施形態の説明では原則的に基板電位として略記する）をとるための専用セルをレイアウト上で隣接配置してから検証を実施する必要がある。

このようなスタンダードセルの検証に係る周知技術として、例えばマスクレイアウトデータを構成する複数のセルデータを、セルレベルにて一括して検証を行い、検証処理時間を大幅に短縮する「画像形成方法及び装置」（特許文献１参照）が挙げられる。

上述した特許文献１に係る技術は、スタンダードセルで使用するセルを一括でＬＶＳを行うことを目的とし、セルを１つのセルに面付けして１つのセルに纏めて配置し、各セルにＬＶＳをかけるためのセル枠をそれぞれ配置し、それに対応したネットリストデータを作成することでＬＶＳを一括で実行する手法を提案したものである。しかしながら、こうした手法によれば、ＬＶＳを実行する時間を短縮できても、タップレスの半導体レイアウトで構成されたスタンダードセルには対応していない。

その理由は、既知のＬＶＳの手法では、タップレスの半導体レイアウトで構成されたスタンダードセルに対する考慮がされていないためであり、タップレスのスタンダードセルに対しては、実際には適用し難いという問題がある。

本発明は、このような問題点を解決すべくなされたもので、その技術的課題は、タップレスの半導体レイアウトで構成されたスタンダードセルの全ての機能セルを１つのレイアウトに纏めてタップセルを配置し、それに対応したネットリストデータを作成して一括でＬＶＳを実行させて検証時間を短縮できる半導体レイアウト用検証方法及び検証装置を提供することにある。

上記技術的課題を達成するため、本発明の第１の手段は、情報処理装置のデータ処理機能により構築されると共に、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルのＬＶＳを行う半導体レイアウト用検証方法において、情報処理装置に備えられるレイアウト作成部がスタンダードセルについて、機能セルのそれぞれが基板電位及び素子領域ＷＥＬＬ電位用の拡散領域を持たずに基板電位及び素子領域ＷＥＬＬ電位専用のセルを別途に持つと共に、当該基板電位及び素子領域ＷＥＬＬ電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成するレイアウト作成ステップと、情報処理装置に備えられるレイアウトデータ作成部が機能セルのそれぞれの入出力端子を固有の端子名にして再配置してレイアウトデータを作成するレイアウトデータ作成ステップと、情報処理装置に備えられるネットリストデータ作成部がレイアウトデータ作成ステップで作成したレイアウトデータにおける入出力端子の固有の端子名を上階層に配置すると共に、当該固有の端子名に対応するレイアウトの検証用のネットリストデータを下階層に配置して作成するネットリストデータ作成ステップと、情報処理装置に備えられる検証一括実行部がネットリストデータ作成ステップで作成したネットリストデータに従ってスタンダードセルに含まれる機能セルの全てに対するＬＶＳを一括で実行する検証一括実行ステップと、を有することを特徴とする。

また、本発明の第２の手段は、情報処理装置のデータ処理機能により構築されると共に、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルのＬＶＳを行う半導体レイアウト用検証方法において、情報処理装置に備えられるレイアウト作成部がスタンダードセルについて、機能セルのそれぞれが基板電位及び素子領域ＷＥＬＬ電位用の拡散領域を持たずに当該機能セルの電源・ＧＮＤとは異なる基板電位及び素子領域ＷＥＬＬ電位制御を行うことが可能な基板電位及び素子領域ＷＥＬＬ電位専用のセルを別途に持つと共に、当該基板電位及び素子領域ＷＥＬＬ電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成するレイアウト作成ステップと、情報処理装置に備えられるレイアウトデータ作成部が機能セルのそれぞれの入出力端子を固有の端子名にして再配置してレイアウトデータを作成するレイアウトデータ作成ステップと、情報処理装置に備えられるネットリストデータ作成部がレイアウトデータ作成ステップで作成したレイアウトデータにおける入出力端子の固有の端子名を上階層に配置すると共に、当該固有の端子名に対応するレイアウトの検証用のネットリストデータを下階層に配置して作成するネットリストデータ作成ステップと、情報処理装置に備えられる検証一括実行部がネットリストデータ作成ステップで作成したネットリストデータに従ってスタンダードセルに含まれる機能セルの全てに対するＬＶＳを一括で実行する検証一括実行ステップと、を有することを特徴とする。

更に、本発明の第３の手段は、情報処理装置のデータ処理機能により実施されると共に、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルのＬＶＳを行う半導体レイアウト用検証装置において、情報処理装置は、スタンダードセルについて、機能セルのそれぞれが基板電位及び素子領域ＷＥＬＬ電位用の拡散領域を持たずに基板電位及び素子領域ＷＥＬＬ電位専用のセルを別途に持つと共に、当該基板電位及び素子領域ＷＥＬＬ電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成するレイアウト作成部と、機能セルのそれぞれの入出力端子を固有の端子名にして再配置してレイアウトデータを作成するレイアウトデータ作成部と、レイアウトデータ作成部で作成したレイアウトデータにおける入出力端子の固有の端子名を上階層に配置すると共に、当該固有の端子名に対応するレイアウトの検証用のネットリストデータを下階層に配置して作成するネットリストデータ作成部と、ネットリストデータ作成部で作成したネットリストデータに従ってスタンダードセルに含まれる機能セルの全てに対するＬＶＳを一括で実行する検証一括実行部と、を備えたことを特徴とする。

加えて、本発明の第４の手段は、情報処理装置のデータ処理機能により実施されると共に、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルのＬＶＳを行う半導体レイアウト用検証装置において、情報処理装置は、スタンダードセルについて、機能セルのそれぞれが基板電位及び素子領域ＷＥＬＬ電位用の拡散領域を持たずに当該機能セルの電源・ＧＮＤとは異なる基板電位及び素子領域ＷＥＬＬ電位制御を行うことが可能な基板電位及び素子領域ＷＥＬＬ電位専用のセルを別途に持つと共に、当該基板電位及び素子領域ＷＥＬＬ電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成するレイアウト作成部と、機能セルのそれぞれの入出力端子を固有の端子名にして再配置してレイアウトデータを作成するレイアウトデータ作成部と、レイアウトデータ作成部で作成したレイアウトデータにおける入出力端子の固有の端子名を上階層に配置すると共に、当該固有の端子名に対応するレイアウトの検証用のネットリストデータを下階層に配置して作成するネットリストデータ作成部と、ネットリストデータ作成部で作成したネットリストデータに従ってスタンダードセルに含まれる機能セルの全てに対するＬＶＳを一括で実行する検証一括実行部と、を備えたことを特徴とする。

本発明によれば、上記処理プロセス又は構成により、タップレスの半導体レイアウトで構成されたスタンダードセルの全ての機能セルを１つのレイアウトに纏めてタップセルを配置し、それに対応したネットリストデータを作成して一括でＬＶＳを実行させて検証時間を短縮できるようになる。上記した以外の課題、構成及び効果は、以下の実施の形態の説明により明らかにされる。

本発明の前提となる周知な半導体レイアウトで構成されたタップセルを含むスタンダードセルに対して全ての機能セルのＬＶＳを行う半導体レイアウト用検証方法を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。 図１で説明したタップセルとタップレスのスタンダードセルとについてのレイアウトを例示した模式図である。 本発明の前提となる周知なタップレスのスタンダードセルのレイアウトをタップセルを含むスタンダードセルのレイアウトと対比して例示した模式図である。 実施例１に係る半導体レイアウト用検証方法を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。 図４で説明した実施例１に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例１を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。 図４で説明した実施例１に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例２を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。 図４で説明した実施例１に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例３を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。 図７に示す変形例３の適用に際して必要なタップセルと拡散領域との距離に関するデザインルールを説明するために示したレイアウトを例示した模式図であり、（ａ）は両側にタップセルを有するパターンに関する図、（ｂ）は片側にタップセルを有するパターンに関する図である。 実施例２に係る半導体レイアウト用検証方法を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。 図９に示す実施例２に係る半導体レイアウト用検証方法のレイアウトデータ作成ステップでの適用に際して対象となる拡散領域と電源・ＧＮＤメタルとを持つタップセルのレイアウトを例示した模式図であり、（ａ）は拡散領域と電源・ＧＮＤメタルとが共通するレイアウトに関する図、（ｂ）は拡散領域と電源・ＧＮＤメタルとが分離したレイアウトに関する図である。 図９で説明した実施例２に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例１を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。 図９で説明した実施例２に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例２を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。 図９で説明した実施例２に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例３を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。

以下に、本発明の半導体レイアウト用検証方法及び検証装置について、幾つかの実施例を挙げ、図面を参照して詳細に説明する。

最初に、本発明の半導体レイアウト用検証方法の理解を容易にするため、図１に示す本発明の前提となる周知な半導体レイアウトで構成されたタップセルＴ１を含むスタンダードセルＣ１、Ｃ２、ＣＮに対して全ての機能セルのＬＶＳを行う場合のレイアウトデータとネットリストデータとを対応させた概略図（文献公知に係る発明でないが、一般的に知られている概略図）を参照して説明する。

図１を参照すれば、ここではパターンＡ、Ｂ、Ｃのレイアウトデータについて、セル名をＣ数字形式で表わしたスタンダードセルＣ１、Ｃ２、ＣＮ（Ｎはスタンダードセル中の機能セルの総数に相当する）に共通してタップセルＴ１が持たされている。スタンダードセルＣ１、Ｃ２、ＣＮにおける電源、ＧＮＤ（ＭＯＳ素子のドレイン電源電圧を示すＶＤＤ、ＭＯＳ素子のソース電源電圧を示すＶＳＳ）はメタルで構成され、スタンダードセルＣ１には端子Ａ、Ｏが持たされ、スタンダードセルＣ２、ＣＮには端子Ａ、Ｂ、Ｏが持たされている。これらのスタンダードセルＣ１、Ｃ２、ＣＮに対して全ての機能セルのＬＶＳを行う際、パターンＡのスタンダードセルＣ１についてはネットリストデータとしてＳＵＢＣＫＴのＣ１、Ａ、Ｏ、ＶＤＤ、ＶＳＳが対応し、パターンＢのスタンダードセルＣ２についてはネットリストデータとしてＳＵＢＣＫＴのＣ２、Ａ、Ｂ、Ｏ、ＶＤＤ、ＶＳＳが対応し、パターンＣのスタンダードセルＣＮについてはネットリストデータとしてＳＵＢＣＫＴのＣＮ、Ａ、Ｂ、Ｏ、ＶＤＤ、ＶＳＳが対応する様子を示している。実際のスタンダードセルＣ１、Ｃ２、ＣＮは、例えばＩＮＶ、ＮＡＮＤ、ＮＯＲ等のセル名になる。パターンＡの場合、スタンダードセルＣ１にタップセルＴ１を隣接させることでスタンダードセルＣ１の素子領域ＷＥＬＬ電位をとることができ、このレイアウトデータとスタンダードセルＣ１のネットリストデータとによりＬＶＳを通すことができる。パターンＢ、Ｃについても同様である。このため、スタンダードセルＣ１、Ｃ２、ＣＮの全てに対してＬＶＳを実施するためには、Ｎ回のＬＶＳ実行が必要であることを示している。

図２は、図１で説明したタップセルＴ１とタップレスのスタンダードセルＣ１、Ｃ２、ＣＮとについてのレイアウトを例示した模式図である。

図２を参照すれば、タップセルＴ１のレイアウトでは、図中の上部側と下部側とに２区画された拡散領域にそれぞれコンタクトが持たされ、それらのコンタクトが上端側のＶＤＤメタル、下端側のＶＳＳのメタルでそれぞれ接続された様子を示している。但し、図２中では素子領域ＷＥＬＬや注入領域を省略している。スタンダードセルＣ１のレイアウトは、インバータを示すものである。具体的に云えば、スタンダードセルＣ１のレイアウトでは、図中の上部側と下部側とに２区画された拡散領域の間に端子Ａ、Ｏが持たされ、各拡散領域には２個のコンタクトが持たされ、右側のコンタクトは端子Ｏを含んで帯状にメタルで接続され、端子Ａはポリシリコン膜で周囲が覆われた上で各拡散領域の各コンタクトの間を帯状に延在して各拡散領域を縦方向に横切るように形成されたポリシリコン膜に結合され、上部側の拡散領域の左側のコンタクトが上端側のＶＤＤのメタル、下部側の拡散領域の左側のコンタクトが下端側のＶＳＳのメタルでそれぞれ接続された様子を示している。

また、スタンダードセルＣ２のレイアウトは、ＮＡＮＤ（否定論理積回路）を示すものである。具体的に云えば、スタンダードセルＣ２のレイアウトでは、図中の上部側と下部側とに２区画された拡散領域の間に端子Ａ、Ｏ、Ｂが持たされ、上部側の拡散領域には３個のコンタクトが持たされ、下部側の拡散領域には２個のコンタクトが持たされ、上部側の拡散領域の左側のコンタクトが上端側のＶＤＤのメタル、下部側の拡散領域の左側のコンタクトが下端側のＶＳＳのメタルでそれぞれ接続されると共に、上部側の拡散領域の右側のコンタクトが上端側のＶＤＤのメタルで接続されている。更に、端子Ａはポリシリコン膜で周囲が覆われた上で上部側の拡散領域の左側のコンタクト寄りの中央のコンタクトとの間及び下部側の拡散領域の左側のコンタクト寄りとの間を帯状に延在して各拡散領域を縦方向に横切るように形成されたポリシリコン膜に結合され、端子Ｂはポリシリコン膜で周囲が覆われた上で上部側の拡散領域の右側のコンタクト寄りの中央のコンタクトとの間及び下部側の拡散領域の右側のコンタクト寄りとの間を帯状に延在して各拡散領域を縦方向に横切るように形成されたポリシリコン膜に結合され、更に端子Ｏは上部側の拡散領域の中央のコンタクトと下部側の拡散領域の右側のコンタクトとを右側の帯状のポリシリコン膜を一部跨いでメタルでそれぞれ接続された様子を示している。

更に、スタンダードセルＣＮのレイアウトは、ＮＯＲ（否定論理和回路）を示すものである。具体的に云えば、スタンダードセルＣＮのレイアウトでは、図中の上部側と下部側とに２区画された拡散領域の間に端子Ａ、Ｏ、Ｂが持たされ、上部側の拡散領域には２個のコンタクトが持たされ、下部側の拡散領域には３個のコンタクトが持たされ、上部側の拡散領域の左側のコンタクトが上端側のＶＤＤのメタル、下部側の拡散領域の左側のコンタクトが上端側のＶＤＤのメタル、下部側の拡散領域の右側のコンタクトが下端側のＶＳＳのメタルで接続されると共に、下部側の拡散領域の左側のコンタクトが下端側のＶＳＳのメタルで接続されている。更に、端子Ａはポリシリコン膜で周囲が覆われた上で上部側の拡散領域の左側のコンタクト寄りとの間及び下部側の拡散領域の左側のコンタクト寄りの中央のコンタクトとの間を帯状に延在して各拡散領域を縦方向に横切るように形成されたポリシリコン膜に結合され、端子Ｂはポリシリコン膜で周囲が覆われた上で上部側の拡散領域の右側のコンタクト寄りとの間及び下部側の拡散領域の右側のコンタクト寄りの中央のコンタクトとの間を帯状に延在して各拡散領域を縦方向に横切るように形成されたポリシリコン膜に結合され、更に端子Ｏは上部側の拡散領域の右側のコンタクトと下部側の拡散領域の中央のコンタクトとを右側の帯状のポリシリコン膜を一部跨いでメタルでそれぞれ接続された様子を示している。

図３は、本発明の前提となる周知なタップレスのスタンダードセルＣ１のレイアウトをタップセルを含むスタンダードセルＣ１０１のレイアウトと対比して例示した模式図である。

図３を参照すれば、ここではスタンダードセルＣ１０１のレイアウトの場合、基板電位を取るための拡散領域が上端側のＶＤＤのメタル、下端側のＶＳＳのメタルに及んで配置されているのに対し、スタンダードセルＣ１のレイアウトは図２に示した通りのものであって、基板電位用の拡散領域がないため、タップセルＴ１が必要となることを示している。

そこで、本発明の半導体レイアウト用検証方法では、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルのＬＶＳを行う場合、タップレスのスタンダードセルのレイアウトでそれぞれにタップセルを配置してから、それに対応するネットリストデータに従ってＬＶＳを実行すると、スタンダードセルに含まれる機能セルの個数分の検証時間が必要となってしまうため、レイアウト上でスタンダードセルに含まれる全ての機能セルを一つのレイアウトに纏め、それに対応するネットリストデータを作成して１回だけＬＶＳを実行するようにする。こうした場合、単体のＬＶＳの検証時間よりは時間が必要となるが、図１を参照して説明したようにスタンダードセルに含まれる全ての機能セル個々のＬＶＳを行う場合の総実行時間に比べると実行所要時間が大幅に短縮できる。因みに、こうしたデータ処理は、表示部及び操作部を備えた汎用的な情報処理装置を用いれば容易に実現できるもので、詳細は以下に説明する。

実施例１に係る半導体レイアウト用検証方法は、情報処理装置のデータ処理機能により構築されると共に、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルのＬＶＳを行う際、まず情報処理装置に備えられるレイアウト作成部が行うレイアウト作成ステップにおいて、スタンダードセルについて、機能セルのそれぞれが基板電位用の拡散領域を持たずに基板電位専用のセルを別途に持つと共に、基板電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成する。この後、情報処理装置に備えられるレイアウトデータ作成部が行うレイアウトデータ作成ステップにおいて、機能セルのそれぞれの入出力端子を固有の端子名にして再配置してレイアウトデータを作成する。更に、情報処理装置に備えられるネットリストデータ作成部が行うネットリストデータ作成ステップにおいて、レイアウトデータ作成ステップで作成したレイアウトデータにおける入出力端子の固有の端子名を上階層に配置すると共に、固有の端子名に対応するレイアウトの検証用のネットリストデータを下階層に配置して作成する。最後に、情報処理装置に備えられる検証一括実行部が行う検証一括実行ステップにおいて、ネットリストデータ作成ステップで作成したネットリストデータに従ってスタンダードセルに含まれる機能セルの全てに対するＬＶＳを一括で実行する。

図４は、上述した実施例１に係る半導体レイアウト用検証方法を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。ここでは、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルを１つのレイアウトに纏めてタップセルＴ１を配置し、それに対応したネットリストデータを作成して一括でＬＶＳを実行させる一形態を示している。

図４を参照すれば、レイアウトデータについては、タップセルＴ１とタップレスのスタンダードセルＣ１、Ｃ２、…、ＣＮを隣接させて配置することにより、全ての素子領域ＷＥＬＬ電位をとることができる。端子については、各スタンダードセルＣ１、Ｃ２、…、ＣＮの入出力端子を抽出し、例えば後ろにアンダースコア“_”とセル名（Ｃ１、Ｃ２、…、ＣＮ）を付して配置し、電源、ＧＮＤの端子（ＶＤＤ、ＶＳＳ）も配置する。このようにして、ＴＯＰレイアウトデータを作成する。ネットリストデータは、各スタンダードセルＣ１、Ｃ２、…、ＣＮの入出力端子を抽出し、レイアウトデータの場合と同様に、例えば入出力端子の後ろにはアンダースコア“_”とセル名（ｃ１、Ｃ２、…、ＣＮ）を付して図示されるような.ＳＵＢＣＫＴ ＴＯＰ記述を作成することにより、ＴＯＰネットリストデータを作成する。因みに、ネットリストデータ作成に際しては、ＴＯＰレイアウトデータにおける入出力端子の固有の端子名を上階層に配置すると共に、固有の端子名に対応するレイアウトの検証用のネットリストデータを下階層に配置して作成する。このようにして作成した機能セルの基板電位専用のセルを含んだスタンダードセルＣ１、Ｃ２、…、ＣＮについてのＴＯＰレイアウトデータとそれに対応するＴＯＰネットリストデータとを用い、各スタンダードセルＣ１、Ｃ２、…、ＣＮに含まれる機能セルの全てに対するＬＶＳを実行すれば、ＬＶＳの検証が一括で行われることで実行所要時間を大幅に短縮することができる。

図５は、上述した実施例１に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例１を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。ここではレイアウト作成ステップにおいて、基板電位専用のセルと機能セルとの間をそれぞれ電源・ＧＮＤメタル方向に隙間を持たせて配置を行うと共に、その隙間に隣接した素子領域ＷＥＬＬを追加するようにしてレイアウトを作成する様子を示している。但し、ネットリストデータについては図４に示した場合と同様であるために省略しており、レイアウトデータの端子の配置方法も図４に示した場合と同様となっている。

図４では各セルの横幅情報を抽出して隣接して配置する必要があったが、図５では各セルが重ならないように配置すれば良く、セルの間隔は空いていても問題ない。例えば各スタンダードセルＣ１、Ｃ２、…、ＣＮに含まれるセルの中で最大幅の情報を抽出すれば、それ以上の間隔で配置すれば良い。セル間は拡散領域ＷＥＬＬで埋めることによって、タップセルＴ１の拡散領域ＷＥＬＬ電位の接続が維持される。因みに、図５中では上端側がＮ型の拡散領域ＷＥＬＬを示すＮＷＥＬＬ、下端側がＰ型の拡散領域ＷＥＬＬを示すＰＷＥＬＬとなっている。その他のレイアウトデータ作成ステップ、ネットリストデータ作成ステップ、検証一括実行ステップについても図４の場合と同様に行う。ここでは、スタンダードセルＣ１、Ｃ２、…、ＣＮの機能セルの最大幅を把握することにより、その他の機能セルの幅を気にせずにセル同士が重ならないように配置をしたレイアウトを作成した上でＬＶＳの検証を一括で行うことが可能となる。因みに、セル間でデザインルール違反が起きないように配置することは一般的に必要な事項である。

図６は、上述した実施例１に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例２を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。ここではレイアウト作成ステップにおいて、基板電位専用のセルと機能セルとをそれぞれ１セル分隣接して配置した上で電源・ＧＮＤメタル方向に対して垂直方向に隙間を持たせて配置を行うと共に、その隙間に電源・ＧＮＤを段状に接続するようにしてレイアウトを作成する様子を示している。但し、ここでもネットリストデータについては図４に示した場合と同様であるために省略しており、レイアウトデータの端子の配置方法も図４に示した場合と同様となっている。

先の図４、図５ではセルの横幅情報を抽出しておく必要があるが、図６ではタップセルＴ１以外のセルの横幅情報は不要であり、縦幅情報とメタルの最小スペースとを把握しておけば良い。因みに、ここでは各スタンダードセルＣ１、Ｃ２、…、ＣＮの上端部のＶＤＤのメタル１を延長させた箇所に交差するように縦方向に延びて左側に存在する帯状のＶＤＤのメタル２における各交差箇所にはビアが設けられ、下端部のＶＳＳのメタル１を延長させた箇所に交差するように縦方向に延びて右側に存在する帯状のＶＳＳのメタル２における各交差箇所にもビアが設けられている。その他のレイアウトデータ作成ステップ、ネットリストデータ作成ステップ、検証一括実行ステップについても図４の場合と同様に行う。ここでは、縦方向に配置した後、ＶＤＤ、ＶＳＳを接続することで図４の場合と同様にＬＶＳの検証を行うことが可能となる。即ち、基板電位専用のセルの幅、スタンダードセルＣ１、Ｃ２、…、ＣＮの高さを把握することにより、セル同士が重ならない配置のレイアウトを作成した上でＬＶＳの検証を一括で行うことが可能になる。

図７は、上述した実施例１に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例３を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。ここではレイアウト作成ステップにおいて、電源・ＧＮＤメタル方向に配置した機能セルのそれぞれの間に規則性を有する距離以内に基板電位専用のセルを配置するようにしてレイアウトを作成する様子を示している。但し、ここでもネットリストデータについては図４に示した場合と同様であるために省略しており、レイアウトデータの端子の配置方法も図４に示した場合と同様となっている。

図４、図５では一括でＬＶＳを実行することはできるものの、デザインルール検証を行った場合に、タップセルＴ１の拡散領域ＷＥＬＬの電位を取っている拡散領域と、タップレスのスタンダードセルＣ１、Ｃ２、…、ＣＮの拡散領域とが離れ過ぎることによりデザインルールエラーが発生する。

図８は、図７に示す変形例３の適用に際して必要なタップセルと拡散領域との距離に関するデザインルールを説明するために示したレイアウトを例示した模式図であり、同図（ａ）は両側にタップセルＴ１を有するパターンに関する図、同図（ｂ）は片側にタップセルＴ１を有するパターンに関する図である。

図８では、デザインルールの最大値をαとすると、同図（ａ）に示されるように両側にタップセルＴ１が存在するパターンではタップセルＴ１内の拡散領域と最も近いタップセルの拡散領域の最大距離Ｌは２α以下（即ち、Ｌ≦２α）にする必要がある。或いは図８（ｂ）に示される片側にタップセルＴ１がないレイアウトのパターンでは、タップセルＴ１内の拡散領域とタップレスのスタンダードセルＣ１内の拡散領域でタップセルＴ１と反対側の拡散領域の最大距離Ｌはα以下（即ち、Ｌ≦α）にする必要がある。このため、タップレスのスタンダードセルＣ１を含んだ最大距離Ｌを満たすようにタップセルＴ１を配置することで、デザインルールエラーがでないレイアウトを作成することにより、一括でＬＶＳを実行することができる。図７中では、こうした条件下で両側にタップセルＴ１が存在するスタンダードセルＣ１、Ｃ２、…、に係る区間がＬ≦２α、片側にタップセルＴ１がないスタンダードセル…、ＣＮに係る区間がＬ≦αとなっている。その他のレイアウトデータ作成ステップ、ネットリストデータ作成ステップ、検証一括実行ステップについても図４の場合と同様に行う。ここではデザインルールエラーを出さないレイアウトを作成した上でスタンダードセルＣ１、Ｃ２、…、ＣＮのＬＶＳの検証を一括で行うことが可能となる。

以上に述べた実施例１に係る半導体レイアウト用検証方法を適用した半導体レイアウト用検証装置は、情報処理装置のデータ処理機能により実施され、タップレスの半導体レイアウトで構成されたスタンダードセルＣ１、Ｃ２、…、ＣＮに対して全ての機能セルのＬＶＳを行うもので、情報処理装置が上述した各ステップの処理プロセスに対応した処理機能部を持つ構成とすれば良い。具体的に云えば、情報処理装置は、スタンダードセルＣ１、Ｃ２、…、ＣＮについて、機能セルのそれぞれが基板電位用の拡散領域を持たずに基板電位専用のセルを別途に持つと共に、基板電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成するレイアウト作成部と、機能セルのそれぞれの入出力端子を固有の端子名にして再配置してレイアウトデータを作成するレイアウトデータ作成部と、レイアウトデータ作成部で作成したレイアウトデータにおける入出力端子の固有の端子名を上階層に配置すると共に、固有の端子名に対応するレイアウトの検証用のネットリストデータを下階層に配置して作成するネットリストデータ作成部と、ネットリストデータ作成部で作成したネットリストデータに従ってスタンダードセルＣ１、Ｃ２、…、ＣＮに含まれる機能セルの全てに対するＬＶＳを一括で実行する検証一括実行部と、を備えれば良い。

実施例２に係る半導体レイアウト用検証方法は、情報処理装置のデータ処理機能により構築されると共に、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルのＬＶＳを行う際、まず情報処理装置に備えられるレイアウト作成部が行うレイアウト作成ステップにおいて、スタンダードセルについて、機能セルのそれぞれが基板電位用の拡散領域を持たずにその機能セルの電源・ＧＮＤとは異なる基板電位制御を行うことが可能な基板電位専用のセルを別途に持つと共に、基板電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成するものであり、その他のレイアウトデータ作成ステップ、ネットリストデータ作成ステップ、検証一括実行ステップについては実施例１の場合と同様である。

図９は、実施例２に係る半導体レイアウト用検証方法を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。図１０は、ここでの導体レイアウト用検証方法のレイアウトデータ作成ステップでの適用に際して対象となる拡散領域と電源・ＧＮＤメタルとを持つタップセルのレイアウトを例示した模式図であり、同図（ａ）は拡散領域と電源・ＧＮＤメタルとが共通するレイアウトに関する図、同図（ｂ）は拡散領域と電源・ＧＮＤメタルとが分離したレイアウトに関する図である。

まず図１０（ａ）を参照すれば、ここでのタップセルＴ１は図２で説明したタップセルＴ１と同じセル構造で、拡散領域ＷＥＬＬとＭＯＳ素子の電源・ＧＮＤメタルとが共通に接続されるタイプのセル構造となっている。これに対し、図１０（ｂ）のタップセルＴ２は、ＮＷＥＬＬ側の電位はＶＤＤと分離したＶＮＷとなっており、ＰＷＥＬＬ側の電位はＶＳＳと分離したＶＰＷとなっている。ここでのＶＮＷ、ＶＰＷはメタル１からビアを介してメタル２に接続されたセル構造になっている。図９を参照すれば、ここでは図４に示したタップセルＴ１を図１０（ｂ）に示すタップセルＴ２に置き換えたレイアウトとなっている。図９を参照すれば、レイアウトデータについては、タップセルＴ２とタップレスのスタンダードセルＣ１、Ｃ２、…、ＣＮを隣接させて配置することにより、全ての拡散領域ＷＥＬＬ電位をＶＮＷ端子、ＶＰＷ端子から取ることができる。端子については、各スタンダードセルＣ１、Ｃ２、…、ＣＮの入出力端子を抽出し、例えば後ろにアンダースコア“_”とセル名（Ｃ１、Ｃ２、…、ＣＮ）を付して配置し、電源、ＧＮＤの端子（ＶＤＤ、ＶＳＳ）も配置した上、ＶＮＷ端子、ＶＰＷ端子も配置する。このようにしてＴＯＰレイアウトデータを作成する。ネットリストデータは、各スタンダードセルＣ１、Ｃ２、…、ＣＮの入出力端子に拡散領域ＷＥＬＬ電位用の端子であるＶＮＷ端子、ＶＰＷ端子が含まれていることが必要であり、その状態において各スタンダードセルＣ１、Ｃ２、…、ＣＮの入出力端子を抽出し、レイアウトデータを作成する場合と同様に、例えば入出力端子の後ろにはアンダースコア“_”とセル名（ｃ１、Ｃ２、…、ＣＮ）を付して図示されるような.ＳＵＢＣＫＴ ＴＯＰ記述を作成することにより、ＴＯＰネットリストデータを作成する。因みに、ネットリストデータ作成に際しては、ＴＯＰレイアウトデータにおける入出力端子の固有の端子名を上階層に配置すると共に、固有の端子名に対応するレイアウトの検証用のネットリストデータを下階層に配置して作成する。このようにして作成した電源・ＧＮＤとは異なる基板電位制御を実行可能な基板電位専用セルを含んだスタンダードセルＣ１、Ｃ２、…、ＣＮについてのＴＯＰレイアウトデータとそれに対応するＴＯＰネットリストデータとを用い、各スタンダードセルＣ１、Ｃ２、…、ＣＮに含まれる機能セルの全てに対するＬＶＳを実行すれば、ＬＶＳの検証が一括で行われることで実行所要時間を大幅に短縮できる。

図１１は、上述した実施例２に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例１を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。ここではレイアウト作成ステップにおいて、基板電位専用のセルと機能セルとの間をそれぞれ電源・ＧＮＤメタル方向に隙間を持たせて配置を行うと共に、その隙間に隣接した素子領域ＷＥＬＬを追加するようにしてレイアウトを作成する様子を示している。但し、ここでのネットリストデータについては図９に示した場合と同様であるために省略しており、レイアウトデータの端子の配置方法も図９に示した場合と同様となっている。

先の図９ではセルの横幅情報を抽出して隣接配置させておく必要があるが、図１１では各スタンダードセルＣ１、Ｃ２、…、ＣＮが重ならないように配置すれば良く、セルの間隔は空いていても問題ない。例えばスタンダードセルＣ１、Ｃ２、…、ＣＮに含まれるセルの中で最大幅の情報を抽出すれば、それ以上の周期で配置すれば良い。セルの間隔は拡散領域ＷＥＬＬで埋めることによって、タップセルＴ２の拡散領域ＷＥＬＬ電位の接続が維持される。その他のレイアウトデータ作成ステップ、ネットリストデータ作成ステップ、検証一括実行ステップについても図４の場合と同様に行う。ここでは機能セルの電源・ＧＮＤとは異なる基板電位制御を実行可能な基板電位専用セルを含んだスタンダードセルＣ１、Ｃ２、…、ＣＮにおいて、スタンダードセルＣ１、Ｃ２、…、ＣＮの機能セルの最大幅を把握することにより、その他の機能セルの幅を気にせずにセル同士が重ならない配置のレイアウトを作成した上でＬＶＳの検証を一括で行うことが可能となる。因みに、ここでもセル間でデザインルール違反が起きないように配置することは一般的に必要な事項である。

図１２は、上述した実施例２に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例２を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。ここではレイアウト作成ステップにおいて、基板電位専用のセルと機能セルとをそれぞれ１セル分隣接して配置した上で電源・ＧＮＤメタル方向に対して垂直方向に隙間を持たせて配置を行うと共に、その隙間に電源・ＧＮＤを段状に接続するようにしてレイアウトを作成する様子を示している。但し、ここでもネットリストデータについては図９に示した場合と同様であるために省略しており、レイアウトデータの端子の配置方法も図９に示した場合と同様となっている。

先の図９、図１１ではセルの横幅情報を抽出しておく必要があるが、図１２ではタップセルＴ２以外のセルの横幅情報は不要であり、縦幅情報とメタルの最小スペースとを把握しておけば良い。因みに、ここでは各スタンダードセルＣ１、Ｃ２、…、ＣＮの上端部のＶＤＤのメタル１をタップセルＴ２の縦方向に延びた左側のＶＮＷ端子、並びに右側のＶＰＷ端子を通り越して延長させた箇所に交差するように縦方向に延びて左側に存在する帯状のＶＤＤのメタル２における各交差箇所にはビアが設けられ、下端部のＶＳＳのメタル１を同様にタップセルＴ２の縦方向に延びた左側のＶＮＷ端子、並びに右側のＶＰＷ端子を通り越して延長させた箇所に交差するように縦方向に延びて右側に存在する帯状のＶＳＳのメタル２における各交差箇所にもビアが設けられている。その他のレイアウトデータ作成ステップ、ネットリストデータ作成ステップ、検証一括実行ステップについても図９の場合と同様に行う。ここでは、縦方向に配置した後、ＶＤＤ、ＶＳＳを接続することで図９の場合と同様にＬＶＳの検証を行うことが可能となる。即ち、機能セルの電源・ＧＮＤとは異なる基板電位制御を実行可能な基板電位専用セルを含んだスタンダードセルＣ１、Ｃ２、…、ＣＮにおいて、基板電位専用セルの幅、スタンダードセルＣ１、Ｃ２、…、ＣＮの高さを把握することにより、セル同士が重ならない配置のレイアウトを作成した上でＬＶＳの検証を一括で行うことが可能になる。

図１３は、図９で説明した実施例２に係る半導体レイアウト用検証方法に含まれるレイアウトデータ作成ステップでの変形例３を説明するために示したレイアウトデータとネットリストデータとを対応させた概略図である。ここではレイアウト作成ステップにおいて、電源・ＧＮＤメタル方向に配置した機能セルのそれぞれの間に規則性を有する距離以内に基板電位専用のセルを配置するようにしてレイアウトを作成する様子を示している。但し、ここでもネットリストデータについては図９に示した場合と同様であるために省略しており、レイアウトデータの端子の配置方法も図９に示した場合と同様となっている。

図９、図１１では一括でＬＶＳを実行することはできるものの、デザインルール検証を行った場合に、タップセルＴ２の拡散領域ＷＥＬＬの電位を取っている拡散領域と、タップレスのスタンダードセルＣ１、Ｃ２、…、ＣＮの拡散領域とが離れ過ぎることによりデザインルールエラーが発生する。このデザインルールエラー発生をさせないためには図８（ａ）、（ｂ）を参照して説明したような最大距離Ｌを同様に満たす必要がある。このため、タップレスのスタンダードセルＣ１、Ｃ２、…、ＣＮの間に上述した最大距離Ｌを満たすようにタップセルＴ２を配置することで、デザインルールエラーがでないレイアウトを作成することにより、一括でＬＶＳを実行することができる。図１３中では、こうした条件下で両側側にタップセルＴ２が存在するスタンダードセルＣ１、Ｃ２、…、に係る区間がＬ≦２α、片側にタップセルＴ２がないスタンダードセル…、ＣＮに係る区間がＬ≦αとなっている。その他のレイアウトデータ作成ステップ、ネットリストデータ作成ステップ、検証一括実行ステップについても図９の場合と同様に行う。ここでは機能セルの電源・ＧＮＤとは異なる基板電位制御を実行可能な基板電位専用セルを含んだスタンダードセルＣ１、Ｃ２、…、ＣＮにおいて、デザインルールエラーを出さないレイアウトに基づいてスタンダードセルＣ１、Ｃ２、…、ＣＮの全ての機能セルに対してＬＶＳの検証を一括で行うことが可能となる。

以上に述べた実施例２に係る半導体レイアウト用検証方法を適用した半導体レイアウト用検証装置についても、基本機能は実施例１の場合と同様であり、情報処理装置が上述した各ステップの処理プロセスに対応した処理機能部を持つ構成とすれば良い。具体的に云えば、情報処理装置のレイアウトデータ作成部がスタンダードセルＣ１、Ｃ２、…、ＣＮについて、機能セルのそれぞれが基板電位用の拡散領域を持たずに機能セルの電源・ＧＮＤとは異なる基板電位制御を行うことが可能な基板電位専用のセルを別途に持つと共に、基板電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成する処理機能を持つ以外は実施例１の場合と同様に構成される。

以上に述べた各実施例で説明した半導体レイアウト用検証方法によれば、タップレスの半導体レイアウトで構成されたスタンダードセルＣ１、Ｃ２、…、ＣＮに対して全ての機能セルを一つのレイアウトに纏めてタップセルを配置し、それに対応したネットリストデータを作成して一括でＬＶＳを実行することにより、拡散領域ＷＥＬＬが未接続というエラーを発生させることなく、また短時間でＬＶＳの検証を行うことができる。ここでは、タップレスのセル構造のみとすると拡散領域ＷＥＬＬの電位が確定しないため、対象セルのネットリストデータと比較してもエラーになってしまうが、タップセルＴ１、Ｔ２を配置して拡散領域ＷＥＬＬの電位を確定させているためにエラーが起きなくなる。また、ＬＶＳのツールで検証を行う場合、ツール内部でレイアウトを検証用のネットリストデータに変換する時間やそのネットリストデータと比較対象のネットリストデータとの参照時間、更にはその結果を出力ファイルに書き込む時間等が必要となり、スタンダードセルＣ１、Ｃ２、…、ＣＮの全ての機能セルを１セルずつ検証すると、検証するセルの数だけ実行時間が加算される課題があったが、全ての機能セルを一括して検証する場合、このような課題について参照する回路量には変わりないものの、レイアウトを検証用のネットリストデータに変換する時間や、その結果を出力ファイルに書き込む時間は１セル分で良いため、結果的として、セル単体の検証時間よりも時間が必要になるものの、数十〜数百セル以上ある機能セルを１個ずつ検証する場合の総実行時間に比べると検証の実行時間が顕著に短縮されることになる。

Ｃ１、Ｃ２、…、ＣＮ スタンダードセル
Ｔ１、Ｔ２ タップセル

特開平０３−０２８９７１号公報

Claims (10)

1. 情報処理装置のデータ処理機能により構築されると共に、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルの電気的等価検証を行う半導体レイアウト用検証方法において、
   前記情報処理装置に備えられるレイアウト作成部が前記スタンダードセルについて、前記機能セルのそれぞれが基板電位及び素子領域ＷＥＬＬ電位用の拡散領域を持たずに基板電位及び素子領域ＷＥＬＬ電位専用のセルを別途に持つと共に、当該基板電位及び素子領域ＷＥＬＬ電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成するレイアウト作成ステップと、
   前記情報処理装置に備えられるレイアウトデータ作成部が前記機能セルのそれぞれの入出力端子を固有の端子名にして再配置してレイアウトデータを作成するレイアウトデータ作成ステップと、
   前記情報処理装置に備えられるネットリストデータ作成部が前記レイアウトデータ作成ステップで作成した前記レイアウトデータにおける前記入出力端子の前記固有の端子名を上階層に配置すると共に、当該固有の端子名に対応する前記レイアウトの検証用のネットリストデータを下階層に配置して作成するネットリストデータ作成ステップと、
   前記情報処理装置に備えられる検証一括実行部が前記ネットリストデータ作成ステップで作成した前記ネットリストデータに従って前記スタンダードセルに含まれる前記機能セルの全てに対する前記電気的等価検証を一括で実行する検証一括実行ステップと、を有することを特徴とする半導体レイアウト用検証方法。
2. 請求項１記載の半導体レイアウト用検証方法において、
   前記レイアウト作成ステップでは、前記基板電位及び素子領域ＷＥＬＬ電位専用のセルと前記機能セルとの間をそれぞれ前記電源・ＧＮＤメタル方向に隙間を持たせて配置を行うと共に、当該隙間に隣接した素子領域を追加するようにして前記レイアウトを作成することを特徴とする半導体レイアウト用検証方法。
3. 請求項１記載の半導体レイアウト用検証方法において、
   前記レイアウト作成ステップでは、前記基板電位及び素子領域ＷＥＬＬ電位専用のセルと前記機能セルとをそれぞれ１セル分隣接して配置した上で前記電源・ＧＮＤメタル方向に対して垂直方向に隙間を持たせて配置を行うと共に、当該隙間に電源・ＧＮＤを段状に接続するようにして前記レイアウトを作成することを特徴とする半導体レイアウト用検証方法。
4. 請求項１記載の半導体レイアウト用検証方法において、
   前記レイアウト作成ステップでは、前記電源・ＧＮＤメタル方向に配置した前記機能セルのそれぞれの間に規則性を有する距離以内に前記基板電位及び素子領域ＷＥＬＬ電位専用のセルを配置するようにして前記レイアウトを作成することを特徴とする半導体レイアウト用検証方法。
5. 情報処理装置のデータ処理機能により構築されると共に、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルの電気的等価検証を行う半導体レイアウト用検証方法において、
   前記情報処理装置に備えられるレイアウト作成部が前記スタンダードセルについて、前記機能セルのそれぞれが基板電位及び素子領域ＷＥＬＬ電位用の拡散領域を持たずに当該機能セルの電源・ＧＮＤとは異なる基板電位及び素子領域ＷＥＬＬ電位制御を行うことが可能な基板電位及び素子領域ＷＥＬＬ電位専用のセルを別途に持つと共に、当該基板電位及び素子領域ＷＥＬＬ電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成するレイアウト作成ステップと、
   前記情報処理装置に備えられるレイアウトデータ作成部が前記機能セルのそれぞれの入出力端子を固有の端子名にして再配置してレイアウトデータを作成するレイアウトデータ作成ステップと、
   前記情報処理装置に備えられるネットリストデータ作成部が前記レイアウトデータ作成ステップで作成した前記レイアウトデータにおける前記入出力端子の前記固有の端子名を上階層に配置すると共に、当該固有の端子名に対応する前記レイアウトの検証用のネットリストデータを下階層に配置して作成するネットリストデータ作成ステップと、
   前記情報処理装置に備えられる検証一括実行部が前記ネットリストデータ作成ステップで作成した前記ネットリストデータに従って前記スタンダードセルに含まれる前記機能セルの全てに対する前記電気的等価検証を一括で実行する検証一括実行ステップと、を有することを特徴とする半導体レイアウト用検証方法。
6. 請求項５記載の半導体レイアウト用検証方法において、
   前記レイアウト作成ステップでは、前記基板電位及び素子領域ＷＥＬＬ電位専用のセルと前記機能セルとの間をそれぞれ前記電源・ＧＮＤメタル方向に隙間を持たせて配置を行うと共に、当該隙間に隣接した素子領域を追加するようにして前記レイアウトを作成することを特徴とする半導体レイアウト用検証方法。
7. 請求項５記載の半導体レイアウト用検証方法において、
   前記レイアウト作成ステップでは、前記基板電位及び素子領域ＷＥＬＬ電位専用のセルと前記機能セルとをそれぞれ１セル分隣接して配置した上で前記電源・ＧＮＤメタル方向に対して垂直方向に隙間を持たせて配置を行うと共に、当該隙間に電源・ＧＮＤを段状に接続するようにして前記レイアウトを作成することを特徴とする半導体レイアウト用検証方法。
8. 請求項５記載の半導体レイアウト用検証方法において、
   前記レイアウト作成ステップでは、前記電源・ＧＮＤメタル方向に配置した前記機能セルのそれぞれの間に規則性を有する距離以内に前記基板電位及び素子領域ＷＥＬＬ電位専用のセルを配置するようにして前記レイアウトを作成することを特徴とする半導体レイアウト用検証方法。
9. 情報処理装置のデータ処理機能により実施されると共に、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルの電気的等価検証を行う半導体レイアウト用検証装置において、
   前記情報処理装置は、前記スタンダードセルについて、前記機能セルのそれぞれが基板電位及び素子領域ＷＥＬＬ電位用の拡散領域を持たずに基板電位及び素子領域ＷＥＬＬ電位専用のセルを別途に持つと共に、当該基板電位及び素子領域ＷＥＬＬ電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成するレイアウト作成部と、前記機能セルのそれぞれの入出力端子を固有の端子名にして再配置してレイアウトデータを作成するレイアウトデータ作成部と、前記レイアウトデータ作成部で作成した前記レイアウトデータにおける前記入出力端子の前記固有の端子名を上階層に配置すると共に、当該固有の端子名に対応する前記レイアウトの検証用のネットリストデータを下階層に配置して作成するネットリストデータ作成部と、前記ネットリストデータ作成部で作成した前記ネットリストデータに従って前記スタンダードセルに含まれる前記機能セルの全てに対する前記電気的等価検証を一括で実行する検証一括実行部と、を備えたことを特徴とする半導体レイアウト用検証装置。
10. 情報処理装置のデータ処理機能により実施されると共に、タップレスの半導体レイアウトで構成されたスタンダードセルに対して全ての機能セルの電気的等価検証を行う半導体レイアウト用検証装置において、
    前記情報処理装置は、前記スタンダードセルについて、前記機能セルのそれぞれが基板電位及び素子領域ＷＥＬＬ電位用の拡散領域を持たずに当該機能セルの電源・ＧＮＤとは異なる基板電位及び素子領域ＷＥＬＬ電位制御を行うことが可能な基板電位及び素子領域ＷＥＬＬ電位専用のセルを別途に持つと共に、当該基板電位及び素子領域ＷＥＬＬ電位専用のセルに対して電源・ＧＮＤメタル方向に隣接して配置されたレイアウトを作成するレイアウト作成部と、前記機能セルのそれぞれの入出力端子を固有の端子名にして再配置してレイアウトデータを作成するレイアウトデータ作成部と、前記レイアウトデータ作成部で作成した前記レイアウトデータにおける前記入出力端子の前記固有の端子名を上階層に配置すると共に、当該固有の端子名に対応する前記レイアウトの検証用のネットリストデータを下階層に配置して作成するネットリストデータ作成部と、前記ネットリストデータ作成部で作成した前記ネットリストデータに従って前記スタンダードセルに含まれる前記機能セルの全てに対する前記電気的等価検証を一括で実行する検証一括実行部と、を備えたことを特徴とする半導体レイアウト用検証装置。