JP2009026036A - Rc抽出用テクノロジファイル自動制御装置 - Google Patents
Rc抽出用テクノロジファイル自動制御装置 Download PDFInfo
- Publication number
- JP2009026036A JP2009026036A JP2007188039A JP2007188039A JP2009026036A JP 2009026036 A JP2009026036 A JP 2009026036A JP 2007188039 A JP2007188039 A JP 2007188039A JP 2007188039 A JP2007188039 A JP 2007188039A JP 2009026036 A JP2009026036 A JP 2009026036A
- Authority
- JP
- Japan
- Prior art keywords
- extraction
- parasitic
- file
- technology file
- poly
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】本発明は、複数の異なる要素を含む半導体装置に対して、1回の寄生RC抽出の処理で寄生RC値リストを作成することができるRC抽出用テクノロジファイル自動制御装置を提供することを目的とする。
【解決手段】本発明のRC抽出用テクノロジファイル自動制御装置は、レイアウト検証部1と、ネット名ファイル生成部2と、テクノロジファイル制御部3と、RC抽出部4とを備える。ネット名ファイル生成部2は、レイアウト検証部1が生成したネットリストのうち寄生RC抽出の対象となる全てのネット名から、所定の要素毎にネット名を抽出してファイルを生成する。RC抽出部4は、テクノロジファイル制御部3により寄生RC抽出用テクノロジファイルを割り当てたファイルに対して、当該寄生RC抽出用テクノロジファイルを用いて、寄生RCを抽出しリストを生成する。
【選択図】図1
【解決手段】本発明のRC抽出用テクノロジファイル自動制御装置は、レイアウト検証部1と、ネット名ファイル生成部2と、テクノロジファイル制御部3と、RC抽出部4とを備える。ネット名ファイル生成部2は、レイアウト検証部1が生成したネットリストのうち寄生RC抽出の対象となる全てのネット名から、所定の要素毎にネット名を抽出してファイルを生成する。RC抽出部4は、テクノロジファイル制御部3により寄生RC抽出用テクノロジファイルを割り当てたファイルに対して、当該寄生RC抽出用テクノロジファイルを用いて、寄生RCを抽出しリストを生成する。
【選択図】図1
Description
本発明は、RC抽出用テクノロジファイル自動制御装置に関するものである。
近年、半導体装置の設計や設計検証において、EDA(Electronic Design Automation)が利用される。例えば、特許文献1で示されているように、半導体装置のマスクレイアウトの自動配置配線に用いたり、特許文献2で示されているように、プロセスパラメータの変動を考慮して、適性な動作タイミングを実現できる半導体装置のレイアウト決定に用いたりしている。
また、従来の半導体装置の設計検証では、電源配線やグランド配線の寄生抵抗を考慮した回路シミュレーションを実施するに際して、階層設計されている半導体装置全体のレイアウトデータから配線の寄生RC(寄生抵抗,寄生容量)を抽出する。このときに利用される寄生RC抽出用テクノロジファイルは、プロセス縦構造に従って作成されている。
しかし、半導体装置の同一プロセス内に、ポリシリコン層が1層(以下、POLY1層ともいう)のプロセス縦構造の部分と、ポリシリコン層が2層(以下、POLY2層ともいう)のプロセス縦構造の部分とが存在する場合がある。この場合、寄生RC抽出用テクノロジファイルは、POLY1層のテクノロジファイルとPOLY2層のテクノロジファイルとの2つの寄生RC抽出用テクノロジファイルが作成される。
そのため、POLY1層のプロセス縦構造とPOLY2層のプロセス縦構造とが混在する半導体装置に対して寄生RCを抽出する場合、当該半導体装置の素子毎にPOLY1層のテクノロジファイルを用いるのか、POLY2層のテクノロジファイルを用いるのかを設計者が判断して、寄生RCを抽出する必要があった。つまり、POLY1層のプロセス縦構造とPOLY2層のプロセス縦構造とが混在する等、複数の異なる要素を含む半導体装置では、1回の寄生RC抽出の処理では、寄生RC値リストを作成することができず、回路シミュレーション用SPICEネットリスト等を得ることができなかった。
そこで、本発明は、複数の異なる要素を含む半導体装置に対して、1回の寄生RC抽出の処理で寄生RC値リストを作成することができるRC抽出用テクノロジファイル自動制御装置を提供することを目的とする。
本発明の1実施形態は、レイアウト検証部と、ネット名ファイル生成部と、テクノロジファイル制御部と、RC抽出部とを備えるRC抽出用テクノロジファイル自動制御装置である。レイアウト検証部は、半導体装置のレイアウトデータ及び回路図データから、レイアウト検証ルールに基づいてレイアウトの素子情報を記述したネットリストを生成する。ネット名ファイル生成部は、レイアウト検証部が生成したネットリストのうち寄生RC抽出の対象となる全てのネット名から、所定の要素毎にネット名を抽出してファイルを生成する。テクノロジファイル制御部は、所定の要素毎に設定された複数の寄生RC抽出用テクノロジファイルのそれぞれに、ネット名ファイル生成部で生成したファイルを所定の要素が対応するように割り当てる。RC抽出部は、テクノロジファイル制御部により寄生RC抽出用テクノロジファイルを割り当てたファイルに対して、当該寄生RC抽出用テクノロジファイルを用いて、寄生RCを抽出しリストを生成する。
本発明のRC抽出用テクノロジファイル自動制御装置によれば、複数の異なる要素を含む半導体装置に対して、1回の寄生RC抽出の処理で寄生RC値リストを作成することができる。
(実施の形態1)
まず、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置は、LSI等の半導体装置を設計する者が、マスクレイアウトパターン(以下、レイアウトという)を作成後に、当該レイアウトの回路動作を検証する際に適用される。具体的に、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置は、対象の半導体装置から寄生RC抽出用テクノロジファイルを用いて、寄生RC値リストを作成し、最終的に回路シミュレーション用SPICEネットリスト等を得る。
まず、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置は、LSI等の半導体装置を設計する者が、マスクレイアウトパターン(以下、レイアウトという)を作成後に、当該レイアウトの回路動作を検証する際に適用される。具体的に、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置は、対象の半導体装置から寄生RC抽出用テクノロジファイルを用いて、寄生RC値リストを作成し、最終的に回路シミュレーション用SPICEネットリスト等を得る。
図1に、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置のブロック図を示す。図1に示すRC抽出用テクノロジファイル自動制御装置は、レイアウト検証部1と、ネット名ファイル生成部2と、テクノロジファイル制御部3と、RC抽出部4とを備える。この図1に示すRC抽出用テクノロジファイル自動制御装置では、レイアウト検証部1の結果を用いて、RC抽出対象ネットリストの各ネットがPOLY1層の構造に接続されているのか、POLY2層の構造に接続されているのかをネット名ファイル生成部2で判断する。
さらに、図1に示すRC抽出用テクノロジファイル自動制御装置では、テクノロジファイル制御部3で、POLY1層の構造かPOLY2層の構造かを判断したネット名毎に、対応した寄生RC抽出用テクノロジを割り当て、RC抽出部4でネット名毎に寄生RC値を抽出する。なお、図1に示すRC抽出部4では、寄生RC値リストを作成し、最終的に回路シミュレーション(Sim)用SPICEネットリスト5を出力する。
より具体的に説明すると、まず図1に示すレイアウト検証部1では、半導体装置のレイアウトデータ11及び回路図データ12から、レイアウト検証ルール13に基づいてレイアウトの素子情報を記述したネットリスト14を生成する。さらに、図1に示すレイアウト検証部1では、ネットリスト14上でのネット名と回路図データ12上でのネット名との対応関係を示したクロスリファレンスファイル15と、ネットリスト14のうち寄生RC抽出の対象となる全てのネット名を記載したRC抽出対象全ネット名ファイル16とを出力する。なお、図1に示すレイアウト検証部1やレイアウト検証ルール13は、一般的に従来から使用されているものを用いるものとし詳細な説明は省略する。
次に、図1に示すネット名ファイル生成部2には、POLY1層のレイヤに接続したネット名を抽出するPOLY1層部21と、POLY2層のレイヤに接続したネット名を抽出するPOLY2層部22とを備えている。さらに、図1に示すPOLY2層部22では、 POLY2層構造素子抽出部23と、POLY2層ネット名抽出部24と、回路図データネット名抽出部25とを備えている。
図1に示すPOLY2層構造素子抽出部23は、レイアウト検証ルール13より、POLY2層目のレイヤに接続している端子を有する素子の識別名(以下、サブタイプ名ともいう)を抽出する。具体的に、半導体装置のプロセス縦構造を示す概略図の例を図2に示す。図2では、STI(Shallow Trench Isolation)上にレイヤ名のLAYER_Aのみを含むPOLY1層構造の素子31と、このPOLY1層構造の素子31に接続したレイヤを含む領域32とが図示されている。また、図2では、STI上にレイヤ名のLAYER_A及びLAYER_Bを含むPOLY2層構造の素子33と、当該素子33のPOLY2層目(LAYER_B)に接続されたレイヤを含む領域34とが図示されている。
そして、POLY2層構造素子抽出部23では、レイヤ名のLAYER_Bを含む領域34をPOLY2層構造であると判断して、当該素子のサブタイプ名を抽出する。実際に、POLY2層構造素子抽出部23で扱うレイアウト検証ルール13は、図3に示す構成となっている。そのため、POLY2層構造素子抽出部23では、図3に示すポジ端子のレイヤ名又はネガ端子のレイヤ名のいずれかにLAYER_Bを含むサブタイプ名を抽出することになる。図3に示す例では、ポジ端子のレイヤ名にLAYER_Bを含むサブタイプ名”CC”と、ネガ端子のレイヤ名にLAYER_Bを含むサブタイプ名”BB”とがPOLY2層構造として抽出される。なお、図2に示すPOLY2層構造の素子33は、図3に示すサブタイプ名”BB”と対応している。
次に、POLY2層ネット名抽出部24では、POLY2層構造の素子33として抽出したサブタイプ名に基づき、ネットリスト14からPOLY2層目のレイヤに接続しているネット名を抽出する。図4に、レイアウト検証部1から出力されたネットリスト14の例を示す。図4に示すネットリスト14は、SPICEフォーマットで記載されており、左端にm0やC100素子名を記載し、左端から2列にポジ端子のネット名、左端から3列にネガ端子のネット名がそれぞれ記載されている。
図3で示したPOLY2層構造素子抽出部23で抽出したサブタイプ名”BB”に対応して、POLY2層ネット名抽出部24は、図4に示す素子名が”C101”のネガ端子のネット名”IN1”を抽出する。同様に、図3で示したPOLY2層構造素子抽出部23で抽出したサブタイプ名”CC”に対応して、POLY2層ネット名抽出部24は、図4に示す素子名が”C272”のポジ端子のネット名”14”を抽出する。
次に、回路図データネット名抽出部25では、POLY2層ネット名抽出部24で抽出したネット名を元に、レイアウト検証部1から出力されたクロスリファレンスファイル15からレイアウトのネット名に対応する回路図データのネット名を抽出する。つまり、レイアウトのネット名では、番号で記述されていたネット名を、回路図上で認識できるネット名に変換する処理を回路図データネット名抽出部25で行う。
図5に示すクロスリファレンスファイル15では、左側にレイアウトのネット名、右側に回路図のネット名がそれぞれ記載され、同じ行のネット名同士が対応している。なお、レイアウトのネット名には番号でないものも含まれているが、これはネットリスト14の処理の段階で回路図上でのネット名が分かっているものである。そのため、図5に示すレイアウトのネット名で番号以外の表記は、同じ行の回路図のネット名と同じであることが分かる。例えば、図4に示すネットリスト14から抽出したサブタイプ名”BB”のネット名”IN1”は、図5において回路図のネット名も”IN1”である。
また、図4に示すネットリスト14から抽出したサブタイプ名”CC”のネット名”14”は、図5において回路図のネット名が”NET3”であることが分かる。従って、POLY2層部22は、ネットリスト14からネット名”IN1”,”NET3”がPOLY2層構造であることを判定し、当該ネット名のリストをRC抽出対象ネット名ファイル(POLY2層)26として出力する。
次に、POLY1層部21は、POLY1層構造ネット名ファイル生成部27を備えている。このPOLY1層構造ネット名ファイル生成部27は、レイアウト検証部1から出力されたRC抽出対象全ネット名ファイル16からRC抽出対象ネット名ファイル(POLY2層)26を除くことで、POLY1層構造のネット名をファイルしたRC抽出対象ネット名ファイル(POLY1層)28を得ることができる。
図6に示すRC抽出対象全ネット名ファイル16を得た場合、図5に示すネット名”IN1”,”NET3”のRC抽出対象ネット名ファイル(POLY2層)26を除いた残りが、POLY1層構造のネット名である。つまり、図6では、ネット名が”NET1,2、IN2,3、OUT1,2,3”がPOLY1層構造であると判定される。そして、POLY1層構造ネット名ファイル生成部27は、上記の処理で得られたPOLY1層構造のネット名をリストにしてRC抽出対象ネット名ファイル(POLY1層)28として出力する。
次に、テクノロジファイル制御部3は、ネット名ファイル生成部2で得られたRC抽出対象ネット名ファイル(POLY2層)26及びRC抽出対象ネット名ファイル(POLY1層)28が入力され、それぞれのネット名ファイルに対して対応する寄生RC抽出用テクノロジファイルを割り当てる。つまり、図7に示すように、RC抽出対象ネット名ファイル(POLY1層)28に対してPOLY1層構造用のテクノロジファイル36を、RC抽出対象ネット名ファイル(POLY2層)26に対してPOLY2層構造用のテクノロジファイル37をそれぞれ割り当てる。
次に、RC抽出部4では、図8に示すように、POLY1層構造用のテクノロジファイル36を適用したRC抽出対象ネット名ファイル(POLY1層)28から当該ネット名の寄生RC値を抽出し、POLY2層構造用のテクノロジファイル37を適用したRC抽出対象ネット名ファイル(POLY2層)26から当該ネット名の寄生RC値を抽出する。そして、RC抽出部4は、全ネット名の寄生RC値リスト38を作成し、出力する。本実施の形態では、さらに、寄生RC値リスト38に基づき5回路シミュレーション(Sim)用SPICEネットリスト5を出力する。
以上のように、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置は、上記のような構成を採用することでレイアウト形状に依存することなく、POLY1層構造とPOLY2層構造が混在した素子を含んだ半導体装置に対して、1回のRC抽出処理の実行で結果を得ることができるため、設計検証時間を短縮でき、設計を効率良く行うことができる。また、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置では、各ネットの接続情報に、対応した寄生RC抽出用テクノロジファイルを適用するため、各ネットの接続情報さえ入手できれば、レイアウト形状に関係なく寄生RC値リストを得ることが可能である。
なお、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置では、対象となる半導体装置のレイアウトデータをPOLY1層構造/POLY2層構造の要素で区分して、それぞれの要素に対応する寄生RC抽出用テクノロジファイルを適用する構成を示した。しかし、本発明に係るRC抽出用テクノロジファイル自動制御装置は、要素としてPOLY1層構造/POLY2層構造に限られず、材料に基づく要素や表面処理に基づく要素を用いて対象となる半導体装置のレイアウトデータを区分しても良い。具体的、素材に基づく要素としては、配線材料としてアルミ(Al)を用いるネット名と、銅(Cu)を用いるネット名とに区分する場合が考えられる。さらに、表面処理に基づく要素としては、表面にポリイミド等の樹脂膜を形成するネット名と、当該樹脂膜を形成しないネット名とに区分する場合が考えられる。また、本発明は、要素の数もPOLY1層構造とPOLY2層構造との2種類に限られず、より多くの要素の数であっても良い。
(実施の形態2)
実施の形態1に係るRC抽出用テクノロジファイル自動制御装置では、ネット名をPOLY1層構造とPOLY2層構造とに区分して、それぞれネット名に適した寄生RC抽出用テクノロジファイルを割り当てる構成であった。そのため、実施の形態1に係るRC抽出用テクノロジファイル自動制御装置では、レイアウト検証部1により生成されたネットリストが必要となり、レイアウトデータから直接POLY1層構造とPOLY2層構造とに区分することができなかった。
実施の形態1に係るRC抽出用テクノロジファイル自動制御装置では、ネット名をPOLY1層構造とPOLY2層構造とに区分して、それぞれネット名に適した寄生RC抽出用テクノロジファイルを割り当てる構成であった。そのため、実施の形態1に係るRC抽出用テクノロジファイル自動制御装置では、レイアウト検証部1により生成されたネットリストが必要となり、レイアウトデータから直接POLY1層構造とPOLY2層構造とに区分することができなかった。
そこで、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置では、レイアウトデータから直接POLY1層構造とPOLY2層構造とに区分することができる構成について説明する。
図9に、本実施の形態に係る本実施の形態に係るRC抽出用テクノロジファイル自動制御装置のブロック図を示す。図9に示すRC抽出用テクノロジファイル自動制御装置は、図1に示すレイアウト検証部1及びネット名ファイル生成部2に代えてエリア抽出部6を備えている。また、図9に示すRC抽出用テクノロジファイル自動制御装置は、テクノロジファイル制御部3と、RC抽出部4とを備える。この図9に示すRC抽出用テクノロジファイル自動制御装置では、エリア抽出部6でレイアウトデータからPOLY1層構造の抽出エリアと、POLY2層構造の抽出エリアとを抽出する。
さらに、図9に示すRC抽出用テクノロジファイル自動制御装置では、テクノロジファイル制御部3で、POLY1層構造かPOLY2層構造かを判断したエリア毎に、対応した寄生RC抽出用テクノロジを割り当て、RC抽出部4でエリア毎に寄生RC値を抽出する。なお、図9に示すRC抽出部4では、寄生RC値リストを作成し、最終的に回路シミュレーション(Sim)用SPICEネットリスト5を出力する。
より具体的に説明すると、まず図9に示すエリア抽出部6は、POLY2層構造エリア抽出部61と、POLY1層構造エリア抽出部62とを備えている。そして、POLY2層構造エリア抽出部61は、レイアウトデータ11からPOLY2層構造となるレイヤから所定の距離の範囲をPOLY2層構造の抽出エリアとして抽出する。そして、POLY1層構造エリア抽出部62は、POLY2層構造エリア抽出部61の結果に基づきレイアウトデータ11の残りのエリアをPOLY1層構造の抽出エリアとして抽出する。
例えば、図10に、あるレイアウトデータ11のトップの平面図を示す。図10において、レイヤ名が”LAYER_B”であるレイヤがPOLY2層目であるとすると、このレイヤから所定の距離dの範囲が、POLY2層構造の抽出エリア63となる。ここで、距離dは、図11に示すようにPOLY2層目のレイヤとの間に寄生容量値(単位F)が閾値以下となるPOLY2層目のレイヤとの間隔(単位ピッチ)である。つまり、POLY2層目のレイヤによる寄生容量の影響が閾値以下となる距離を距離dとしている。なお、0.15umのプロセス製品の場合、距離dは約7ピッチとなり、0.20umのプロセス製品の場合、距離dは約4ピッチとなる。ここで、単位ピッチは、デザインマニュアルで規定した配線最小幅と配線最小間隔を足した距離を表している。
図10において、POLY1層構造エリア抽出部62が抽出するエリアは、レイアウトデータ11からPOLY2層構造の抽出エリア63を取り除いたPOLY1層構造の抽出エリア64となる。
次に、テクノロジファイル制御部3は、エリア抽出部6で得られたPOLY1層構造の抽出エリア64及びPOLY2層構造の抽出エリア63が入力され、それぞれのエリアに対して対応する寄生RC抽出用テクノロジファイルを割り当てる。つまり、図12に示すように、POLY1層構造の抽出エリア64に対してPOLY1層構造用のテクノロジファイル36を、POLY2層構造の抽出エリア63に対してPOLY2層構造用のテクノロジファイル37をそれぞれ割り当てる。
次に、RC抽出部4では、図12に示すように、POLY1層構造用のテクノロジファイル36を適用したPOLY1層構造の抽出エリア64から当該エリアの寄生RC値を抽出し、POLY2層構造用のテクノロジファイル37を適用したPOLY2層構造の抽出エリア63から当該エリアの寄生RC値を抽出する。そして、RC抽出部4は、全エリアの寄生RC値リスト38を作成し、出力する。本実施の形態では、さらに、寄生RC値リスト38に基づき5回路シミュレーション(Sim)用SPICEネットリスト5を出力する。
以上のように、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置は、上記のような構成を採用することで、レイアウトデータの情報(レイアウト形状、レイヤ番号等)だけで、POLY1層構造とPOLY2層構造が混在した素子を含んだ半導体装置に対して、1回のRC抽出処理の実行で結果を得ることができるため、設計検証時間を短縮でき、設計を効率良く行うことができる。また、実施の形態1では、レイアウトデータ11と回路図データ12とを用いたレイアウト検証部1の実行結果が必要であったが、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置では、レイアウトデータ11のみで良い。
なお、本実施の形態に係るRC抽出用テクノロジファイル自動制御装置では、対象となる半導体装置のレイアウトデータをPOLY1層構造/POLY2層構造の要素で区分して、それぞれの要素に対応する寄生RC抽出用テクノロジファイルを適用する構成を示した。しかし、本発明に係るRC抽出用テクノロジファイル自動制御装置は、要素としてPOLY1層構造/POLY2層構造に限られず、材料に基づく要素や表面処理に基づく要素を用いて対象となる半導体装置のレイアウトデータを区分しても良い。具体的、素材に基づく要素としては、配線材料としてアルミ(Al)を用いるエリアと、銅(Cu)を用いるエリアとに区分する場合が考えられる。さらに、表面処理に基づく要素としては、表面にポリイミド等の樹脂膜を形成するエリアと、当該樹脂膜を形成しないエリアとに区分する場合が考えられる。また、本発明は、要素の数もPOLY1層構造とPOLY2層構造との2種類に限られず、より多くの要素の数であっても良い。
1 レイアウト検証部、2 ネット名ファイル生成部、3 テクノロジファイル制御部、4 RC抽出部、5 回路シミュレーション(Sim)用SPICEネットリスト、6 エリア抽出部、11 レイアウトデータ、12 回路図データ、13 レイアウト検証ルール、14 ネットリスト、15 クロスリファレンスファイル、16 RC抽出対象全ネット名ファイル、21 POLY1層部、22 POLY2層部、23 POLY2層構造素子抽出部、24 POLY2層ネット名抽出部、25 回路図データネット名抽出部、26 RC抽出対象ネット名ファイル(POLY2層)、27 POLY1層構造ネット名ファイル生成部、28 RC抽出対象ネット名ファイル(POLY1層)、31 POLY1層構造の素子、32,34 領域、33 POLY2層構造の素子、36 POLY1層構造用のテクノロジファイル、37 POLY2層構造用のテクノロジファイル、38 寄生RC値リスト、61 POLY2層構造エリア抽出部、62 POLY1層構造エリア抽出部、63 POLY2層構造の抽出エリア、64 POLY1層構造の抽出エリア。
Claims (4)
- 半導体装置のレイアウトデータ及び回路図データから、レイアウト検証ルールに基づいてレイアウトの素子情報を記述したネットリストを生成するレイアウト検証部と、
前記レイアウト検証部が生成した前記ネットリストのうち寄生RC抽出の対象となる全てのネット名から、所定の要素毎に前記ネット名を抽出してファイルを生成するネット名ファイル生成部と、
前記所定の要素毎に設定された複数の寄生RC抽出用テクノロジファイルのそれぞれに、前記ネット名ファイル生成部で生成した前記ファイルを前記所定の要素が対応するように割り当てるテクノロジファイル制御部と、
前記テクノロジファイル制御部により前記寄生RC抽出用テクノロジファイルを割り当てた前記ファイルに対して、当該前記寄生RC抽出用テクノロジファイルを用いて、寄生RCを抽出しリストを生成するRC抽出部とを備えるRC抽出用テクノロジファイル自動制御装置。 - 半導体装置のレイアウトデータに対して、所定の要素毎にエリアを抽出するエリア抽出部と、
前記所定の要素毎に設定された複数の寄生RC抽出用テクノロジファイルのそれぞれに、前記エリア抽出部で抽出した前記エリアを前記所定の要素が対応するように割り当てるテクノロジファイル制御部と、
前記テクノロジファイル制御部により前記寄生RC抽出用テクノロジファイルを割り当てた前記エリアに対して、当該前記寄生RC抽出用テクノロジファイルを用いて、寄生RCを抽出しリストを生成するRC抽出部とを備えるRC抽出用テクノロジファイル自動制御装置。 - 請求項2に記載のRC抽出用テクノロジファイル自動制御装置であって、
前記エリア抽出部は、前記所定の要素に対する寄生容量値が所定の閾値以下となる距離の範囲を前記エリアとすることを特徴とするRC抽出用テクノロジファイル自動制御装置。 - 請求項1乃至請求項3のいずれか1つに記載のRC抽出用テクノロジファイル自動制御装置であって、
前記半導体装置のポリシリコン層が2層構造と、前記半導体装置のポリシリコン層が1層構造とを前記所定の要素とすることを特徴とするRC抽出用テクノロジファイル自動制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007188039A JP2009026036A (ja) | 2007-07-19 | 2007-07-19 | Rc抽出用テクノロジファイル自動制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007188039A JP2009026036A (ja) | 2007-07-19 | 2007-07-19 | Rc抽出用テクノロジファイル自動制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009026036A true JP2009026036A (ja) | 2009-02-05 |
Family
ID=40397794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007188039A Pending JP2009026036A (ja) | 2007-07-19 | 2007-07-19 | Rc抽出用テクノロジファイル自動制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009026036A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10372869B2 (en) | 2015-03-27 | 2019-08-06 | Samsung Electronics Co., Ltd. | System and method of analyzing integrated circuit in consideration of a process variation |
US11256846B2 (en) | 2015-03-27 | 2022-02-22 | Samsung Electronics Co., Ltd. | System and method of analyzing integrated circuit in consideration of a process variation and a shift |
-
2007
- 2007-07-19 JP JP2007188039A patent/JP2009026036A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10372869B2 (en) | 2015-03-27 | 2019-08-06 | Samsung Electronics Co., Ltd. | System and method of analyzing integrated circuit in consideration of a process variation |
US11256846B2 (en) | 2015-03-27 | 2022-02-22 | Samsung Electronics Co., Ltd. | System and method of analyzing integrated circuit in consideration of a process variation and a shift |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9563731B2 (en) | Cell boundaries for self aligned multiple patterning abutments | |
US9262570B2 (en) | Layout boundary method | |
KR101776385B1 (ko) | 집적 회로 레이아웃 생성을 위한 방법, 소자 및 컴퓨터 프로그램 제품 | |
JP2007273871A (ja) | 設計データ作成方法、設計データ作成プログラム、及び半導体装置の製造方法 | |
KR20180070320A (ko) | 쿼드러플 패터닝 리소그래피를 위한 집적 회로, 상기 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법 | |
JP2009026036A (ja) | Rc抽出用テクノロジファイル自動制御装置 | |
JP2006286792A (ja) | レイアウト検証方法、レイアウト検証装置、及びレイアウト設計装置 | |
JP2005235804A (ja) | 半導体装置の設計方法及びプログラム | |
US8972910B1 (en) | Routing method | |
JP4668974B2 (ja) | 半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラム | |
KR100640434B1 (ko) | 마스크 제작 파일 생성 방법 | |
US7526744B2 (en) | Integrated circuit design method for efficiently generating mask data | |
JP2005322019A (ja) | 多電源集積回路の検証方法 | |
US11092885B2 (en) | Manufacturing methods of semiconductor devices | |
US9268893B2 (en) | Photolithography mask synthesis for spacer patterning | |
JP5755619B2 (ja) | 半導体集積回路の設計装置及び半導体集積回路の設計方法 | |
JP2006278613A (ja) | 半導体装置の設計方法 | |
JP2008282272A (ja) | 半導体装置の設計支援装置、当該装置としてコンピュータを機能させるためのプログラムおよび記録媒体、ならびに半導体装置の製造方法 | |
JP2010141005A (ja) | 半導体集積回路の設計方法 | |
JP6498983B2 (ja) | 半導体集積回路の設計支援装置及び設計支援方法 | |
JP2010102387A (ja) | 寄生素子抽出装置および寄生素子抽出方法 | |
JP2007072832A (ja) | 集積回路の電源配線設計方法及びシステム | |
JP2005129869A (ja) | 半導体集積回路設計方法 | |
JP2008097541A (ja) | レイアウト検証方法およびレイアウト検証装置 | |
US9881116B2 (en) | Restricted region transform method and restricted region transform device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100524 |