JP2006278613A - 半導体装置の設計方法 - Google Patents

Abstract

【課題】 過大なタイミングマージンを取らずに済む半導体装置の設計方法を提供する。
【解決手段】 半導体チップ内における配線パターンまたは配線密度に応じて、タイミング検証における配線の遅延時間の計算に用いられる、配線抵抗または配線容量の中心値またはコーナ値を変化させる。例えば、配線密度の高い領域では配線抵抗の中心値を高く、配線容量の中心値を低く設定する。これにより半導体チップ全体としては過大なタイミングマージンを取らなくて済むようになる。
【選択図】 図１

Description

本発明は半導体装置の設計方法に関し、特に半導体チップ上に配置する回路パターンに応じて形成された配線を有する半導体装置の設計方法に関する。

近年の半導体装置の設計方法では、コンピュータを用いて半導体チップ上に配置する回路パターンのレイアウト設計（配置・配線）を行っている。そしてレイアウト情報から、配線長、配線幅、配線間隔に応じて配線抵抗、配線容量を抽出（Ｅｘｔｒａｃｔ）し、その値を用いて回路遅延の計算など各種検証処理を行う。これによって得られたデータをもとにマスクを作成し、フォトリソグラフィ処理などにより実際の半導体集積回路を製造する。

しかし、実際の半導体集積回路の製造の際に得られる配線形状は、設計で得られたものと異なる。その原因のひとつに、配線工程における平坦化処理の際に近年用いられているＣＭＰ（Chemical Mechanical Polishing）が挙げられる。ＣＭＰ技術は、特に、低抵抗化が可能な銅（Ｃｕ）配線の形成の際に用いられる。

図８は、銅配線形成の際の半導体装置の断面図である。
銅配線形成の際には、半導体基板１０１上に形成されている配線形成用溝が加工された層間絶縁膜１０２に、バリアメタル（例えばタンタル（Ｔａ）系金属）層１０３と金属（Ｃｕ）膜１０４をスパッタリング法により堆積する（図８（Ａ））。その後ＣＭＰにより、配線溝以外のバリアメタル層１０３と金属膜１０４を除去し、表面を平坦化し、埋め込み配線１０４ａを完成させる（図８（Ｂ））。

ところが、ＣＭＰにおいて金属膜１０４に対する研磨速度はバリアメタル層１０３や層間絶縁膜１０２に対する研磨速度と比較して大きいことから、以下のような問題がある。
図９は、配線孤立部と配線密集部におけるＣＭＰによる研磨速度の違いを示す図である。

ここで横軸が研磨時間、縦軸が表面位置を示している。時刻ｔ１で図８の配線孤立部と配線密集部での表面位置がバリアメタル層１０３の表面と一致している。ところが時刻ｔ１を過ぎると、配線密集部では金属膜１０４の比率が配線孤立部よりも高いため研磨が進み、金属膜１０４や層間絶縁膜１０２が余計に削れてしまうディッシングやエロージョンという現象が生じる。例えば、配線を最小ピッチで数百μｍ／ｓｑ並べた領域においては、その領域内部、周辺の配線は、ディッシングが起きて配線抵抗が増加する。

このような理由などから半導体チップごとに配線抵抗や配線容量の値がばらつき、例えば配線抵抗は以下のような分布を示すようになる。
図１０は、配線抵抗のばらつきの分布を示す図である。

このような配線抵抗のばらつきの分布が得られた場合、従来では、図のように中心値から一定の範囲に２つのコーナ値を設定して、そのコーナ値の範囲で配線の遅延時間を計算してタイミング検証を行うことにより、性能を保証するようにしていた。

また、従来、実際の半導体チップの配線抵抗や配線容量が、配線層と絶縁膜層の膜厚の製造ばらつきにより、シミュレーションによって得られた値と異なるという問題を解決するために、配線ごとの膜厚情報を算出して、その膜厚情報をもとに配線抵抗を補正する技術があった（例えば特許文献１参照。）。
特開２００２−１１０８０１号公報（段落番号［００２０］〜［００２７］，第１図）

しかし、従来の半導体装置の設計方法では、同一の半導体チップ内では配線抵抗や配線容量の製造ばらつきは配線密度によらず一定の中心値に設定され、コーナ値は中心値に対して広い範囲で性能を保証するように設定されていたので、例えば、クロック間のタイミングマージンを大きく取らなければならないという問題があった。

本発明はこのような点に鑑みてなされたものであり、過大なタイミングマージンを取らずに済む半導体装置の設計方法を提供することを目的とする。

本発明では上記問題を解決するために、半導体チップ上に配置する回路パターンに応じて形成された配線を有する半導体装置の設計方法において、図１に示すように、半導体チップ内における配線パターンまたは配線密度に応じて、タイミング検証における配線の遅延時間の計算に用いられる、配線抵抗または配線容量の中心値またはコーナ値を変化させる工程（ステップＳ１）を有することを特徴とする半導体装置の設計方法が提供される。

上記の構成によれば、配線抵抗または配線容量の中心値またはコーナ値が、半導体チップ内における配線パターンまたは配線密度に応じて、異なる値に設定可能になる。

本発明は、半導体チップ内における配線パターンまたは配線密度に応じて、配線抵抗または配線容量の中心値またはコーナ値を変化させるので、中心値またはコーナ値を配線パターンまたは配線密度に応じた値とすることができる。これにより、過大なタイミングマージンを取らなくて済むようになる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の設計方法の流れを示すフローチャートである。
ここでは、半導体装置のレイアウト（回路パターンの配置・配線）データ１が既に得られているものとする。

本実施の形態の半導体装置の設計方法では、このレイアウトデータ１から、配線パターンまたは配線密度に応じて、同一の半導体チップ内の各領域の配線抵抗／容量値の中心値及びコーナ値を設定する（ステップＳ１）。

具体的には、前述したように、密な配線パターンや、配線密度の高い領域（以下特定領域という場合もある。）ではＣＭＰ処理を行うことでディッシングやエロージョンが発生し配線抵抗が増加し、配線容量値は減少するので、配線抵抗の中心値を大きく、配線容量の中心値を小さく設定する。コーナ値は所望に設定してよいが、本実施の形態では特定領域に対して中心値を与えているため、当該特定領域におけるばらつきは半導体チップ全体で見たときよりも少なくなる。そのため、２つのコーナ値の間隔は従来より狭く設定できる。すなわち、タイミング検証において、性能の保証範囲を狭く設定できる利点がある。これにより、タイミングマージンを過大に取らなくても済むようになる。

上記のようにして設定した配線抵抗／容量値の中心値及びコーナ値はネットリストに適用される（ステップＳ２）。その後、ネットリストを参照して、配線抵抗／容量値の中心値及びコーナ値に基づいて配線の遅延時間が計算され、タイミング検証が実行される。

以下、ステップＳ１の処理についてより具体的に説明する。
ステップＳ１の処理において、配線抵抗／容量値の中心値及びコーナ値の設定は、例えば、特定領域に対して配線抵抗／容量値テーブルＴ１、Ｔ２、…、Ｔｎのいずれかを適用することで行われる。

図２は、配線抵抗／容量値テーブルの一例を示す図である。
配線抵抗／容量値テーブルＴ１、Ｔ２、…、Ｔｎには、例えば層の名前、配線幅、配線間隔、配線密度と、それに応じた配線抵抗及び配線容量の中心値及びコーナ値が管理されている。すなわち、ＣＭＰによるディッシングやエロージョンの影響を考慮して配線密度が高い場合には配線抵抗の中心値が大きく設定され、配線密度が低い場合には配線抵抗の中心値が小さく設定される。配線容量はその逆である。また、このテーブルでは、コーナ値は中心値から±５０％となるように設定されている。

このような配線抵抗／容量値テーブルＴ１、Ｔ２、…、Ｔｎを、半導体チップに適用する仕方には、例えば、以下のようなものがある。
図３は、半導体チップの特定領域のみ特定の配線抵抗／容量値テーブルを用いる例を示す図である。

ここでは、レイアウトデータ１を参照して半導体チップ１０の領域のうち、ＲＡＭ（Random Access Memory）などの例えば配線密度が高い領域１１、１２のみに対して、例えば、図２で示したような配線抵抗／容量値テーブルを適用する。このような領域１１、１２はレイアウト上、ＣＡＤ層で囲む。それ以外の領域には、従来のように一定の中心値で、例えばコーナ値が中心値から±８０％などに設定された広い範囲で性能を保証する配線抵抗／容量値テーブルを適用する。

なお、このような特定領域を、ＧＤＳデータ（半導体レイアウト設計ＣＡＤツールの標準データフォーマット）上のセル名で認識し、該当するセルのサイズに対し、図２のような配線抵抗／容量値テーブルを適用するようにしてもよい。例えば、セル名“ＣＥＬＬ−１”、“ＣＥＬＬ−２”で領域１１、１２をそれぞれ特定する。そしてセル名“ＣＥＬＬ−１”、“ＣＥＬＬ−２”は特定領域であることをＥｘｔｒａｃｔルール内において宣言し、図２で示したような特定領域用の配線抵抗、配線容量の中心値及びコーナ値を適用する。

ところで、配線密度が高いセルの周囲の領域の配線もディッシングの影響を受け配線抵抗が増加するため、上記のセルのセルサイズを以下のように拡大させて特定領域を設定するようにしてもよい。

図４は、半導体チップにおける特定領域の設定の一例を示す図である。
図のようにセル名で指定された領域１１、１２に対して、セルサイズを拡大して特定領域１１ａ、１２ａを設定する。

また、半導体チップをｎ分割して（ｎは任意の自然数である）、配線パターンや配線密度に応じてそれぞれの領域に対して、配線抵抗、配線容量の中心値、コーナ値を設定するようにしてもよい。

図５は、半導体チップの各領域の配線密度に応じて各領域の配線抵抗、配線容量の中心値とコーナ値を設定する様子を説明する図である。
例えば、ｎ分割した領域のうち領域Ａの配線抵抗、配線容量の中心値とコーナ値を設定する場合、中心値、コーナ値をその領域Ａの配線密度から図２で示したようなテーブルを参照して適用する値を設定する。

別の方法として、中心値は領域Ａの配線密度から設定して、コーナ値は、領域Ａとその周囲の領域Ｂ〜Ｉの密度差分の最大値から適用する値を設定するようにしてもよい。
図６は、密度差分を考慮した配線抵抗／容量値テーブルの例を示す図である。

図のように、配線抵抗、配線容量とも密度差分が大きいほど中心値からのコーナ値の間隔を広く設定する。
このようにすれば、ＣＭＰのエロージョンやディッシングの影響による配線抵抗、配線容量の製造ばらつきを反映した中心値及びコーナ値を、領域ごとに設定することができる。

なお、上記では、半導体チップ内の領域ごとに、配線抵抗、配線容量の中心値とコーナ値を設定する場合について説明したが、半導体チップ内の各領域における配線パターンや配線密度による、半導体チップ内の配線密度分布に応じて半導体チップごとに、配線抵抗、配線容量の中心値とコーナ値を設定するようにしてもよい。

図７は、半導体チップの各領域の配線密度に応じてその半導体チップの配線抵抗、配線容量の中心値とコーナ値を設定する様子を説明する図である。
ここでは、ｎ分割した領域ａ〜ｙの配線密度の平均値から図２で示したようなテーブルを参照して適用する中心値を設定する。また、領域ｂが最大の配線密度で、領域ｍが最小の配線密度とすると、コーナ値は、領域ｂと領域ｍの密度差分から、図６で示したような配線抵抗／容量値テーブルを参照して適用する値を判別する。

このように、半導体チップ内の配線密度分布に応じて半導体チップごとに配線抵抗、配線容量の中心値とコーナ値を設定することで、ＣＭＰのエロージョンやディッシングの影響による配線抵抗、配線容量の製造ばらつきを反映した中心値及びコーナ値を半導体チップごとに設定することができる。

（付記１） 半導体チップ上に配置する回路パターンに応じて形成された配線を有する半導体装置の設計方法において、
半導体チップ内における配線パターンまたは配線密度に応じて、タイミング検証における配線の遅延時間の計算に用いられる、配線抵抗または配線容量の中心値またはコーナ値を変化させる工程を有することを特徴とする半導体装置の設計方法。

（付記２） 前記半導体チップを複数の領域に分割し、前記領域内の配線密度に応じて前記中心値またはコーナ値を設定することを特徴とする付記１記載の半導体装置の設計方法。

（付記３） 前記半導体チップを複数の領域に分割し、第１の領域内の配線密度に応じて前記第１の領域内における前記中心値を設定し、前記第１の領域内の配線密度と、前記第１の領域に隣接する領域の配線密度との密度差分に応じて前記コーナ値を設定することを特徴とする付記１記載の半導体装置の設計方法。

（付記４） 前記半導体チップ内の配線密度分布に応じて、前記半導体チップごとに前記中心値または前記コーナ値を設定することを特徴とする付記１記載の半導体装置の設計方法。

（付記５） 前記半導体チップを複数の領域に分割し、前記領域における前記配線密度の平均値に応じて前記中心値を設定し、最小の配線密度の前記領域と、最大の配線密度の前記領域間の密度差分に応じて前記コーナ値を設定することを特徴とする付記４記載の半導体装置の設計方法。

（付記６） 前記半導体チップ内の特定領域のみに対して前記配線抵抗または前記配線容量の前記中心値または前記コーナ値を変化させ、前記特定領域以外の領域に対して前記中心値または前記コーナ値に所定の固定値を設定することを特徴とする付記１記載の半導体装置の設計方法。

本実施の形態の半導体装置の設計方法の流れを示すフローチャートである。 配線抵抗／容量値テーブルの一例を示す図である。 半導体チップの特定領域のみ特定の配線抵抗／容量値テーブルを用いる例を示す図である。 半導体チップにおける特定領域の設定の一例を示す図である。 半導体チップの各領域の配線密度に応じて各領域の配線抵抗、配線容量の中心値とコーナ値を設定する様子を説明する図である。 密度差分を考慮した配線抵抗／容量値テーブルの例を示す図である。 半導体チップの各領域の配線密度に応じてその半導体チップの配線抵抗、配線容量の中心値とコーナ値を設定する様子を説明する図である。 銅配線形成の際の半導体装置の断面図である。 配線孤立部と配線密集部におけるＣＭＰによる研磨速度の違いを示す図である。 配線抵抗のばらつきの分布を示す図である。

符号の説明

Ｔ１、Ｔ２、…、Ｔｎ 配線抵抗／容量値テーブル
１０ 半導体チップ
１１、１２ 領域
１１ａ、１２ａ 特定領域

Claims (5)

1. 半導体チップ上に配置する回路パターンに応じて形成された配線を有する半導体装置の設計方法において、
   半導体チップ内における配線パターンまたは配線密度に応じて、タイミング検証における配線の遅延時間の計算に用いられる、配線抵抗または配線容量の中心値またはコーナ値を変化させる工程を有することを特徴とする半導体装置の設計方法。
2. 前記半導体チップを複数の領域に分割し、前記領域内の配線密度に応じて前記中心値またはコーナ値を設定することを特徴とする請求項１記載の半導体装置の設計方法。
3. 前記半導体チップを複数の領域に分割し、第１の領域内の配線密度に応じて前記第１の領域内における前記中心値を設定し、前記第１の領域内の配線密度と、前記第１の領域に隣接する領域の配線密度との密度差分に応じて前記コーナ値を設定することを特徴とする請求項１記載の半導体装置の設計方法。
4. 前記半導体チップ内の配線密度分布に応じて、前記半導体チップごとに前記中心値または前記コーナ値を設定することを特徴とする請求項１記載の半導体装置の設計方法。
5. 前記半導体チップを複数の領域に分割し、前記領域における前記配線密度の平均値に応じて前記中心値を設定し、最小の配線密度の前記領域と、最大の配線密度の前記領域間の密度差分に応じて前記コーナ値を設定することを特徴とする請求項４記載の半導体装置の設計方法。

Images