JP2008159608A - 半導体装置、半導体装置の製造方法および半導体装置の設計装置 - Google Patents

Abstract

【課題】配線の信頼性が高く、かつ高速度で動作可能な高性能の半導体装置を提供する。
【解決手段】各々論理回路が形成された複数の論理回路セルと、前記複数の論理回路セルにそれぞれ接続された複数の配線と、を有し、前記複数の配線のうち、少なくとも１つは、開口部が形成され、他方の配線と開口率を異なるように形成されたことを特徴とする半導体装置。
【選択図】図５

Description

本発明は、論理回路が形成された複数の論理回路セルを有する半導体装置、当該半導体装置の製造方法、および当該半導体装置を設計する半導体装置の設計装置に関する。

ＬＳＩに代表される、デジタルシステムを含む半導体装置においては同期回路が用いられることが一般的であり、半導体装置を構成するシステムはクロック信号（同期制御信号）に同期して動作を行うように構成される。例えば、大規模なシステムでは、システムを複数の中規模なブロックに分割し、さらに当該中規模なブロックが小規模なブロックに分割されるようにブロックが細分化される場合がある。この場合、クロック発生回路から送り出されるクロック信号は、クロック分配線を介して上記の中規模なブロックから小規模なブロックへと枝分かれして分配される。

また、近年の高速化・高性能化された半導体装置では、動作を高速化するために、クロック信号の動作周波数が高くされる傾向にある。しかし、動作周波数をあげると、クロック信号の位相のずれ（スキュー）がクロックの周期に対して無視できない値になり、回路の誤動作が生じる懸念が大きくなってしまう問題があった。

また、近年の半導体装置（ＬＳＩ）では、配線が微細化される傾向にあるために、配線遅延の影響が大きくなっており、さらに微細化に伴う製造上の配線の形状などのばらつきによる配線遅延のばらつきの問題も拡大している。

上記を鑑みると、近年の微細化かつ高速化された、同期型のデジタルシステムを含む半導体装置においては、クロック周波数の上昇（動作の高速化）と、微細化（高集積化）に伴う双方の問題があるため、クロックのスキュー調整が重要かつ解決困難な問題としてクローズアップされている。

また、クロック分配線における配線遅延は、半導体装置の設計を行う上で、半導体装置の論理回路セルの合成と論理回路セルの配置の段階（論理設計段階）では正確に評価することが困難であり、配線遅延の影響の調整は、半導体装置の設計を行う上でも大きな問題となっていた。

例えば、上記のスキューの調整方法としては、半導体装置に所定のスキュー調整のための何らかの回路を設けてタイミング調整を行う方法が提案されていた。上記のスキュー調整の方法の例としては、遅延回路を設けて同期タイミングを調整する方法、クロックバッファに接続した静電容量によりタイミングを調整する方法、もしくは、インバーター間の配線を伸ばし、配線の容量と抵抗で調整する方法、などがある。

しかし、上記のように、半導体装置にスキュー調整のための何らかの回路を付加する方法は、半導体装置を複雑化・大型化するものであり、半導体装置を小型化・高集積化する上で問題になる。また、仮に上記のスキュー調整のための回路を設けた場合であっても、特に微細配線を用いる場合においては、当該回路と他の論理回路セルを接続する配線の配線遅延によるスキューの問題が発生してしまう場合があり、高集積化・高速化された半導体装置でスキューの問題を解決することは困難となっていた。

そこで、上記のスキューの問題を解決するために、配線の断面積を変えることで配線の抵抗が変化することを利用して、スキュー調整する方法が提案されていた（例えば特許文献１、特許文献２参照）。上記の方法は、例えば配線の幅を変えることによって配線の抵抗を変化させ、配線遅延の調整を行うものである。
特開平０４−３２６４１１号公報 特開平０８−２７２４８０号公報

しかし、上記の特許文献１、特許文献２（特開平０４−３２６４１１号公報、特開平０８−２７２４８０号公報）に係る方法では、配線の断面積によって配線遅延が調整されるため、配線が微細化された部分ではエレクトロマイグレーションによる配線の信頼性の低下の問題が発生する懸念が生じてしまう。特に、微細化・高集積化された高性能の半導体装置では、上記のエレクトロマイグレーションの問題はさらに深刻となり、半導体装置の信頼性が低下する懸念が生じてしまう。また、微細化された配線においては、配線の断面積（配線遅延）の調整幅に限界があり、高速度で動作する高集積化された高性能の半導体装置に上記の方法を適用することは現実的ではない。

そこで、本発明は、上記の問題を解決した、新規で有用な半導体装置、半導体装置の製造方法、および半導体装置の設計装置を提供することを統括的課題としている。

本発明の具体的な課題は、配線の信頼性が高く、かつ高速度で動作可能な高性能の半導体装置を提供することである。

本発明の第１の観点では、上記の課題を、各々論理回路が形成された複数の論理回路セルと、前記複数の論理回路セルにそれぞれ接続された複数の配線と、を有し、前記複数の配線のうち、少なくとも１つは、開口部が形成され、他方の配線と開口率を異なるように形成されたことを特徴とする半導体装置により、解決する。

本発明によれば、配線の信頼性が高く、かつ高速度で動作可能な高性能の半導体装置を提供することが可能となる。

また、本発明の第２の観点では、上記の課題を、半導体素子に接続される配線が形成される溝部と、該溝部の底部から起立する構造体とを、絶縁膜のパターンエッチングにより形成するエッチング工程と、前記溝部を導電材料で埋設して前記配線を形成する埋設工程と、を有することを特徴とする半導体装置の製造方法により、解決する。

本発明によれば、配線の信頼性が高く、かつ高速度で動作可能な高性能の半導体装置を製造することが可能となる。

また、本発明の第３の観点では、上記の課題を、半導体装置を構成する個々の論理回路セルの設計を行うセル合成手段と、該複数の論理回路セルの配置の設計を行うセル配置設計手段とを有する、論理設計手段と、前記複数の論理回路セルを接続する配線を設計する配線設計手段と、前記配線の長さに対応して、該配線に形成される開口部の開口率を選択する開口率選択手段と、を有することを特徴とする、半導体装置の設計装置により、解決する。

本発明によれば、配線の信頼性が高く、かつ高速度で動作可能な高性能の半導体装置提供することが可能となる。

本発明によれば、配線の信頼性が高く、かつ高速度で動作可能な高性能の半導体装置を提供することが可能となる。

まず、本発明の特徴を明らかにするために、従来の半導体装置の概略を図１に、従来の半導体装置の設計方法を図２に示して具体的に従来の問題点を説明し、次に、図３、図４で本発明の基本的な原理について順を追って説明する。

図１は、従来の半導体装置の概略を模式的に示した図である。図１を参照するに、本図に示す半導体装置１０は、基板１１に、複数の論理回路セル１２，１３，１４が形成され、これらの論理回路セルが配線２１，２２，２３で接続された構造を有している。例えば、論理回路セル１２は、デジタルシステムを含む半導体装置においてクロック信号（同期制御信号）を発生する、クロック発生回路を含むクロック発生セルである。また、論理回路セル１３，１４は、所定のデータ信号が入力または出力される、例えばフリップフロップ回路を有するセルである。

また、論理回路セル（クロック発生セル）１２で発生したクロック信号は配線２１、２２を介して論理回路セル１３に分配され、同様に当該クロック信号は配線２１，２３を介して論理回路セル１４に分配される。すなわち、上記の配線２１，２２，２３は、クロック信号を分配するクロック分配線に相当する。また、上記の論理回路セル１３，１４は、所定の論理回路を有する論理回路セルであるとともに、クロック発生セル１２で発生したクロック信号が分配される、クロック分配セルである。

上記の構成において、配線２２，２３は、それぞれ配線２１から分岐するように形成されているが、配線２１から配線２２へ分岐する分岐点が、配線２１から配線２３へ分岐する分岐点よりもクロック発生セル１２に近くなっている。

このため、クロック分配セル１４にクロック信号が分配されるための配線（クロック分配線）の長さは、クロック１３にクロック信号が分配されるための配線（クロック分配線）の長さよりも長くなっている。

したがって、上記の構成では配線遅延の影響により、クロック分配セル１４では、クロック分配セル１３に対するクロック信号の位相のずれ（スキュー）が発生してしまう。また、上記の配線遅延は、配線の抵抗値Ｒと配線の寄生容量Ｃの積で算出され、ＲＣ遅延と呼ばれる場合がある。

上記の配線遅延によるスキューの発生は、高速で動作する高性能の半導体装置においては特に深刻な問題となる場合がある。例えば、半導体装置を高速度で動作させるためにクロック信号の動作周波数を高くすると、スキューがクロックの周期に対して無視できない値になり、回路の誤動作が生じる懸念が大きくなってしまう。

また、近年の半導体装置（ＬＳＩ）では、配線が微細化される傾向にあるため、配線の抵抗（Ｒ）が大きくなって、配線遅延の影響が大きくなっている。また、配線を微細化する場合には、半導体装置の製造上の問題における配線の形状などのばらつきも大きくなる傾向にあり、配線遅延のばらつきの問題も拡大している。

また、図２は、従来の半導体装置の設計方法を模式的に示したフローチャートである。図２を参照するに、従来の半導体装置の設計方法は、半導体装置を構成する論理回路セルの設計に係る論理設計工程Ｓ１と、上記の複数の論理回路セルを接続する配線（配置配線）の設計を行う配線設計工程Ｓ３とを有している。すなわち、論理設計工程Ｓ１で設計・配置された複数の論理回路セルが、配線設計工程Ｓ３で設計された配線（配置配線）で接続され、半導体装置の概略が設計されることになる。

上記の論理設計工程Ｓ１は、セルの合成工程Ｓ１Ａ、セルの配置の設計工程Ｓ１Ｂ、スキュー検証工程Ｓ１Ｃを有している。

まず、セルの合成工程Ｓ１において、半導体装置を構成する個々の論理回路セルの設計（合成）が行われる。合成される論理回路セルの中には、先に説明したクロック発生セル１２に相当するセルや、クロック分配セル１３，１４に相当するセルが含まれる。

次に、セルの配置の設計工程Ｓ１Ｂにおいて、上記の複数の論理回路セルの配置の設計が行われる。すなわち、本工程において、複数の論理回路セルのレイアウトの設計が行われる。

次に、スキュー検証工程Ｓ１Ｃにおいて、上記の論理回路セルの配置における、スキューを検証（算出）する。この場合、本工程では、後の工程で設計される配置配線の長さを考慮せず、論理回路セルのレイアウトによる距離の関係を用いて、スキューを概算する。

さらに、工程Ｓ２では、スキューが十分に小さくなっていない場合に処理を工程Ｓ１Ｂに戻し、工程Ｓ１Ｂ（セルの配置）から処理を再開する。また、スキューが十分に小さくなっている場合には、処理を工程Ｓ３に進める。

次に、配線設計工程Ｓ３において、上記の配置された複数の論理回路セルを接続する配線（配置配線）の設計を行う。設計される配線の中には、先に図１で説明した配線２１，２２，２３に相当する、クロック分配線が含まれる。

次に、スキュー検証工程Ｓ４において、上記の論理回路セルを、上記の配線（クロック分配線）で接続した場合のスキューを検証（算出）する。この場合、本工程では、配置配線の長さを考慮して、クロック分配線の配線遅延の影響が考慮されて、スキューが算出される。

さらに、工程Ｓ５では、スキューが実用上（回路の動作上）十分に小さくなっていない場合に処理を工程Ｓ３に戻し、工程Ｓ３（配置配線の設計）から処理を再開する。また、スキューが実用上（回路の動作上）問題にならない程度に十分に小さくなっている場合には、処理を工程Ｓ６に進める。

さらに、工程Ｓ６では、デバイス作成のためのデータを作成し、工程Ｓ７において、当該データに対応して半導体装置を製造する。

上記の半導体装置の設計においては、論理設計工程Ｓ１では、配線遅延の影響がわからないため、正確なスキューの検証は、配線設計工程Ｓ３の後で、配置配線（クロック分配線）の設計後に行っている。

しかし、先に説明したように、例えば配線（クロック分配線）が微細化されることで配線遅延の影響が大きくなると、配線の取り回しを変更しただけでは、スキューを十分に小さくすることができなくなる場合が生じてしまう。すなわち、工程Ｓ５において、処理を工程Ｓ３（配線設計）ではなく、論理設計工程Ｓ１（例えば工程Ｓ１Ｂ）まで戻す必要が生じてしまう（バックアノテーション）。このようなバックアノテーションが発生すると、設計期間のロスが発生し、半導体装置の設計（製造）のコストが上昇する問題が生じてしまう。

また、これらのスキューの問題を解決する方法としては、半導体装置に所定の回路（例えば遅延回路）を付加してスキューの調整を図る方法が提案されていた。しかし、半導体装置にスキュー調整のための何らかの回路を付加する方法は、半導体装置を複雑化・大型化するものであり、半導体装置を小型化・高集積化する上で問題になる。

このため、配線の断面積を変えることで配線の抵抗が変化することを利用して、スキュー調整する方法（例えば、特開平０４−３２６４１１号公報、特開平０８−２７２４８０号公報など）が提案されていた。

しかし、配線の断面積を変更してスキュー調整を行おうとすると、配線が微細化された部分ではエレクトロマイグレーションによる配線の信頼性の低下の問題が発生する懸念が生じてしまう。特に、微細化・高集積化された高性能の半導体装置では、上記のエレクトロマイグレーションの問題はさらに深刻となり、半導体装置の信頼性が低下する懸念が生じてしまう。また、微細化された配線においては、配線の断面積（配線遅延）の調整幅に限界があり、高速度で動作する高集積化された高性能の半導体装置に上記の方法を適用することは現実的ではない。

そこで、本発明では、実質的に配線のエレクトロマイグレーション耐性を低下させることなく（実質的に配線の信頼性を損なうことなく）、かつ高速度で動作可能な高性能の半導体装置を提供する。

このため、本発明に係る半導体装置は、実質的に配線の断面積を変えずに、配線の抵抗率を変えることで、配線遅延を制御してスキュー調整が行われるように構成されている。具体体には、配線に開口部を設けて当該開口部の開口率を変更することで配線の抵抗率を制御し、配線遅延を制御している。なお、この場合「開口率」とは、配線を平面視した場合の、配線の面積に対する開口部の面積の割合をいう。例えば、配線にスリットやドットを設けることで、いわゆる「サイズ効果」を用いて配線の抵抗率を制御することが可能となる。以下に、上記の抵抗率の制御の原理について説明する。

図３（Ａ），（Ｂ）は、それぞれ開口率が異なるように形成された配線を示した図である。図３（Ａ）の上部には、配線ｌの平面図が、下部にはそのＡ−Ａ'断面図が示されている。本図に示す配線には開口部が形成されておらず、開口率が０の状態である。

一方で、図３（Ｂ）を参照するに、図３（Ｂ）の上部には、配線Ｌの平面図が、下部にはそのＢ−Ｂ'断面図が示されている。本図に示す配線Ｌには、スリット状となる開口部Ｈが複数形成されており、配線Ｌの所定の領域が開口部（スリット）Ｈによって複数に分割された状態となっている。

上記の配線ｌと配線Ｌの断面積が同じとなるように構成すると、配線Ｌでは分割された個々の配線の配線幅が、配線ｌの配線幅に比べて小さくなる。このため、いわゆるサイズ効果により、配線ｌに比べて配線Ｌでは抵抗値が高くなる（抵抗率が高くなる）ことになる。すなわち、配線の開口部の開口率を変更することで、サイズ効果によって配線の抵抗率を制御することができる。

例えば、近年の高集積化されたＬＳＩで用いられるＣｕ配線においては、配線幅が狭くなるに従って抵抗が上昇するというサイズ効果が知られている。Ｃｕ配線の横方向のスケール（幅）が１００ｎｍ程度以下になると、細線化に伴って配線の抵抗率がバルク抵抗率の２倍程度まで増加していくと言われている。例えば、配線幅が、１３０〜１８０ｎｍ程度である場合には、上記のサイズ効果は殆ど問題にならなかったが、配線幅が６５ｎｍ程度以下となると、サイズ効果による配線の抵抗上昇による配線遅延の増加が顕著になる。

本発明は、上記のサイズ効果による配線の抵抗率の変化を積極的に利用し、これを用いて配線遅延の制御、すなわちスキューの調整を図るものである。

図４は、配線幅を変更した場合の抵抗率の変化を示したものである。このように、配線幅を小さくしていくと、上記のサイズ効果が顕著に表れて抵抗率が増大していくことがわかる。以下に、このようなサイズ効果が現れる原因について説明する。

室温での金属の抵抗率は、欠陥や不純物、フォノン散乱の増大に伴って増大する。また、粒界、表面や界面での電子の散乱などによっても金属の抵抗率は増大する。例えば、配線が微細化されると、上記の表面散乱や粒界散乱が発生する確率が高くなり、このために抵抗率が増大してサイズ効果が発生することになる。図４に示すように、配線幅が小さくなるにしたがって、抵抗率に占める粒界散乱や表面散乱の割合が増加しているのがわかる。また、特に粒界散乱に起因する抵抗率の増加が顕著となっている。このような現象は、以下に説明するように、金属配線の製造方法とも関連する。

例えば、Ｃｕの結晶粒は、メッキ後の熱処理工程で成長する。しかし、溝部（トレンチ）にメッキよって配線を形成するダマシン法では、溝部が狭い場合には、溝部の領域制限によって結晶粒の成長が阻害される場合がある。従って、配線幅が狭いほど粒径は小さくなり電子の散乱も大きくなる。同様に表面散乱も横方法の散乱確率が増加するために電子の散乱が大きくなる。

上記に説明したサイズ効果を用いて配線の抵抗率（配線遅延）を制御する方法では、抵抗率を変更しながら配線の断面積を実質的に同じにできることが特徴である。

例えば、特開平０４−３２６４１１号公報、特開平０８−２７２４８０号公報に記載された発明では、配線の断面積が変更されているため、配線の電流密度の増加に伴うエレクトロマイグレーション耐性の低下、さらには配線の信頼性の低下の懸念がある。また、上記の配線の断面積を変更する方法では、配線が微細化された場合の抵抗率の変化（サイズ効果）が考慮されていないため、特に高集積化された半導体装置ではスキュー調整が困難になる問題も生じてしまう。

一方で、本発明においては、配線の断面積を変更する必要がないために、配線の電流密度が増大することがなく、エレクトロマイグレーションによる配線の信頼性の低下の懸念が少なくなっている。

また、配線のサイズ効果による配線遅延の変化を積極的に利用しているため、配線が微細化された高集積化された半導体装置においても容易にスキューを調整することが可能となっている。

次に、上記の原理を用いた半導体装置の構成の一例について、図面に基づき以下に説明する。

図５は、従来の半導体装置の概略を模式的に示した図である。図５を参照するに、本図に示す半導体装置１００は、基板１０１に、複数の論理回路セル１０２，１０３，１０４が形成され、これらの各々の論理回路セルが配線１２１，１２２，１２３で接続された構造を有している。例えば、論理回路セル１０２は、デジタルシステムを含む半導体装置においてクロック信号（同期制御信号）を発生する、クロック発生回路を含むクロック発生セルである。また、論理回路セル１０３，１０４は、所定のデータ信号が入力または出力される、例えばフリップフロップ回路を有するセルである。

また、論理回路セル（クロック発生セル）１０２で発生したクロック信号は配線１２１、１２２を介して論理回路セル１０３に分配され、同様に当該クロック信号は配線１２１，１２３を介して論理回路セル１０４に分配される。すなわち、上記の配線１２１，１２２，１２３は、クロック信号を分配するクロック分配線に相当する。また、上記の論理回路セル１０３，１０４は、所定の論理回路を有する論理回路セルであるとともに、クロック発生セル１２で発生したクロック信号が分配される、クロック分配セルである。

上記の構成において、配線１２２，１２３は、それぞれ配線１２１から分岐するように形成されているが、配線１２１から配線１２２へ分岐する分岐点が、配線１２１から配線１２３へ分岐する分岐点よりもクロック発生セル１０２に近くなっている。

このため、クロック分配セル１０４にクロック信号が分配されるための配線（クロック分配線）の長さは、クロック１０３にクロック信号が分配されるための配線（クロック分配線）の長さよりも長くなっている。

このため、スキュー調整を行わないと、すなわち、ＣＬＫ１におけるクロック信号の入力を、ＣＬＫ３におけるクロック信号の入力よりも遅らせるタイミング調整を行わないと、タイミングエラーが生じてしまう。このため、本実施例では、以下に説明するように配線１２２にスリット状の開口部を設けることで、配線１２２，１２３の開口部の開口率がそれぞれ異なるようにしてスリット調整を行っている。この場合、例えば配線１２３には開口部が形成されていないが（開口率が０）、配線１２３にも開口部を設けるようにしてもよい。

例えば、本実施例で用いたデバイスは６５ｎｍテクノロジーノードで形成されており、ＣＬＫ０〜ＣＬＫ１間の配線長は、７５０μｍ、ＣＬＫ０〜ＣＬＫ３間の配線長は、１０００μｍとなっている。また、下層配線の最小ピッチは２００ｎｍ、中間層の最小ピッチは２８０ｎｍである。また、クロック分配線は、中間層配線で形成されており、クロック分配線の配線幅は１μｍである。

また、配線１２２に開口部を形成する前の状態での電気特性は以下のようになっていた。まず、ＣＬＫ０−ＣＬＫ１間の配線抵抗は６０オーム、ＣＬＫ０−ＣＬＫ３間の配線抵抗は８３オームであった。また、クロック信号の伝播遅延は、ＣＬＫ０−ＣＬＫ１間で１６．６ｐｓ、ＣＬＫ０−ＣＬＫ３間は２６．２ｐｓであった。このときのＣＬＫ１とＣＬＫ３のスキューは９．６ｐｓであった。

本実施例では、上記の配線１２２（ＣＬＫ０−ＣＬＫ１間の配線）にスリット状の開口部Ｈを形成し、配線１２２を８分割している。

図６は、図５のＸ部（配線１２２）の一部を拡大して模式的に示した図である。図６を参照するに、配線１２２の所定の領域には、配線１２２の延伸方向に平行な７本のスリット状の開口部Ｈが形成されており、配線１２２は８分割された状態となっている。すなわち、配線１２２の所定の領域は、分割された複数の配線Ｌｅが、８本平行に延伸したものにより構成されることになる。分割された後の一つの配線Ｌｅの配線幅Ｗｅは１２５ｎｍで、配線Ｌｅの長さは３μｍとなるように開口部Ｈが形成されている。

配線幅が１μｍの場合（分割前）と、配線幅が１２５ｎｍの場合（分割後）の、Ｃｕ配線の抵抗率は、サイズ効果の違いにより、それぞれ、１．９３μオーム・ｃｍと２．３０μオーム・ｃｍとなっている。上記の開口部Ｈの形成前の配線１２２の抵抗は６０オームであったが、開口部Ｈの形成後は９４オームとなった。これにより、スキューは実質的に略０となった。

また、上記のように、配線の開口率は、複数の配線（クロック分配線）の長さの違いに対応して異なるように構成されることが好ましく、例えば、複数の配線（クロック分配線）の長さを比較して、長さが短い配線（クロック分配線）の開口率が、長さが長い配線（クロック分配線）の開口率よりも大きくされることが好ましい。

また、クロック配線の分割数（開口率）や、クロック配線の取り回しは上記に限定されず、半導体装置の仕様に合わせて様々に変形、変更してもよい。

図７は、本発明の実施例２による半導体装置１００Ａの構成を模式的に示した図である。ただし、先に説明した部分には同一の符号を付し、説明を省略する。

図７を参照するに、本実施例による半導体装置１００Ａでは、実施例１の半導体装置１００において、さらに論理回路セル（クロック信号分配セル）１０５が形成されており、論理回路セル１０５には、配線（クロック分配線）１２１から分岐した配線（クロック分配線）１２４により、クロック信号が分配される構造になっている。

この場合、クロック信号の分配のための配線の経路は、論理回路セル１０５，１０４、１０３の順で長くなっている。この場合、例えば、配線１２２，１２３，１２４に形成される開口部の開口率は、配線（クロック分配線）１２２，１２３，１２４の長さを比較して、長さが短い配線の開口率が、長さが長い配線の開口率よりも大きくされることが好ましい。すなわち、配線の開口部の開口率は、配線１２２，１２３，１２４の順で大きくされることが好ましい。

例えば、配線１２２には、スリット状の開口部Ｈを７本形成して配線を８分割し、配線１２３には、スリット状の開口部Ｈを５本形成して配線を６分割し、配線１２４には、スリット状の開口部Ｈを３本形成して配線を４分割している。また、上記の開口部や分割数は一例であり、実際の配線抵抗や配線遅延に対応して様々に変更すればよい。

上記の要領で、微細化されて複雑に構成された大規模なシステムにおいても、容易にスキュー調整を行うことが可能となる。

また、図８は、Ｃｕ配線を分割する分割数の違いによる配線遅延の変化を比較した図である。なお、分割数の最大数は、加工限界によるものである。図中には、配線幅（Ｗ）を０．５μｍ、１μｍ、２μｍとした場合の、それぞれの配線の分割数の変更に伴う配線遅延時間の変化が示してある。なお、配線断面積は一定となるように配線の分割を行っている。

図８を参照するに、ぞれぞれの配線幅（０．５μｍ、１μｍ、２μｍ）の場合において、分割数を増やすと遅延時間が増加する傾向にあることがわかる。このような遅延時間の増加の理由は、配線の分割数を増加することによるサイズ効果により、抵抗率が増加するためである。

また、ぞれぞれの配線幅（０．５μｍ、１μｍ、２μｍ）の場合において、配線の分割によって配線遅延をおよそ１．２倍程度まで大きくすることが可能となっていることがわかる。また、このような配線の分割（開口率の変化）に伴う配線遅延（抵抗率）の変化の特性を予め取得しておくと、スキュー調整の設計を行う上でスキュー調整量に対応する分割数（開口率）を速やかに算出することが可能となり、好適である。

また、スキュー（配線遅延）を調整するために形成される配線の開口部の形状は、スリット形状に限定されるものではない。例えば、配線にドット状の開口部を形成することでも開口率を調整して、配線の抵抗率を制御することが可能である。この場合にもスリット形状の開口部を形成する場合と同様に、スキュー調整を行うことが可能である
図９（Ａ）〜（Ｄ）は、配線Ｌに形成される、開口率調整のための開口部の形状を様々に変更した例を示したものである。

例えば、図９（Ａ）に示す場合においては、複数のスリット状の開口部Ｈ１が配線Ｌの延伸方向と平行に形成され、開口部Ｌによって配線Ｌの所定の領域が複数に分割されている。すなわち、開口部Ｈ１は、上記の実施例中で説明したスリット状の開口部と同様の形状を有している。

また、図９（Ｂ）に示す場合においては、開口部Ｈ２のスリット形状の長さが図９（Ａ）の場合に比べて短くなっている。また、隣接する開口部Ｈ２が、互い違いになるように配置されていることが特徴である。

また、図９（Ｃ）に示す場合においては、開口部Ｈ３はドット形状を有しており、ドッド形状の開口部Ｈ３が等間隔に形成されてなる列が、隣接して複数形成されている。

また、図９（Ｄ）に示す場合においては、開口部Ｈ４はドット形状を有しているが、ドットの大きさが図９（Ｃ）の場合に比べて小さくなっている。また、開口部Ｈ４の配列が、いわゆる千鳥格子状に（隣り合う列で互い違いとなる格子状に）配列されている。

また、上記の図９（Ｃ）や図９（Ｄ）に示すようなドット形状の開口部を形成する場合には、上記のようにトッドは四角形のものに限定されず、例えば三角形、五角形、六角形などの多角形や、または円形、楕円形、などであってもよい。

また、上記の実施例では、おもに配線（クロック分配線）の長さの違いに着目し、複数の配線の長さの違い（配線経路の長さの違い）に起因する配線遅延（スキュー）調整について説明した。しかし、本発明はこれに限定されず、例えば、複数の配線の高さの違いに起因する配線遅延（スキュー）調整を行うことも可能である。

例えば、多層配線構造で形成される半導体装置において、配線の高さは各層の中では基本的には同一であることが好ましい。しかし、例えば半導体装置の製造工程上の問題により、配線の高さにばらつきが生じてしまう場合がある。

例えば、ダマシン法によりＣｕ配線を形成する場合には、溝部へのＣｕの埋設の後で、余剰なＣｕをＣＭＰ（化学機械研磨）により除去することが一般的に行われている。しかし、ＣＭＰを用いる場合には、研磨対象である配線の配線幅の違いや、または、配線が形成されている密度の違いなどにより、配線が研磨される量にばらつきが生じる場合がある。このため、形成される配線の高さにばらつきが生じてしまうケースが発生する。これは、ディッシングやエロージョンなどと呼ばれる現象であり、研磨する金属材料（Ｃｕ）と金属材料の周囲の部分（層間絶縁膜）との研磨レートの差にも起因する現象である。

図１０（Ａ）、（Ｂ）は、ＣＭＰにより配線高さのばらつきが生じる典型的な例を模式的に示した図である。図１０（Ａ）は、配線Ｌと層間絶縁膜Ｄの研磨レートの差に起因して、配線高さにばらつきが生じる例を示した図である。この場合、密集した複数の配線Ｌのうち、中央部の配線では研磨レートが大きくなり、周縁部の配線では中央部に比べて研磨レートが小さくなるため、配線高さにばらつきが生じている。

また、図１０（Ｂ）は、層間絶縁膜Ｄに対して配線Ｌが形成される密度または配線幅（パターン）が異なる場合、配線Ｌの密度またはパターンが異なる部分で研磨レートに差が生じてしまう例である。

また、ＣＭＰによる研磨量は研磨する前の初期膜厚にも依存するため、チップ内で膜厚の異なる領域が存在する場合には、配線抵抗がばらついてしまう。このような現象はチップ内の隣接パターンがどのような規模か密度かによっても影響され、近年では遅延ばらつきを与える要素として重要視されている。

また、配線高さのばらつきは、Ｃｕ配線を形成する場合のメッキに起因して生じる場合もある。例えば、メッキの成膜速度は様々な条件（例えば配線パターンの大きさや面積など）によって異なる場合がある。

本実施例では、上記のように、おもに製造上の問題で配線高さにばらつきが生じた場合に、開口部を形成することで配線遅延の調整を行った例について、図１１、図１２により具体的に説明する。

図１１は、層間絶縁膜Ｄに形成された複数の配線をＣＭＰで研磨した後の状態を示した図である。図中、上部には平面図を、下部には断面図を模式的に示している。例えば、本図に示すように配線幅が大きい場合で、かつ配線の間隔（スペースの幅）が小さい場合には、ディッシングとエロージョンの影響が大きくなる傾向にある。図１１に示す場合、密集した複数の配線のうち、中央付近の配線Ｌ１の研磨量が大きくなり、周縁部の配線Ｌ２では研磨量が小さくなる。このため、配線の高さが不均一になり、所望の抵抗値が得られない場合が発生する。

上記の配線Ｌ１，Ｌ２の配線幅Ｗａは３μｍであり、中央の配線Ｌ１では、周縁部の配線Ｌ２に比べて２００ｎｍ程度配線の高さが低くなっている。上記の配線Ｌ１の抵抗は４４．６オーム／ｍｍ、配線Ｌ２の抵抗は４０．６オーム／ｍｍであった。すなわち、配線Ｌ１では、配線高さが低いために、配線Ｌ２に比べて抵抗が１割程度高くなっている。

図１２は、上記の図１１の状態に対して、それぞれの配線において開口率が異なるようにドット状の開口部ｈを複数形成して抵抗（配線遅延）を調整した例である。例えば、上記の配線に形成される開口部の開口率は、上記の複数の配線の高さの違いに対応して異なるように構成されることが好ましい。具体的には、配線Ｌ１，Ｌ２を含む複数の配線の高さを比較して、高さが高い配線（例えば配線Ｌ２）の開口率（例えばドットの密度）が、高さが低い配線（例えば配線Ｌ１）の開口率よりも大きくされることが好ましい。

例えば、図１２に示す場合には、配線Ｌ１において、設置の間隔Ｐ１を１０００ｎｍとして開口部（ドット）ｈを形成し、配線Ｌ２において、設置の間隔Ｐ２を２００ｎｍとして開口部（ドット）ｈを形成した。

上記のように開口部ｈを形成したところ、配線Ｌ１の抵抗率は１．９４μオームｃｍで配線抵抗は４５．３オーム／ｍｍであった。一方の配線Ｌ２は抵抗率２．１４μオームｃｍとなり配線抵抗は４５．６オーム／ｍｍとなった。すなわち、配線Ｌ１と配線Ｌ２で配線高さが異なっていても、配線抵抗を略同一とすることができた。なお、配線Ｌ１と配線Ｌ２との間には配線容量（Ｃ）の変化には大きな違いは無いので、配線抵抗（Ｒ）が同じになれば配線遅延（ＲＣ遅延）は同様の値となることになる。

また、半導体装置（半導体チップ）は、１つの半導体ウェハを用いて同時に複数形成されることが一般的であるが、半導体装置の製造上の問題で、異なるチップ間で配線抵抗にばらつきが生じてしまう場合がある。

図１３は、半導体チップが形成される半導体ウェハＷｆを模式的に示したものである。例えば、ウェハＷｆにおいて、ＣＭＰの研磨量は、ウェハの周縁部Ａと中心付近Ｂとでは異なる場合があり、このために形成される配線高さに違いが生じる場合がある。

図１４（Ａ），（Ｂ）は、複数の配線をＣＭＰで研磨した後の状態を示した図であり、図１４（Ａ）はウェハの周縁部（図１３の周縁部Ａに対応）の配線Ｌａを、図１４（Ｂ）はウェハの中心付近（図１３の中心付近Ｂに対応）の配線Ｌｂの状態をそれぞれ示している。図１４（Ａ），（Ｂ）に示すように、ウェハの面内ではＣＭＰの研磨量に差が生じる場合があり、ＣＭＰの条件によって、例えば配線Ｌａ（ウェハの周縁部）の研磨量が大きくなる場合がある。このため、配線の高さが不均一になり、所望の抵抗値が得られない場合が発生する。すなわち、配線高さの不均一は個々の半導体チップ内のみならず、異なる半導体チップ間でも発生する場合がある。

上記の配線Ｌａ，Ｌｂの配線幅は３μｍであり、配線Ｌａでは、配線Ｌｂに比べて２００ｎｍ程度配線の高さが低くなっている。上記の配線Ｌａの抵抗は４４．６オーム／ｍｍ、配線Ｌｂの抵抗は４０．６オーム／ｍｍであった。すなわち、配線Ｌａでは、配線高さが低いために、配線Ｌｂに比べて抵抗が１割程度高くなっている。

図１５（Ａ），（Ｂ）は、上記の図１４（Ａ），（Ｂ）のそれぞれの配線Ｌａ，Ｌｂに対して、開口率が異なるようにドット状の開口部ｈを複数形成して抵抗（配線遅延）を調整した例である。例えば、上記の配線に形成される開口部の開口率は、実施例３の場合と同様に、上記の複数の配線の高さの違いに対応して異なるように構成されることが好ましい。

例えば図１５（Ａ），（Ｂ）に示す場合には、配線Ｌａにおいて、設置の間隔Ｐａを１０００ｎｍとして開口部（ドット）ｈを形成し、配線Ｌｂにおいて、設置の間隔Ｐｂを２００ｎｍとして開口部（ドット）ｈを形成した。

上記のように開口部ｈを形成したところ、配線Ｌａの抵抗率は１．９４μオームｃｍで配線抵抗は４５．３オーム／ｍｍであった。一方の配線Ｌｂは抵抗率２．１４μオームｃｍとなり配線抵抗は４５．６オーム／ｍｍとなった。このように、異なるチップ間においても、配線抵抗（配線遅延）の調整を行うことが可能である。

次に、これらの半導体装置を設計する場合の設計方法の手順について、説明する。

図１６は、実施例５による半導体装置の設計方法を模式的に示したフローチャートである。図１６を参照するに、本実施例による半導体装置の設計方法の概略は、半導体装置を構成する論理回路セルの設計に係る論理設計工程Ｓ１０と、上記の複数の論理回路を接続する配線（配置配線）の設計を行う配線設計工程Ｓ２０とに加えて、配線部に形成される開口部の開口率を選択する開口率選択工程Ｓ３０を有していることが特徴である。

すなわち、論理設計工程Ｓ１０で設計・配置された複数の論理回路セルが、配線工程Ｓ３０で設計された配線（配置配線）で接続され、上記の配線の長さや、さらに必要に応じて配線の高さを考慮して配線部の開口率が開口率選択工程Ｓ３０で選択されることになる。

上記の論理設計工程Ｓ１０は、セルの合成工程Ｓ１０ａ、セルの配置の設計工程Ｓ１０ｂ、スキュー検証工程Ｓ１０ｃを有している。

まず、セルの合成工程Ｓ１０ａにおいて、半導体装置を構成する個々の論理回路セルの設計（合成）が行われる。合成される論理回路セルの中には、先に図５で説明したクロック発生セル１０２に相当するセルや、クロック分配セル１０３，１０４に相当するセルが含まれる。

次に、セルの配置の設計工程Ｓ１０ｂにおいて、上記の複数の論理回路セルの配置の設計が行われる。すなわち、本工程において、複数の論理回路セルのレイアウトの設計が行われる。

次に、スキュー検証工程Ｓ１０ｃにおいて、上記の論理回路セルの配置における、スキューを検証（算出）する。この場合、本工程では、後の工程で設計される配置配線の長さを考慮せず、論理回路セルのレイアウトによる距離の関係を用いて、スキューを概算する。

さらに、工程Ｓ１０Ａでは、スキューが十分に小さくなっていない場合に処理を工程Ｓ１２に戻し、工程Ｓ１０ｂ（セルの配置）から処理を再開する。また、スキューが十分に小さくなっている場合には、処理を工程Ｓ２０に進める。

次に、配線設計工程Ｓ２０において、上記の配置された複数の論理回路セルを接続する配線（配置配線）の設計を行う。設計される配線の中には、先に図５で説明した配線１２１，１２２，１２３に相当する、クロック分配線が含まれる。

本実施例による設計方法では、ここで上記の配線（配置配線）に形成される開口部の開口率を選択する開口率選択工程Ｓ３０を有していることが特徴である。開口率選択工程は、配線の開口部の開口率を選択（算出）する工程Ｓ３０ａと、スキュー検証を行う工程Ｓ３０ｂとを有している。

まず、工程Ｓ３０ａにおいては、先の工程２０で設計された配線に形成する開口部の開口率を算出する。この場合、複数の配線における配線幅Ｗｘと配線長さＬｘからそれぞれの配線抵抗を算出し、配線抵抗Ｒｘ（配線遅延ＲＣｘ）が所望の値となるように、または配線抵抗Ｒｘ（配線遅延ＲＣｘ）が所望のばらつきの範囲内となるように、それぞれの配線の開口率を算出する。

また、上記の配線抵抗（配線遅延）の算出は、基本的に配線高さは一定であるものとして行うが、本工程では、必要に応じて配線高さＨｘのばらつきを考慮し、配線抵抗（配線遅延）を算出してもよい。

例えば、配線高さは、実施例３〜実施例５で先に説明したように、半導体装置の製造上の様々な問題に起因して発生することが多い。このため、このような配線高さのばらつきのデータを予め取得しておき、本工程において当該データを用いて配線抵抗（配線遅延）を算出するようにしてもよい（後述）。

次に、工程Ｓ３０ｂにおいて、上記の工程３０ａにおいて、開口部の開口率により抵抗率が調整された配線の配線抵抗（配線遅延）の数値を用いて、半導体装置のシステム全体のスキューを算出する。

次に、工程Ｓ３０Ａにおいては半導体装置のシステム全体のスキューが実用上（回路の動作上）十分に小さくなっていない場合に処理を工程Ｓ３０ａに戻し、工程Ｓ３０ａから処理を再開する。また、スキューが実用上（回路の動作上）問題にならない程度に十分に小さくなっている場合には、処理を工程Ｓ４０に進める。

さらに、工程Ｓ４０では、デバイス作成のためのデータを作成し、工程Ｓ５０において、当該データに対応して半導体装置を製造する。

上記の半導体装置の設計方法によれば、実質的に配線の断面積を変えずに、配線の抵抗率を変えることで、配線抵抗（配線遅延）を制御して、半導体装置のシステムのスキュー調整を容易に行うことが可能となっている。このため、実質的に配線のエレクトロマイグレーション耐性を低下させることなく（実質的に配線の信頼性を損なうことなく）、かつ高速度で動作可能な高性能の半導体装置を容易に設計することが可能となる。

また、上記の半導体装置の設計方法によれば、配線抵抗の調整幅が大きくなり、図２で説明したようなバックアノテーション（論理設計のやり直し）が生じる可能性が小さくなる。すなわち、上記の半導体装置の設計方法によれば、半導体装置の設計コスト（製造コスト）が低減される効果を奏する。例えば、配線遅延の調整が困難であった微細化（高集積化）された半導体装置においても、上記の方法を用いれば容易に配線遅延の調整を行うことが可能である。

また、上記の半導体装置の設計方法では、スキューの検証に用いる配線の寸法（例えば配線高さ）を、設計上の値（いわゆる設計寸法）ではなく、例えば、半導体装置の製造上の実際のデータ（実測データ）をフィードバックして用いるようにしてもよい。

例えば、ＣＭＰは、配線の形状や配線の密度により研磨量（研磨速度）に差が生じる場合があり、このために配線の高さにばらつきが生じて所望の配線抵抗が得られない場合がある。

そこで、例えばＣＭＰによる研磨量のデータＧｘを予め取得しておけばよい。上記の工程Ｓ３０における配線抵抗（配線遅延）の算出にあたって、ＣＭＰの研磨量のデータＧｘが考慮された配線高さＨｘを用いることで、配線抵抗の調整の精度をさらに良好とすることができる。

また、このような製造上の配線形状のフィードバックは、配線高さＨｘに限定されるものではない。例えば、フォトエッチング工程の配線幅に関する幅変動のデータＥｘを予め取得しておいて、配線抵抗の算出にフィードバックさせてもよい。すなわち、上記の工程Ｓ３０における配線抵抗（配線遅延）の算出にあたって、データＥｘが考慮された配線幅Ｗｘを用いることで、配線抵抗の調整の精度をさらに良好とすることができる。

また、図１７は、上記の半導体装置の設計方法を実行する半導体装置の設計装置２００を模式的に示した図である。

図１７を参照するに、本実施例による半導体装置に設計装置２００は、入出力手段２０１、通信手段２０２、ＣＰＵ（コンピュータ）２０３、プロセスデータベース（メモリ）２０７，２０８、記録書き込み／読み出し手段２０９、記録媒体２１０、を有している。

また、図１６に示した半導体装置の設計方法を実行するＣＰＵ（コンピュータ）２０３は、論理設計手段２０４、配線設計手段２０５、および開口率選択手段２０６とを有する構造となっている。

上記の構成において、論理設計手段２０４は図１６に示した工程Ｓ１０，Ｓ１０Ａを、配線設計手段２０５は図１６に示した工程Ｓ２０を、開口率選択手段２０６は、図１６に示した工程Ｓ３０，Ｓ３０Ａをそれぞれ実行する。

また、論理設計手段２０４は、セル合成手段２０４Ａ、セル配置設計手段２０４Ｂ、スキュー検証手段２０４Ｃを有している。また、開口率選択手段２０６Ａは、開口率算出手段２０６Ａとスキュー検証手段２０６Ｂを有している。

上記の構成において、セル合成手段２０４Ａは、図１６に示した工程Ｓ１０ａを、セル配置設計手段は図１６に示した工程Ｓ１０ｂを、スキュー検証手段は図１６に示した工程Ｓ１０ｃ，Ｓ１０Ａをそれぞれ実行する。

また、配線設計手段２０５は工程Ｓ２０を、開口率算出手段２０６Ａは工程Ｓ３０ａを、スキュー検証手段２０６Ｂは工程３０ｂ，３０Ａをそれぞれ実行する。

上記の半導体装置の設計装置によれば、実施例５に記載した場合と同様の効果を奏する。また、上記の半導体装置の設計装置では、スキューの検証に用いる配線の寸法（例えば配線高さ）を、設計上の値（いわゆる設計寸法）ではなく、例えば、半導体装置の製造上の実際のデータ（実測データ）をフィードバックして用いるようにしてもよい。この場合、例えば、配線の高さデータ（ＣＭＰによる研磨量のデータＧｘ）を予め取得しておき、プロセスデータベース２０７に格納しておくことが好ましい。

この場合、上記の開口率算出手段２０６Ａによる配線抵抗（配線遅延）の算出にあたって、ＣＭＰの研磨量のデータＧｘをプロセスデータベース２０７から読み出して用いることにより、ＣＭＰの研磨量のデータＧｘが考慮された配線高さＨｘを用いて、良好な精度で配線抵抗の調整を行うことが可能となる。

また、このような製造上の配線形状のフィードバックは、配線高さＨｘに限定されるものではない。例えば、配線の幅のデータ（例えばフォトエッチング工程の配線幅に関する幅変動のデータＥｘ）を予め取得しておき、プロセスデータベース２０８に格納しておくことが好ましい。

この場合、上記の開口率算出手段２０６Ａによる配線抵抗の算出にあたって、幅変動のデータＥｘをプロセスデータベース２０８から読み出して用いることにより、データＥｘが考慮された配線幅Ｗｘを用いて、良好な精度で配線抵抗の調整を行うことが可能となる。

また、このようなプロセスデータは、入出力手段２０１や、通信手段２０２から入力されるようにしてもよい。

また、上記の図１６に示した半導体装置の設計方法をＣＰＵ（コンピュータ）２０３に動作させるプログラムは、予め記録媒体２１０に記録されるようにしてもよい。この場合、当該プログラムは、記録書き込み／読み出し手段２０９により読み出され、ＣＰＵ２０３により実行される。また、当該プログラムは、入出力手段２０１や、通信手段２０２から入力されるようにしてもよい。

次に、上記の半導体装置の設計方法、半導体装置の設計装置により設計された半導体装置を製造する製造方法の具体的な一例について、図面に基づき説明する。

図１８Ａ〜図１８Ｄ、および図１９Ａ〜図１９Ｂは、実施例７による半導体装置の製造方法を手順を追って示す図である。ただし、以下の図中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある。

まず、図１８Ａに示す工程では、公知の方法を用いて、例えばＳｉなどの半導体よりなる基板３０１に、ＭＯＳトランジスタ３０３を含む以下の構造を形成する。

ＭＯＳトランジスタ３０３は、基板３０１の表層部に形成されたシャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜３０２により画成される活性領域（素子形成領域）に形成されている。

ＭＯＳトランジスタ３０３は、基板３０１上のゲート絶縁膜３０３Ｉ上に形成されたゲート電極３０３Ｇを有し、さらに、ゲート絶縁膜３０３Ｉを挟んで対向するソース領域３０３Ｓ、ドレイン領域３０３Ｄを有するように構成される。

また、ＭＯＳトランジスタ３０３を覆うように、酸化シリコンからなる厚さ３００ｎｍの層間絶縁膜３０４、及びＳｉＯＣからなる厚さ５０ｎｍの保護膜３０６が積層されている。保護膜３０６及び層間絶縁膜３０４を貫通するビアホール内には、ドレイン領域３０３Ｄに接続される、タングステン（Ｗ）からなる導電プラグ３０５Ｂが形成されている。また、導電プラグ３０５Ｂとビアホールの内面との間に、ＴｉＮからなる厚さ２５ｎｍのバリアメタル層３０５Ａが配置されている。

また、保護膜３０６の上には、低誘電率絶縁材料からなる層間絶縁膜３１０が形成され、層間絶縁膜３１０に形成された溝部には、導電プラグ３０５Ｂに接続されるＣｕよりなる配線３１１が形成されている。また、配線３１１の周囲には、Ｃｕの拡散を防止するためのＴａを含むバリア膜３１１Ｂが形成されている。

以上の構造は、例えば、周知のフォトリソグラフィ、エッチング、化学気相成長（ＣＶＤ）、化学機械研磨（ＣＭＰ）等により形成することができる。

次に、図１８Ｂに示す工程において、層間絶縁膜３１０の上に、キャップ膜３２０、層間絶縁膜３２１、エッチングストッパ膜３２２、および層間絶縁膜３２３を順に積層する。

上記のキャップ膜３２０は、例えば酸化シリコン（ＳｉＯ）膜と炭化シリコン（ＳｉＣ）膜との２層構造を有し、合計の厚さは２０〜７０ｎｍである。エッチングストッパ膜３２２は、例えばＳｉＣや窒化シリコン（ＳｉＮ）で形成され、その厚さは２０〜７０ｎｍである。これらの膜は、ＣＶＤ法で成膜することができる。

上記の層間絶縁膜３２１、３２３は、有機系または無機系の低誘電率絶縁材料で形成され、その厚さは３００〜７００ｎｍである。無機系の低誘電率絶縁材料としては、例えばポーラスシリカやＳｉＯＣが挙げられる。有機系低誘電率絶縁材料としては、例えばザ・ダウ・ケミカル・カンパニー製のＳｉＬＫ（登録商標）を用いることができる。これらの材料は、構成元素としてＳｉ及びＯを含んでいる。

次に、図１８Ｃに示す工程において、層間絶縁膜３２１にビアホール３２４Ｈを、層間絶縁膜３２３に溝部３２５Ｈを、例えば、フォトリソグラフィ法を用いて形成したマスクパターンを用いたパターンエッチングにより、形成する。この場合、上記のビアホール３２４Ｈと溝部３２５Ｈの形成は、どちらを先に行ってもよい。

上記のビアホール３２４Ｈの平断面の寸法（幅）は、例えば０．０６〜０．１μｍであり、溝部３２５Ｈの最小幅は、例えば０．０６μｍである。ビアホール３２４Ｈおよび溝部３２５Ｈは、例えばＳｉＯ膜とＳｉＣ膜との２層を含む膜をハードマスクとするＣＦ系のエッチングガスを用いたドライエッチングにより形成することができる。また、溝部３２５Ｈは、エッチングストッパ膜３２２の上面まで達し、ビアホール３２４Ｈは配線３１１の上面まで達する。

本実施例による半導体装置の製造方法では、本工程において、層間絶縁膜３２３をパターンエッチングして溝部３２５Ｈを形成する場合に、溝部３２５Ｈとともに、溝部３２５Ｈの底部から起立する構造体をパターンエッチングにより形成することが特徴である。

図１９Ａは、本工程（図１８Ｃ）の断面斜視図である。図１９Ａを参照するに、構造体３３０が、溝部３２５の底面から起立するようにしてパターンエッチングにより形成されている状態がわかる。構造体３３０は、例えば平面視した場合にスリット状となるように形成され、溝部３２５Ｈの延伸方向と平行に延伸するような形状で、平行に複数形成される。

次に、図１８Ｄに示す工程において、ビアホール３２４Ｈと溝部３２５Ｈの内壁面に、例えばＣＶＤ法またはスパッタリング法により、それぞれＴａを含むバリア膜３２４Ｂ，３２５Ｂを形成する。この場合、構造体３３０の周囲にもバリア膜が形成される。

さらに、電解メッキの給電層となるシード層を例えばスパッタリング法またはＣＶＤ法によりビアホール３２４Ｈと溝部３２５Ｈの内壁面に形成する。次に、上記のシード層を給電層とする電解メッキ法により、ビアホール３２４Ｈと溝部３２５Ｈを導電材料（例えばＣｕ）により埋設する。電解メッキされるＣｕの厚さは、例えば１μｍとする。この結果、ビアホール３２４ＨにはＣｕよりなるビアプラグ３２４が、溝部３２５ＨにはＣｕよりなる配線３２５が形成されると共に、層間絶縁膜３２３の上に導電材料（Ｃｕ）が堆積する。

上記のＣｕの電解メッキ後、例えば窒素雰囲気中で、基板３０１の温度を３００〜４００℃とし、約５分程度、基板（Ｃｕ）のアニールを行う。上記のアニール後、ＣｕをＣＭＰにより研磨し、層間絶縁膜３２３上に堆積した余剰なＣｕを除去して図１８Ｄに示す構造を形成することができる。

図１９Ｂは、本工程（図１８Ｄ）の断面斜視図である。本図を参照するに、構造体３３０が配線３２５の中に埋設され、配線３２５には複数の開口部が形成されていることがわかる。

上記の構造においては、配線３２５の所定の領域が、構造体３３０により複数に（例えば３つに）分割されている。分割された領域における配線３２５の実質的な配線幅は１μｍであるため、分割された後のそれぞれの配線幅は０．３３μｍになっている。構造体３３の幅は０．２μｍであるため、配線３２５と構造体３３０とが占める幅は、１．４μｍとなっている。

さらに、この後の工程において、必要に応じた多層配線を公知の方法により形成し、多層配線の層数を増大させてもよい。このようにして、本実施例による半導体装置を製造することができる。

上記の半導体装置の製造方法においては、Ｃｕの結晶粒は、メッキ後の熱処理（アニール）工程で成長する。しかし、上記の場合、狭小な溝部３２５Ｈにさらに構造体３３０が形成されているため、領域の制限によって結晶粒の成長が阻害される。このため、Ｃｕの結晶の粒径は小さくなり、電子の散乱も大きくなる。同様に表面散乱も横方法の散乱確率が増加するために電子の散乱が大きくなる。

すなわち、構造体３３０を形成することによって図４で先に説明したサイズ効果を用いて配線３２５の抵抗率を制御する（例えば増大させる）ことが可能となる。すなわち、上記の製造方法によって配線の抵抗率を制御し、配線遅延やスキューを調整することが可能となる。

すなわち、上記の製造方法によれば、実質的に配線の断面積を所定の値に維持したままで、配線の抵抗率を増大させて所望の配線抵抗（配線遅延）を得ることが可能となる。このため、実質的に配線のエレクトロマイグレーション耐性を低下させることなく（実質的に配線の信頼性を損なうことなく）、かつ所望の特性を有する高性能の半導体装置を容易に製造することが可能となる。

また、上記のような配線を構成する導電材料の粒径の制御は、不純物濃度や欠陥の制御、もしくは製造工程中のアニール温度の制御などによっても可能である。しかし、不純物濃度やアニール条件などを、ウェハ内やチップ内の特定の配線毎に異なるようにすることは実際には困難である。

一方で、上記の製造方法においては、ウェハ内やチップ内の所望の位置の特定の配線に対して、容易に上記の抵抗率の制御を適用することが可能である。このため、設計上の配線長や配線幅、さらには、製造上の問題に起因する配線高さや配線幅のばらつきなどに柔軟に対応して、抵抗率、配線遅延、スキューなどの調整・制御を行うことが可能である。

以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

例えば、本発明を適用する配線は、クロック信号を分配するクロック分配線に限定されるものではない。例えば、所定のデータを転送するためのシグナルラインなどの配線遅延（位相）の調整などに適用してもよい。
（付記１）
各々論理回路が形成された複数の論理回路セルと、
前記複数の論理回路セルにそれぞれ接続された複数の配線と、を有し、
前記複数の配線のうち、少なくとも１つは、開口部が形成され、他方の配線と開口率を異なるように形成されたことを特徴とする半導体装置。
（付記２）
前記複数の論理回路セルの各々は、クロック発生セルと、該クロック発生セルからクロック信号が分配される複数のクロック分配セルとを含み、前記配線は該クロック発生セルと該クロック分配セルとをそれぞれ接続するクロック分配線であることを特徴とする付記１記載の半導体装置。
（付記３）
前記開口率は、前記複数のクロック分配線の長さの違いに対応して異なるように構成されていることを特徴とする付記２記載の半導体装置。
（付記４）
前記複数のクロック分配線の長さを比較して、長さが短い前記クロック分配線の前記開口率が、長さが長い前記クロック分配線の前記開口率よりも大きくされていることを特徴とする付記３記載の半導体装置。
（付記５）
前記開口率は、前記複数のクロック分配線の高さの違いに対応して異なるように構成されていることを特徴とする付記２乃至４記載の半導体装置。
（付記６）
前記複数のクロック分配線の高さを比較して、高さが高い前記クロック分配線の前記開口率が、高さが低い前記クロック分配線の前記開口率よりも大きくされていることを特徴とする付記５記載の半導体装置。
（付記７）
前記開口部は、スリット形状であることを特徴とする付記１乃至６のいずれか１項記載の半導体装置。
（付記８）
前記スリット形状は、所定の領域の前記配線を複数に分割することを特徴とする付記７記載の半導体装置。
（付記９）
前記開口部は、ドット形状であることを特徴とする付記１乃至６のいずれか１項記載の半導体装置。
（付記１０）
半導体素子に接続される配線が形成される溝部と、該溝部の底部から起立する構造体とを、絶縁膜のパターンエッチングにより形成するエッチング工程と、
前記溝部を導電材料で埋設して前記配線を形成する埋設工程と、を有することを特徴とする半導体装置の製造方法。
（付記１１）
前記埋設工程は、前記溝部をメッキにより埋設するメッキ工程を含むことを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）
前記構造体は、前記配線の所定の領域を複数に分割するように形成されることを特徴とする付記１０または１１記載の半導体装置の製造方法。
（付記１３）
前記配線は、クロック信号を分配するクロック分配線であることを特徴とする付記１０乃至１２のいずれか１項記載の半導体装置の製造方法。
（付記１４）
半導体装置を構成する個々の論理回路セルの設計を行うセル合成手段と、該複数の論理回路セルの配置の設計を行うセル配置設計手段とを有する、論理設計手段と、
複数の前記論理回路セルを接続する配線を設計する配線設計手段と、
前記配線の長さに対応して、該配線に形成される開口部の開口率を選択する開口率選択手段と、を有することを特徴とする、半導体装置の設計装置。
（付記１５）
前記半導体装置を構成する個々の論理回路セルは、クロック発生セルと該クロック発生セルからクロック信号が分配される複数のクロック分配セルとを含むことを特徴とする付記１４記載の半導体装置の設計装置。
（付記１６）
前記配線は、前記クロック発生セルと前記クロック分配セルとを接続するクロック分配線を含むことを特徴とする付記１５記載の半導体装置の設計装置。
（付記１７）
前記開口率選択手段は、複数の前記クロック分配線の長さを比較して、長さが短い前記クロック分配線の前記開口率が、長さが長い前記クロック分配線の前記開口率よりも大きくなるように前記開口率を選択することを特徴とする付記１６記載の半導体装置の設計装置。
（付記１８）
前記開口率選択手段は、前記開口率を前記クロック分配線の高さに対応して選択することを特徴とする付記１６または１７記載の半導体装置。
（付記１９）
半導体装置を構成する個々の論理回路セルの合成と配置を行う論理設計工程と、
複数の前記論理回路セルを接続する配線を設計する配線設計工程と、
前記配線の長さに対応して前記配線に形成される開口部の開口率を選択する開口率選択工程と、を有することを特徴とする、半導体装置の設計方法。
（付記２０）
前記開口率選択工程では、前記開口率を選択することによって、前記配線の抵抗率が選択されることを特徴とする付記１９記載の半導体装置の設計方法。

本発明によれば、配線の信頼性が高く、かつ高速度で動作可能な高性能の半導体装置を提供することが可能となる。

半導体装置の構成の一例を示した図である。 半導体装置の設計方法の一例を示した図である。 （Ａ），（Ｂ）は、配線の抵抗率の制御方法を示す図である。 配線幅を変化させた場合の抵抗率の変化を示す図である。 実施例１による半導体装置の構成の模式図である。 図５の拡大図である。 実施例２による半導体装置の構成の模式図である。 配線の分割数と配線遅延の関係を示す図である。 （Ａ）〜（Ｄ）は、開口部の形状の例を示す図である。 （Ａ），（Ｂ）は、複数の配線の高さにばらづきが生じる例を示す図（その１）である。 高さにばらづきが生じた配線を示す図である。 実施例３による半導体装置の構成を示す図である。 ウェハを示す図である。 （Ａ），（Ｂ）は、複数の配線の高さにばらづきが生じる例を示す図（その２）である。 （Ａ），（Ｂ）は、実施例４による半導体装置の構成を示す図である。 実施例５による半導体装置の設計方法を示す図である。 実施例６による半導体装置の設計装置を示す図である。 実施例７による半導体装置の製造方法を示す図（その１）である。 実施例７による半導体装置の製造方法を示す図（その２）である。 実施例７による半導体装置の製造方法を示す図（その３）である。 実施例７による半導体装置の製造方法を示す図（その４）である。 実施例７による半導体装置の製造方法を示す図（その５）である。 実施例７による半導体装置の製造方法を示す図（その６）である。

符号の説明

１００，１００Ａ 半導体装置
１０１ 基板
１０２ 論理回路セル（クロック発生セル）
１０３，１０４，１０５ 論理回路セル（クロック分配セル）
１２２，１２３，１２４，Ｌ，Ｌ１，Ｌ２，Ｌａ，Ｌｂ 配線
Ｈ，Ｈ１，Ｈ２，Ｈ３，Ｈ４，ｈ 開口部
３０１ 基板
３０２ 素子分離絶縁膜
３０３ ＭＯＳトランジスタ
３０３Ｉ ゲート絶縁膜
３０３Ｇ ゲート電極
３０３Ｓ ソース領域
３０３Ｄ ドレイン領域
３０４ 層間絶縁膜
３０５Ａ バリアメタル層
３０５Ｂ 導電プラグ
３０６ 保護膜
３１０ 層間絶縁膜
３１１ 配線
３１１Ｂ バリアメタル膜
３２０ キャップ膜
３２１ 層間絶縁膜
３２２ エッチングストッパ膜
３２３ 層間絶縁膜
３２４ ビアプラグ
３２４Ｈ ビアホール
３２４Ｂ バリア膜
３２５ 配線
３２５Ｈ 溝部
３２５Ｂ バリア膜
３３０ 構造体

Claims (10)

1. 各々論理回路が形成された複数の論理回路セルと、
   前記複数の論理回路セルにそれぞれ接続された複数の配線と、を有し、
   前記複数の配線のうち、少なくとも１つは、開口部が形成され、他方の配線と開口率を異なるように形成されたことを特徴とする半導体装置。
2. 前記複数の論理回路セルの各々は、クロック発生セルと、該クロック発生セルからクロック信号が分配される複数のクロック分配セルとを含み、前記配線は該クロック発生セルと該クロック分配セルとをそれぞれ接続するクロック分配線であることを特徴とする請求項１記載の半導体装置。
3. 前記開口率は、前記複数のクロック分配線の長さの違いに対応して異なるように構成されていることを特徴とする請求項２記載の半導体装置。
4. 前記複数のクロック分配線の長さを比較して、長さが短い前記クロック分配線の前記開口率が、長さが長い前記クロック分配線の前記開口率よりも大きくされていることを特徴とする請求項３記載の半導体装置。
5. 前記開口率は、前記複数のクロック分配線の高さの違いに対応して異なるように構成されていることを特徴とする請求項２乃至４記載の半導体装置。
6. 前記開口部は、スリット形状であることを特徴とする請求項１乃至５のいずれか１項記載の半導体装置。
7. 半導体素子に接続される配線が形成される溝部と、該溝部の底部から起立する構造体とを、絶縁膜のパターンエッチングにより形成するエッチング工程と、
   前記溝部を導電材料で埋設して前記配線を形成する埋設工程と、を有することを特徴とする半導体装置の製造方法。
8. 前記構造体は、前記配線の所定の領域を複数に分割するように形成されることを特徴とする請求項７記載の半導体装置の製造方法。
9. 半導体装置を構成する個々の論理回路セルの設計を行うセル合成手段と、該複数の論理回路セルの配置の設計を行うセル配置設計手段とを有する、論理設計手段と、
   前記複数の論理回路セルを接続する配線を設計する配線設計手段と、
   前記配線の長さに対応して、該配線に形成される開口部の開口率を選択する開口率選択手段と、を有することを特徴とする、半導体装置の設計装置。
10. 前記開口率選択手段は、複数の前記配線の長さを比較して、長さが短い前記配線の前記開口率が、長さが長い前記配線の前記開口率よりも大きくなるように前記開口率を選択することを特徴とする請求項９記載の半導体装置の設計装置。

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