KR101649859B1 - 표시 장치 및 전자 기기 - Google Patents

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KR101649859B1
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아츠시 우메자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

풀업 트랜지스터의 게이트의 전위의 저하를 억제하는 것을 과제의 하나로 한다.
구동 회로가 갖는 제 1 트랜지스터는, 제 1 단자가 제 2 배선에 전기적으로 접속되고, 제 2 단자가 제 1 배선에 전기적으로 접속되고, 게이트가 제 2 회로 및 제 3 트랜지스터의 제 1 단자에 전기적으로 접속되고, 제 2 트랜지스터는 제 1 단자가 제 1 배선에 전기적으로 접속되고, 제 2 단자가 제 6 배선에 전기적으로 접속되고, 게이트가 제 1 회로 및 제 3 트랜지스터의 게이트에 전기적으로 접속되고, 제 3 트랜지스터는, 제 2 단자가 제 6 배선에 전기적으로 접속되고, 제 1 회로는, 제 3 배선, 제 4 배선, 제 5 배선, 및 제 6 배선에 전기적으로 접속되고, 제 2 회로는, 제 1 배선, 제 2 배선, 및 제 6 배선에 전기적으로 접속된다.

Description

표시 장치 및 전자 기기{DISPLAY DEVICE AND ELECTRONIC DEVICE}
반도체 장치, 표시 장치, 액정 표시 장치, 그들의 구동 방법, 또는 그들을 생산하는 방법에 관한 것이다. 특히, 화소부와 같은 기판에 형성되는 구동 회로를 갖는 반도체 장치, 표시 장치, 액정 표시 장치, 또는 그들의 구동 방법에 관한 것이다. 또는, 상기 반도체 장치, 상기 표시 장치, 또는 상기 액정 표시 장치를 갖는 전자 기기에 관한 것이다.
근년에 들어, 표시 장치는 액정 TV 등의 대형 표시 장치의 증가에 따라, 활발하게 개발이 진행되고 있다. 특히, 비단결정 반도체로 구성되는 트랜지스터를 사용하여 화소부와 같은 기판에 게이트 드라이버 등의 구동 회로를 구성하는 기술은 비용의 저감, 신뢰성의 향상에 크게 기여(寄與)하기 때문에, 활발하게 개발이 진행되고 있다.
비단결정 반도체로 구성되는 트랜지스터는, 임계값 전압의 상승, 또는 이동도의 저하 등의 열화가 생기는 경우도 있다. 이 트랜지스터의 열화가 진행되면, 구동 회로가 동작하기 어렵게 되어, 화상을 표시할 수 없다는 문제가 있었다. 그래서, 특허 문헌 1에는 트랜지스터의 열화를 억제할 수 있는 시프트 레지스터가 개시된다. 특히, 특허 문헌 1의 도 7에서는, 트랜지스터의 특성 열화를 억제하기 위해서 2개의 트랜지스터가 사용된다. 한쪽의 트랜지스터는 플립플롭의 출력 단자와 VSS(이하 부전원(負電源))가 공급되는 배선의 사이에 접속된다. 다른 쪽의 트랜지스터는, 플립플롭의 출력 단자와 풀업 트랜지스터의 게이트의 사이에 접속된다. 그리고, 플립플롭의 출력 신호가 L레벨이 되는 기간에 있어서, 이 2개의 트랜지스터가 교대로 온(ON)한다. 한쪽의 트랜지스터가 온하면, VSS가 한쪽의 트랜지스터를 통하여 플립플롭의 출력 단자에 공급된다. 다른 쪽의 트랜지스터가 온하면, 풀업 트랜지스터의 게이트에 공급되는 VSS가 다른 쪽의 트랜지스터를 통하여 플립플롭의 출력 단자에 공급된다. 이와 같이, 트랜지스터의 열화를 억제할 수 있다. 또한, 플립플롭의 출력 단자에 VSS가 항상 공급되기 때문에, 플립플롭의 출력 신호를 L레벨로 유지하기 쉽게 된다.
특개2005-50502호공보
특허 문헌 1에 제시하는 구성에 있어서, 플립플롭의 출력 신호가 H레벨이 되는 기간에 있어서, 다른 쪽의 트랜지스터가 잠시 동안 온되어 버리기 때문에, 풀업 트랜지스터의 게이트와 플립플롭의 출력 단자가 잠시 동안 도통 상태가 된다. 이 때, 풀업 트랜지스터의 게이트 전위는, 높은 전위가 되고, 플립플롭의 출력 단자의 전위는 낮은 전위가 된다. 본 발명의 일 형태는, 풀업 트랜지스터의 게이트의 전위를 높게 하는 것을 과제로 한다.
또는, 풀업 트랜지스터의 게이트의 전위가 저하하면, 풀업 트랜지스터가 오프(OFF)하는 경우가 있다. 본 발명의 일 형태는, 시프트 레지스터의 오동작(誤動作)을 방지하는 것을 과제로 한다.
또는, 풀업 트랜지스터가 온하고, 시프트 레지스터가 정상으로 동작할 수 있다고 해도, 변함없이 풀업 트랜지스터의 게이트의 전위는 저하한다. 본 발명의 일 형태는, 풀업 트랜지스터의 게이트와 소스의 사이의 전위차(Vgs)를 크게 하는 것을 과제로 한다.
또는, 풀업 트랜지스터의 Vgs가 작게 되면, 풀업 트랜지스터의 온 저항이 크게 된다. 본 발명의 일 형태는, 표시 장치를 작게 하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 표시 장치를 고정세(高精細)로 하는 것을 과제로 한다.
또는, 풀업 트랜지스터의 Vgs가 작게 되면, 플립플롭의 출력 신호의 상승 시간 또는 하강 시간이 길게 된다. 본 발명의 일 형태는, 화소로의 부정한 신호(예를 들어, 다른 행(行)에 속하는 화소로의 비디오 신호)의 기록을 방지하고, 표시 품위를 높게 하는 것을 과제로 한다.
또는, 풀업 트랜지스터의 Vgs가 작게 되면, 풀업 트랜지스터의 채널 폭을 크게 할 필요가 있다. 그리고, 풀업 트랜지스터의 채널 폭이 크게 되면, 다른 트랜지스터의 채널 폭도 크게 할 필요가 있다. 본 발명의 일 형태는, 레이아웃 면적을 작게 하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 표시 장치의 테두리를 좁게 하는 것을 과제로 한다.
또는, 트랜지스터의 채널 폭이 크게 되면, 트랜지스터의 게이트와 소스 또는 드레인이 단락하기 쉽다. 본 발명의 일 형태는, 수율을 향상시키는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 비용의 저감을 도모하는 것을 과제로 한다.
또는, 트랜지스터의 채널 폭이 크게 되면, 시프트 레지스터의 기생 용량이 증가하다. 본 발명의 일 형태는, 시프트 레지스터에 입력되는 신호의 일그러짐(distortion) 또는 지연 등을 저감하는 것을 과제로 한다. 또는, 본 발명의 일 형태는, 소비 전력을 저감하는 것을 과제로 한다. 이것을 개선하기 위해서 시프트 레지스터에 신호 또는 전압 등을 공급하는 회로로서 큰 전류 능력을 갖는 회로를 사용할 필요가 있다. 본 발명의 일 형태는, 외부 회로를 작게 하는 것을 과제로 한다. 또는, 본 발명의 일 형태는 표시 장치를 작게 하는 것을 과제로 한다.
또한, 상술한 과제의 기재는, 다른 과제의 존재를 방해하는 것이 아니다.
본 발명의 일 형태는, 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 1 회로, 및 제 2 회로를 갖는 구동 회로와, 액정 소자를 갖는 화소를 갖고, 제 1 트랜지스터는 제 1 단자가 신호선, 또는 클록 신호선으로서의 기능을 갖는 제 2 배선에 전기적으로 접속되고, 제 2 단자가 신호선, 게이트선, 주사선, 또는 출력 신호선으로서의 기능을 갖는 제 1 배선에 전기적으로 접속되고, 게이트가 제 2 회로 및 제 3 트랜지스터의 제 1 단자에 전기적으로 접속되고, 제 2 트랜지스터는 제 1 단자가 제 1 배선에 전기적으로 접속되고, 제 2 단자가 전원선, 또는 그라운드선으로서의 기능을 갖는 제 6 배선에 전기적으로 접속되고, 게이트가 제 1 회로 및 제 3 트랜지스터의 게이트에 전기적으로 접속되고, 제 3 트랜지스터는 제 2 단자가 제 6 배선에 전기적으로 접속되고, 제 2 회로는 신호선, 또는 클록 신호선으로서의 기능을 갖는 제 3 배선, 신호선으로서의 기능을 갖는 제 4 배선, 신호선으로서의 기능을 갖는 제 5 배선, 및 제 6 배선에 전기적으로 접속되고, 제 1 회로는 제 1 배선, 제 2 배선, 및 제 6 배선에 전기적으로 접속되는 액정 표시 장치이다.
본 발명의 일 형태에 있어서, 제 1 트랜지스터는 제 1 트랜지스터의 게이트의 전위에 따라 제 2 배선의 신호를 제 1 배선에 공급하는 타이밍을 제어하는 부트스트랩 트랜지스터로서 기능하는 것이라도 좋다.
본 발명의 일 형태에 있어서, 제 2 트랜지스터는, 제 1 회로의 출력 신호, 또는 제 2 트랜지스터의 게이트의 전위에 따라 제 6 배선과 제 1 배선의 도통 상태를 제어하는 스위치로서 기능하는 것이라도 좋다.
본 발명의 일 형태에 있어서, 제 3 트랜지스터는, 제 1 회로의 출력 신호에 따라, 제 6 배선과 제 1 트랜지스터의 게이트의 도통 상태를 제어하는 스위치로서 기능하는 것이라도 좋다.
본 발명의 일 형태에 있어서, 제 1 회로는 제 1 배선의 신호 또는 제 2 배선의 신호에 따라 제 2 트랜지스터의 게이트에 제 6 배선의 전압을 공급하는 타이밍을 제어함으로써, 제 2 트랜지스터의 게이트의 전위를 상승, 감소 또는 유지하는 기능, 또는 제 2 트랜지스터의 게이트를 부유 상태로 하는 제어 회로로서 기능하는 것이라도 좋다.
본 발명의 일 형태에 있어서, 제 2 회로는 제 3 배선에 공급되는 신호, 제 4 배선에 공급되는 신호, 또는 제 5 배선에 공급되는 신호에 따라, 제 1 트랜지스터의 게이트에, 제 4 배선에 공급되는 신호 또는 제 6 배선의 전압을 공급하는 타이밍을 제어하여 제 1 트랜지스터의 게이트 전위를 상승, 감소, 또는 유지하는 기능, 또는 제 1 트랜지스터의 게이트의 전위를 부유 상태로 하는 제어 회로로서 기능하는 것이라도 좋다.
본 발명의 일 형태에 있어서, 제 1 회로는 제 4 트랜지스터, 제 5 트랜지스터, 제 6 트랜지스터, 및 제 7 트랜지스터를 갖고, 제 4 트랜지스터는 제 1 단자가 제 2 배선과 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터의 게이트와 전기적으로 접속되고, 제 5 트랜지스터는, 제 1 단자가 제 6 배선과 전기적으로 접속되고, 제 2 단자가 제 2 트랜지스터의 게이트와 전기적으로 접속되고, 게이트가 제 1 배선과 전기적으로 접속되고, 제 6 트랜지스터는 제 1 단자가 제 2 배선과 전기적으로 접속되고, 제 2 단자가 제 4 트랜지스터의 게이트와 전기적으로 접속되고, 게이트가 제 2 배선과 전기적으로 접속되고, 제 7 트랜지스터는 제 1 단자가 제 6 배선과 전기적으로 접속되고, 제 2 단자가 제 4 트랜지스터의 게이트와 전기적으로 접속되고, 게이트가 제 1 배선과 전기적으로 접속되는 것이라도 좋다.
본 발명의 일 형태에 있어서, 제 2 회로는 제 8 트랜지스터, 제 9 트랜지스터, 제 10 트랜지스터, 제 11 트랜지스터, 및 제 12 트랜지스터를 갖고, 제 8 트랜지스터는, 제 1 단자가 제 4 배선과 전기적으로 접속되고, 제 2 단자가 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 게이트가 제 3 배선과 전기적으로 접속되고, 제 9 트랜지스터는, 제 1 단자가 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 제 2 단자가 제 4 배선과 전기적으로 접속되고, 게이트가 제 4 배선과 전기적으로 접속되고, 제 10 트랜지스터는, 제 1 단자가 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 제 2 단자가 제 6 배선과 전기적으로 접속되고, 게이트가 제 5 배선과 전기적으로 접속되고, 제 11 트랜지스터는, 제 1 단자가 제 1 배선과 전기적으로 접속되고, 제 2 단자가 제 6 배선과 전기적으로 접속되고, 게이트가 제 5 배선과 전기적으로 접속되고, 제 12 트랜지스터는, 제 1 단자가 제 1 배선과 전기적으로 접속되고, 제 2 단자가 제 6 배선과 전기적으로 접속되고, 게이트가 제 3 배선과 전기적으로 접속되는 것이라도 좋다.
본 발명의 일 형태에 있어서는, 구동 회로는 화소와 같은 기판 위에 형성되는 것이라도 좋다.
본 발명의 일 형태에 있어서, 제 1 트랜지스터의 채널 폭은 제 2 트랜지스터 및 제 3 트랜지스터의 채널 폭보다 큰 것이라도 좋다.
또한, 스위치는 다양한 형태의 스위치를 사용할 수 있다. 예를 들어, 전기적 스위치나 기계적인 스위치 등이 있다. 즉, 전류의 흐름을 제어할 수 있는 스위치이라면 좋고, 특정한 스위치에 한정되지 않는다. 예를 들어, 스위치로서 트랜지스터(예를 들어, 쌍극성 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터) 등을 사용할 수 있다. 또는, 이들을 조합한 논리 회로를 스위치로서 사용할 수 있다.
기계적인 스위치의 예로서는, 디지털 마이크로 미러 디바이스(DMD)와 같이, MEMS(Micro electro mechanical system) 기술을 사용한 스위치가 있다.
또한, N채널형 트랜지스터와 P채널형 트랜지스터의 양쪽 모두를 사용하여 CMOS형 스위치를 스위치로서 사용하여도 좋다.
또한, A와 B가 접속된다고 명시적(明示的)으로 기재하는 경우는, A와 B가 전기적으로 접속되는 경우와 A와 B가 기능적으로 접속되는 경우와, A와 B가 직접 접속되는 경우를 포함한다. 여기서, A 및 B는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장으로 제시된 접속 관계에 한정되지 않고, 도면 또는 문장으로 제시된 접속 관계 이외의 것도 포함한다.
예를 들어, A와 B가 전기적으로 접속되는 경우로서, A와 B의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드 등)가 A와 B의 사이에 1개 이상 접속되어도 좋다. 혹은, A와 B가 기능적으로 접속되는 경우로서, A와 B의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 변화시키는 레벨 시프터 회로 등), 전압원, 전류원, 스위칭 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 오피(OP) 앰프, 차동 증폭 회로, 소스 팔로워 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가, A와 B의 사이에 1개 이상 접속되어도 좋다. 예를 들어, A와 B의 사이에 다른 회로를 끼워도, A로부터 출력된 신호가 B에 전달되는 경우는, A와 B는 기능적으로 접속된다.
또한, A와 B가 전기적으로 접속된다고 명시적으로 기재하는 경우는, A와 B가 전기적으로 접속되는 경우(즉, A와 B의 사이에 다른 소자나 다른 회로를 끼워 접속되는 경우)와, A와 B가 기능적으로 접속되는 경우(즉, A와 B의 사이에 다른 회로를 끼워 기능적으로 접속되는 경우)와, A와 B가 직접 접속되는 경우(즉, A와 B의 사이에 다른 소자나 다른 회로를 끼우지 않고 접속되는 경우)를 포함한다. 즉, 전기적으로 접속된다고 명시적으로 기재하는 경우는, 단순히 접속되어 있다고만 명시적으로 기재되는 경우와 동일하다.
또한, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 발광 소자를 갖는 장치인 발광 장치는, 다양한 형태를 사용하거나 다양한 소자를 가질 수 있다. 예를 들어, 표시 소자, 표시 장치, 발광 소자 또는 발광 장치로서는, EL(일렉트로루미네선스) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, 그레이팅 라이트 밸브(GLV), 플라즈마 디스플레이(PDP), 디지털 마이크로 미러 디바이스(DMD), 압전 세라믹 디스플레이, 카본 나노 튜브 등, 전기자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 가질 수 있다.
또한, 액정 소자란, 액정의 광학적 변조 작용에 의하여 광의 투과 또는 비투과를 제어하는 소자이고, 한 쌍의 전극 및 액정으로 구성된다. 또한, 액정의 광학적 변조 작용은 액정에 가해지는 전계(횡 방향의 전계, 종 방향의 전계 또는 경사 방향의 전계를 포함한다)에 의하여 제어된다. 또한, 액정 소자로서는, 네마틱 액정, 콜레스테릭 액정, 스매틱 액정, 디스코틱 액정, 서모트로픽 액정, 리오트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC), 강유전 액정, 반강유전 액정, 주쇄형 액정, 측쇄형 고분자 액정, 플라즈마 어드레스 액정(PALC), 바나나형 액정 등을 들 수 있다. 또한, 액정의 구동 방식으로서는, TN(Twisted Nematic) 모드, STN(Super Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super View) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, ECB(Electrically Controlled Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드, 게스트 호스트 모드, 블루상(Blue Phase) 모드 등을 사용할 수 있다. 다만, 이것에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
또한, 광원으로서는 일렉트로루미네선스, 냉음극관, 열음극관, LED, 레이저 광원, 수은 램프 등을 사용할 수 있다. 다만, 이것에 한정되지 않고, 광원으로서 다양한 것을 사용할 수 있다.
또한, 트랜지스터의 구성은 다양한 형태로 할 수 있고, 특정한 구성에 한정되지 않는다. 예를 들어, 게이트 전극이 2개 이상의 멀티 게이트 구조를 적용할 수 있다. 멀티 게이트 구조로 하면, 채널 영역이 직렬로 접속되기 때문에, 복수의 트랜지스터가 직렬로 접속된 구성이 된다.
다른 예로서 채널의 상하에 게이트 전극이 배치되는 구조를 적용할 수 있다.
채널 영역 위에 게이트 전극이 배치되는 구조, 채널 영역 아래에 게이트 전극이 배치되는 구조, 정(正)스태거 구조, 역 스태거 구조, 채널 영역을 복수의 영역으로 분할한 구조, 채널 영역을 병렬로 접속한 구조, 또는 채널 영역이 직렬로 접속하는 구성도 적용할 수 있다. 또한, 채널 영역(또는 그 일부)에 소스 전극이나 드레인 전극이 중첩하는 구조도 적용할 수 있다. 또는, LDD 영역을 형성한 구조를 적용할 수 있다.
또한, "A 위에 B가 형성된다"라고 명시적으로 기재되는 경우는, A 위에 B가 직접 접하여 형성되는 것에 한정되지 않는다. 직접 접하지 않는 경우, 즉, A와 B의 사이에 다른 대상물이 개재하는 경우도 포함한다. 여기서, A 및 B는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이다.
따라서, 예를 들어, 층 A 위에, 층 B가 형성된다"라고 명시적으로 기재되는 경우는, 층 A 위에 직접 접하여 층 B가 형성되는 경우와, 층 A 위에 직접 접하여 다른 층(예를 들어, 층 C나 층 D 등)이 형성되고, 그 위에 직접 접하여 층 B가 형성되는 경우를 포함한다. 또한, 다른 층(예를 들어, 층 C나 층 D 등)은 단층이라도 좋고, 복수의 층이라도 좋다.
또한, "A의 상방에 B가 형성된다"라고 명시적으로 기재되는 경우에 대해서도 마찬가지고, A 위에 B가 직접 접하는 것에 한정되지 않고, A와 B의 사이에 다른 대상물이 개재하는 경우도 포함한다. 따라서, 예를 들어, "층 A의 상방에 층 B가 형성된다"라고 하는 경우는, 층 A 위에 직접 접하여 층 B가 형성되는 경우와, 층 A 위에 직접 접하여 다른 층(예를 들어, 층 C나 층 D 등)이 형성되고, 그 위에 직접 접하여 층 B가 형성되는 경우를 포함한다. 또한, 다른 층(예를 들어, 층 C나 층 D 등)은, 단층이라도 좋고, 복수의 층이라도 좋다.
또한, "A 위에 B가 형성된다", 또는 "A의 상방에 B가 형성된다"라고 명시적으로 기재하는 경우, 비스듬히 위에 B가 형성되는 경우도 포함한다.
또한, "A의 아래에 B가 형성된다", 또는 "A의 하방에 B가 형성된다"라고 하는 경우에 대해서도 마찬가지다.
또한, 명시적으로 단수로서 기재되는 것에 대해서는, 단수인 것이 바람직하다. 다만, 이것에 한정되지 않고, 복수라도 가능하다. 마찬가지로, 명시적으로 복수로서 기재되는 것에 대해서는, 복수인 것이 바람직하다. 다만, 이것에 한정되지 않고, 단수인 것도 가능하다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 명확화하기 위해서 과장(誇張)되는 경우가 있다. 따라서, 반드시 그 스케일(scale)에 한정되지 않는다.
또한, 도면은 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시하는 형상 또는 값 등에 한정되지 않는다. 예를 들어, 제조 기술에 의한 형상의 편차, 오차(誤差)에 의한 형상의 편차, 노이즈에 의한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 차이에 의한 신호, 전압, 또는 전류의 편차 등을 포함하는 것이 가능하다.
또한, 전문 용어는 특정한 실시형태, 또는 실시예 등을 설명하는 목적으로 사용되는 경우가 많고, 이것에 한정되지 않는다.
또한, 정의되지 않는 문언(文言)(전문 용어 또는 학술(學術) 용어 등의 과학 기술 문언을 포함한다)은, 보통의 당업자가 이해하는 일반적인 의미와 같은 의미로서 사용할 수 있다. 사전 등에 의하여 정의되는 문언은, 관련 기술의 배경과 모순(矛盾)이 없는 의미로 해석되는 것이 바람직하다.
또한, "제 1", "제 2", "제 3" 등의 말은 다양한 요소, 부재, 영역, 층, 구역을 다른 것과 구별하여 기술하기 위해서 사용된다. 따라서, "제 1", "제 2", "제 3" 등의 말은, 요소, 부재, 영역, 층, 구역 등의 수를 한정하는 것이 아니다. 또한, 예를 들어, "제 1의", "제 2의", "제 3의" 등의 말과 바꿀 수 있다.
본 발명의 일 형태는, 트랜지스터의 게이트의 전위를 높게 할 수 있다. 또는, 본 발명의 일 형태는, 오동작을 방지할 수 있다. 또는, 본 발명의 일 형태는, 트랜지스터의 Vgs를 크게 할 수 있다. 또는, 본 발명의 일 형태는 트랜지스터의 온 저항을 작게 할 수 있다. 또는, 본 발명의 일 형태는, 트랜지스터의 채널 폭을 작게 할 수 있다. 또는, 본 발명의 일 형태는, 트랜지스터의 열화를 억제 또는 완화할 수 있다. 또는, 본 발명의 일 형태는, 레이아웃 면적을 작게 할 수 있다. 또는, 본 발명의 일 형태는, 플립플롭, 시프트 레지스터, 또는 주사선 구동 회로 등의 구동 회로의 출력 신호의 하강 시간, 또는 상승 시간을 짧게 할 수 있다. 또는, 본 발명의 일 형태는, 표시 장치를 크게 할 수 있다. 또는, 본 발명의 일 형태는, 표시 장치를 고정세로 할 수 있다. 또는, 본 발명의 일 형태는, 표시 장치의 테두리를 좁게 할 수 있다. 또는, 본 발명의 일 형태는 화소로 정확한 신호를 기록할 수 있다. 또는, 본 발명의 일 형태는, 표시 품위를 높게 할 수 있다. 또는, 본 발명의 일 형태는 수율을 높게 할 수 있다. 또는, 본 발명의 일 형태는 비용을 삭감할 수 있다. 또는, 본 발명의 일 형태는 시프트 레지스터에 입력되는 신호의 일그러짐 또는 지연을 작게 할 수 있다. 또는, 본 발명의 일 형태는, 소비 전력을 작게 할 수 있다. 또는, 본 발명의 일 형태는 외부 회로의 전류 능력을 작게 할 수 있다. 또는, 본 발명의 일 형태는 외부 회로의 사이즈, 또는 상기 외부 회로를 갖는 표시 장치의 사이즈를 작게 할 수 있다.
도 1a 및 도 1b는 반도체 장치의 회로도, 및 그 구동 방법을 설명하는 타이밍 차트.
도 2a 내지 도 2c는 반도체 장치의 구동 방법을 설명하는 모식도.
도 3a 및 도 3b는 반도체 장치의 구동 방법을 설명하는 모식도.
도 4a 및 도 4b는 반도체 장치의 구동 방법을 설명하는 타이밍 차트.
도 5a 및 도 5b는 반도체 장치의 회로도.
도 6a 내지 도 6c는 반도체 장치의 회로도.
도 7a 내지 도 7c는 반도체 장치의 회로도.
도 8a 및 도 8b는 반도체 장치의 회로도, 및 그 구동 방법을 설명하는 타이밍 차트.
도 9a 내지 도 9f는 반도체 장치의 구동 방법을 설명하는 모식도.
도 10a 내지 도 10f는 반도체 장치의 회로도.
도 11은 반도체 장치의 회로도.
도 12a 내지 도 12c는 반도체 장치의 회로도, 및 그 구동 방법을 설명하는 모식도.
도 13a 내지 도 13c는 반도체 장치의 구동 방법을 설명하는 모식도.
도 14a 내지 도 14c는 반도체 장치의 회로도.
도 15a 및 도 15b는 반도체 장치의 회로도.
도 16a 및 도 16b는 반도체 장치의 회로도.
도 17a 내지 도 17c는 반도체 장치의 회로도.
도 18a 및 도 18b는 반도체 장치의 회로도.
도 19는 시프트 레지스터의 회로도.
도 20은 시프트 레지스터의 구동 방법을 설명하는 타이밍 차트.
도 21a 및 도 21b는 시프트 레지스터의 구동 방법을 설명하는 타이밍 차트.
도 22는 시프트 레지스터의 회로도.
도 23a 및 도 23b는 표시 장치의 시스템 블록도.
도 24a 내지 도 24e는 표시 장치의 구성을 설명하는 도면.
도 25a 및 도 25b는 신호선 구동 회로의 회로도, 및 그 구동 방법을 설명하는 타이밍 차트.
도 26a 내지 도 26c는 화소의 회로도, 및 그 구동 방법을 설명하는 타이밍 차트.
도 27a 내지 도 27c는 화소의 회로도.
도 28a 및 도 28b는 반도체 장치의 회로도.
도 29a 내지 도 29c는 표시 장치의 상면도와 그 단면도.
도 30a 내지 도 30c는 트랜지스터의 단면도.
도 31은 시프트 레지스터의 레이아웃 도면.
도 32는 시프트 레지스터의 레이아웃 도면.
도 33a 내지 도 33h는 전자 기기를 설명하는 도면.
도 34a 내지 도 34h는 전자 기기를 설명하는 도면.
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 다른 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 설명을 다양하게 변경할 수 있는 것은 당업자이라면 용이하게 이해할 수 있다. 따라서, 본 실시형태의 기재 내용에 한정하여 해석되지 않는다. 또한, 이하에 설명하는 구성에 있어서, 같은 것을 제시하는 부호는 다른 도면간에서 공통된 부호를 사용하여 제시하고, 동일한 부분 또는 같은 기능을 갖는 부분의 자세한 설명은 생략한다.
또한, 어느 하나의 실시형태 중에서 설명하는 내용(일부의 내용이라도 좋다)은, 그 실시형태에서 설명하는 다른 내용(일부의 내용이라도 좋다), 및/또는, 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부의 내용이라도 좋다)에 대해서 적용, 조합, 또는 치환 등을 행할 수 있다.
또한, 실시형태 중에서 설명하는 내용이란, 각각 실시형태에 있어서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용이다.
또한, 어느 하나의 실시형태에 있어서 설명하는 도면(일부이라도 좋다)은, 그 도면의 다른 부분, 그 실시형태에 있어서 설명하는 다른 도면(일부이라도 좋다), 및/또는, 하나 또는 복수의 다른 실시형태에 있어서 설명하는 도면(일부이라도 좋다)에 대해서 조합함으로써, 더 많은 도면을 구성시킬 수 있다.
(실시형태 1)
본 실시형태에서는, 반도체 장치의 일례에 대해서 설명한다. 본 실시형태의 반도체 장치는, 일례로서 시프트 레지스터, 게이트 드라이버, 소스 드라이버, 또는 표시 장치 등으로 사용할 수 있다. 또한, 상기 반도체 장치를 플립플롭, 또는 구동 회로로 제시할 수 있다.
우선, 본 실시형태의 반도체 장치의 일례에 대해서 도 1a를 참조하여 설명한다. 도 1a에는, 회로(100)를 도시한다. 또한, 회로(100)를 반도체 장치, 구동 회로, 또는 플립플롭으로 제시할 수 있다.
회로(100)는, 트랜지스터(101)(제 1 트랜지스터라고도 한다), 트랜지스터(102)(제 2 트랜지스터라고도 한다), 트랜지스터(103)(제 3 트랜지스터라고도 한다), 회로(104)(제 1 회로라고도 한다), 및 회로(105)(제 2 회로라고도 한다)를 갖는다. 회로(104)는, 단자(104a), 단자(104b), 단자(104c), 및 단자(104d)인 복수의 단자를 갖는다. 회로(105)는, 단자(105a), 단자(105b), 단자(105c), 및 단자(105d), 단자(105e), 및 단자(105f)인 복수의 단자를 갖는다. 다만, 이것에 한정되지 않고, 이들의 트랜지스터의 어느 것, 또는 이들의 회로의 어느 것을 생략, 또는, 용량 소자, 저항 소자, 또는 다이오드 등의 다양한 소자, 또는 이들 중 어느 소자를 조합한 회로로의 치환을 행할 수 있다. 또는, 트랜지스터, 용량 소자, 저항 소자, 또는 다이오드 등의 다양한 소자, 또는 이들 중 어느 소자를 조합한 회로를 새롭게 추가할 수 있다. 또한, 회로(104), 및 회로(105)의 구성에 따라서는, 단자의 추가, 또는 단자의 생략을 행할 수 있다.
또한, 일례로서 트랜지스터(101 내지 103)는, N채널형이다. N채널형의 트랜지스터는, 게이트와 소스의 사이의 전위차(Vgs)가 임계값 전압(Vth)을 상회하였을 때에 온한다. 다만, 이것에 한정되지 않고, 트랜지스터(101 내지 103)는, P채널형인 것이 가능하다. P채널형 트랜지스터는, 게이트와 소스의 사이의 전위차(Vgs)가 임계값 전압(Vth)을 하회하였을 때에 온한다.
또한, 일례로서 도 28a에 도시하는 바와 같이, 회로(104)는 2개의 입력의 AND와 NOT를 조합한 논리 회로이다. 이 조합 논리 회로는 한쪽의 입력 신호(예를 들어, 배선(113)의 신호)와, 다른 쪽의 입력 신호(예를 들어, 배선(111)의 신호)의 반전 신호의 논리곱(logical product)을 취하는 것이다. 다만, 이것에 한정되지 않고, 회로(104)로서는, 도 28b에 도시하는 바와 같이, 2개의 입력의 NOR을 사용할 수 있다. 그 외에도, 회로(104)로서는, 다양한 회로를 사용할 수 있다.
또한, 일례로서, 회로(104), 및 회로(105)는 하나 또는 복수의 트랜지스터를 갖는다. 그리고, 이들의 트랜지스터의 극성은 트랜지스터(101 내지 103)와 같은 극성이다. 트랜지스터의 극성을 같은 극성으로 함으로써, 제조 공정의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 도모할 수 있다. 다만, 이것에 한정되지 않고, 회로(104), 및 회로(105)는, N채널형 트랜지스터와 P채널형 트랜지스터를 갖는 것이 가능하다. 즉, 회로(104), 및 회로(105)는, CMOS 회로인 것이 가능하다.
또한, 일례로서, 단자(104a 내지 104c)는, 입력 단자로서 기능하고, 단자(104d)는 출력 단자로서 기능한다. 그리고, 일례로서 단자(105a 내지 105d)는 입력 단자로서 기능하고, 단자(105e) 및 단자(105f)는 출력 단자로서 기능한다. 다만, 이것에 한정되지 않는다.
또한, 회로(104), 및/또는 회로(105)는, 더 많은 단자를 가질 수 있다. 또는, 회로(104), 및/또는 회로(105)는 단자의 일부를 생략하는 것이 가능하다.
다음에, 회로(100)의 접속 관계의 일례에 대해서 설명한다. 트랜지스터(101)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(101)의 제 2 단자는 배선(111)과 접속된다. 트랜지스터(102)의 제 1 단자는 배선(116)과 접속되고, 트랜지스터(102)의 제 2 단자는 배선(111)과 접속된다. 트랜지스터(103)의 제 1 단자는, 배선(116)과 접속되고, 트랜지스터(103)의 제 2 단자는 트랜지스터(101)의 게이트와 접속되고, 트랜지스터(103)의 게이트는 트랜지스터(102)의 게이트와 접속된다. 회로(104)의 단자(104a)는 배선(112)과 접속되고, 회로(104)의 단자(104b)는 배선(111)과 접속되고, 회로(104)의 단자(104c)는 배선(116)과 접속되고, 회로(104)의 단자(104d)는 트랜지스터(102)의 게이트와 접속된다. 회로(105)의 단자(105a)는 배선(113)과 접속되고, 회로(105)의 단자(105b)는 배선(114)과 접속되고, 회로(105)의 단자(105c)는 배선(115)과 접속되고, 회로(105)의 단자(105d)는 배선(116)과 접속되고, 회로(105)의 단자(105e)는 트랜지스터(101)의 게이트와 접속되고, 회로(105)의 단자(105f)는 배선(111)과 접속된다. 다만, 이것에 한정되지 않고, 그 외에도 다양한 접속 구성으로 할 수 있다.
또한, 트랜지스터(101)의 게이트, 트랜지스터(103)의 제 2 단자, 또는 회로(105)의 단자(105e)의 접속 개소를 노드 A라고 제시한다. 그리고, 트랜지스터(102)의 게이트, 회로(104)의 단자(104d), 또는 트랜지스터(103)의 게이트의 접속 개소를 노드 B라고 제시한다. 또한, 노드 A 및 노드 B를 배선, 또는 단자라고 제시할 수 있다.
또한, 배선(111, 112, 113, 114, 115, 116)을 단자라고 제시할 수 있다.
또한, 이미 설명한 바와 같이, 회로(104) 및/또는 회로(105)에는 새로운 단자를 추가할 수 있다. 이와 같은 경우, 상기 단자는 다양한 배선, 또는 다양한 소자와 접속할 수 있다.
또한, 배선(111) 내지 배선(116)의 어느 것의 생략, 및/또는 새로운 배선의 추가를 행할 수 있다.
다음에, 배선(111) 내지 배선(116)에 입력 또는 출력되는 신호 또는 전압의 일례에 대해서 설명한다. 배선(111)으로부터는 일례로서 신호(OUT)가 출력된다. 신호(OUT)는 H레벨과 L레벨을 갖는 디지털 신호인 경우가 많고, 회로(100)의 출력 신호, 선택 신호, 전송(轉送) 신호, 스타트 신호, 리셋 신호, 게이트 신호, 또는 주사 신호로서 기능할 수 있다. 배선(112)에는 일례로서 신호(IN1)가 입력된다. 신호(IN1)는, 디지털 신호인 경우가 많고, 클록 신호로서 기능할 수 있다. 배선(113)에는, 일례로서, 신호(IN2)가 입력된다. 신호(IN2)는, 신호(IN1)의 반전 신호, 또는 신호(IN1)로부터 위상(位相)이 180° 어긋난 신호인 경우가 많고, 반전 클록 신호로서 기능할 수 있다. 배선(114)에는, 일례로서, 신호(IN3)가 입력된다. 신호(IN3)는 디지털 신호인 경우가 많고, 스타트 신호, 또는 수직 동기 신호로서 기능할 수 있다. 또는, 회로(100)가 시프트 레지스터 또는 표시 장치에 사용되는 경우, 신호(IN3)는 다른 단(段)(예를 들어, 전단(前段))으로부터의 전송 신호, 또는 다른 행(行)(예를 들어, 전행(前行))을 선택하는 신호로서 기능할 수 있다. 배선(115)에는, 일례로서, 신호(IN4)가 입력된다. 신호(IN4)는, 디지털 신호인 경우가 많고, 리셋 신호로서 기능할 수 있다. 또는, 회로(100)가 시프트 레지스터 또는 표시 장치에 사용되는 경우, 신호(IN4)는, 다른 행(예를 들어, 다음 행)을 선택하는 신호로서 기능할 수 있다. 배선(116)에는, 일례로서 전압 V1이 입력된다. 전압 V1은 L레벨의 신호(OUT), 신호(IN1), 신호(IN2), 신호(IN3), 또는 신호(IN4)와 대략 같은 값인 경우가 많고, 그라운드 전압, 전원 전압, 또는 부전원 전압으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(111) 내지 배선(116)에는, 그 외에도 다양한 신호, 다양한 전류, 또는 다양한 전압을 입력할 수 있다. 예를 들어, 배선(112), 배선(113), 배선(114), 및/또는 배선(115)에 전압 V1 또는 전압 V2 등의 전압이 공급될 수 있다. 또한, 배선(116)에 신호(OUT), 신호(IN1), 신호(IN2), 신호(IN3), 또는 신호(IN4) 등의 신호가 입력될 수 있다. 또는, 배선(111), 배선(112), 배선(113), 배선(114), 배선(115), 및/또는 배선(116)에 신호 또는 전압 등을 입력하지 않고, 이들의 배선을 부유 상태로 할 수 있다.
또한, "대략"은 노이즈에 의한 오차, 프로세스의 편차에 의한 오차, 소자의 제작 공정의 편차에 의한 오차, 및/또는 측정 오차 등의 다양한 오차를 포함한다.
또한, 배선(111)(제 1 배선이라고도 한다)은, 신호선, 게이트선, 주사선, 또는 출력 신호선으로서 기능할 수 있다. 배선(112)(제 2 배선이라고도 한다)은, 신호선, 또는 클록 신호선으로서 기능할 수 있다. 배선(113)(제 3 배선이라고도 한다)은, 신호선, 또는 클록 신호선으로서 기능할 수 있다. 배선(114)(제 4 배선이라고도 한다)은, 신호선으로서 기능할 수 있다. 배선(115)(제 5 배선이라고도 한다)은, 신호선으로서 기능할 수 있다. 배선(116)(제 6 배선이라고도 한다)은, 전원선, 또는 그라운드선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(111) 내지 배선(116)은, 그 외에도 다양한 배선으로서 기능할 수 있다. 예를 들어, 배선(112), 배선(113), 배선(114), 및/또는 배선(115)에 전압이 공급되는 경우, 이들의 배선은 전원선으로서 기능할 수 있다. 또는, 배선(116)에 신호가 입력되는 경우, 배선(116)은 신호선으로서 기능할 수 있다. 또는, 배선(114), 및/또는 배선(115)은 배선(111)과 마찬가지로 신호선, 게이트선, 주사선, 또는 출력 신호선으로서 기능할 수 있다.
또한, 회로(100)에는 다상(多相)의 클록 신호를 입력할 수 있다. 예를 들어, n상(n은 자연수)의 클록 신호를 제시하는 경우, n상의 클록 신호란, 주기가 각각 1/n 주기씩 어긋난 n개의 클록 신호를 가리킨다. 또는, 다상의 클록 신호의 어느 2개가 각각 배선(112), 배선(113)에 입력될 수 있다.
또한, 신호(IN1), 또는 신호(IN2)로서는, 평형(平衡)의 클록 신호를 사용할 수 있고, 비평형(불평형(不平衡)이라고도 한다)의 클록 신호를 사용할 수 있다. 평형이란, 1주기 중, H레벨이 되는 기간과 L레벨이 되는 기간이 같은 것을 가리킨다. 비평형이란, 1주기 중, H레벨이 되는 기간과 L레벨이 되는 기간이 상이한 것을 가리킨다.
또한, 일례로서, L레벨의 신호의 전위를 V1로 하고, H레벨의 신호의 전위를 V2로 한다. 그리고, V2>V1이다. 그리고, 전압 V2라고 제시하는 경우, 전압 V2는 신호의 H레벨과 대략 같은 값이다. 다만, 이것에 한정되지 않고, L레벨의 신호의 전위는 V1보다 낮아도 가능하고, V1보다 높아도 가능하다. 또는, H레벨의 신호의 전위는 V2보다 낮아도 가능하고, V2보다 높아도 가능하다.
다음에, 트랜지스터(101) 내지 트랜지스터(103), 및 회로(104) 및 회로(105)가 갖는 기능의 일례에 대해서 설명한다.
트랜지스터(101)는, 노드 A의 전위에 따라, H레벨의 신호(IN1)를 배선(111)에 공급하는 타이밍을 제어함으로써, 신호(OUT)가 H레벨이 되는 타이밍을 제어하는 기능을 갖고, 풀업 트랜지스터, 또는 부트스트랩 트랜지스터로서 기능할 수 있다. 트랜지스터(102)는, 회로(104)의 출력 신호, 또는 노드 B의 전위에 따라, 배선(116)과 배선(111)의 도통 상태를 제어함으로써, 배선(111)에 전압 V1을 공급하는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능할 수 있다. 트랜지스터(103)는, 회로(104)의 출력 신호, 또는 노드 B의 전위에 따라, 배선(116)과 노드 A의 도통 상태를 제어함으로써 노드 A에 전압 V1을 공급하는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능할 수 있다.
회로(104)는, 신호(OUT) 또는 신호(IN1)에 따라, 노드 B에 신호(IN3) 또는 전압 V1을 공급하는 타이밍을 제어함으로써, 노드 B의 전위를 상승, 감소 또는 유지하는 기능, 또는 노드 B를 부유 상태로 하는 기능을 갖고, 제어 회로로서 기능할 수 있다. 그리고, 회로(104)는 노드 B의 전위를 제어함으로써 트랜지스터(102) 및 트랜지스터(103)의 도통 상태를 제어하는 기능을 가질 수 있다. 예를 들어, 회로(104)는 신호(IN2)가 L레벨이 되면, 전압 V1 또는 L레벨의 신호(IN2)를 노드 B에 공급함으로써, 노드 B의 전위를 감소시키는 기능을 갖는다. 다른 예로서는, 회로(104)는, 신호(OUT)가 H레벨이 되면, 전압 V1 또는 L레벨의 신호를 노드 B에 공급함으로써, 노드 B의 전위를 감소시키는 기능을 갖는다. 다른 예로서, 신호(OUT)가 L레벨일 때, 신호(IN2)가 H레벨이 되면, 전압 V2 또는 H레벨의 신호(IN2)를 노드 B에 공급함으로써, 노드 B의 전위를 상승시키는 기능을 갖는다.
회로(105)는, 신호(IN2), 신호(IN3), 또는 신호(IN4)에 따라, 노드 A에 신호(IN3) 또는 전압 V1을 공급하는 타이밍을 제어함으로써 노드 A의 전위를 상승, 감소, 또는 유지하는 기능, 또는 노드 A를 부유 상태로 하는 기능을 갖고, 제어 회로로서 기능할 수 있다. 또는, 회로(105)는 신호(IN2), 신호(IN3), 또는 신호(IN4)에 따라, 배선(111)에 전압 V1을 공급하는 타이밍을 제어함으로써 배선(111)의 전위를 감소 또는 유지하는 기능, 또는 배선(111)을 부유 상태로 하는 기능을 갖는다. 예를 들어, 회로(105)는 신호(IN2), 또는 신호(IN3)가 H레벨이 되면, H레벨의 신호(IN3) 또는 전압 V2를 노드 A에 공급함으로써, 노드 A의 전위를 상승시키는 기능을 갖는다. 다른 예로서, 회로(105)는 신호(IN2) 또는 신호(IN4)가 H레벨이 되면, 전압 V1 또는 L레벨의 신호를 노드 A 또는 배선(111)에 공급함으로써 노드 A의 전위 또는 배선(111)의 전위를 감소시키는 기능을 갖는다.
다만, 이것에 한정되지 않고, 트랜지스터(101) 내지 트랜지스터(103), 및 회로(104) 및 회로(105)는, 그 외에도 다양한 기능을 가질 수 있다. 또는, 이들의 소자 또는 회로는 상술한 기능을 가지지 않아도 좋다.
다음에, 도 1a의 반도체 장치의 동작에 대해서 도 1b, 도 2a 내지 도 2c, 도 3a 및 도 3b를 참조하여 설명한다. 도 1b는 반도체 장치의 동작을 설명하기 위한 타이밍 차트의 일례이다. 도 1b에는 1동작 기간에 있어서의 신호(IN1), 신호(IN2), 신호(IN3), 신호(IN4), 노드 A의 전위 Va, 노드 B의 전위 Vb, 및 신호(OUT)의 일례를 도시한다. 그리고, 도 1b의 타이밍 차트의 1 동작 기간은 기간 T1, 기간 T2, 기간 T3, 기간 T4, 및 기간 T5를 갖는다. 도 2a는 기간 T1에 있어서의 도 1a의 반도체 장치의 동작의 모식도의 일례이다. 도 2b는 기간 T2에 있어서의 도 1a의 반도체 장치의 동작의 모식도의 일례이다. 도 2c는 기간 T3에 있어서의 도 1a의 반도체 장치의 동작의 모식도의 일례이다. 도 3a는 기간 T4에 있어서의 도 1a의 반도체 장치의 동작의 모식도의 일례이다. 도 3b는 기간 T5에 있어서의 도 1a의 반도체 장치의 동작의 모식도의 일례이다.
또한, 일례로서, 신호(IN3)가 H레벨이 되면, 도 1a의 반도체 장치는 기간 T1에 있어서의 동작, 기간 T2에 있어서의 동작, 및 기간 T3에 있어서의 동작을 순차로 행한다. 그리고, 그 후, 신호(IN3)가 다시 H레벨이 될 때까지 도 1a의 반도체 장치는 기간 T4에 있어서의 동작과 기간 T5에 있어서의 동작을 순차로 반복한다. 다만, 이것에 한정되지 않고, 도 1a의 반도체 장치는 기간 T1 내지 기간 T5에 있어서의 동작을 다양한 순차로 행할 수 있다.
우선, 기간 T1에 있어서, 신호(IN1)가 L레벨이 되고, 신호(IN2)가 H레벨이 되고, 신호(IN3)가 H레벨이 되고, 신호(IN4)가 L레벨이 된다. 신호(IN3)가 H레벨이 되기 때문에, 회로(105)는 노드 A의 전위를 상승시키기 시작한다. 이 때, 신호(IN1)가 L레벨이 되기 때문에, 회로(104)는 노드 B의 전위가 V1이 되도록 감소시키기 시작한다. 따라서, 트랜지스터(102), 및 트랜지스터(103)가 오프되기 때문에, 배선(116)과 배선(111)은 비도통 상태가 되고, 배선(116)과 노드 A는 비도통 상태가 된다. 그 후, 노드 A의 전위가 배선(112)의 전위(V1)와, 트랜지스터(101)의 임계값 전압(Vth101)의 합(V1+Vth101)이 될 때, 트랜지스터(101)가 온된다. 그러면, 배선(112)과 배선(111)이 도통 상태가 되기 때문에, L레벨의 신호(IN1)는, 배선(112)으로부터 트랜지스터(101)를 통하여 배선(111)에 공급된다. 따라서, 배선(111)의 전위는 V1이 되기 때문에, 신호(OUT)는 L레벨이 된다. 그 후, 회로(105)는 노드 A의 전위를 계속 더 상승시킨다. 그리고, 회로(105)는 노드 A의 전위를 어느 정도의 값(적어도 V1+Vth101 이상)까지 상승시켜 노드 A로의 신호 또는 전압의 공급을 정지한다. 따라서, 노드 A는 이 때의 전위(예를 들어, V1+Vth101 이상)를 유지한 채로 부유 상태가 된다.
또한, 기간 T1에 있어서, 회로(105)는 배선(111)에 전압 V1, 또는 L레벨의 신호를 공급하는 경우가 많다. 다만, 이것에 한정되지 않고, 회로(105)는 배선(111)에 전압 또는 신호 등을 공급하지 않음으로써, 회로(105)와 배선(111)을 비도통 상태로 할 수 있다.
다음에, 기간 T2에 있어서, 신호(IN1)가 H레벨이 되고, 신호(IN2)가 L레벨이 되고, 신호(IN3)가 L레벨이 되고, 신호(IN4)가 L레벨이 된다. 회로(105)는 전압 또는 신호 등을 노드 A에 공급하지 않는 경우가 많기 때문에, 노드 A는 기간 T1에 있어서의 전위(V1+Vth101 이상)를 유지한 채로 부유 상태가 된다. 따라서, 트랜지스터(101)는 계속해서 온 상태가 되기 때문에, 배선(112)과 배선(111)은 계속해서 도통 상태가 된다. 이 때, 신호(IN1)가 L레벨로부터 H레벨까지 상승하기 때문에, 배선(111)의 전위가 V1로부터 상승하기 시작한다. 그러면, 노드 A는 부유 상태가 되기 때문에, 노드 A의 전위는 트랜지스터(101)의 게이트와 제 2 단자의 사이의 기생 용량에 따라 상승한다. 소위 부트스트랩 동작이다. 이와 같이, 노드 A의 전위가 V2+Vth101+α(α는 양수)까지 상승한다. 그러면, 배선(111)의 전위는 H레벨의 신호(IN2)의 전위, 즉, V2까지 상승하기 때문에, 신호(OUT)는 H레벨이 된다. 이 때, 신호(OUT)가 H레벨이 되기 때문에, 회로(104)는 노드 B에 전압 V1 또는 L레벨의 신호 등을 공급함으로써 노드 B의 전위를 V1로 유지한다. 따라서, 트랜지스터(102), 및 트랜지스터(103)는 계속해서 오프 상태가 되기 때문에, 배선(116)과 배선(111)은 계속해서 비도통 상태가 되고, 배선(116)과 노드 A는 계속해서 비도통 상태가 된다.
또한, 기간 T2에 있어서, 회로(104)는 노드 B에 신호 또는 전압 등을 공급하지 않음으로써, 회로(104)와 노드 B를 비도통 상태로 할 수 있다. 그리고, 회로(104)는 노드 B를 부유 상태로 할 수 있다. 이 경우에도, 노드 B는 부유 상태가 되기 때문에, 노드 B의 전위는 V1로 유지되는 경우가 많다.
또한, 기간 T2에 있어서, 회로(105)는 배선(111)에 신호 또는 전압 등을 공급하지 않음으로써, 회로(105)와 배선(111)을 비도통 상태로 할 수 있다. 다만, 이것에 한정되지 않고, 회로(105)는 배선(111)에 전압 V2 또는 H레벨의 신호 등을 공급할 수 있다.
다음에, 기간 T3에 있어서, 신호(IN1)가 L레벨이 되고, 신호(IN2)가 H레벨이 되고, 신호(IN3)가 계속해서 L레벨이 되고, 신호(IN4)가 H레벨이 된다. 신호(IN4)가 H레벨이 되기 때문에, 회로(105)는 노드 A의 전위가 V1이 되도록 감소시킨다. 따라서, 트랜지스터(101)가 오프되기 때문에, 배선(112)과 배선(111)은 비도통 상태가 된다. 여기서, 노드 A의 전위는 회로(105)를 통하여 공급되는 전압 또는 신호에 의하여 제어되기 때문에, 트랜지스터(101)가 오프하는 타이밍은 신호(IN1)가 L레벨이 되는 타이밍보다 늦은 경우가 많다. 즉, 트랜지스터(101)가 온되는 상태일 때에, 신호(IN1)가 L레벨이 되는 경우가 있다. 이 경우, L레벨의 신호(IN1)가 배선(112)으로부터 트랜지스터(101)를 통하여 배선(111)에 공급된다. 따라서, 배선(111)의 전위는 V1이 되기 때문에, 신호(OUT)는 L레벨이 된다. 이 때, 신호(IN1)는 L레벨이기 때문에, 회로(104)는 L레벨의 신호(IN2) 또는 전압 V1을 노드 B에 공급함으로써, 노드 B의 전위를 V1로 유지한다. 따라서, 트랜지스터(102), 및 트랜지스터(103)는 계속해서 오프가 되기 때문에, 배선(116)과 배선(111)은 계속해서 비도통 상태가 되고, 배선(116)과 노드 A는 계속해서 비도통 상태가 된다.
또한, 기간 T3에 있어서, 회로(104)는 신호 또는 전압 등을 노드 B에 공급하지 않음으로써, 회로(104)와 노드 B를 비도통 상태로 할 수 있다. 그리고, 회로(104)는, 노드 B를 부유 상태로 할 수 있다. 이 경우라도, 노드 B는 부유 상태가 되기 때문에, 노드 B의 전위는 V1로 유지되는 경우가 많다.
또한, 기간 T2에 있어서 회로(105)는 전압 V1 또는 L레벨의 신호를 배선(111)에 공급할 수 있다. 또는, 회로(105)는 전압 또는 신호 등을 배선(111)에 공급하지 않음으로써 회로(105)와 배선(111)을 비도통 상태로 할 수 있다.
다음에, 기간 T4에 있어서, 신호(IN1)가 H레벨이 되고, 신호(IN2)가 L레벨이 되고, 신호(IN3)가 계속해서 L레벨이 되고, 신호(IN4)가 L레벨이 된다. 신호(OUT)가 계속해서 L레벨 상태이며, 신호(IN1)가 H레벨이 되기 때문에, 회로(104)는 H레벨의 신호(IN1) 또는 전압 V2를 노드 B에 공급함으로써, 노드 B의 전위를 V2가 되도록 상승시킨다. 그러면, 트랜지스터(102), 및 트랜지스터(103)가 온되기 때문에, 배선(116)과 배선(111)이 도통 상태가 되고, 배선(116)과 노드 A가 도통 상태가 된다. 따라서, 전압 V1이 배선(116)으로부터 트랜지스터(102)를 통하여 배선(111)에 공급되기 때문에, 배선(111)의 전위는 V1로 유지된다. 그리고, 전압 V1이 배선(116)으로부터 트랜지스터(103)를 통하여 노드 A에 공급되기 때문에, 노드 A의 전위는 V1로 유지된다. 이와 같이, 신호(OUT)는 계속해서 L레벨 상태이다.
또한, 회로(105)는 전압 V1 또는 L레벨의 신호 등을 배선(111) 또는 노드 A에 공급할 수 있다. 또는, 회로(105)는 전압 또는 신호 등을 배선(111) 또는 노드 A에 공급하지 않음으로써, 회로(105)와 노드 A를 비도통 상태로 할 수 있고, 회로(105)와 배선(111)을 비도통 상태로 할 수 있다.
다음에, 기간 T5에 있어서, 신호(IN1)가 L레벨이 되고, 신호(IN2)가 H레벨이 되고, 신호(IN3)가 계속해서 L레벨이 되고, 신호(IN4)가 계속해서 L레벨이 된다. 신호(IN1)가 L레벨이 되기 때문에, 회로(104)는 L레벨의 신호(IN1) 또는 전압 V1을 노드 B에 공급함으로써, 노드 B의 전위가 V1이 되도록 감소시킨다. 따라서, 트랜지스터(102), 및 트랜지스터(103)가 오프되기 때문에, 배선(116)과 배선(111)이 비도통 상태가 되고, 배선(116)과 노드 A가 비도통 상태가 된다. 여기서, 회로(105)가 전압 V1 또는 L레벨의 신호 등을 배선(111) 또는 노드 A에 공급하면, 배선(111) 또는 노드 A의 전위는 V1로 유지된다. 다만, 회로(105)가 전압 또는 신호 등을 배선(111) 또는 노드 A에 공급하지 않는 경우라도, 배선(111) 또는 노드 A의 전위는 V1로 유지된다. 왜냐하면, 배선(111) 및 노드 A는 부유 상태가 되기 때문에, 기간 T4에 있어서의 전위 V1을 유지하기 때문이다. 이와 같이, 신호(OUT)는 계속해서 L레벨이 된다.
이상, 도 1a의 반도체 장치의 동작에 대해서 설명하였다. 도 1a의 반도체 장치에서는, 기간 T2에 있어서, 노드 A의 전위의 감소를 방지할 수 있다. 종래의 기술에서는, 기간 T2에 있어서, 배선(111)의 전위가 어느 정도의 값으로 상승할 때까지는 노드 A와 배선(111)이 도통 상태가 되었다. 따라서, 노드 A의 전위가 감소하였다. 그러나, 도 1a의 반도체 장치에서는, 기간 T2에 있어서 노드 A와 배선(111)은 도통 상태가 되지 않는다. 따라서, 노드 A의 전위의 감소를 방지할 수 있다. 결과적으로, 트랜지스터(101)의 Vgs의 감소를 방지할 수 있다. 또는, 트랜지스터(101)의 Vgs를 크게 할 수 있다. 또는, 노드 A의 전위가 지나치게 감소되는 것에 의한 오동작을 방지할 수 있다. 또는, 트랜지스터(101)의 Vgs의 감소를 방지할 수 있기 때문에, 트랜지스터(101)의 채널 폭(W)을 작게 할 수 있다. 따라서, 레이아웃 면적의 축소를 도모할 수 있다. 또는, 트랜지스터(101)의 Vgs를 크게 할 수 있기 때문에, 트랜지스터(101)의 온 저항을 작게 할 수 있다. 따라서, 신호(OUT)의 하강 시간 또는 상승 시간의 감소, 또는 신호(OUT)의 지연의 감소를 도모할 수 있다.
또는, 도 1a의 반도체 장치에서는, 모든 트랜지스터의 극성을 N채널형 또는 P채널형으로 할 수 있다. 따라서, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 도모할 수 있다. 특히, 모든 트랜지스터가 N채널형인 경우, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용할 수 있다. 따라서, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 도모할 수 있다. 다만, 이것에 한정되지 않고, 도 1a의 반도체 장치는 P채널형 트랜지스터와 N채널형 트랜지스터로 구성되는 CMOS 회로를 가질 수 있다. 또는, 트랜지스터의 반도체층으로서, 단결정 반도체, 또는 다결정 반도체를 사용할 수 있다.
또는, 도 1a의 반도체 장치에서는, 기간 T4와 기간 T5 중 적어도 한쪽에 있어서 트랜지스터(101) 내지 트랜지스터(103)는 오프한다. 따라서, 트랜지스터가 1동작 기간 중에 온 상태가 되지 않기 때문에, 임계값 전압의 상승 또는 이동도의 저하 등의 트랜지스터의 특성 열화를 억제할 수 있다. 특히, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등이 사용되는 경우, 트랜지스터의 특성 열화는 현저히 나타나는 경우가 많다. 그러나, 도 1a의 반도체 장치에서는, 트랜지스터의 특성 열화를 억제할 수 있기 때문에, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용하는 것이 용이하게 된다. 다만, 이것에 한정되지 않고, 반도체층으로서는, 다결정 반도체, 또는 단결정 반도체를 사용할 수 있다.
또한, 기간 T2를 선택 기간이라고 제시하고, 그 이외의 기간(기간 T1, 기간 T3, 기간 T4, 및 기간 T5)을 비선택 기간이라고 제시할 수 있다. 또는, 기간 T1, 기간 T2, 기간 T3, 기간 T4, 기간 T5를 각각 세트 기간, 출력 기간, 리셋 기간, 제 1 비선택 기간, 제 2 비선택 기간이라고 제시할 수 있다.
또한, 도 1b의 타이밍 차트의 일례에서는, 신호(IN1)와 신호(IN2)는 평형인 경우에 대해서 도시하지만, 이것에 한정되지 않는다. 이미 설명한 바와 같이, 신호(IN1)와 신호(IN2)는 비평형한 것이 가능하다. 또는, 도 1b의 타이밍 차트에서는, 신호(IN1)(또는 신호(IN2))가 H레벨이 되는 시간과 신호(IN1)(또는 신호(IN2))가 L레벨이 되는 시간이 대략 같은 경우, 즉, 신호(IN1) 및 신호(IN2)의 듀티비가 대략 50%인 경우에 대해서 도시하지만, 이것에 한정되지 않는다. 신호(IN1), 및 신호(IN2)의 듀티비는 50% 이상인 것이 가능하고, 50% 이하인 것도 가능하다. 도 4a에는 신호(IN1)와 신호(IN2)가 비평형하고, 또 신호(IN1) 및 신호(IN2)의 듀티비가 50%가 아닌 경우의 타이밍 차트를 도시한다. 도 4a의 타이밍 차트에서는, 기간 T2에 있어서, 신호(IN1)가 H레벨이 되면 노드 A의 전위가 부트스트랩 동작에 의하여 상승하고, 신호(OUT)가 H레벨이 된다. 그 후, 신호(IN1)가 L레벨이 된다. 도 1b의 타이밍 차트에서는, 이것과 동시 또는 조금 늦게 노드 A의 전위는 V1이 되도록 감소한다. 즉, 신호(IN1)가 L레벨이 되는 경우와 동시, 또는 조금 늦게 트랜지스터(101)가 오프된다. 그러나, 도 4a의 타이밍 차트에서는, 신호(IN4)가 H레벨이 될 때까지, 또는 신호(IN2)가 H레벨이 될 때까지는, 노드 A의 전위는 계속해서 높다. 즉, 신호(IN1)가 L레벨이 된 후에도, 트랜지스터(101)가 계속해서 온 상태가 된다. 따라서, 배선(112)과 배선(111)이 계속해서 도통 상태이기 때문에, L레벨의 신호(IN1)가 배선(112)으로부터 트랜지스터(101)를 통하여 배선(111)에 공급된다. 그러면, 트랜지스터(101)의 채널 폭(W)은 큰 경우가 많기 때문에, 배선(111)의 전위는 금방 V1까지 감소한다. 따라서, 신호(OUT)의 하강 시간을 짧게 할 수 있다.
또한, 도 4a에 있어서, 신호(IN1)의 1주기를 기간 Tck로 나타낸다. 그리고, 1주기 중, 신호(IN1)가 H레벨이 되는 기간을 기간 Tck(H)로 나타내고, 1주기 중 신호(IN1)가 L레벨이 되는 기간을 기간 Tck(L)로 나타낸다. 마찬가지로, 신호(IN2)의 1주기를 기간 Tckb로 나타낸다. 그리고, 1주기 중, 신호(IN2)가 H레벨이 되는 기간을 기간 Tckb(H)이라고 제시하고, 1주기 중 신호(IN2)가 L레벨이 되는 기간을 기간 Tckb(L)이라고 제시한다. 기간 Tck와 기간 Tckb의 관계, 기간 Tck(H)와 기간 Tckb(H)의 관계, 및 기간 Tck(L)과 기간 Tckb(L)의 관계는 각각 Tck≒Tckb, Tck(H)≒Tckb(H), Tck(L)≒Tckb(L)인 경우가 많다. 다만, 이것에 한정되지 않는다.
또한, 도 4a에 있어서, 기간 Tck(H)와 기간 Tck(L)의 관계는 Tck(H)<Tck(L)인 것이 바람직하다. 마찬가지로, 기간 Tckb(H)와 기간 Tckb(L)의 관계는 Tckb(H)<Tckb(L)인 것이 바람직하다. 이렇게 함으로써, 상술한 바와 같이, 신호(OUT)의 하강 시간을 짧게 할 수 있다. 다만, 이것에 한정되지 않고, Tck(H)>Tck(L)인 것도 가능하고, Tckb(H)>Tckb(L)인 것이 가능하다.
또한, 도 4a의 타이밍 차트에 도시하는 바와 같이, 기간 T2의 도중에 신호(OUT)를 L레벨로 하는 것이 가능하다. 이것을 실현하기 위해서, 기간 T2의 도중에 신호(IN4)를 H레벨로 한다. 그러면, 도 1a의 회로(100)는 강제적(强制的)으로 기간 T3의 동작, 또는 이것에 준한 동작을 시작한다. 우선, 신호(IN4)가 H레벨이 되기 때문에, 회로(105)는 노드 A, 및 배선(111)에 전압 V1 또는 L레벨의 신호를 공급함으로써, 노드 A 및 배선(111)의 전위를 V1이 되도록 감소시킨다. 따라서, 신호(OUT)는 L레벨이 된다. 그리고, 신호(OUT)가 L레벨이 되고, 신호(IN1)가 계속해서 H레벨이기 때문에, 회로(104)는 기간 T4와 마찬가지로 H레벨의 신호(IN1)를 노드 B에 공급함으로써, 노드 B의 전위를 V2로 한다. 그러면, 트랜지스터(102), 및 트랜지스터(103)가 온되기 때문에, 배선(116)과 배선(111)이 도통 상태가 되고, 배선(116)과 노드 A가 도통 상태가 된다. 따라서, 전압 V1이 배선(116)으로부터 트랜지스터(102)를 통하여 배선(111)에 공급되기 때문에, 배선(111)의 전위는 V1로 유지된다. 한편, 전압 V1이 배선(116)으로부터 트랜지스터(103)를 통하여 노드 A에 공급되기 때문에, 노드 A의 전위는 V1로 유지된다. 이 때, 노드 A의 전위는 V1이 되기 때문에, 트랜지스터(101)는 오프된다. 따라서, 배선(112)과 배선(111)은 비도통 상태가 된다. 이와 같이, 신호(IN1)가 H레벨이 되는 기간보다 신호(OUT)가 H레벨이 되는 기간을 짧게 할 수 있다. 결과적으로는, 신호(IN1)가 H레벨이 되는 시간과, 신호(OUT)가 H레벨이 되는 시간이 대략 같은 경우와 비교하여 구동 주파수가 늦게 된다. 따라서, 소비 전력의 저감을 도모할 수 있다.
또한, 일례로서, 트랜지스터(101) 내지 트랜지스터(103) 중에서, 또는 도 1a의 반도체 장치가 갖는 트랜지스터 중에서 트랜지스터(101)의 채널 폭이 가장 큰 것이 바람직하다. 이렇게 함으로써, 트랜지스터(101)의 온 저항이 작게 되기 때문에, 신호(OUT)의 상승 시간, 또는 하강 시간을 짧게 할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(101)의 채널 폭은 도 1a의 반도체 장치가 갖는 트랜지스터의 어느 것보다 작은 것이 가능하다.
또한, 트랜지스터의 채널 폭이라고 제시하는 경우, 이것을 트랜지스터의 W/L(W: 채널 폭, L: 채널 길이) 비율이라고 바꿔 말할 수 있다.
또한, 일례로서, 트랜지스터(102)의 채널 폭은 트랜지스터(103)의 채널 폭보다 큰 것이 바람직하다. 왜냐하면, 배선(111)은 게이트선 또는 화소 등과 접속되는 경우가 많기 때문에, 배선(111)의 부하는 노드 A의 부하보다 큰 경우가 많기 때문이다. 그리고, 트랜지스터(102)는 전압 V1을 배선(111)에 공급하는 기능을 갖고, 트랜지스터(103)는 전압 V1을 노드 A에 공급하는 기능을 갖기 때문이다. 다만, 이것에 한정되지 않고, 트랜지스터(102)의 채널 폭은 트랜지스터(103)의 채널 폭보다 작은 것이 가능하다.
또한, 일례로서, 트랜지스터(101)에 있어서, 게이트와 제 2 단자의 사이의 기생 용량은 게이트와 제 1 단자의 사이의 기생 용량보다 큰 것이 바람직하다. 왜냐하면, 기간 T2에 있어서, 노드 A의 전위가 부트스트랩 동작에 의하여 높게 되기 쉽기 때문이다. 따라서, 게이트로서 기능하는 도전층과, 소스 또는 드레인으로서 기능하는 도전층이 겹치는 면적은 제 2 단자 측이 제 1 단자 측보다 넓은 것이 바람직하다. 다만, 이것에 한정되지 않는다.
또한, 배선을 복수의 배선으로 분할할 수 있다. 그리고, 상기 복수의 배선에는, 같은 신호 또는 전압을 입력할 수 있고, 각각 다른 신호 또는 전압을 입력할 수 있다. 또는, 상기 복수의 배선은 같은 배선 또는 같은 소자와 접속될 수 있고, 상기 복수의 배선은 각각 다른 배선 또는 각각 다른 소자와 접속되는 것이 가능하다. 도 5a의 일례에는, 배선(112)을 배선(112A 및 112B)의 복수의 배선으로 분할하고, 배선(116)을 배선(116A 내지 116D)의 복수의 배선으로 분할하는 경우의 구성을 도시한다. 트랜지스터(101)의 제 1 단자는, 배선(112A)과 접속되고, 회로(104)의 단자(104a)는 배선(112B)과 접속된다. 트랜지스터(102)의 제 1 단자는 배선(116A)과 접속되고, 트랜지스터(103)의 제 1 단자는 배선(116B)과 접속되고, 회로(104)의 단자(104c)는 배선(116C)과 접속되고, 회로(105)의 단자(105d)는 배선(116D)과 접속된다. 다만, 이것에 한정되지 않고, 배선(111), 배선(113), 배선(114), 및/또는 배선(115)을 복수의 배선으로 분할할 수 있다. 또는, 배선(112)과 배선(116)의 한쪽만을 복수의 배선으로 분할할 수 있다.
또한, 도 5a에 있어서, 배선(112A 및 112B)은 도 1a의 배선(112)에 대응한다. 따라서, 배선(112A 및 112B)에는, 신호(IN1)를 입력할 수 있고, 배선(112A 및 112B)은 신호선, 또는 클록 신호선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(112A 및 112B)에는 전압 V1 또는 전압 V2 등의 전압을 공급할 수 있고, 배선(112A 및 112B)은 전원선으로서 기능할 수 있다. 또는, 배선(112A 및 112B)에는 각각 다른 신호 또는 각각 다른 전압을 입력할 수 있다. 또는, 배선(112A 및 112B)에는 그 이외에도 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다.
또한, 도 5a에 있어서, 배선(116A 내지 116D)은, 도 1a의 배선(116)에 대응한다. 따라서, 배선(116A 내지 116D)에는 전압 V1을 공급할 수 있고, 배선(116A 내지 116D)은 전원선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(116A 내지 116D)에는, 신호(OUT), 또는 신호(IN1) 내지 신호(IN4) 등의 신호를 입력할 수 있고, 배선(116A 내지 116D)은, 신호선으로서 기능할 수 있다. 또는, 배선(116A 내지 116D)에는, 각각 다른 전압 또는 각각 다른 신호를 입력할 수 있다. 또는, 배선(116A 내지 116D)에는, 그 이외에도 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다.
또한, 도 5a에 있어서, 배선(116A), 및 배선(116B)에는 기간 T4에 있어서 L레벨이 되는 신호를 입력할 수 있다. 예를 들어, 배선(116A), 및 배선(116B)에 신호(IN2)를 입력할 수 있다. 이 경우, 도 5b에 도시하는 바와 같이, 트랜지스터(102)의 제 1 단자, 및 트랜지스터(103)의 제 1 단자는, 배선(113)과 접속될 수 있다. 이와 같이, 트랜지스터(102), 및 트랜지스터(103)에 역 바이어스를 인가할 수 있기 때문에, 트랜지스터(102) 및 트랜지스터(103)의 특성 열화를 완화할 수 있다. 다만, 이것에 한정되지 않고, 배선(116A)과 배선(116B)의 한쪽에 신호(IN2)를 입력하고, 배선(116A)과 배선(116B)의 한쪽만이 배선(113)과 접속될 수 있다. 또는, 배선(116A), 및/또는 배선(116B)에 신호(OUT), 신호(IN3), 신호(IN4), 또는 그 이외의 신호를 입력할 수 있다. 이 경우, 트랜지스터(103)의 제 1 단자, 및/또는 트랜지스터(102)의 제 1 단자는 배선(111), 배선(114) 또는 배선(115)과 접속될 수 있다. 또는, 배선(116C), 및/또는 배선(116D)에 신호(OUT), 신호(IN2), 신호(IN3), 신호(IN4), 또는 그 이외의 신호를 입력할 수 있다. 이 경우, 회로(104)의 단자(104c), 및/또는 회로(105)의 단자(105d)는 배선(111), 배선(113), 배선(114), 또는 배선(115)과 접속될 수 있다.
또한, 도 6a에 도시하는 바와 같이, 트랜지스터(101)의 게이트와 제 2 단자의 사이에 용량 소자(121)를 새롭게 접속할 수 있다. 이렇게 함으로써, 기간 T2에 있어서의 부트스트랩 동작시에 노드 A의 전위를 높게 할 수 있다. 따라서, 트랜지스터(101)의 Vgs가 크게 되기 때문에, 신호(OUT)의 하강 시간 또는 상승 시간을 짧게 할 수 있다. 다만, 이것에 한정되지 않고, 용량 소자(121)로서 트랜지스터를 MOS 용량으로서 사용할 수 있다. 이 경우, MOS 용량으로서 사용하는 트랜지스터의 용량값을 크게 하기 위해서 상기 트랜지스터의 게이트는 노드 A와 접속되고, 상기 트랜지스터의 제 1 단자, 또는 제 2 단자는 배선(111)과 접속되는 것이 바람직하다.
또한, 도 6a와 마찬가지로, 도 5a 및 도 5b에 있어서도, 트랜지스터(101)의 게이트와 제 2 단자의 사이에 용량 소자(121)를 새롭게 접속할 수 있다. 또는, 제 1 단자 및 제 2 단자가 배선(111)과 접속되고, 게이트가 노드 A와 접속되는 트랜지스터를 새롭게 추가할 수 있다.
또한, 도 6b에 도시하는 바와 같이, 제 1 단자가 배선(111)과 접속되고, 제 2 단자가 노드 A와 접속되고, 게이트가 배선(112)과 접속되는 트랜지스터(122)를 새롭게 추가할 수 있다. 트랜지스터(122)의 극성은, 트랜지스터(101) 내지 트랜지스터(103)와 같은 극성인 경우가 바람직하고, N채널형인 경우가 많다. 다만, 이것에 한정되지 않고, 트랜지스터(122)의 극성은 P채널형인 것이 가능하다. 트랜지스터(122)는 신호(IN2)에 따라, 노드 A와 배선(111)이 도통 상태가 되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능할 수 있다. 트랜지스터(122)는 기간 T4에 있어서 온하여 노드 A와 배선(111)을 도통 상태로 한다.
또한, 도 6b와 마찬가지로, 도 5a 내지 도 6a에 있어서도 제 1 단자가 배선(111)과 접속되고, 제 2 단자가 노드 A와 접속되고, 게이트가 배선(112)과 접속되는 트랜지스터(122)를 새롭게 추가할 수 있다.
또한, 도 6c에 도시하는 바와 같이, 트랜지스터(103)를 생략할 수 있다. 이 경우, 기간 T4에 있어서, 노드 A가 부유 상태가 되는 경우가 많다. 다만, 이것에 한정되지 않고, 트랜지스터(102)를 생략할 수 있다. 이 경우, 기간 T4에 있어서, 배선(111)이 부유 상태가 되는 경우가 많다. 이와 같이, 트랜지스터(102)와 트랜지스터(103)의 어느 한쪽을 생략함으로써, 트랜지스터의 수를 감소시킬 수 있다. 따라서, 레이아웃의 면적의 축소, 또는 수율의 향상 등을 도모할 수 있다.
또한, 도 6c와 마찬가지로, 도 5a 내지 도 6b에 있어서도, 트랜지스터(102), 또는 트랜지스터(103)를 생략할 수 있다. 특히, 도 6b에서는, 트랜지스터(102)와 트랜지스터(103)의 어느 한쪽을 생략하는 것이 바람직하다. 왜냐하면, 도 6b에서는, 기간 T4에 있어서, 노드 A와 배선(111)이 도통 상태가 되기 때문에, 노드 A, 또는 배선(111)이 부유 상태가 되지 않기 때문이다.
또한, 도 7a에 도시하는 바와 같이, 트랜지스터(102)를 한쪽의 단자(이하, 양극이라고도 한다)가 배선(111)과 접속되고, 다른 쪽의 단자(이하, 음극이라고도 한다)가 노드 B와 접속되는 다이오드(102a)로 치환할 수 있다. 또는, 트랜지스터(103)를 한쪽의 단자(이하, 양극이라고도 한다)가 노드 A와 접속되고, 다른 쪽의 단자(이하, 음극이라고도 한다)가 노드 B와 접속되는 다이오드(103a)로 치환할 수 있다. 이 경우, 회로(104)는 기간 T4에 있어서, 노드 B의 전위를 V1이 되도록 감소시켜, 기간 T1, 기간 T2, 기간 T5에 있어서 노드 B의 전위를 V2가 되도록 상승시킬 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(102)와 트랜지스터(103)의 한쪽만을 다이오드로 치환할 수 있다. 또는, 다이오드(102a), 및/또는 다이오드(103a)를 새롭게 추가할 수 있다.
또한, 도 7a와 마찬가지로 도 5a 내지 도 6c에 있어서도, 트랜지스터(102)를 한쪽의 단자가 배선(111)과 접속되고, 다른 쪽의 단자가 노드 B와 접속되는 다이오드(102a)로 치환할 수 있다. 또는, 트랜지스터(103)를 한쪽의 단자가 노드 A와 접속되고, 다른 쪽의 단자가 노드 B와 접속되는 다이오드(103a)로 치환할 수 있다. 또는, 다이오드(102a), 및/또는 다이오드(103a)를 새롭게 추가할 수 있다.
또한, 도시하지 않지만, 도 1a, 도 5a 내지 도 7a에 있어서, 트랜지스터(102), 또는 트랜지스터(103)를 다이오드와 접속할 수 있다. 이 경우, 트랜지스터(102)의 제 1 단자는 노드 B와 접속되고, 트랜지스터(102)의 제2 단자는 배선(111)과 접속되고, 트랜지스터(102)의 게이트는 노드 B 또는 배선(111)과 접속된다. 트랜지스터(103)의 제 1 단자는 노드 B와 접속되고, 트랜지스터(103)의 제 2 단자는 노드 A와 접속되고, 트랜지스터(103)의 게이트는 노드 A 또는 노드 B와 접속된다. 다만, 이것에 한정되지 않고, 트랜지스터(102)와 트랜지스터(103)의 한쪽만을 다이오드 접속할 수 있다.
또한, 도 7b에 도시하는 바와 같이, 회로(104)의 단자(104b)는, 노드 A와 접속될 수 있다. 이렇게 함으로써, 기간 T2에 있어서, 회로(104)의 단자(104b)에 L레벨의 신호가 입력되는 것을 방지할 수 있기 때문에, 노드 B의 전위를 V1로 유지하기 쉽게 된다. 따라서, 노드 B의 전위가 순간적으로 상승하고, 트랜지스터(102), 및 트랜지스터(103)가 온되는 것을 방지할 수 있다.
또한, 도 7b와 마찬가지로 도 5a 내지 도 7a에 있어서도 회로(104)의 단자(104b)는 노드 A와 접속될 수 있다.
또한, 도 7c에 도시하는 바와 같이, 회로(105)를 생략할 수 있다.
또한, 도 7c와 마찬가지로, 도 5a 내지 도 7b에 있어서도, 회로(105)를 생략할 수 있다.
또한, 도 28b에 도시하는 바와 같이, 회로(104)의 단자(104a)는, 배선(113)과 접속될 수 있다. 다만, 이것에 한정되지 않고, 회로(104)의 단자(104a)는 그 이외에도 다양한 배선, 단자, 또는 노드와 접속될 수 있다. 또한, 도 28b와 마찬가지로, 도 5a 내지 도 7b에 있어서도, 회로(104)의 단자(104a)는 배선(113)과 접속될 수 있다.
또한, 도 8a에 도시하는 바와 같이, 트랜지스터(101) 내지 트랜지스터(103)로서, P채널형 트랜지스터를 사용할 수 있다. 트랜지스터(101p), 트랜지스터(102p), 및 트랜지스터(103p)는, 각각 트랜지스터(101), 트랜지스터(102), 트랜지스터(103)에 대응하여 P채널형이다. 그리고, 도 8b에 도시하는 바와 같이, 트랜지스터의 극성이 P채널형의 경우, 배선(116)에는 전압 V2가 공급되어 신호(OUT), 신호(IN1), 신호(IN2), 신호(IN3), 신호(IN4), 노드 A의 전위, 및 노드 B의 전위는 도 1b의 타이밍 차트와 비교하여 반전하는 것을 부기(附記)한다.
또한, 도 8a에 있어서, 회로(104), 및 회로(105)가 갖는 트랜지스터의 극성은 P채널형인 것이 바람직하다. 다만, 이것에 한정되지 않고, 회로(104), 및 회로(105)가 갖는 트랜지스터의 극성은 N채널형인 것이 가능하다.
또한, 도 8a, 및 도 8b와 마찬가지로, 도 5a 내지 도 7c에 있어서도, 트랜지스터(101) 내지 트랜지스터(103)로서 P채널형 트랜지스터를 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 설명하는 회로(104)의 구체적인 예에 대해서 설명한다. 또한, 회로(104)를 반도체 장치, 구동 회로, 또는 게이트 드라이버라고 제시할 수 있다. 또한, 실시형태 1에서 설명하는 내용은, 그 설명을 생략한다. 또한, 실시형태 1에서 설명하는 내용은, 본 실시형태에서 설명하는 내용과 자유롭게 조합할 수 있다.
우선, 회로(104)의 일례에 대해서, 도 9a를 참조하여 설명한다. 도 9a의 일례에서는, 회로(104)는, 트랜지스터(201)(제 4 트랜지스터라고도 한다), 트랜지스터(202)(제 5 트랜지스터라고도 한다), 트랜지스터(203)(제 6 트랜지스터라고도 한다), 및 트랜지스터(204)(제 7 트랜지스터라고도 한다)를 갖는다. 다만, 이것에 한정되지 않고, 이들의 트랜지스터의 어느 것을 생략할 수 있다. 또는, 이들의 트랜지스터의 어느 것을 용량 소자, 저항 소자, 또는 다이오드 등의 다양한 소자, 또는 이들의 중 어느 소자를 조합한 회로로 치환할 수 있다. 또는, 트랜지스터, 용량 소자, 저항 소자, 또는 다이오드 등의 다양한 소자, 또는 이들의 중 어느 소자를 조합한 회로를 새롭게 추가할 수 있다.
또한, 일례로서, 트랜지스터(201) 내지 트랜지스터(204)는, N채널형으로 한다. 특히, 실시형태 1에서 설명하는 트랜지스터(101) 내지 트랜지스터(103)가 N채널형인 경우, 트랜지스터(201) 내지 트랜지스터(204)는 N채널형인 것이 바람직하다. 이와 같이, 모든 트랜지스터를 N채널형으로 할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(201) 내지 트랜지스터(204)는 P채널형인 것도 가능하다.
다음에, 회로(104)의 접속 관계의 일례에 대해서 설명한다. 트랜지스터(201)의 제 1 단자는, 배선(112)과 접속되고, 트랜지스터(201)의 제 2 단자는 노드 B와 접속된다. 트랜지스터(202)의 제 1 단자는 배선(116)과 접속되고, 트랜지스터(202)의 제 2 단자는 노드 B와 접속되고, 트랜지스터(202)의 게이트는 배선(111)과 접속된다. 트랜지스터(203)의 제 1 단자는, 배선(112)과 접속되고, 트랜지스터(203)의 제 2 단자는 트랜지스터(201)의 게이트와 접속되고, 트랜지스터(203)의 게이트는 배선(112)과 접속된다. 트랜지스터(204)의 제 1 단자는, 배선(116)과 접속되고, 트랜지스터(204)의 제 2 단자는 트랜지스터(201)의 게이트와 접속되고, 트랜지스터(204)의 게이트는, 배선(111)과 접속된다. 다만, 이것에 한정되지 않고, 그 이외에도 다양한 접속 구성으로 할 수 있다.
또한, 트랜지스터(201)의 게이트, 트랜지스터(203)의 제 2 단자, 또는 트랜지스터(204)의 제 2 단자의 접속 개소를 노드 C라고 제시한다. 또한, 노드 C를 배선 또는 단자라고 나타낼 수 있다.
또한, 배선(111), 배선(112), 또는 배선(116)에는 실시형태 1에서 설명하는 바와 같이, 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다. 여기서는, 일례로서, 배선(111)에는 실시형태 1에서 설명하는 신호(OUT)가 입력된다. 배선(112)에는 일례로서, 실시형태 1에서 설명하는 신호(IN1)가 입력된다. 배선(116)에는 일례로서 실시형태 1에서 설명하는 전압 V1이 공급된다. 다만, 이것에 한정되지 않는다.
다음, 트랜지스터(201) 내지 트랜지스터(204)가 갖는 기능의 일례에 대해서 설명한다. 트랜지스터(201)는, 노드 C의 전위에 따라, 신호(IN2)를 노드 B에 공급하는 타이밍을 제어하는 기능을 갖고, 부트스트랩 트랜지스터, 또는 스위치로서 기능하는 것이 가능하다. 트랜지스터(202)는 배선(111)의 전위(신호(OUT))에 따라, 배선(116)과 노드 B의 도통 상태를 제어함으로써, 전압 V1을 노드 B에 공급하는 타이밍을 제어하는 기능을 갖고 스위치로서 기능할 수 있다. 트랜지스터(203)는 노드 C의 전위를 상승시킨 후에, 노드 C를 부유 상태로 하는 기능을 갖고, 다이오드로서 기능할 수 있다. 트랜지스터(204)는, 배선(111)의 전위(신호(OUT))에 따라, 배선(116)과 노드 C의 도통 상태를 제어함으로써, 전압 V1을 노드 C에 공급하는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(201) 내지 트랜지스터(204)는, 그 이외에도 다양한 기능을 가질 수 있다. 또는, 이들의 소자 또는 회로는 상술한 기능을 가지지 않는 것이 가능하다.
다음에, 회로(104)의 동작에 대해서 도 1b, 도 9b, 도 9c, 도 9d, 도 9e, 및 도 9f를 참조하여 설명한다. 도 9b는 기간 T1에 있어서의 회로(104)의 동작의 모식도의 일례이다. 도 9c는 기간 T2에 있어서의 회로(104)의 동작의 모식도의 일례이다. 도 9d는 기간 T3에 있어서의 회로(104)의 동작의 모식도의 일례이다. 도 9e는 기간 T4에 있어서의 회로(104)의 동작의 모식도의 일례이다. 도 9f는 기간 T5에 있어서의 회로(104)의 동작의 모식도의 일례이다.
우선, 편의상 기간 T2에 있어서의 동작으로부터 순차로 설명한다. 기간 T2에서는, 신호(IN2)가 H레벨이 되고, 신호(OUT)가 H레벨이 된다. 신호(OUT)가 H레벨이 되기 때문에, 트랜지스터(202), 및 트랜지스터(204)가 온한다. 그러면, 배선(116)과 노드 B가 도통 상태가 되고, 배선(116)과 노드 C가 도통 상태가 된다. 따라서, 전압 V1이 배선(116)으로부터 트랜지스터(202)를 통하여 노드 B에 공급되기 때문에, 노드 B의 전위는 V1까지 감소한다. 그리고, 전압 V1이 배선(116)으로부터 트랜지스터(204)를 통하여 노드 C에 공급되기 때문에, 노드 C의 전위는 감소한다. 이 때의 노드 C의 전위는 트랜지스터(203)와 트랜지스터(204)의 동작점에 따라 결정된다. 여기서는, 일례로서 노드 C의 전위는, 전압 V1과 트랜지스터(201)의 임계값 전압(Vth201)의 합(V1+Vth201)보다 낮은 값이 된다. 따라서, 트랜지스터(201)는 오프하기 때문에, 배선(112)과 노드 B는 비도통 상태가 된다.
다음에, 기간 T3에서는, 신호(IN1)가 L레벨이 되고, 신호(OUT)가 L레벨이 된다. 신호(OUT)가 L레벨이 되기 때문에, 트랜지스터(202) 및 트랜지스터(203)가 오프한다. 따라서, 배선(116)과 노드 B가 비도통 상태가 되고, 배선(116)과 노드 C가 비도통 상태가 된다. 그리고, 신호(IN1)가 L레벨이 되기 때문에, 트랜지스터(203)가 오프한다. 그러면, 노드 C는 부유 상태가 되기 때문에, 기간 T2에 있어서의 전위를 유지한다. 따라서, 트랜지스터(201)는 계속해서 오프 상태가 된다.
다음에, 기간 T4에서는 신호(IN1)가 H레벨이 되고, 신호(OUT)가 계속해서 L레벨이 된다. 신호(OUT)는 계속해서 L레벨이기 때문에, 트랜지스터(202), 및 트랜지스터(203)는 계속해서 오프 상태가 된다. 따라서, 배선(116)과 노드 B가 계속해서 비도통 상태가 되고, 배선(116)과 노드 C가 계속해서 비도통 상태가 된다. 이 때, 신호(IN1)가 H레벨이 된다. 그러면, 트랜지스터(203)가 온하기 때문에, 배선(112)과 노드 C가 도통 상태가 된다. 따라서, H레벨의 신호(IN1)가 배선(112)으로부터 트랜지스터(203)를 통하여 노드 C에 공급되기 때문에, 노드 C의 전위가 상승하기 시작한다. 그 후, 노드 C의 전위가 V1+Vth201이 될 때, 트랜지스터(201)가 온한다. 그러면, 배선(112)과 노드 B가 도통 상태가 된다. 따라서, H레벨의 신호(IN1)가 배선(112)으로부터 트랜지스터(201)를 통하여 노드 B에 공급되기 때문에, 노드 B의 전위가 상승하기 시작한다. 그 후, 노드 C의 전위가 H레벨의 신호(IN1)의 전위(V2)에서 트랜지스터(203)의 임계값 전압(Vth203)을 뺀 값(V2-Vth203)이 될 때, 트랜지스터(203)가 오프한다. 따라서, 배선(112)과 노드 C는 비도통 상태가 된다. 그러면, 노드 C는 부유 상태가 되기 때문에, 노드 C의 전위는 트랜지스터(201)의 게이트와 제 2 단자의 사이의 기생 용량의 용량 결합, 즉, 부트스트랩 동작에 의하여 계속해서 상승한다. 그리고, 이 노드 C의 전위가 V2+Vth201보다 높게 된다고 가정(假定)하면, 노드 B의 전위는 V2까지 상승한다.
다음에, 기간 T5, 또는 기간 T1에서는, 신호(IN1)가 L레벨이 되고, 신호(OUT)가 계속해서 L레벨이 된다. 신호(OUT)는 계속해서 L레벨이기 때문에, 트랜지스터(202), 및 트랜지스터(203)는 계속해서 오프가 된다. 따라서, 배선(116)과 노드 B가 계속해서 비도통 상태가 되고, 배선(116)과 노드 C가 비도통 상태가 된다. 그리고, 신호(IN1)가 L레벨이 된다. 그러면, 트랜지스터(203)가 오프하기 때문에, 배선(112)과 노드 C는 계속해서 비도통 상태가 된다. 따라서, 노드 C는 부유 상태가 되기 때문에, V2+Vth201보다 높은 전위를 유지한다. 결과적으로, 트랜지스터(201)는 계속해서 온 상태이기 때문에, 배선(112)과 노드 B는 계속해서 도통 상태가 된다. 따라서, L레벨의 신호(IN1)가 배선(112)으로부터 트랜지스터(201)를 통하여 노드 B에 공급되기 때문에, 노드 B의 전위는 V1까지 감소한다. 이 때, 노드 C는 부유 상태이기 때문에, 트랜지스터(201)의 게이트와 제 2 단자의 사이의 기생 용량의 용량 결합에 의하여 전위가 감소하는 경우가 많다. 그리고, 노드 C의 전위는 기간 T4에 있어서, 부트스트랩 동작에 의하여 상승한 분만큼 감소하는 경우가 많다.
이상, 도 9a의 회로(104)에 대해서 설명하였다. 도 9a의 회로(104)는 부트스트랩 동작을 사용함으로써, 노드 B의 전위를 V2까지 상승시킬 수 있다. 따라서, 실시형태 1에서 설명하는 트랜지스터(102), 및 트랜지스터(103)의 Vgs를 크게 할 수 있다. 결과적으로는, 트랜지스터(102), 및 트랜지스터(103)의 채널 폭을 작게 할 수 있기 때문에, 레이아웃 면적의 축소를 도모할 수 있다. 또는, 트랜지스터(102) 및 트랜지스터(103)의 임계값 전압이 상승해도 트랜지스터를 온하기 쉽게 할 수 있다. 또는, 트랜지스터(102) 및 트랜지스터(103)의 온 저항이 작게 되기 때문에, 노드 A의 전위 및 배선(111)의 전위를 V1로 유지하기 쉽게 할 수 있다.
또는, 도 9a의 회로(104)에서는, 모든 트랜지스터의 극성을 N채널형 또는 P채널형으로 할 수 있다. 따라서, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 도모할 수 있다. 특히, 모든 트랜지스터가 N채널형인 경우, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용할 수 있다. 따라서, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 도모할 수 있다. 다만, 이것에 한정되지 않고, 도 9a의 회로(104)는, P채널형의 트랜지스터와 N채널형의 트랜지스터로 구성되는 CMOS 회로를 가질 수 있다. 또는, 트랜지스터의 반도체층으로서 단결정 반도체, 또는 다결정 반도체를 사용할 수 있다.
또는, 도 9a의 회로(104)에서는, 기간 T4와 기간 T5 중의 적어도 한쪽에 있어서, 트랜지스터(202) 내지 트랜지스터(204)는 오프한다. 따라서, 트랜지스터가 1동작 기간 중에 항상 온 상태가 되지 않기 때문에, 임계값 전압의 상승 또는 이동도의 저하 등의 트랜지스터의 특성 열화를 억제할 수 있다. 또는, 기간 T4와 기간 T5에 있어서, 노드 C는 전위의 상승과 전위의 감소를 반복한다. 따라서, 트랜지스터(201)에 펄스가 입력되기 때문에, 임계값 전압의 상승 또는 이동도의 저하 등의 트랜지스터의 특성 열화를 억제할 수 있다. 특히, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등이 사용되는 경우, 트랜지스터의 특성 열화는 현저히 나타나는 경우가 많다. 그러나, 도 9a의 반도체 장치에서는, 트랜지스터의 특성 열화를 억제할 수 있기 때문에, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용하기 쉽게 된다. 다만, 이것에 한정되지 않고, 반도체층으로서는, 다결정 반도체, 또는 단결정 반도체를 사용할 수 있다.
또한, 일례로서, 트랜지스터(203)의 채널 폭은 트랜지스터(204)의 채널 폭보다 작은 것이 바람직하다. 왜냐하면, 기간 T2에 있어서, 트랜지스터(203)와 트랜지스터(204)가 온하는 경우에 노드 C의 전위를 낮게 하기 때문이다. 같은 이유로, 일례로서 트랜지스터(203)의 채널 길이는 트랜지스터(204)의 채널 길이보다 짧은 것이 바람직하다. 다만, 이것에 한정되지 않고, 트랜지스터(203)의 채널 폭은 트랜지스터(204)의 채널 폭보다 큰 것이 가능하다. 또는, 트랜지스터(203)의 채널 길이는 트랜지스터(204)의 채널 길이보다 작은 것이 가능하다.
또한, 일례로서, 트랜지스터(204)의 채널 폭은 트랜지스터(202)의 채널 폭보다 작은 것이 바람직하다. 왜냐하면, 노드 B의 부하는, 노드 C의 부하보다 큰 경우가 많기 때문이다. 같은 이유로 트랜지스터(203)의 채널 폭은, 트랜지스터(201)의 채널 폭보다 작은 것이 바람직하다. 다만, 이것에 한정되지 않고, 트랜지스터(204)의 채널 폭은 트랜지스터(202)의 채널 폭보다 큰 것이 가능하다. 또는, 트랜지스터(203)의 채널 폭은 트랜지스터(201)의 채널 폭보다 큰 것이 가능하다.
또한, 일례로서, 트랜지스터(201)의 채널 폭과 트랜지스터(202)의 채널 폭은 대략 같은 것이 바람직하다. 왜냐하면, 트랜지스터(201)와 트랜지스터(202)는, 양쪽 모두 노드 C의 전위를 제어하고, 같은 극성의 트랜지스터이기 때문이다. 다만, 이것에 한정되지 않고, 트랜지스터(201)의 채널 폭은 트랜지스터(202)의 채널 폭보다 큰 것이 가능하고, 작은 것도 가능하다.
또한, 일례로서, 트랜지스터(201), 트랜지스터(202), 트랜지스터(203), 또는 트랜지스터(204)의 채널 폭은 실시형태 1에서 설명하는 트랜지스터(101), 트랜지스터(102), 또는 트랜지스터(103)의 채널 폭보다 작은 것이 바람직하다. 다만, 이것에 한정되지 않고, 트랜지스터(201) 내지 트랜지스터(204) 중의 어느 하나의 채널 폭은 도 1a의 트랜지스터(101), 트랜지스터(102), 또는 트랜지스터(103)의 채널 폭보다 큰 것이 가능하다.
또한, 일례로서, 실시형태 1에서 설명하는 트랜지스터(101)와 마찬가지로, 트랜지스터(201)에 있어서, 게이트와 제 2 단자의 사이의 기생 용량은, 게이트와 제 1 단자의 사이의 기생 용량보다 큰 것이 바람직하다. 왜냐하면, 기간 T4에 있어서, 노드 C의 전위가 부트스트랩 동작에 의하여 높게 되기 쉽기 때문이다. 따라서, 게이트로서 기능하는 도전층과 소스 또는 드레인으로서 기능하는 도전층이 겹치는 면적은, 제 1 단자 측보다 제 2 단자 측이 큰 것이 바람직하다. 다만, 이것에 한정되지 않는다.
또한, 단자(104b)에는, L레벨의 전위가 V1보다 낮은 신호를 입력하는 것이 가능하다. 이와 같이, 트랜지스터(202), 및 트랜지스터(204)에 역 바이어스를 인가할 수 있기 때문에, 트랜지스터(202), 및 트랜지스터(204)의 특성 열화를 완화할 수 있다. 또는, 단자(104b)에는 H레벨의 전위가 V2보다 낮은 신호를 입력할 수 있다. 이와 같이, 트랜지스터(202) 및 트랜지스터(204)가 온 상태인 경우의 Vgs를 작게 할 수 있기 때문에, 트랜지스터(202), 및 트랜지스터(204)의 특성 열화를 억제할 수 있다. 이러한 경우, 배선(111)에 L레벨의 전위가 V1보다 낮은 신호, H레벨의 전위가 V2보다 낮은 신호, 또는, L레벨의 전위가 V1보다 낮고, 또 H레벨의 전위가 V2보다 낮은 신호, 또는, L레벨의 전위가 V1보다 낮고, 또 H레벨의 전위가 V2보다 낮은 신호를 입력할 수 있다. 다만, 이것에 한정되지 않고, 단자(104b)가 배선(111)과는 다른 배선과 접속되고, 상기 배선에 L레벨의 전위가 V1보다 낮은 신호, H레벨의 전위가 V2보다 낮은 신호, 또는 L레벨의 전위가 V1보다 낮고, 또 H레벨의 전위가 V2보다 낮은 신호를 입력할 수 있다.
또한, 실시형태 1과 마찬가지로, 배선을 복수의 배선으로 분할할 수 있다. 그리고, 상기 복수의 배선에는 같은 신호 또는 전압을 입력할 수 있고, 각각 다른 신호 또는 전압을 입력할 수도 있다. 또는, 상기 복수의 배선은 같은 배선 또는 같은 소자와 접속될 수 있고, 상기 복수의 배선은 각각 다른 배선 또는 소자와 접속될 수도 있다. 도 10a의 일례에는, 배선(111)이 배선(111A) 및 배선(111B)이라는 복수의 배선으로 분할되고, 배선(112)이 배선(112C) 및 배선(112D)이라는 복수의 배선으로 분할되고, 배선(116)이 배선(116E) 및 배선(116F)이라는 복수의 배선으로 분할되는 경우의 구성을 도시한다. 그리고, 트랜지스터(204)의 게이트가 배선(111A)과 접속되고, 트랜지스터(202)의 게이트가 배선(111B)과 접속된다. 트랜지스터(201)의 제 1 단자는, 배선(112C)과 접속되고, 트랜지스터(203)의 제 1 단자 및 게이트는, 배선(112D)과 접속된다. 트랜지스터(202)의 제 1 단자는 배선(116E)과 접속되고, 트랜지스터(204)의 제 1 단자는 배선(116F)과 접속된다. 다만, 이것에 한정되지 않고, 배선(111), 배선(112), 및 배선(116)의 어느 하나 또는 두개만이 복수의 배선으로 분할될 수 있다. 또는, 트랜지스터(203)의 게이트와 제 1 단자에는 각각 다른 신호 또는 전압을 입력할 수 있다. 이 경우, 트랜지스터(203)의 게이트와 제 1 단자는 각각 다른 배선과 접속될 수 있다.
또한, 도 10a에 있어서, 배선(111A) 및 배선(111B)은, 도 9a의 배선(111)에 대응한다. 따라서, 배선(111)과 마찬가지로, 배선(111A) 및 배선(111B)에는 신호(OUT)를 입력할 수 있고, 배선(111A) 및 배선(111B)은, 신호선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(111A) 및 배선(111B)에는, 전압 V1 또는 전압 V2 등의 전압을 공급할 수 있고, 배선(111A) 및 배선(111B)은, 전원선으로서 기능할 수 있다. 또는, 배선(111A) 및 배선(111B)에는, 각각 다른 신호 또는 각각 다른 전압을 입력할 수 있다. 또는, 그 이외에도, 배선(111A) 및 배선(111B)에는 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다.
또한, 도 10a에 있어서, 배선(112C) 및 배선(112D)은, 도 9a의 배선(112)에 대응한다. 따라서, 배선(112)과 마찬가지로, 배선(112C) 및 배선(112D)에는 신호(IN1)를 입력할 수 있고, 배선(112C) 및 배선(112D)은, 신호선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(112C) 및 배선(112D)에는, 전압 V1 또는 전압 V2 등의 전압을 공급할 수 있고, 배선(112C) 및 배선(112D)은, 전원선으로서 기능할 수 있다. 또는, 배선(112C) 및 배선(112D)에는, 각각 다른 신호 또는 전압을 입력할 수 있다. 또는, 그 이외에도, 배선(112C) 및 배선(112D)에는 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다.
또한, 도 10a에 있어서, 배선(116E) 및 배선(116F)은, 도 9a의 배선(116)에 대응한다. 따라서, 배선(116)과 마찬가지로, 배선(116E) 및 배선(116F)에는 전압 V1을 공급할 수 있고, 배선(116E) 및 배선(116F)은, 전원선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(116E) 및 배선(116F)에는, 신호(OUT), 또는 신호(IN1) 내지 신호(IN4) 등의 신호를 입력함으로써, 배선(116E) 및 배선(116F)은 신호선으로서 기능할 수 있다. 또는, 배선(116E) 및 배선(116F)에는, 각각 다른 신호 또는 전압을 공급할 수 있다. 또는, 그 이외에도, 배선(116E) 및 배선(116F)에는 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다.
또한, 도 10a에 있어서, 배선(116E), 및 배선(116F)에는 기간 T2에 있어서, L레벨이 되는 신호를 입력할 수 있다. 예를 들어, 배선(116E), 및 배선(116F)에는 신호(IN2)를 입력할 수 있다. 이 경우, 배선(116E), 및 배선(116F)은 실시형태 1에서 설명하는 배선(113)과 접속될 수 있다. 이렇게 함으로써, 트랜지스터(202), 및 트랜지스터(204)에는 역 바이어스가 인가되기 때문에, 트랜지스터(202), 및 트랜지스터(204)의 특성 열화를 완화할 수 있다. 다만, 이것에 한정되지 않고, 배선(116E)과 배선(116F) 중의 한쪽에만 신호(IN2)를 입력할 수 있다. 이 경우, 배선(116E)과 배선(116F) 중의 한쪽만이 배선(113)과 접속될 수 있다. 또는, 배선(116E) 및/또는 배선(116F)에 신호(IN3), 또는 신호(IN4)를 입력할 수 있다. 이 경우, 배선(116E), 및/또는 배선(116F)을 실시형태 1에서 설명하는 배선(114), 또는 배선(115)과 접속될 수 있다.
또한, 도 10a에 있어서, 배선(112D)에 신호(IN2)를 입력할 수 있다. 이 경우, 기간 트랜지스터(203)의 게이트 및 제 1 단자는 배선(113)과 접속될 수 있다. 이렇게 함으로써, 기간 T3에 있어서, 노드 C의 전위는 H레벨의 신호(IN2)의 전위(V2)에서 트랜지스터(203)의 임계값 전압(Vth203)을 뺀 값(V2-Vth203)이 된다. 그 후, 기간 T4에 있어서, 신호(IN1)가 H레벨이 되기 때문에, 노드 C의 전위는 부트스트랩 동작에 의하여 V2-Vth203보다 더 상승한다. 따라서, 노드 C의 전위가 높기 때문에, 트랜지스터(201)의 Vgs를 크게 할 수 있다. 결과적으로는, 회로(104)의 출력 신호(노드 B의 전위)의 하강 시간, 및 상승 시간을 짧게 할 수 있다. 또는, 회로(104)의 출력 신호의 지연을 저감할 수 있다. 다만, 이것에 한정되지 않고, 배선(112D)에는 전압 V2를 공급할 수 있다.
또한, 도 10b에 도시하는 바와 같이, 트랜지스터(201)의 게이트와 제 2 단자의 사이에 용량 소자(221)를 새롭게 접속할 수 있다. 이렇게 함으로써, 도 6a와 마찬가지로, 노드 C의 전위를 높게 할 수 있다. 다만, 이것에 한정되지 않고, 도 6a와 마찬가지로, 용량 소자(221)에는, 제 1 단자 및 제 2 단자가 노드 B와 접속되고, 게이트가 노드 C와 접속된 트랜지스터를 MOS 용량으로서 사용할 수 있다.
또한, 도 10b와 마찬가지로, 도 10a에 있어서도 트랜지스터(201)의 게이트와 제 2 단자의 사이에 용량 소자(221)를 새롭게 접속할 수 있다. 또는, 제 1 단자 및 제 2 단자가 노드 B와 접속되고, 게이트가 노드 C와 접속된 트랜지스터를 새롭게 접속할 수 있다.
또한, 도 10c에 도시하는 바와 같이, 트랜지스터(204)를 생략할 수 있다. 또는, 도 10d에 도시하는 바와 같이, 트랜지스터(202)를 생략할 수 있다. 이렇게 함으로써, 트랜지스터의 개수를 저감할 수 있다. 따라서, 레이아웃 면적의 축소, 또는 수율의 향상 등을 도모할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(202)와 트랜지스터(204)의 양쪽 모두를 생략할 수 있다.
또한, 도 10c 또는 도 10d와 마찬가지로, 도 10a 및 도 10b에 있어서도 트랜지스터(202) 및/또는 트랜지스터(204)를 생략할 수 있다.
또한, 도 10e에 도시하는 바와 같이, 트랜지스터(202)를 한쪽의 단자(이하, 양극이라고도 한다)가 노드 B와 접속되고, 다른 쪽의 단자(이하, 음극이라고도 한다)가 배선(111)과 접속되는 다이오드(202a)로 치환할 수 있다. 또는, 트랜지스터(203)를 한쪽의 단자(이하, 양극이라고도 한다)가 노드 C와 접속되고, 다른 쪽의 단자(이하, 음극이라고도 한다)가 배선(111)과 접속되는 다이오드(203a)로 치환할 수 있다. 이 경우, 회로(104)의 단자(104b)에는 신호(OUT)의 반전 신호, 또는 노드 A의 전위의 반전한 신호가 입력되는 것이 가능하다. 이것을 실현하기 위해서, 배선(111), 또는 노드 A는 인버터 회로, NAND 회로, 또는 NOR 회로 등의 입력 신호를 반전하여 출력하는 기능을 갖는 회로를 통하여 회로(104)의 단자(104b)와 접속되는 것이 가능하다. 다만, 이것에 한정되지 않고, 트랜지스터(202)와 트랜지스터(204)의 한쪽을 다이오드로 치환할 수 있다. 또는, 다이오드(202a), 및/또는 다이오드(203a)를 새롭게 추가할 수 있다.
또한, 도 10e와 마찬가지로 도 10a 내지 도 10d에 있어서도, 트랜지스터(202)를 한쪽의 단자가 노드 B와 접속되고, 다른 쪽의 단자가 배선(111)과 접속되는 다이오드(202a)로 치환할 수 있다. 또는, 트랜지스터(203)를 한쪽의 단자가 노드 C와 접속되고, 다른 쪽의 단자가 배선(111)과 접속되는 다이오드(203a)로 치환될 수 있다. 또는, 다이오드(202a) 및/또는 다이오드(203a)를 새롭게 추가할 수 있다.
또한, 도시하지 않지만, 도 10a 내지 도 10e에 있어서, 트랜지스터(202)의 제 1 단자는 배선(111)과 접속되고, 트랜지스터(202)의 제 2 단자는 노드 B와 접속되고, 트랜지스터(202)의 게이트는 배선(111) 또는 노드 B와 접속됨으로써 트랜지스터(202)를 다이오드 접속할 수 있다. 또는, 트랜지스터(204)의 제 1 단자는 배선(111)과 접속되고 트랜지스터(204)의 제 2 단자는 노드 C와 접속되고, 트랜지스터(204)의 게이트는 배선(111) 또는 노드 C와 접속됨으로써 트랜지스터(204)를 다이오드 접속할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(202)와 트랜지스터(204)의 한쪽만을 다이오드 접속할 수 있다.
또한, 도 10f에 도시하는 바와 같이, 트랜지스터(201) 내지 트랜지스터(204)로서 P채널형 트랜지스터를 사용할 수 있다. 특히, 도 1a의 트랜지스터(101) 내지 트랜지스터(103)로서 P채널형 트랜지스터가 사용되는 경우에는, 트랜지스터(201) 내지 트랜지스터(204)로서 P채널형 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(201p), 트랜지스터(202p), 트랜지스터(203p), 및 트랜지스터(204p)는, 각각 트랜지스터(201), 트랜지스터(202), 트랜지스터(203), 트랜지스터(204)에 대응하고, P채널형이다.
또한, 도 10f와 마찬가지로, 도 10a 내지 도 10e에 있어서도 트랜지스터(201) 내지 트랜지스터(204)로서, P채널형 트랜지스터를 사용할 수 있다.
또한, 이미 설명한 바와 같이, 실시형태 1에서 설명한 회로(100)가 갖는 회로(104)에 본 실시형태에서 설명한 회로(104)의 구성을 사용할 수 있다. 도 11에는, 일례로서, 도 7c의 회로(100)가 갖는 회로(104)에 도 9a의 회로(104)의 일례를 사용하는 경우의 구성을 도시한다. 다만, 이것에 한정되지 않고, 도 9a, 도 10a 내지 도 10f, 또는 이들을 조합한 경우의 회로(104)를 도 1a, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 7a, 도 7b, 도 8a 또는 이들을 조합한 경우의 회로(100)가 갖는 회로(104)에 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 회로(105)의 구체적인 예에 대해서 설명한다. 또한, 회로(105)를 반도체 장치, 구동 회로, 또는 게이트 드라이버라고 제시할 수 있다. 또한, 실시형태 1 및 실시형태 2에서 설명한 내용은 설명을 생략한다. 또한, 실시형태 1, 및 실시형태 2에서 설명하는 내용은 본 실시형태에서 설명하는 내용과 자유롭게 조합할 수 있다.
우선, 회로(105)의 일례에 대해서 도 12a를 참조하여 설명한다. 도 9a의 일례에서는, 회로(105)는, 트랜지스터(301)(제 8 트랜지스터라고도 한다), 트랜지스터(302)(제 9 트랜지스터라고도 한다), 트랜지스터(303)(제 10 트랜지스터라고도 한다), 트랜지스터(304)(제 11 트랜지스터라고도 한다), 및 트랜지스터(305)(제 12 트랜지스터라고도 한다)를 갖는다. 다만, 이것에 한정되지 않고, 이들의 트랜지스터 중의 어느 것을 생략할 수 있다. 또는, 이들의 트랜지스터 중의 어느 것을 용량 소자, 저항 소자, 또는 다이오드 등의 다양한 소자, 또는 이들의 중 어느 소자를 조합한 회로로 치환할 수 있다. 또는, 트랜지스터, 용량 소자, 저항 소자, 또는 다이오드 등의 다양한 소자, 또는 이들의 중 어느 소자를 조합한 회로를 새롭게 추가할 수 있다.
또한, 일례로서, 트랜지스터(301) 내지 트랜지스터(305)는 N채널형이다. 특히, 실시형태 1에서 설명하는 트랜지스터(101) 내지 트랜지스터(103), 및 실시형태 2에서 설명하는 트랜지스터(201) 내지 트랜지스터(204)가 N채널형인 경우에는, 트랜지스터(301) 내지 트랜지스터(305)는, N채널형인 것이 바람직하다. 이와 같이, 모든 트랜지스터를 같은 극성으로 할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(301) 내지 트랜지스터(305)는 P채널형인 것이 가능하다.
다음에, 도 12a의 회로(105)의 접속 관계의 일례에 대해서 설명한다. 트랜지스터(301)의 제 1 단자는, 배선(114)과 접속되고, 트랜지스터(301)의 제 2 단자는 노드 A와 접속되고, 트랜지스터(301)의 게이트는 배선(114)과 접속된다. 트랜지스터(302)의 제 1 단자는 배선(114)과 접속되고, 트랜지스터(302)의 제 2 단자는 노드 A와 접속되고, 트랜지스터(302)의 게이트는 배선(113)과 접속된다. 트랜지스터(303)의 제 1 단자는 배선(116)과 접속되고, 트랜지스터(303)의 제 2 단자는 노드 A와 접속되고, 트랜지스터(303)의 게이트는 배선(115)과 접속된다. 트랜지스터(304)의 제 1 단자는 배선(116)과 접속되고, 트랜지스터(304)의 제 2 단자는 배선(111)과 접속되고, 트랜지스터(304)의 게이트는 배선(115)과 접속된다. 트랜지스터(305)의 제 1 단자는, 배선(116)과 접속되고, 트랜지스터(305)의 제 2 단자는 배선(111)과 접속되고, 트랜지스터(305)의 게이트는 배선(113)과 접속된다. 다만, 이것에 한정되지 않고, 그 이외에도 다양한 접속 구성으로 할 수 있다.
또한, 배선(113), 배선(114), 배선(115), 또는 배선(116)에는 실시형태 1에서 설명한 바와 같이, 다양한 신호, 다양한 전압, 또는 다양한 전압을 입력할 수 있다. 여기서는, 일례로서, 배선(113)에는 실시형태 1에서 설명한 신호(IN2)가 입력된다. 배선(114)에는 일례로서, 실시형태 1에서 설명한 신호(IN3)가 입력된다. 배선(115)에는 일례로서, 도 1b 또는 도 3a에 도시하는 신호(IN4)가 입력된다. 배선(116)에는 일례로서 전압 V1이 공급된다. 다만, 이것에 한정되지 않는다.
다음에, 트랜지스터(301) 내지 트랜지스터(305)가 갖는 기능의 일례에 대해서 설명한다. 트랜지스터(301)는 신호(IN3)에 따라, H레벨의 신호(IN2)를 노드 A에 공급하는 타이밍을 제어하여 다이오드로서 기능할 수 있다. 또는, 트랜지스터(301)는 노드 A의 전위에 따라, 배선(114)과 노드 A의 도통 상태를 제어함으로써 신호(IN3)를 노드 A에 공급하는 타이밍을 제어하는 기능을 갖는다. 트랜지스터(302)는, 신호(IN2)에 따라 배선(114)과 노드 A의 도통 상태를 제어함으로써, 신호(IN3)를 노드 A에 공급하는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능할 수 있다. 트랜지스터(303)는, 신호(IN4)에 따라, 배선(116)과 노드 A의 도통 상태를 제어함으로써, 전압 V1을 노드 A에 공급하는 기능을 갖고, 스위치로서 기능할 수 있다. 트랜지스터(304)는, 신호(IN4)에 따라 배선(116)과 배선(111)의 도통 상태를 제어함으로써 전압 V1을 배선(111)에 공급하는 기능을 갖고, 스위치로서 기능할 수 있다. 트랜지스터(305)는, 신호(IN2)에 따라 배선(116)과 배선(111)의 도통 상태를 제어함으로써, 전압 V1을 배선(111)에 공급하는 기능을 갖고, 스위치로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(301) 내지 트랜지스터(305)는, 그 외에도 다양한 기능을 가질 수 있다. 또는, 이들의 소자 또는 회로는 상술한 기능을 가지지 않아도 좋다.
다음에, 회로(105)의 동작에 대해서 도 1b, 도 12b 내지 도 13c를 참조하여 설명한다. 도 12b는 기간 T1에 있어서의 회로(105)의 동작의 모식도의 일례이다. 도 12c는 기간 T2에 있어서의 회로(105)의 동작의 모식도의 일례이다. 도 13a는 기간 T3에 있어서의 회로(105)의 동작의 모식도의 일례이다. 도 13b는 기간 T4에 있어서의 회로(105)의 동작의 모식도의 일례이다. 도 13c는 기간 T5에 있어서의 회로(105)의 동작의 모식도의 일례이다.
우선, 기간 T1에 있어서, 신호(IN2)가 H레벨이 되고, 신호(IN3)가 H레벨이 되고, 신호(IN4)가 L레벨이 된다. 신호(IN3)가 H레벨이 되기 때문에, 트랜지스터(301)가 온한다. 동시에 신호(IN2)가 H레벨이 되기 때문에, 트랜지스터(302), 및 트랜지스터(305)가 온한다. 그러면, 배선(114)과 노드 A가 도통 상태가 되기 때문에, 신호(IN3)는 배선(114)으로부터 트랜지스터(301) 및 트랜지스터(302)를 통하여 노드 A에 공급된다. 따라서, 노드 A의 전위가 상승하기 시작한다. 마찬가지로, 배선(116)과 배선(111)이 도통 상태가 되기 때문에, 전압 V1이 배선(116)으로부터 트랜지스터(305)를 통하여 배선(111)에 공급된다. 따라서 배선(111)의 전위는 V1이 된다. 이 때, 신호(IN4)는 L레벨이기 때문에, 트랜지스터(303), 및 트랜지스터(304)는 오프한다. 따라서, 배선(116)과 노드 A는 비도통 상태가 되고, 배선(116)과 배선(111)은 비도통 상태가 된다. 그 후, 노드 A의 전위가 배선(114)의 전위(V2)에서 트랜지스터(301)의 임계값 전압(Vth301)을 뺀 값(V2-Vth301)이 될 때, 트랜지스터(301)는 오프한다. 마찬가지로, 노드 A의 전위가 배선(113)의 전위(V2)에서 트랜지스터(302)의 임계값 전압(Vth302)을 뺀 값(V2-Vth302)이 될 때, 트랜지스터(302)는 오프한다. 따라서, 배선(114)과 노드 A는 비도통 상태가 된다. 여기서는 일례로서, 노드 A의 전위가 V2-Vth301이 될 때, 트랜지스터(301), 트랜지스터(302)가 오프한다. 따라서, 노드 A는 전위를 V2-Vth301로 유지한 채로 부유 상태가 된다.
다음에, 기간 T2에서는, 신호(IN3)가 L레벨이 되고, 신호(IN4)가 L레벨이 되고, 신호(IN5)가 계속해서 L레벨이 된다. 신호(IN3)가 L레벨이 되기 때문에, 트랜지스터(301)는 계속해서 오프된다. 동시에 신호(IN2)가 L레벨이 되기 때문에, 트랜지스터(302)는 계속해서 오프되고, 트랜지스터(303)는 오프한다. 따라서, 배선(114)과 노드 A는 계속해서 비도통 상태가 되고, 배선(116)과 배선(111)은 비도통 상태가 된다. 이 때, 신호(IN4)는 계속해서 L레벨이기 때문에, 트랜지스터(303) 및 트랜지스터(304)는 계속해서 오프한다. 따라서, 배선(116)과 노드 A는 계속해서 비도통 상태가 되고, 배선(116)과 배선(111)은 계속해서 비도통 상태가 된다.
다음에, 기간 T3에 있어서, 신호(IN2)가 H레벨이 되고, 신호(IN3)가 계속해서 L레벨이 되고, 신호(IN4)가 H레벨이 된다. 신호(IN3)가 계속해서 L레벨이 되기 때문에, 트랜지스터(301)는 계속해서 오프가 된다. 그리고, 신호(IN2)가 H레벨이 되기 때문에, 트랜지스터(302) 및 트랜지스터(304)가 온된다. 그러면, 배선(114)과 노드 A가 도통 상태가 되기 때문에, L레벨의 신호(IN3)가 배선(114)으로부터 트랜지스터(302)를 통하여 노드 A에 공급된다. 마찬가지로, 배선(116)과 배선(111)이 도통 상태가 되기 때문에 전압 V1이 배선(116)으로부터 트랜지스터(305)를 통하여 배선(111)에 공급된다. 이 때, 신호(IN4)가 H레벨이 되기 때문에, 트랜지스터(303), 및 트랜지스터(304)가 온된다. 그러면, 배선(116)과 노드 A가 도통 상태가 되기 때문에, 전압 V1이 배선(116)으로부터 트랜지스터(303)를 통하여 노드 A에 공급된다. 마찬가지로, 배선(116)과 배선(111)이 도통 상태가 되기 때문에, 전압 V1이 배선(116)으로부터 트랜지스터(304)를 통하여 배선(111)에 공급된다. 따라서, 노드 A의 전위는 V1이 되도록 감소하고, 배선(111)의 전위는 V1이 되도록 감소한다.
다음에, 기간 T4에 있어서, 신호(IN2)가 L레벨이 되고, 신호(IN3)가 계속해서 L레벨이 되고, 신호(IN4)가 L레벨이 된다. 신호(IN3)가 계속해서 L레벨이기 때문에, 트랜지스터(301)는 계속해서 오프된다. 그리고, 신호(IN2)가 L레벨이 되기 때문에, 트랜지스터(302), 및 트랜지스터(305)가 오프된다. 따라서, 배선(114)과 노드 A는 비도통 상태가 되고, 배선(116)과 배선(111)은 비도통 상태가 된다. 동시에 신호(IN4)가 L레벨이 되기 때문에, 트랜지스터(303), 및 트랜지스터(304)가 오프된다. 따라서, 배선(116)과 노드 A는 비도통 상태가 되고, 배선(116)과 배선(111)은 비도통 상태가 된다. 이와 같이, 기간 T4에서는, 회로(105)로부터 노드 A 또는 배선(111)에 신호 또는 전압 등을 공급하지 않는 경우가 많다.
다음에, 기간 T5에 있어서, 신호(IN2)가 H레벨이 되고, 신호(IN3)가 계속해서 L레벨이 되고, 신호(IN4)가 계속해서 L레벨이 된다. 신호(IN4)가 계속해서 L레벨이기 때문에, 트랜지스터(303) 및 트랜지스터(304)가 오프된다. 따라서, 배선(116)과 노드 A는 비도통 상태가 되고, 배선(116)과 배선(111)은 비도통 상태가 된다. 마찬가지로, 신호(IN3)가 계속해서 L레벨이기 때문에, 트랜지스터(301)가 계속해서 오프한다. 이 때, 신호(IN2)가 H레벨이 되기 때문에, 트랜지스터(302) 및 트랜지스터(305)가 온된다. 그러면, 배선(114)과 노드 A가 도통 상태가 되기 때문에, L레벨의 신호(IN3)가 배선(114)으로부터 트랜지스터(302)를 통하여 노드 A에 공급된다. 따라서, 노드 A의 전위는 V1로 유지된다. 마찬가지로, 배선(116)과 배선(111)이 도통 상태가 되기 때문에, 전압 V1이 배선(116)으로부터 트랜지스터(305)를 통하여 배선(111)에 공급된다. 따라서, 배선(111)의 전위는 V1로 유지된다.
이상, 도 12a의 회로(105)에 대해서 설명하였다. 도 12a의 회로(105)에서는, 모든 트랜지스터의 극성을 N채널형 또는 P채널형으로 할 수 있다. 따라서, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 도모할 수 있다. 특히, 모든 트랜지스터가 N채널형인 경우, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용할 수 있다. 따라서, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 도모할 수 있다. 다만, 이것에 한정되지 않고, 도 12a의 회로(105)는 P채널형 트랜지스터와 N채널형 트랜지스터로 구성되는 CMOS 회로를 가질 수 있다. 또는, 트랜지스터의 반도체층으로서, 단결정 반도체, 또는 다결정 반도체를 사용할 수 있다.
또는, 도 12a의 회로(105)에서는, 기간 T4 및 기간 T5 중의 적어도 한쪽에 있어서, 트랜지스터(301) 내지 트랜지스터(305)는 오프한다. 따라서, 트랜지스터가 1동작 기간 중에 항상 온 상태가 되지 않기 때문에, 임계값 전압의 상승 또는 이동도의 저하 등의 트랜지스터의 특성 열화를 억제할 수 있다. 특히, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등이 사용되는 경우, 트랜지스터의 특성 열화는 현저히 나타나는 경우가 많다. 그러나, 도 12a의 회로(105)에서는, 트랜지스터의 특성 열화를 억제할 수 있기 때문에, 트랜지스터의 반도체층으로서, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용하는 것이 용이하게 된다. 다만, 이것에 한정되지 않고, 반도체층으로서는, 다결정 반도체, 또는 단결정 반도체를 사용할 수 있다.
또한, 일례로서, 트랜지스터(305)의 채널 폭은 트랜지스터(302)의 채널 폭보다 큰 것이 바람직하다. 또는, 트랜지스터(304)의 채널 폭은 일례로서, 트랜지스터(303)의 채널 폭보다 큰 것이 바람직하다. 왜냐하면, 배선(111)의 부하는 노드 A의 부하보다 큰 경우가 많기 때문에, 배선(111)에 신호 또는 전압 등을 공급하는 트랜지스터의 구동 능력은 노드 A에 신호 또는 전압 등을 공급하는 트랜지스터의 구동 능력보다 큰 경우가 많기 때문이다. 그리고, 트랜지스터(305), 및 트랜지스터(304)는, 배선(111)에 신호 또는 전압을 공급하는 기능을 갖고, 트랜지스터(302) 및 트랜지스터(303)는, 노드 A에 신호 또는 전압을 공급하는 기능을 갖기 때문이다. 다만, 이것에 한정되지 않고, 트랜지스터(305)의 채널 폭은 트랜지스터(302)의 채널 폭보다 작은 것이 가능하다. 또는, 트랜지스터(304)의 채널 폭은 일례로서, 트랜지스터(303)의 채널 폭보다 작은 것이 가능하다. 왜냐하면, 노드 A에는 실시형태 1에서 설명한 트랜지스터(101)의 제 1 단자와 게이트의 사이의 기생 용량에 의하여 노이즈가 생기기 쉽기 때문이다. 그리고, 이 노이즈에 의하여 트랜지스터(101)가 온하고, 배선(111)의 전위가 상승하는 경우가 있기 때문이다.
또한, 일례로서, 트랜지스터(303)의 채널 폭은 트랜지스터(302)의 채널 폭보다 큰 것이 바람직하다. 또는, 트랜지스터(304)의 채널 폭은 일례로서 트랜지스터(305)의 채널 폭보다 큰 것이 바람직하다. 이렇게 함으로써, 노드 A, 및 배선(111)에 생기는 노이즈의 영향을 저감할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(303)의 채널 폭은 트랜지스터(302)의 채널 폭보다 작은 것이 가능하다. 또는, 트랜지스터(304)의 채널 폭은, 트랜지스터(305)의 채널 폭보다 작은 것이 가능하다.
또한, 단자(105a) 및 단자(105c)에는, L레벨의 전위가 V1보다 낮은 신호를 입력할 수 있다. 이와 같이, 트랜지스터(302) 내지 트랜지스터(305)에 역 바이어스를 인가할 수 있기 때문에, 트랜지스터(302) 내지 트랜지스터(305)의 특성 열화를 완화할 수 있다. 또는, 단자(105a) 및 단자(105c)에는, H레벨의 전위가 V2보다 낮은 신호를 입력할 수 있다. 이와 같이, 트랜지스터(302) 내지 트랜지스터(305)가 온할 때의 Vgs를 작게 할 수 있기 때문에, 트랜지스터(302) 내지 트랜지스터(305)의 특성 열화를 억제할 수 있다. 이러한 경우, 배선(113) 및 배선(115)에 L레벨의 전위가 V1보다 낮은 신호, H레벨의 전위가 V2보다 낮은 신호, 또는 L레벨의 전위가 V1보다 낮고, 또 H레벨의 전위가 V2보다 낮은 신호를 입력할 수 있다. 다만, 이것에 한정되지 않고, 단자(105a) 및 단자(105c) 중의 한쪽에 L레벨의 전위가 V1보다 낮은 신호, H레벨의 전위가 V2보다 낮은 신호, 또는 L레벨의 전위가 V1보다 낮고, 또 H레벨의 전위가 V2보다 낮은 신호를 입력할 수 있다. 이 경우, 배선(113)과 배선(115)의 한쪽에 L레벨의 전위가 V1보다 낮은 신호, H레벨의 전위가 V2보다 낮은 신호, 또는 L레벨의 전위가 V1보다 낮고, 또 H레벨의 전위가 V2보다 낮은 신호를 입력할 수 있다. 또는, 단자(105a)가 배선(113)과는 다른 배선과 접속되고, 상기 배선에 L레벨의 전위가 V1보다 낮은 신호, H레벨의 전위가 V2보다 낮은 신호, 또는 L레벨의 전위가 V2보다 낮고, 또, H레벨의 전위가 V2보다 낮은 신호를 입력할 수 있다. 또는, 단자(105c)가 배선(115)과는 다른 배선과 접속되고, 상기 배선에 L레벨의 전위가 V1보다 낮은 신호, H레벨의 전위가 V2보다 낮은 신호, 또는 L레벨의 전위가 V1보다 낮고, 또 H레벨의 전위가 V2보다 낮은 신호를 입력할 수 있다.
또한, 단자(105d)에는 기간 T1, 기간 T3, 및 기간 T4에 있어서, L레벨이 되는 신호를 입력할 수 있다. 예를 들어, 단자(105d)에는 신호(IN2)를 입력할 수 있다. 이 경우, 단자(105d)는 배선(113)과 접속될 수 있다. 이렇게 함으로써, 트랜지스터(303), 트랜지스터(304), 또는 트랜지스터(305)에는 역 바이어스를 인가할 수 있기 때문에, 트랜지스터(303), 트랜지스터(304), 또는 트랜지스터(305)의 특성 열화를 완화할 수 있다.
또한, 실시형태 1, 또는 실시형태 2와 마찬가지로, 배선을 복수의 배선으로 분할할 수 있다. 그리고, 상기 복수의 배선에는 같은 신호 또는 전압을 입력할 수 있고, 각각 다른 신호 또는 전압을 입력할 수 있다. 또는, 상기 복수의 배선은 같은 배선 또는 같은 소자와 접속될 수 있고, 상기 복수의 배선은 각각 다른 배선 또는 소자와 접속될 수 있다. 도 14a의 일례에는, 배선(113)이 배선(113A) 및 배선(113B)이라는 복수의 배선으로 분할되고, 배선(114)이 배선(114A) 및 배선(114B)이라는 복수의 배선으로 분할되고, 배선(115)이 배선(115A) 및 배선(115B)이라는 복수의 배선으로 분할되고, 배선(116)이 배선(116G) 내지 배선(116I)이라는 복수의 배선으로 분할되는 경우의 구성을 도시한다. 그리고, 트랜지스터(302)의 게이트가 배선(113A)과 접속되고, 트랜지스터(305)의 게이트가 배선(113B)과 접속된다. 트랜지스터(302)의 제 1 단자가 배선(114A)과 접속되고, 트랜지스터(301)의 제 1 단자 및 게이트가 배선(114B)과 접속된다. 트랜지스터(303)의 게이트가 배선(115A)과 접속되고, 트랜지스터(304)의 게이트가 배선(115B)과 접속된다. 트랜지스터(303)의 제 1 단자가 배선(116G)과 접속되고, 트랜지스터(304)의 제 1 단자가 배선(116H)과 접속되고, 트랜지스터(305)의 제 1 단자가 배선(116I)과 접속된다. 다만, 이것에 한정되지 않고, 배선(113), 배선(114), 배선(115), 및 배선(116) 중의 한개, 두개, 또는 세개만이 복수의 배선으로 분할될 수 있다.
또한, 도 14a에 있어서, 배선(113A) 및 배선(113B)은, 도 12a의 배선(113)에 대응한다. 따라서, 배선(113)과 마찬가지로, 배선(113A) 및 배선(113B)에는 신호(IN2)를 입력할 수 있고, 배선(113A) 및 배선(113B)은, 신호선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(113A) 및 배선(113B)에는 전압 V1 또는 전압 V2 등의 전압을 공급할 수 있고, 배선(113A) 및 배선(113B)은, 전원선으로서 기능할 수 있다. 또는, 배선(113A) 및 배선(113B)에는, 각각 다른 신호 또는 각각 다른 전압을 입력할 수 있다. 또는, 그 이외에도 배선(113A) 및 배선(113B)에는, 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다.
또한, 도 14a에 있어서, 배선(114A) 및 배선(114B)은, 도 12a의 배선(114)에 대응한다. 따라서, 배선(114)과 마찬가지로, 배선(114A) 및 배선(114B)에는 신호(IN3)를 입력할 수 있고, 배선(114A) 및 배선(114B)은, 신호선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(114A) 및 배선(114B)에는 전압 V1 또는 전압 V2 등의 전압을 공급할 수 있고, 배선(114A) 및 배선(114B)은, 전원선으로서 기능할 수 있다. 또는, 배선(114A) 및 배선(114B)에는, 각각 다른 신호 또는 각각 다른 전압을 입력할 수 있다. 또는, 그 이외에도 배선(114A) 및 배선(114B)에는, 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다.
또한, 도 14a에 있어서, 배선(115A) 및 배선(115B)은 도 12a의 배선(115)에 대응한다. 따라서, 배선(115)과 마찬가지로, 배선(115A) 및 배선(115B)에는 신호(IN4)를 입력할 수 있고, 배선(115A) 및 배선(115B)은, 신호선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(115A) 및 배선(115B)에는 전압 V1 또는 전압 V2 등의 전압을 공급할 수 있고, 배선(115A) 및 배선(115B)은, 전원선으로서 기능할 수 있다. 또는, 배선(115A) 및 배선(115B)에는, 각각 다른 신호 또는 각각 다른 전압을 입력할 수 있다. 또는, 그 이외에도 배선(115A) 및 배선(115B)에는, 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다.
또한, 도 14a에 있어서, 배선(116G) 내지 배선(116I)은 도 12a의 배선(116)에 대응한다. 따라서, 배선(116)과 마찬가지로, 배선(116G) 내지 배선(116I)에는 전압 V1을 공급할 수 있고, 배선(116G) 내지 배선(116I)은 전원선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(116G) 내지 배선(116I)에는 신호(OUT), 또는 신호(IN1) 내지 신호(IN4) 등의 신호를 입력함으로써, 배선(116G) 내지 배선(116I)은 신호선으로서 기능할 수 있다. 또는, 배선(116G) 내지 배선(116I)에는 각각 다른 전압, 또는 각각 다른 신호를 공급할 수 있다. 또는, 그 이외에도 배선(116G) 내지 배선(116I)에는 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다.
또한, 도 14a에 있어서, 배선(116G) 및 배선(116H)에는 기간 T3에 있어서, L레벨이 되는 신호를 입력할 수 있다. 예를 들어, 배선(116G) 및 배선(116H)에는 신호(IN2)를 입력할 수 있다. 이 경우, 배선(116G) 및 배선(116H)은, 실시형태 1 및 실시형태 2에서 설명하는 배선(112)과 접속될 수 있다. 이렇게 함으로써, 트랜지스터(303) 및 트랜지스터(304)에 역 바이어스를 인가할 수 있기 때문에, 트랜지스터(303) 및 트랜지스터(304)의 특성 열화를 억제할 수 있다. 다만, 이것에 한정되지 않고, 배선(116G) 및 배선(116H) 중의 한쪽에만 신호(IN2)를 입력할 수 있다. 또는, 배선(116G) 및/또는 배선(116H)에 신호(OUT), 또는 신호(IN3)를 입력할 수 있다. 이 경우, 배선(116G) 및/또는 배선(116H)은, 실시형태 1 및 실시형태 2에서 설명하는 배선(111) 또는 배선(114)과 접속될 수 있다.
또한, 도 14a에 있어서 배선(116I)에는 기간 T1, 기간 T3, 기간 T5에 있어서, L레벨이 되는 신호를 입력할 수 있다. 예를 들어, 배선(116I)에는 신호(IN2)를 입력할 수 있다. 이 경우, 배선(116I)은 실시형태 1 및 실시형태 2에서 설명하는 배선(112)과 접속될 수 있다. 이렇게 함으로써, 트랜지스터(305)에 역 바이어스를 인가할 수 있기 때문에, 트랜지스터(305)의 특성 열화를 억제할 수 있다. 다만, 이것에 한정되지 않는다.
또한, 도 14b에 도시하는 바와 같이, 트랜지스터(303), 및 트랜지스터(304)를 생략할 수 있다. 이와 같이, 트랜지스터의 개수를 감소시킬 수 있다. 따라서, 레이아웃의 면적의 축소, 또는 수율의 향상 등을 도모할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(303) 및 트랜지스터(304) 중의 한쪽만을 생략할 수 있다.
또한, 도 14b와 마찬가지로, 도 14a에 있어서도 트랜지스터(303) 및/또는 트랜지스터(304)를 생략할 수 있다.
또한, 도 14c에 도시하는 바와 같이, 트랜지스터(305)를 생략할 수 있다. 이와 같이, 트랜지스터의 개수를 감소시킬 수 있다. 따라서, 레이아웃 면적의 축소, 또는 수율의 향상 등을 도모할 수 있다. 다만, 이것에 한정되지 않는다.
또한, 도 14c와 마찬가지로, 도 14a 및 도 14b에 있어서도, 트랜지스터(305)를 생략할 수 있다.
또한, 도 15a에 도시하는 바와 같이, 트랜지스터(302)를 생략할 수 있다. 이와 같이, 트랜지스터의 개수를 감소시킬 수 있다. 따라서, 레이아웃 면적의 축소, 또는 수율의 향상 등을 도모할 수 있다. 다만 이것에 한정되지 않는다.
또한, 도 15a와 마찬가지로, 도 14a 내지 도 14c에 있어서도, 트랜지스터(302)를 생략할 수 있다.
또한, 도 15b에 도시하는 바와 같이, 트랜지스터(301)를 생략할 수 있다. 이와 같이, 트랜지스터의 개수를 감소시킬 수 있다. 따라서, 레이아웃 면적의 축소, 또는 수율의 향상 등을 도모할 수 있다. 다만, 이것에 한정되지 않는다.
또한, 도 15b와 마찬가지로, 도 14a 내지 도 15a에 있어서도, 트랜지스터(301)를 생략할 수 있다.
또한, 도 16a에 도시하는 바와 같이, 트랜지스터(303)를 한쪽의 단자(이하, 양극이라고도 한다)가 노드 A와 접속되고, 다른 쪽의 단자(이하, 음극이라고도 한다)가 배선(115)과 접속되는 다이오드(303a)로 치환할 수 있다. 또는, 트랜지스터(304)를 한쪽의 단자(이하, 양극이라고도 한다)가 배선(111)과 접속되고, 다른 쪽의 단자(이하, 음극이라고도 한다)가 배선(115)과 접속되는 다이오드(304a)로 치환할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(303) 및 트랜지스터(304)의 한쪽을 다이오드로 치환할 수 있다. 또는, 다이오드(303a), 및/또는 다이오드(304a)를 새롭게 추가할 수 있다.
또한, 도 16a와 마찬가지로, 도 14a 내지 도 15b에 있어서도, 트랜지스터(303)를 한쪽의 단자가 노드 A와 접속되고, 다른 쪽의 단자가 배선(115)과 접속되는 다이오드(303a)로 치환할 수 있다. 또는, 트랜지스터(304)를 한쪽의 단자가 배선(111)과 접속되고, 다른 쪽의 단자가 배선(115)과 접속되는 다이오드(304a)로 치환할 수 있다. 또는, 다이오드(303a) 및/또는 다이오드(304a)를 새롭게 추가할 수 있다.
또한, 도시하지 않지만, 도 14a 내지 도 16a에 있어서, 트랜지스터(303)의 제 1 단자가 배선(115)과 접속되고, 트랜지스터(303)의 제 2 단자가 노드 A와 접속되고, 트랜지스터(303)의 게이트가 노드 A와 접속됨으로써, 트랜지스터(303)를 다이오드 접속할 수 있다. 또는, 트랜지스터(304)의 제 1 단자가 배선(115)과 접속되고, 트랜지스터(304)의 제 2 단자가 배선(111)과 접속되고, 트랜지스터(304)의 게이트가 배선(111)과 접속됨으로써, 트랜지스터(304)를 다이오드 접속할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(303)와 트랜지스터(304)의 한쪽을 다이오드 접속할 수 있다.
또한, 도 16b에 도시하는 바와 같이, 트랜지스터(305)를 한쪽 단자(이하, 양극이라고도 한다)가 배선(111)과 접속되고, 다른 쪽의 단자(이하, 음극이라고도 한다)가 배선(113)과 접속되는 다이오드(305a)로 치환할 수 있다. 다만, 이것에 한정되지 않고, 다이오드(305a)를 새롭게 추가할 수 있다.
또한, 도 16b에 도시하는 바와 같이, 도 14a 내지 도 16a에 있어서도, 트랜지스터(305)를 한쪽 단자(이하, 양극이라고도 한다)가 배선(111)과 접속되고, 다른 쪽의 단자(이하, 음극이라고도 한다)가 배선(113)과 접속되는 다이오드(305a)로 치환할 수 있다. 다만, 다이오드(305a)를 새롭게 추가할 수 있다.
또한, 도시하지 않지만, 도 14a 내지 도 16b에 있어서, 트랜지스터(305)의 제 1 단자가 배선(113)과 접속되고, 트랜지스터(305)의 제 2 단자가 배선(111)과 접속되고, 트랜지스터(305)의 게이트가 배선(111)과 접속됨으로써, 트랜지스터(305)를 다이오드 접속할 수 있다. 다만, 이것에 한정되지 않는다.
또한, 도 17a에 도시하는 바와 같이, 트랜지스터(301)의 게이트는 배선(117)과 접속될 수 있다. 따라서, 회로(105)는 새롭게 단자(105g)를 가질 수 있다. 그리고, 배선(117)은 단자(105g)를 통하여 트랜지스터(301)의 게이트와 접속된다. 배선(117)에는 전압 V2가 공급되고, 배선(117)은 전원선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 트랜지스터(301)의 제 1 단자가 배선(117)과 접속되고, 트랜지스터(301)의 게이트는 배선(114)과 접속될 수 있다. 또는, 배선(117)에는 기간 T2에 있어서 H레벨이 되는 신호를 입력할 수 있고, 배선(117)은 신호선으로서 기능할 수 있다. 예를 들어, 배선(117)에 신호(IN2)를 입력할 수 있고, 배선(117)은 배선(113)과 접속될 수 있다. 또는, 그 이외에도 배선(117)에는 다양한 신호, 다양한 전압, 또는 다양한 전류를 입력할 수 있다.
또한, 도 17a와 마찬가지로, 도 14a 내지 도 16b에 있어서도, 트랜지스터(301)의 게이트 또는 트랜지스터(301)의 제 1 단자는 배선(117)과 접속될 수 있다.
또한, 도 17b에 도시하는 바와 같이, 트랜지스터(306) 및 트랜지스터(307)를 새롭게 추가할 수 있다. 일례로서는, 트랜지스터(306) 및 트랜지스터(307)는, 트랜지스터(301) 내지 트랜지스터(305)와 같은 극성인 경우가 많고, N채널형으로 한다. 트랜지스터(306)의 제 1 단자는 배선(116)과 접속되고, 트랜지스터(306)의 제 2 단자는 노드 A와 접속되고, 트랜지스터(306)의 게이트는 배선(118)과 접속된다. 트랜지스터(307)의 제 1 단자는 배선(116)과 접속되고, 트랜지스터(307)의 제 2 단자는 배선(111)과 접속되고, 트랜지스터(307)의 게이트는 배선(118)과 접속된다. 배선(118)에는 일례로서 신호(IN5)가 입력되고, 배선(118)은 신호선으로서 기능할 수 있다. 트랜지스터(306)는, 신호(IN5), 또는 배선(115)의 전위에 따라 배선(116)과 노드 A의 도통 상태를 제어함으로써, 전압 V1이 노드 A에 공급되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능할 수 있다. 트랜지스터(307)는 신호(IN5), 또는 배선(115)의 전위에 따라, 배선(116)과 배선(111)의 도통 상태를 제어함으로써 전압 V1이 배선(111)에 공급되는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능할 수 있다. 신호(IN5)는 일례로서 전단 리셋 신호로서 기능하는 경우가 많다. 다만, 이것에 한정되지 않고, 트랜지스터(306) 및 트랜지스터(307)의 한쪽만을 새롭게 추가할 수 있다.
또한, 도 17b와 마찬가지로, 도 14a 내지 도 17a에 있어서도, 트랜지스터(306) 및/또는 트랜지스터(307)를 새롭게 추가할 수 있다. 트랜지스터(306)의 제 1 단자는 배선(116)과 접속되고, 트랜지스터(306)의 제 2 단자는 노드 A와 접속되고, 트랜지스터(306)의 게이트는 배선(118)과 접속된다. 트랜지스터(307)의 제 1 단자는 배선(116)과 접속되고, 트랜지스터(307)의 제 2 단자는 배선(111)과 접속되고, 트랜지스터(307)의 게이트는, 배선(118)과 접속된다.
또한, 도 17c에 도시하는 바와 같이, 트랜지스터(301) 내지 트랜지스터(305)로서, P채널형 트랜지스터를 사용할 수 있다. 특히, 실시형태 1에서 설명하는 트랜지스터(101) 내지 트랜지스터(103), 및 실시형태 2에서 설명하는 트랜지스터(201) 내지 트랜지스터(204)로서, P채널형 트랜지스터가 사용되는 경우에는, 트랜지스터(301) 내지 트랜지스터(305)로서 P채널형 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(301p), 트랜지스터(302p), 트랜지스터(303p), 트랜지스터(304p), 및 트랜지스터(305p)는, 각각 트랜지스터(301), 트랜지스터(302), 트랜지스터(303), 트랜지스터(304), 트랜지스터(305)에 대응한다.
또한, 도 17c와 마찬가지로, 도 14a 내지 도 17b에 있어서도, 트랜지스터(301) 내지 트랜지스터(305)로서, P채널형 트랜지스터를 사용할 수 있다.
또한, 이미 설명한 바와 같이, 실시형태 1에서 설명한 회로(100)가 갖는 회로(105)에 본 실시형태에서 설명한 회로(105)의 구성을 사용할 수 있다. 도 18a에는, 일례로서, 도 1a의 회로(100)가 갖는 회로(105)에 도 12a의 회로(105)의 일례를 사용하는 경우의 구성을 도시한다. 그리고, 도 18b에는 일례로서, 도 1a의 회로(100)가 갖는 회로(105)에 도 12a의 회로(105)의 일례를 사용하고, 또한, 도 1a의 회로(100)가 갖는 회로(104)에 도 9a의 회로(104)의 일례를 사용하는 경우의 구성을 도시한다. 다만, 이것에 한정되지 않고, 도 12a, 도 14a 내지 도 17c, 또는 이들을 조합한 경우의 회로(105)를 도 1a, 도 5a 내지 도 7b, 도 8a 또는 이들을 조합한 경우의 회로(100)가 갖는 회로(105)에 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 시프트 레지스터의 일례에 대해서 설명한다. 본 실시형태의 시프트 레지스터는, 실시형태 1 내지 실시형태 3의 반도체 장치를 가질 수 있다. 또한, 시프트 레지스터를 반도체 장치, 또는 게이트 드라이버를 제시할 수 있다. 또한, 실시형태 1 내지 실시형태 3에서 설명하는 내용은 그 설명을 생략한다. 또한, 실시형태 1 내지 실시형태 3에서 설명하는 내용은, 본 실시형태에서 설명하는 내용과 자유롭게 조합할 수 있다.
우선, 시프트 레지스터의 일례에 대해서 도 19를 참조하여 설명한다. 시프트 레지스터(400)는, 플립플롭(401_1 내지 401_N)(N은 자연수)이라는 복수의 플립플롭을 갖는다.
또한, 플립플롭(401_1 내지 401_N)은, 각각 실시형태 1 내지 실시형태 3에서 설명하는 반도체 장치에 대응한다. 도 19의 일례에는, 플립플롭(401_1 내지 401_N)으로서 도 1a의 반도체 장치를 사용하는 경우에 대해서 도시한다. 다만, 이것에 한정되지 않고, 플립플롭(401_1 내지 401_N)으로서는, 도 1a의 반도체 장치 외에도 실시형태 1 내지 실시형태 3에서 설명하는 반도체 장치, 또는 그 이외의 다양한 반도체 장치 또는 회로를 사용할 수 있다.
다음에, 시프트 레지스터의 접속 관계에 대해서 설명한다. 시프트 레지스터(400)는, 배선(411_1 내지 411_N), 배선(412), 배선(413), 배선(414), 및 배선(415)과 접속된다. 그리고, 플립플롭(401_i)(i는 1 내지 N 중의 어느 하나)에 있어서, 배선(111)은 배선(411_i)과 접속되고, 배선(112)은 배선(412) 및 배선(413)의 한쪽과 접속되고, 배선(113)은 배선(412) 및 배선(413) 중의 다른 쪽과 접속되고, 배선(114)은 배선(411_i-1)과 접속되고, 배선(115)은 배선(411_i+1)과 접속되고, 배선(116)은 배선(416)과 접속된다. 여기서, 홀수 단의 플립플롭과 짝수 단의 플립플롭을 비교하면, 배선(112) 및 배선(113)이 접속되는 곳이 반대가 되는 경우가 많다. 예를 들어, 홀수 단의 플립플롭에 있어서, 배선(112)이 배선(412)과 접속되고, 배선(113)이 배선(413)과 접속되는 경우, 짝수 단의 플립플롭에 있어서는, 배선(112)이 배선(413)과 접속되고, 배선(113)이 배선(412)과 접속되는 경우가 많다. 한편, 짝수 단의 플립플롭에 있어서, 배선(112)이 배선(413)과 접속되고, 배선(113)이 배선(412)과 접속되는 경우, 짝수 단의 플립플롭에 있어서는, 배선(112)이 배선(412)과 접속되고, 배선(113)이 배선(413)과 접속되는 경우가 많다. 다만, 이것에 한정되지 않고, 그 외에도 다양한 접속 구성으로 할 수 있다.
또한, 플립플롭(401_1)에서는, 배선(114)은 배선(414)과 접속되는 경우가 많다. 그리고, 플립플롭(401_N)에서는, 배선(115)은 배선(415)과 접속되는 경우가 많다.
또한, 배선(411_1 내지 411_N)은, 각각 실시형태 1 내지 실시형태 3에서 설명하는 배선(111)에 대응한다. 배선(412)은 실시형태 1 내지 실시형태 3에서 설명하는 배선(112) 또는 배선(113)에 대응한다. 배선(413)은, 실시형태 1 내지 실시형태 3에서 설명하는 배선(112) 또는 배선(113)에 대응한다. 배선(414)은, 실시형태 1 내지 실시형태 3에서 설명하는 배선(114)에 대응한다. 배선(415)은, 실시형태 1 내지 실시형태 3에서 설명하는 배선(115)에 대응한다. 배선(416)은 실시형태 1 내지 실시형태 3에서 설명하는 배선(116)에 대응한다.
다음에, 배선(411_1 내지 411_N), 배선(412), 배선(413), 배선(414), 배선(415), 배선(416)에 입력 또는 출력되는 신호 또는 전압의 일례에 대해서 설명한다. 배선(411_1 내지 411_N)으로부터는 일례로서, 각각 신호 GOUT_1 내지 신호 GOUT_N이 출력된다. 신호 GOUT_1 내지 신호 GOUT_N은 각각 플립플롭(401_1 내지 401_N)의 출력 신호이다. 그리고, 신호 GOUT_1 내지 신호 GOUT_N은, 실시형태 1 내지 실시형태 3에서 설명하는 신호(OUT)에 대응하고, 출력 신호, 선택 신호, 전송 신호, 스타트 신호, 리셋 신호, 게이트 신호, 또는 주사 신호로서 기능할 수 있다. 배선(412)에는 일례로서 신호 GCK가 입력된다. 신호 GCK는 실시형태 1 내지 실시형태 3에서 설명하는 신호(IN1) 또는 신호(IN2)에 대응하여 클록 신호로서 기능할 수 있다. 배선(413)에는 일례로서, 신호 GCKB가 입력된다. 신호 GCKB는, 실시형태 1 내지 실시형태 3에서 설명하는 신호(IN1) 또는 신호(IN2)에 대응하고, 반전 클록 신호로서 기능할 수 있다. 배선(414)에는 일례로서 신호(GSP)가 입력된다. 신호(GSP)는 실시형태 1 내지 실시형태 3에서 설명하는 신호(IN3)에 대응하고, 스타트 신호, 또는 수직 동기 신호로서 기능할 수 있다. 배선(415)에는 일례로서 신호(GRE)가 입력된다. 신호(GRE)는 실시형태 1 내지 실시형태 3에서 설명하는 신호(IN4)에 대응하여 리셋 신호로서 기능할 수 있다. 배선(416)에는 일례로서 전압 V1이 입력된다. 다만, 이것에 한정되지 않고, 배선(411_1 내지 411_N), 배선(412), 배선(413), 배선(414), 배선(415), 및/또는 배선(416)에는 그 외에도 다양한 신호, 다양한 전류, 다양한 전압을 입력할 수 있다. 예를 들어, 배선(412), 배선(413), 배선(414), 및/또는 배선(415)에 전압 V1 또는 전압 V2 등의 전압이 공급될 수 있다. 또는, 배선(416)에 신호(GOUT_1) 내지 신호(GOUT_N), 신호(GCK), 신호(GCKB), 신호(GSP), 또는 신호(GRE) 등의 신호가 입력될 수 있다. 또는, 배선(411_1 내지 411_N), 배선(412), 배선(413), 배선(414), 배선(415), 및/또는 배선(416)에 신호 또는 전압 등을 입력하지 않고, 이들의 배선을 부유 상태로 할 수 있다.
또한, 배선(411_1 내지 411_N)은, 신호선, 게이트선, 주사선, 또는 출력 신호선으로서 기능할 수 있다. 배선(412)은, 신호선, 또는 클록 신호선으로서 기능할 수 있다. 배선(413)은, 신호선, 또는 클록 신호선으로서 기능할 수 있다. 배선(414)은 신호선으로서 기능할 수 있다. 배선(415)은, 신호선으로서 기능할 수 있다. 배선(416)은, 전원선 또는 그라운드선으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(411_1 내지 411_N), 배선(412), 배선(413), 배선(414), 배선(415), 및/또는 배선(416)은, 그 이외에도 다양한 배선으로서 기능할 수 있다. 예를 들어, 배선(412), 배선(413), 배선(414), 및/또는 배선(415)에 전압이 공급되는 경우, 이들의 배선은 전원선으로서 기능할 수 있다. 또는, 배선(416)에 신호가 입력되는 경우, 배선(416)은 신호선으로서 기능할 수 있다.
또한, 이미 설명한 바와 같이, 시프트 레지스터에는 다상의 클록 신호, 또는 비평형의 클록 신호를 입력할 수 있다.
또한, 배선(412), 배선(413), 배선(414), 배선(415), 및 배선(416)에는 회로(420)로부터 신호 또는 전압 등이 입력된다. 회로(420)는 시프트 레지스터(400)에 신호 또는 전압 등을 공급함으로써, 시프트 레지스터(400)를 제어하는 기능을 갖고, 제어 회로, 또는 컨트롤러 등으로서 기능할 수 있다. 본 실시형태에서는, 일례로서 회로(420)는 배선(412), 배선(413), 배선(414), 배선(415), 및 배선(416)에 각각 신호(GCK), 신호(GCKB), 신호(GSP), 신호(GRE), 전압 V1을 공급한다. 다만, 이것에 한정되지 않고, 회로(420)는 시프트 레지스터(400)뿐만 아니라, 그 외에도 다양한 회로(예를 들어, 신호선 구동 회로, 주사선 구동 회로, 및/또는 화소 등)에 신호 또는 전압을 공급하여 이들의 회로를 제어할 수 있다.
또한, 회로(420)는 일례로서 회로(421), 및 회로(422)를 갖는다. 회로(421)는, 정전원 전압, 부전원 전압, 그라운드 전압, 기준 전압 등의 전원 전압을 생성하는 기능을 갖고, 전원 회로, 또는 레귤레이터로서 기능할 수 있다. 회로(422)는 클록 신호, 반전 클록 신호, 스타트 신호, 리셋 신호, 및/또는 비디오 신호 등의 다양한 신호를 생성하는 기능을 갖고, 타이밍 제네레이터로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 회로(420)는, 회로(421) 및 회로(422) 이외에도 다양한 회로, 또는 다양한 소자를 가질 수 있다. 예를 들어, 회로(420)는 오실레이터, 레벨 시프트 회로, 인버터 회로, 버퍼 회로, DA 변환 회로, AD 변환 회로, 오피(OP) 앰프, 시프트 레지스터, 룩업 테이블(look up table), 코일, 트랜지스터, 용량 소자, 저항 소자, 및/또는 분주기(分周器) 등을 가질 수 있다.
다음에, 도 19의 시프트 레지스터의 동작에 대해서 도 20의 타이밍 차트를 참조하여 설명한다. 도 20은 시프트 레지스터의 동작을 설명하기 위한 타이밍 차트의 일례이다. 도 20에는 신호(GSP), 신호(GRE), 신호(GCK), 신호(GCKB), 신호(GOUT_1), 신호(GOUT_i-1), 신호(GOUT_i), 신호(GOUT_i+1), 및 신호(GOUT_N)의 일례를 도시한다. 또한, 실시형태 1 내지 실시형태 3의 반도체 장치의 동작과 공통인 부호는 그 설명을 생략한다.
플립플롭(401_i)의 동작에 대해서 설명한다. 우선, 신호(GOUT_i-1)가 H레벨이 된다. 그러면, 플립플롭(401_i)은 기간 T1에 있어서의 동작을 시작하고, 신호(GOUT_i)는 L레벨이 된다. 그 후, 신호(GCK), 및 신호(GCKB)가 반전한다. 그러면, 플립플롭(401_i)은 기간 T2에 있어서의 동작을 시작하고, 신호(GOUT_i)는 H레벨이 된다. 신호(GOUT_i)는 플립플롭(401_i-1)에 리셋 신호로서 입력되고, 또 플립플롭(401_i+1)에 스타트 신호로서 입력된다. 따라서, 플립플롭(401_i-1)은, 기간 T3에 있어서의 동작을 시작하고, 플립플롭(401_i+1)은 기간 T1에 있어서의 동작을 시작한다. 그 후, 신호(GCK), 및 신호(GCKB)가 다시 반전한다. 그러면, 플립플롭(401_i+1)은 기간 T2에 있어서의 동작을 시작하고, 신호(GOUT_i+1)가 H레벨이 된다. 신호(GOUT_i+1)는 플립플롭(401_i)에 리셋 신호로서 입력된다. 따라서, 플립플롭(401_i)이 기간 T3에 있어서의 동작을 시작하기 때문에, 신호(GOUT_i)는 L레벨이 된다. 그 후, 다시 신호(GOUT_i-1)가 H레벨이 될 때까지는, 플립플롭(401_i)은 신호(GCK) 및 신호(GCKB)가 반전할 때마다 기간 T4에 있어서의 동작과 기간 T5에 있어서의 동작을 반복한다.
또한, 플립플롭(401_1)에서는, 전단(前段)의 플립플롭의 출력 신호 대신에 신호(GSP)가 회로(420)로부터 배선(414)을 통하여 입력된다. 따라서, 신호(GSP)가 H레벨이 되면, 플립플롭(401_1)은 기간 T1에 있어서의 동작을 시작한다.
또한, 플립플롭(401_N)에서는, 다음 단의 플립플롭의 출력 신호 대신에 신호(GRE)가 회로(420)로부터 배선(415)을 통하여 입력된다. 따라서, 신호(GRE)가 H레벨이 되면, 플립플롭(401_N)은 기간 T3에 있어서의 동작을 시작한다.
이상, 본 실시형태의 시프트 레지스터의 동작에 대해서 설명하였다. 본 실시형태의 시프트 레지스터는, 실시형태 1 내지 실시형태 3의 반도체 장치를 사용함으로써 상기 반도체 장치와 같은 이점을 얻을 수 있다.
또한, 실시형태 1 내지 실시형태 3에서 설명한 바와 같이, 신호(GCK) 및 신호(GCKB)의 관계를 비평형으로 할 수 있다. 예를 들어, 도 21a의 타이밍 차트에 도시하는 바와 같이, 신호(GCK) 및 신호(GCKB)에 있어서, H레벨이 되는 기간이 L레벨이 되는 기간보다 짧게 되도록 할 수 있다. 이와 같이 함으로써, 신호(GOUT_1) 내지 신호(GOUT_N)에 지연 또는 일그러짐 등이 생겨도 이들의 신호가 H레벨이 되는 기간을 방지할 수 있다. 따라서, 본 실시형태의 시프트 레지스터가 표시 장치에 사용되는 경우, 복수 행이 동시에 선택되는 것을 방지한다. 다만, 이것에 한정되지 않고, 신호(GCK), 및/또는 신호(GCKB)에 있어서 H레벨이 되는 기간이 L레벨이 되는 기간보다 긴 것이 가능하다.
또한, 실시형태 1 내지 실시형태 3에서 설명한 바와 같이, 다상의 클록 신호를 사용할 수 있다. 예를 들어, 도 21b의 타이밍 차트에 도시하는 바와 같이, M상(M은 자연수)의 클록 신호를 사용할 수 있다. 이 경우, 신호(GOUT_1) 내지 신호(GOUT_N)가, 어느 단에서 H레벨이 되는 기간은 그 전후의 단에 있어서 H레벨이 되는 기간과 겹쳐질 수 있다. 따라서, 본 실시형태가 표시 장치에 사용되는 경우, 복수 행이 동시에 선택된다. 이로써, 다른 행의 화소로의 비디오 신호를 프리 차지 전압으로서 사용할 수 있다.
도 21b에 있어서, M≤8인 것이 바람직하다. 보다 바람직하게는, M≤6이다. 더 바람직하게는, M≤4이다. 왜냐하면, 시프트 레지스터가 표시 장치의 주사선 구동 회로에 사용되는 경우, M이 지나치게 크면, 화소에 복수 종류의 비디오 신호가 기록되기 때문이다. 그리고, 상기 화소에 부정한 비디오 신호가 입력되는 기간이 길게 되기 때문에, 표시 품위가 저하하는 경우가 있기 때문이다.
또한, 도 21b와 마찬가지로, 도 21a의 타이밍 차트에 있어서도 다상의 클록 신호를 사용할 수 있다.
또한, 배선(415)은 다른 배선과 공유, 또는 생략될 수 있다. 예를 들어, 배선(415)은, 배선(412), 배선(413), 배선(414), 또는 배선(416)과 공유되는 것이 가능하다. 이 경우, 배선(415)이 생략되고, 플립플롭(401_N)에 있어서, 배선(115)은 배선(412), 배선(413), 배선(414), 또는 배선(416)과 접속될 수 있다. 다른 예로서, 배선(415)을 생략할 수 있다. 이 경우, 플립플롭(401_N)에 있어서, 도 14b와 마찬가지로, 회로(105)가 갖는 트랜지스터(303) 및 트랜지스터(304)를 생략할 수 있다.
또한, 플립플롭(401_1 내지 401_N)의 구성에 따라서는, 새로운 배선을 추가할 수 있다. 예를 들어, 도 17a 또는 도 17b에 도시하는 바와 같이, 전압 V2, 또는 전단(全段) 리셋 신호로서 기능할 수 있는 신호 등을 필요로 하는 경우, 새로운 배선을 추가할 수 있다. 그리고, 새롭게 추가하는 배선에는 회로(420)로부터 신호 또는 전압 등을 공급할 수 있다.
또한, 도 22에 도시하는 바와 같이, 플립플롭(401_1 내지 401_N)에 각각 트랜지스터(431)를 추가하는 것이 가능하다. 트랜지스터(431)의 극성은 트랜지스터(101)와 같은 극성인 것이 바람직하고, N채널형인 경우가 많다. 다만, 이것에 한정되지 않고, 트랜지스터(431)는 P채널형인 것이 가능하다. 플립플롭(401_i)에 있어서, 트랜지스터(431)의 제 1 단자는 배선(112)과 접속되고, 트랜지스터(431)의 제 2 단자는 배선(417_i)과 접속되고, 트랜지스터(431)의 게이트는 노드 A와 접속된다. 그리고, 플립플롭(401_i)에 있어서, 배선(111)은 배선(411_i)과 접속되고, 배선(112)은 배선(412)과 배선(413)의 한쪽과 접속되고, 배선(113)은 배선(412)과 배선(413)의 다른 쪽과 접속되고, 배선(114)은 배선(417_i-1)과 접속되고, 배선(115)은 배선(411_i+1)과 접속되고, 배선(116)은 배선(416)과 접속된다. 이렇게 함으로써, 배선(411_1 내지 411_N)에 화소 또는 게이트선 등의 부하가 접속되는 경우라도, 다음 단의 플립플롭을 구동하기 위한 전송 신호에 일그러짐 또는 지연 등이 생기지 않는다. 따라서, 시프트 레지스터의 지연의 영향을 저감시킬 수 있다. 다만, 이것에 한정되지 않고, 배선(114)은 배선(411_i-1)과 접속될 수 있다. 또는, 배선(115)은 배선(417_i+1)과 접속될 수 있다. 또는, 배선(417_1 내지 417_N)의 전위를 V1로 유지하기 위한 트랜지스터를 새롭게 추가할 수 있다.
또한, 도 22에 있어서도, 도 21a와 마찬가지로, 신호(GCK)와 신호(GCKB)를 비평형으로 할 수 있다. 또는, 도 21b와 마찬가지로, 다상의 클록 신호를 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 표시 장치의 일례에 대해서 설명한다.
우선, 도 23a를 참조하여 액정 표시 장치의 시스템 블록의 일례에 대해서 설명한다. 액정 표시 장치는, 회로(5361), 회로(5362), 회로(5363_1), 회로(5363_2), 화소부(5364), 회로(5365), 및 조명 장치(5366)를 갖는다. 화소부(5364)에는 복수의 배선(5371)이 회로(5362)에서 연장되어 배치되고, 복수의 배선(5372)이 회로(5363_1), 및 회로(5363_2)에서 연장되어 배치된다. 그리고, 복수의 배선(5371)과 복수의 배선(5372)의 교차 영역에는 각각 액정 소자 등의 표시 소자를 갖는 화소(5367)가 매트릭스 상태로 배치된다.
회로(5361)는 영상 신호(5360)에 따라, 회로(5362), 회로(5363_1), 회로(5363_2), 및 회로(5365)에 신호, 전압, 또는 전류 등을 공급하는 기능을 갖고, 컨트롤러, 제어 회로, 타이밍 제네레이터, 전원 회로, 또는 레귤레이터 등으로서 기능할 수 있다. 본 실시형태에서는, 일례로서 회로(5361)는 회로(5362)에 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCK), 신호선 구동 회로용 반전 클록 신호(SCKB), 비디오 신호용 데이터(DATA), 래치 신호(LAT)를 공급한다. 또는, 회로(5361)는 일례로서, 회로(5363_1), 및 회로(5363_2)에, 주사선 구동 회로용 스타트 신호(GSP), 주사선 구동 회로용 클록 신호(GCK), 및 반전 주사선 구동 회로용 클록 신호(GCKB)를 공급한다. 또는, 회로(5361)는 회로(5365)에 백 라이트 제어 신호(BLC)를 공급한다. 다만, 이것에 한정되지 않고, 회로(5361)는 그 이외에도 다양한 신호, 다양한 전압, 또는 다양한 전류 등을 회로(5362), 회로(5363_1), 회로(5363_2), 및 회로(5365)에 공급할 수 있다.
회로(5362)는, 회로(5361)로부터 공급되는 신호(예를 들어, SSP, SCK, SCKB, DATA, LAT)에 따라, 비디오 신호를 복수의 배선(5371)에 출력하는 기능을 갖고, 신호선 구동 회로로서 기능할 수 있다. 회로(5363_1), 회로(5363_2)는, 회로(5361)로부터 공급되는 신호(GSP, GCK, GCKB)에 따라, 주사 신호를 복수의 배선(5372)에 출력하는 기능을 갖고, 주사선 구동 회로로서 기능할 수 있다. 회로(5365)는 회로(5361)로부터 공급되는 신호(BLC)에 따라, 조명 장치(5366)에 공급하는 전력의 양, 또는 시간 등을 제어함으로써, 조명 장치(5366)의 휘도(또는 평균 휘도)를 제어하는 기능을 갖고, 전원 회로로서 기능할 수 있다.
또한, 복수의 배선(5371)에 비디오 신호가 입력되는 경우, 복수의 배선(5371)은 신호선, 비디오 신호선, 또는 소스선 등으로서 기능할 수 있다. 복수의 배선(5372)에 주사 신호가 입력되는 경우, 복수의 배선(5372)은 신호선, 주사선, 또는 게이트선 등으로서 기능할 수 있다. 다만, 이것에 한정되지 않는다.
또한, 회로(5363_1), 회로(5363_2)에 같은 신호가 회로(5361)로부터 입력되는 경우, 회로(5363_1)가 복수의 배선(5372)에 출력하는 주사 신호와 회로(5363_2)가 복수의 배선(5372)에 출력하는 주사 신호는, 대략 같은 타이밍이 되는 경우가 많다. 따라서, 회로(5363_1), 회로(5363_2)가 구동하는 부하를 작게 할 수 있다. 따라서, 표시 장치를 크게 할 수 있다. 또는, 표시 장치를 고정세로 할 수 있다. 또는, 회로(5363_1) 및 회로(5363_2)가 갖는 트랜지스터의 채널 폭을 작게 할 수 있기 때문에, 협(狹) 프레임의 표시 장치를 얻을 수 있다. 다만, 이것에 한정되지 않고, 회로(5361)는 회로(5363_1) 및 회로(5363_2)에 상이한 신호를 공급할 수 있다.
또한, 회로(5363_1) 및 회로(5363_2)의 한쪽을 생략할 수 있다.
또한, 화소부(5364)에는 용량선, 전원선, 주사선 등의 배선을 새롭게 배치할 수 있다. 그리고, 회로(5361)는, 이들의 배선에 신호 또는 전압 등을 출력할 수 있다. 또는, 회로(5363_1) 및 회로(5363_2)와 같은 회로를 새롭게 추가하고, 이 새롭게 추가한 회로는 새롭게 추가한 배선에 주사 신호 등의 신호를 출력할 수 있다.
또한, 화소(5367)가 표시 소자로서 EL 소자 등의 발광 소자를 가질 수 있다. 이 경우, 도 23b에 도시하는 바와 같이, 표시 소자가 발광할 수 있기 때문에, 회로(5365), 및 조명 장치(5366)는 생략될 수 있다. 그리고, 표시 소자에 전력을 공급하기 위해서, 전원선으로서 기능할 수 있는 복수의 배선(5373)을 화소부(5364)에 배치할 수 있다. 회로(5361)는 전압(ANO)이라는 전원 전압을 배선(5373)에 공급할 수 있다. 이 배선(5373)은 화소의 색 요소별로 접속될 수 있고, 모든 화소에 공통하여 접속될 수 있다.
또한, 도 23b에서는, 일례로서 회로(5361)는, 회로(5363_1) 및 회로(5363_2)에 상이한 신호를 공급하는 경우의 일례를 도시한다. 회로(5361)는, 주사선 구동 회로용 스타트 신호(GSP1), 주사선 구동 회로용 클록 신호(GCK1), 및 반전 주사선 구동 회로용 클록 신호(GCKB1) 등의 신호를 회로(5363_1)에 공급한다. 그리고, 회로(5361)는 주사선 구동 회로용 스타트 신호(GSP2), 주사선 구동 회로용 클록 신호(GCK2), 및 반전 주사선 구동 회로용 클록 신호(GCKB2) 등의 신호를 회로(5363_2)에 공급한다. 이 경우, 회로(5363_1)는, 복수의 배선(5372) 중, 홀수행째의 배선만을 주사하고, 회로(5363_2)는 복수의 배선(5372) 중 짝수행째의 배선만을 주사할 수 있다. 따라서, 회로(5363_1) 및 회로(5363_2)의 구동 주파수를 작게 할 수 있기 때문에, 소비 전력의 저감을 도모할 수 있다. 또는, 1단분의 플립플롭을 레이아웃하는 것이 가능한 면적을 크게 할 수 있다. 따라서, 표시 장치를 고정세로 할 수 있다. 또는, 표시 장치를 대형으로 할 수 있다. 다만, 이것에 한정되지 않고, 도 23a와 마찬가지로, 회로(5361)는 회로(5363_1) 및 회로(5363_2)에 동일한 신호를 출력할 수 있다.
또한, 도 23b와 마찬가지로, 도 23a에 있어서도, 회로(5361)는 회로 (5363_1) 및 회로(5363_2)에 상이한 신호를 공급할 수 있다.
이상, 표시 장치의 시스템 블록의 일례에 대해서 설명하였다.
다음에, 표시 장치의 구성의 일례에 대해서 도 24a 내지 도 24e를 참조하여 설명한다.
도 24a에서는, 화소부(5364)에 신호를 출력하는 기능을 갖는 회로(예를 들어, 회로(5362), 회로(5363_1) 및 회로(5363_2) 등)는, 화소부(5364)와 같은 기판(5380)에 형성된다. 그리고, 회로(5361)는 화소부(5364)와 다른 기판에 형성된다. 이와 같이, 외부 부품의 개수가 감소되기 때문에, 비용의 저감을 도모할 수 있다. 또는, 기판(5380)에 입력되는 신호 또는 전압의 수가 감소되기 때문에, 기판(5380)과 외부 부품의 접속수를 감소시킬 수 있다. 따라서, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
또한, 회로가 화소부(5364)와 다른 기판에 형성되는 경우, 상기 기판은 TAB(Tape Automated Bonding) 방식에 의하여 FPC(Flexible Printed Circuit)에 실장될 수 있다. 또는 상기 기판은 COG(Chip On Glass) 방식에 의하여 화소부(5364)와 같은 기판(5380)에 실장될 수 있다.
또한, 회로가 화소부(5364)와 다른 기판에 형성되는 경우, 상기 기판에는 단결정 반도체를 사용한 트랜지스터를 형성할 수 있다. 따라서, 상기 기판에 형성되는 회로는 구동 주파수의 향상, 구동 전압의 향상, 출력 신호의 편차의 저감 등의 이점을 얻을 수 있다.
또한, 외부 회로로부터는, 입력 단자(5381)를 통하여 신호, 전압, 또는 전류 등이 입력되는 경우가 많다.
도 24b에서는, 구동 주파수가 낮은 회로(예를 들어, 회로(5363_1) 및 회로(5363_2))는, 화소부(5364)와 같은 기판(5380)에 형성된다. 그리고, 회로(5361), 및 회로(5362)는, 화소부(5364)와 다른 기판에 형성된다. 이로써, 이동도가 작은 트랜지스터에 의하여 기판(5380)에 형성되는 회로를 구성할 수 있다. 따라서, 트랜지스터의 반도체층으로서 비단결정 반도체, 비정질 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용할 수 있다. 따라서, 표시 장치의 대형화, 공정수의 삭감, 비용의 저감, 또는 수율의 향상 등을 도모할 수 있다.
또한, 도 24c에 도시하는 바와 같이, 회로(5362)의 일부(회로(5362a))가 화소부(5364)와 같은 기판(5380)에 형성되고, 남은 회로(5362)(회로(5362b))가 화소부(5364)와는 다른 기판에 형성될 수 있다. 회로(5362a)는 이동도가 낮은 트랜지스터에 의하여 구성할 수 있는 회로(예를 들어, 시프트 레지스터, 셀렉터, 스위치 등)를 갖는 경우가 많다. 그리고, 회로(5362b)는, 이동도가 높고, 특성 편차가 작은 트랜지스터에 의하여 구성하는 것이 바람직한 회로(예를 들어, 시프트 레지스터, 래치 회로, 버퍼 회로, DA 변환 회로, AD 변환 회로 등)를 갖는 경우가 많다. 이와 같이 함으로써, 도 24b와 마찬가지로, 트랜지스터의 반도체층으로서 비단결정 반도체, 비정질 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용할 수 있게 되고, 또한, 외부 부품의 삭감을 도모할 수 있다.
도 24d에서는, 화소부(5364)에 신호를 출력하는 기능을 갖는 회로(예를 들어, 회로(5362), 회로(5363_1), 회로(5363_2) 등), 및 이들의 회로를 제어하는 기능을 갖는 회로(예를 들어, 회로(5361))는, 화소부(5364)와 다른 기판에 형성된다. 이로써 화소부와 그 주변 회로를 상이한 기판에 형성할 수 있기 때문에, 수율의 향상을 도모할 수 있다.
또한, 도 24d와 마찬가지로, 도 24a 내지 도 24c에 있어서도, 회로(5363_1) 및 회로(5363_2)를 화소부(5364)와 다른 기판에 형성할 수 있다.
도 24e에서는, 회로(5361)의 일부(회로(5361a))가 화소부(5364)와 같은 기판(5380)에 형성되고, 남은 회로(5361)(회로(5361b))가 화소부(5364)와 다른 기판에 형성된다. 회로(5361a)는 이동도가 작은 트랜지스터에 의하여 구성할 수 있는 회로(예를 들어, 스위치, 셀렉터, 레벨 시프트 회로 등)를 갖는 경우가 많다. 그리고, 회로(5361b)는 이동도가 높고, 편차가 작은 트랜지스터를 사용하여 구성하는 것이 바람직한 회로(예를 들어, 시프트 레지스터, 타이밍 제네레이터, 오실레이터, 레귤레이터, 또는 아날로그 버퍼 등)를 갖는 경우가 많다.
또한, 도 24a 내지 도 24d에 있어서도, 회로(5361a)를 화소부(5364)와 같은 기판에 형성하고, 회로(5361b)를 화소부(5364)와 다른 기판에 형성할 수 있다.
이상, 본 실시형태의 표시 장치를 설명하였다. 회로(5363_1) 및 회로(5363_2)로서, 실시형태 1 내지 실시형태 4의 반도체 장치 또는 시프트 레지스터를 사용하는 것이 가능하다. 이 경우, 회로(5363_1) 및 회로(5363_2)와 화소부가 같은 기판에 형성됨으로써, 상기 기판에 형성되는 모든 트랜지스터의 극성을 N채널형 또는 P채널형으로 할 수 있다. 따라서, 공정수의 삭감, 수율의 향상, 신뢰성의 향상, 또는 비용의 삭감을 도모할 수 있다. 특히, 모든 트랜지스터의 극성이 N채널형인 경우에는, 트랜지스터의 반도체층으로서 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용할 수 있다. 따라서, 표시 장치의 대형화, 비용의 저감, 또는 수율의 향상 등을 도모할 수 있다.
또한, 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 반도체층으로서 사용하는 트랜지스터는, 임계값 전압의 증가, 또는 이동도의 저하 등의 특성 열화가 생기는 경우가 많다. 그러나, 실시형태 1 내지 실시형태 4의 반도체 장치 또는 시프트 레지스터는, 트랜지스터의 특성 열화를 억제할 수 있기 때문에, 표시 장치의 수명(壽命)을 길게 할 수 있다.
또한, 회로(5362)의 일부로서, 실시형태 1 내지 실시형태 4의 반도체 장치, 또는 시프트 레지스터를 사용할 수 있다. 예를 들어, 회로(5362a)는, 실시형태 1 내시 실시형태 4의 반도체 장치, 또는 시프트 레지스터를 가질 수 있다.
(실시형태 6)
본 실시형태에서는, 신호선 구동 회로의 일례에 대해서 설명한다. 또한, 신호선 구동 회로를 반도체 장치, 또는 신호 생성 회로라고 제시할 수 있다.
신호선 구동 회로의 일례에 대해서 도 25a를 참조하여 설명한다. 신호선 구동 회로는, 회로(502_1 내지 502_N)(N은 자연수)라는 복수의 회로와, 회로(500)와, 회로(501)를 갖는다. 그리고, 회로(502_1 내지 502_N)는, 각각 트랜지스터(503_1 내지 503_k)(k는 자연수)라는 복수의 트랜지스터를 갖는다. 트랜지스터(503_1 내지 503_k)는, N채널형이다. 다만, 이것에 한정되지 않고, 트랜지스터(503_1 내지 503_k)는 P채널형으로 할 수 있고, CMOS형의 스위치로 할 수 있다.
신호선 구동 회로의 접속 관계에 대해서, 회로(502_1)를 예로 하여 설명한다. 트랜지스터(503_1 내지 503_k)의 제 1 단자는, 배선(505_1)과 접속된다. 트랜지스터(503_1 내지 503_k)의 제 2 단자는 각각 배선(S1 내지 Sk)과 접속된다. 트랜지스터(503_1 내지 503_k)의 게이트는 각각 배선(504_1 내지 504_k)과 접속된다. 예를 들어, 트랜지스터(503_1)의 제 1 단자는, 배선(505_1)과 접속되고, 트랜지스터(503_1)의 제 2 단자는, 배선(S1)과 접속되고, 트랜지스터(503_1)의 게이트는, 배선(504_1)과 접속된다.
회로(500)는, 배선(504_1 내지 504_k)을 통하여 신호를 회로(502_1 내지 502_N)에 공급하는 기능을 갖고, 시프트 레지스터, 또는 디코더 등으로서 기능할 수 있다. 상기 신호는 디지털 신호인 경우가 많고, 선택 신호로서 기능할 수 있다. 그리고, 배선(504_1 내지 504_k)은 신호선으로서 기능할 수 있다.
회로(501)는, 신호를 회로(502_1 내지 502_N)에 출력하는 기능을 갖고, 비디오 신호 생성 회로 등으로서 기능할 수 있다. 예를 들어, 회로(501)는 배선(505_1)을 통하여 신호를 회로(502_1)에 공급한다. 동시에, 배선(502_2)을 통하여 신호를 회로(502_2)에 공급한다. 상기 신호는 아날로그 신호인 경우가 많고, 비디오 신호로서 기능할 수 있다. 그리고, 배선(505_1 내지 505_N)은, 신호선으로서 기능할 수 있다.
회로(502_1 내지 502_N)는, 회로(501)의 출력 신호를 어느 배선에 출력하는지를 선택하는 기능을 갖고, 셀렉터 회로로서 기능할 수 있다. 예를 들어, 회로(502_1)는, 회로(501)가 배선(505_1)에 출력하는 신호를 배선(S1 내지 Sk) 중 어느 배선에 출력하는지를 선택하는 기능을 갖는다.
트랜지스터(503_1 내지 503_k)는, 각각 회로(500)의 출력 신호에 따라, 배선(505_1)과 배선(S1 내지 Sk)의 도통 상태를 제어하는 기능을 갖고, 스위치로서 기능한다.
다음에, 도 25a의 신호선 구동 회로의 동작에 대해서 도 25b의 타이밍 차트를 참조하여 설명한다. 도 25b에는 배선(504_1)에 입력되는 신호(514_1) 내지 배선(504_2)에 입력되는 신호(514_2), 배선(504_k)에 입력되는 신호(514_k)에 입력되는 배선(505_1)에 입력되는 신호(515_1), 및 배선(505_2)에 입력되는 신호(515_2)의 일례를 도시한다.
또한, 신호선 구동 회로의 1동작 기간은 표시 장치에 있어서의 1게이트 선택 기간에 대응한다. 1게이트 선택 기간이란, 어느 행에 속하는 화소가 선택되고, 상기 화소에 비디오 신호를 기록할 수 있는 기간을 가리킨다.
또한, 1게이트 선택 기간은, 기간 T0, 기간 T1 내지 기간 Tk로 분할된다. 기간 T0은, 선택된 행에 속하는 화소에 프리 차지용의 전압을 동시에 인가하기 위한 기간이고, 프리 차지 기간으로서 기능할 수 있다. 기간 T1 내지 기간 Tk는 각각 선택된 행에 속하는 화소에 비디오 신호를 기록하기 위한 기간이고, 기록 기간으로서 기능할 수 있다.
또한, 편의상, 회로(502_1)의 동작을 예로 들어, 신호선 구동 회로의 동작을 설명한다.
우선, 기간 T0에 있어서, 회로(500)는 배선(504_1) 내지 배선(504_k)에 H레벨의 신호를 출력한다. 그러면, 트랜지스터(503_1) 내지 트랜지스터(503_k)가 온하기 때문에, 배선(505_1)과, 배선(S1) 내지 배선(Sk)이 도통 상태가 된다. 이 때, 회로(501)는 배선(505_1)에 프리 차지 전압 Vp를 공급하기 때문에, 프리 차지 전압 Vp는 트랜지스터(503_1) 내지 트랜지스터(503_k)를 통하여 배선(S1) 내지 배선(Sk)에 각각 출력된다. 그리고, 프리 차지 전압 Vp는 선택된 행에 속하는 화소에 기록되기 때문에, 선택된 행에 속하는 화소가 프리 차지된다.
다음에, 기간 T1에 있어서, 회로(500)는 H레벨의 신호를 배선(504_1)에 출력한다. 그러면, 트랜지스터(503_1)가 온하기 때문에, 배선(505_1)과, 배선(S1)이 도통 상태가 된다. 그리고, 배선(505_1)과 배선(S2) 내지 배선(Sk)이 비도통 상태가 된다. 이 때, 회로(501)는 신호(Data(S1))를 배선(505_1)에 출력한다고 가정하면, 신호(Data(S1))는 트랜지스터(503_1)를 통하여 배선(S1)에 출력된다. 이로써, 신호(Data(S1))는 배선(S1)과 접속되는 화소 중, 선택된 행에 속하는 화소에 기록된다.
다음에, 기간 T2에 있어서, 회로(500)는 H레벨의 신호를 배선(504_2)에 출력한다. 그러면, 트랜지스터(503_2)가 온하기 때문에, 배선(505_2)과, 배선(S2)이 도통 상태가 된다. 그리고, 배선(505_1)과 배선(S1)이 비도통 상태가 되고, 배선(505_1)과 배선(S3) 내지 배선(Sk)이 계속해서 비도통 상태가 된다. 이 때, 회로(501)는 신호(Data(S2))를 배선(505_1)에 출력한다고 가정하면, 신호(Data(S2))는 트랜지스터(503_2)를 통하여 배선(S2)에 출력된다. 이로써, 신호(Data(S2))는 배선(S2)과 접속되는 화소 중, 선택된 행에 속하는 화소에 기록된다.
그 후, 기간 Tk까지 회로(500)는 배선(504_1) 내지 배선(504_k)에 H레벨의 신호를 순차로 출력하기 때문에, 기간 T1 및 기간 T2와 마찬가지로, 기간 T3부터 기간 Tk까지 회로(500)는 배선(504_3) 내지 배선(504_k)에 H레벨의 신호를 순차로 출력한다. 따라서, 트랜지스터(503_1) 내지 트랜지스터(503_k)가 순차로 온한다. 따라서, 회로(501)로부터 출력되는 신호는, 배선(S1) 내지 배선(Sk)에 순차로 출력된다. 이로써, 선택된 행에 속하는 화소에 신호를 순차로 기록할 수 있다.
이상, 신호선 구동 회로의 일례에 대해서 설명하였다. 본 실시형태의 신호선 구동 회로는 셀렉터로서 기능하는 회로를 갖기 때문에, 신호의 수, 또는 배선의 수를 감소시킬 수 있다. 또는, 화소에 비디오 신호를 기록하기 전(기간 T0)에, 프리 차지하기 위한 전압을 화소에 기록하기 때문에, 비디오 신호의 기록 시간을 짧게 할 수 있다. 따라서, 표시 장치의 대형화, 표시 장치의 고정세화를 도모할 수 있다. 다만, 이것에 한정되지 않고, 기간 T0을 생략하고, 화소에 프리 차지하지 않아도 좋다.
또한, k가 지나치게 크면, 화소로의 기록 시간이 짧게 되기 때문에, 비디오 신호를 화소에 기록하는 것이 시간 내에 종료하지 않는 경우가 있다. 따라서, k≤6인 것이 바람직하다. 보다 바람직하게는, k≤3인 것이 바람직하다. 더 바람직하게는, k=2인 것이 바람직하다.
특히, 화소의 색 요소가 n개(n은 자연수)로 분할되는 경우, k=n으로 할 수 있다. 예를 들어, 화소의 색 요소가 적(R), 녹(G), 청(B)의 3개로 분할되는 경우, k=3인 것이 가능하다. 이 경우, 1게이트 선택 기간은, 기간 T0, 기간 T1, 기간 T2, 기간 T3으로 분할된다. 그리고, 기간 T1, 기간 T2, 기간 T3에서는, 각각 적(R)색 화소, 녹(G)색 화소, 청(B)색 화소에 비디오 신호를 기록할 수 있다. 다만, 이것에 한정되지 않고, 기간 T1, 기간 T2, 기간 T3의 순서는 임의로 설정할 수 있다.
특히, 화소가 n개(n은 자연수)의 서브 화소(이하, 서브 픽셀, 또는 부(副)화소라고도 한다)로 분할되는 경우, k=n으로 할 수 있다. 예를 들어, 화소가 2개의 서브 화소로 분할되는 경우, k=2인 것이 가능하다. 이 경우, 1게이트 선택 기간은, 기간 T0, 기간 T1, 기간 T2로 분할된다. 그리고, 기간 T1에서는, 2개의 서브 화소의 한쪽에 비디오 신호를 기록하고, 기간 T2에서는, 2개의 서브 화소의 다른 쪽에 비디오 신호를 기록할 수 있다.
또한, 회로(500), 및 회로(502_1) 내지 회로(502_N)의 구동 주파수가 낮은 경우가 많기 때문에, 회로(500) 및 회로(502_1) 내지 회로(502_N)는 화소부와 같은 기판에 형성할 수 있다. 이로써, 화소부가 형성되는 기판과 외부 회로의 접속수를 감소시킬 수 있기 때문에, 수율의 향상, 또는 신뢰성의 향상 등을 도모할 수 있다. 또한, 도 24c에 도시하는 바와 같이, 주사선 구동 회로도 화소부와 같은 기판에 형성됨으로써, 외부 회로와의 접속수를 더 감소시킬 수 있다.
또한, 회로(500)로서, 실시형태 1 내시 실시형태 4의 반도체 장치 또는 시프트 레지스터를 사용할 수 있다. 이 경우, 회로(500)가 갖는 모든 트랜지스터의 극성을 N채널형, 또는 P채널형으로 할 수 있다. 따라서, 공정수의 삭감, 수율의 향상, 또는 비용의 삭감을 도모할 수 있다.
또한, 회로(500)뿐만 아니라, 회로(502_1) 내지 회로(502_N)가 갖는 모든 트랜지스터의 극성도 N채널형, 또는 P채널형으로 할 수 있다. 따라서, 회로(500), 및 회로(502_1) 내지 회로(502_N)가 화소부와 같은 기판에 형성되는 경우, 공정수의 삭감, 수율의 향상, 또는 비용의 삭감을 도모할 수 있다. 특히, 모든 트랜지스터의 극성을 N채널형으로 함으로써, 트랜지스터의 반도체층으로서, 비단결정 반도체, 비정질 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용할 수 있다. 왜냐하면, 회로(500), 및 회로(502_1) 내지 회로(502_N)의 구동 주파수는, 낮은 경우가 많기 때문이다.
(실시형태 7)
본 실시형태에 있어서는, 액정 표시 장치에 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다.
도 26a는, 화소의 일례를 도시한다. 화소(5420)는, 트랜지스터(5421), 액정 소자(5422), 및 용량 소자(5423)를 갖는다. 그리고, 트랜지스터(5421)의 제 1 단자는, 배선(5431)과 접속되고, 트랜지스터(5421)의 제 2 단자는 액정 소자(5422)의 한쪽의 전극 및 용량 소자(5423)의 한쪽의 전극과 접속되고, 트랜지스터(5421)의 게이트는, 배선(5432)과 접속된다. 액정 소자(5422)의 다른 쪽의 전극은, 전극(5434)과 접속되고, 용량 소자(5423)의 다른 쪽의 전극은, 배선(5433)과 접속된다.
배선(5431)에는, 일례로서, 비디오 신호가 입력될 수 있다. 배선(5432)에는, 일례로서, 주사 신호, 선택 신호, 또는 게이트 신호가 입력될 수 있다. 배선(5433)에는, 일례로서, 일정의 전압이 공급될 수 있다. 전극(5434)에는 일례로서, 일정의 전압이 공급될 수 있다. 다만, 이것에 한정되지 않고, 배선(5431)에는 프리 차지 전압이 공급됨으로써, 비디오 신호의 기록 시간을 짧게 할 수 있다. 또는, 배선(5433)에는 신호가 입력됨으로써, 액정 소자(5422)에 인가되는 전압을 제어할 수 있다. 또는, 전극(5434)에 신호가 입력됨으로써, 프레임 반전 구동을 실현할 수 있다.
또한, 배선(5431)은, 신호선, 비디오 신호선, 또는 소스선으로서 기능할 수 있다. 배선(5432)은, 신호선, 주사선, 또는 게이트선으로서 기능할 수 있다. 배선(5433)은 전원선, 또는 용량선으로서 기능할 수 있다. 전극(5434)은, 공통 전극, 또는 대향 전극으로서 기능할 수 있다. 다만, 이것에 한정되지 않고, 배선(5431), 배선(5432)에 전압이 공급되는 경우, 이들의 배선은 전원선으로서 기능할 수 있다. 또는, 배선(5433)에 신호가 입력되는 경우, 배선(5433)은 신호선으로서 기능할 수 있다.
트랜지스터(5421)는, 배선(5431)과 액정 소자(5422)의 한쪽의 전극과의 도통 상태를 제어함으로써, 화소에 비디오 신호를 기록하는 타이밍을 제어하는 기능을 갖고, 스위치로서 기능할 수 있다. 용량 소자(5423)는, 액정 소자(5422)의 한쪽의 전극과, 배선(5433)의 사이의 전위차를 유지하고, 액정 소자(5422)에 인가되는 전압을 일정으로 유지하는 기능을 갖고, 유지 용량으로서 기능한다. 다만, 이것에 한정되지 않는다.
도 26b에는, 도 26a의 화소의 동작을 설명하기 위한 타이밍 차트의 일례를 도시한다. 도 26b에는, 신호(5422_j)(j는 자연수), 신호(5442_j+1), 신호(5441_i)(i는 자연수), 신호(5441_i+1), 및 전압(5442)을 도시한다. 그리고, 도 26b에는 제 k 프레임(k는 자연수) 및 제 k+1 프레임을 도시한다. 또한, 신호(5422_j), 신호(5442_j+1), 신호(5441_i), 신호(5441_i+1) 및 전압(5442)은 각각 j행째의 배선(5432)에 입력되는 신호, j+1행째의 배선(5432)에 입력되는 신호, i열째의 배선(5431)에 입력되는 신호, i+1열째의 배선(5431)에 입력되는 신호, 배선(5432)에 공급되는 전압의 일례이다.
j행 i열째에 속하는 화소(5420)의 동작에 대해서 설명한다. 신호(5422_j)가 H레벨이 되면, 트랜지스터(5421)가 온한다. 따라서, i열째의 배선(5431)과 액정 소자(5422)의 한쪽의 전극이 도통 상태가 되기 때문에, 신호(5441_j)가 트랜지스터(5421)를 통하여 액정 소자(5422)의 한쪽의 전극에 입력된다. 그리고, 용량 소자(5423)는 이 때의 액정 소자(5422)의 한쪽의 전극의 전위와 배선(5433)의 전위의 전위차를 유지한다. 따라서, 그 후, 다시 신호(5422_j)가 H레벨로 될 때까지 액정 소자(5422)에 인가되는 전압은 일정하다. 그리고, 액정 소자(5422)는 인가되는 전압에 따른 계조를 표현한다.
또한, 도 26b에는, 정극성의 신호와 부극성의 신호가 1행 선택 기간마다 교대로 배선(5431)에 입력되는 경우의 일례를 도시한다. 정극성의 신호란, 전위가 기준 값(예를 들어, 전극(5434)의 전위)보다 높은 신호이며, 부극성의 신호란, 전위가 기준 값(예를 들어, 전극(5434)의 전위)보다 낮은 신호이다. 다만, 이것에 한정되지 않고, 배선(5431)에 입력되는 신호는, 1프레임 기간 중, 같은 극성인 것이 가능하다.
또한, 도 26b에는 신호(5441_i)의 극성과 신호(5441_i+1)의 극성이 서로 상이한 경우의 일례를 도시한다. 다만, 이것에 한정되지 않고, 신호(5441_i)의 극성과 신호(5441_i+1)의 극성은 같은 것이 가능하다.
또한, 도 26b에는 신호(5442_j)가 H레벨이 되는 기간과, 신호(5442_j+1)가 H레벨이 되는 기간과 겹쳐지지 않는 경우의 일례를 도시한다. 다만, 이것에 한정되지 않고, 도 26c에 도시하는 바와 같이, 신호(5442_j)가 H레벨이 되는 기간과, 신호(5442_j+1)가 H레벨이 되는 기간과 겹쳐질 수 있다. 이 경우, 배선(5431)에는 1프레임 기간 중, 같은 극성의 신호가 공급되는 것이 바람직하다. 이로써, j행째의 화소에 기록되는 신호(5441_j)를 사용하여 j+1행째의 화소를 프리 차지할 수 있다. 이로써, 화소에 비디오 신호를 기록하는 시간을 짧게 할 수 있다. 따라서, 표시 장치를 고정세로 할 수 있다. 또는, 표시 장치의 표시부를 크게 할 수 있다. 또는, 1프레임 기간에 있어서, 배선(5431)에 같은 극성의 신호가 입력되기 때문에, 소비 전력을 삭감할 수 있다.
또한, 도 27a의 화소 구성과, 도 26c의 타이밍 차트를 조합함으로써, 도트 반전 구동을 실현할 수 있다. 도 27a의 화소 구성에서는, 화소(5420(i,j))는, 배선(5431_i)과 접속된다. 한편, 화소(5420(i,j+1))는 배선(5431_i+1)과 접속된다. 즉, i열째에 속하는 화소는, 1행마다 교대로 배선(5431_i)과 배선(5431_i+1)과 접속된다. 이로써, i열째에 속하는 화소는 1행마다 교대로 정극성의 신호와 부극성의 신호가 기록되기 때문에, 도트 반전 구동을 실현할 수 있다. 다만, 이것에 한정되지 않고, i열째에 속하는 화소는 복수 행(예를 들어, 2행 또는 3행)마다 교대로 배선(5431_i)과 배선(5431_i+1)과 접속될 수 있다.
또한, 화소 구성으로서는, 서브 픽셀 구조를 사용할 수 있다. 도 27b 및 도 27c에는, 화소를 2개의 서브 화소로 분할하는 경우의 구성을 도시한다. 그리고, 도 27b에는, 1S+2G라고 불리는 서브 픽셀 구조를 도시하고, 도 27c에는 2S+1G라고 불리는 서브 픽셀 구조를 도시한다. 서브 화소(5420A) 및 서브 화소(5420B)는, 화소(5420)에 대응한다. 트랜지스터(5421A) 및 트랜지스터(5421B)는, 트랜지스터(5421)에 대응한다. 액정 소자(5422A) 및 액정 소자(5422B)는, 액정 소자(5422)에 대응한다. 용량 소자(5423A) 및 용량 소자(5423B)는, 용량 소자(5423)에 대응한다. 배선(5431A) 및 배선(5431B)은, 배선(5431)에 대응한다. 배선(5432A) 및 배선(5432B)은, 배선(5432)에 대응한다.
이상, 본 실시형태의 화소 구성, 및 화소의 구동 방법에 대해서 설명하였다. 본 실시형태의 화소와, 실시형태 1 내지 실시형태 6의 반도체 장치, 시프트 레지스터, 표시 장치, 또는 신호선 구동 회로를 조합함으로써, 다양한 이점을 얻을 수 있다. 예를 들어, 화소로서, 서브 픽셀 구조를 사용하는 경우, 표시 장치를 구동하기 위해서 필요한 신호의 수가 증가한다. 따라서, 게이트선의 수, 또는 소스선의 수가 증가한다. 결과적으로, 화소부가 형성되는 기판과 외부 회로의 접속수가 대폭으로 증가하는 경우가 있다. 그러나, 게이트선의 수가 증가해도 실시형태 5에서 설명한 바와 같이, 주사선 구동 회로를 화소부와 같은 기판에 형성할 수 있다. 따라서, 화소부가 형성되는 기판과 외부 회로의 접속수를 대폭으로 증가시키지 않고, 서브 픽셀 구조의 화소를 사용할 수 있다. 또는, 소스선의 수가 증가해도, 실시형태 6에서 설명한 신호선 구동 회로를 화소부와 같은 기판에 형성할 수 있다. 따라서, 화소부가 형성되는 기판과, 외부 회로의 접속수를 대폭으로 증가시키지 않고, 서브 픽셀 구조의 화소를 사용할 수 있다.
또는, 용량선에 신호를 입력하는 경우, 화소부가 형성되는 기판과 외부 회로의 접속수가 대폭으로 증가하는 경우가 있다. 그래서, 용량선에 실시형태 1 내지 실시형태 4의 반도체 장치 또는 시프트 레지스터를 사용하여 신호를 공급할 수 있다. 그리고, 실시형태 1 내지 실시형태 4의 반도체 장치 또는 시프트 레지스터는, 화소부와 같은 기판에 형성할 수 있다. 따라서, 화소부가 형성되는 기판과 외부 회로의 접속수를 대폭으로 증가시키지 않고, 용량선에 신호를 입력할 수 있다.
또는, 교류 구동을 사용하는 경우, 화소에 비디오 신호를 기록하는 시간이 짧게 된다. 결과적으로, 화소에 비디오 신호를 기록하는 시간이 부족한 경우가 있다. 마찬가지로, 서브 픽셀 구조의 화소를 사용하는 경우, 화소에 비디오 신호를 기록하는 시간이 짧게 된다. 결과적으로, 화소에 비디오 신호를 기록하는 시간이 부족한 경우가 있다. 그래서, 실시형태 6의 신호선 구동 회로를 사용하여 화소에 비디오 신호를 기록할 수 있다. 이 경우, 화소에 비디오 신호를 기록하기 전에 화소에 프리 차지용의 전압을 기록하기 때문에, 짧은 시간에 화소에 비디오 신호를 기록할 수 있다. 또는, 도 21b에 도시하는 바와 같이, 어느 행이 선택되는 기간과, 다른 행이 선택되는 기간을 겹침으로써, 다른 행의 비디오 신호를 프리 차지용의 전압으로서 사용할 수 있다.
(실시형태 8)
본 실시형태에서는, 표시 장치의 단면 구조의 일례에 대해서 도 29a 내지 도 29c를 참조하여 설명한다.
도 29a는 표시 장치의 상면도의 일례이다. 기판(5391)에 구동 회로(5392)와 화소부(5393)가 형성된다. 구동 회로(5392)의 일례로서는, 주사선 구동 회로, 또는 신호선 구동 회로 등이 있다.
도 29b에는, 도 29a의 A-B 단면의 일례를 도시한다. 그리고, 도 29b에는 기판(5400)과 기판(5400) 위에 형성되는 도전층(5401)과 도전층(5401)을 덮도록 형성되는 절연층(5402)과, 도전층(5401) 및 절연층(5402) 위에 형성되는 반도체층(5403a)과, 반도체층(5403a) 위에 형성되는 반도체층(5403b)과, 반도체층(5403b) 위 및 절연층(5402) 위에 형성되는 도전층(5404)과, 절연층(5402) 위 및 도전층(5404) 위에 형성되고, 개구부를 갖는 절연층(5405)과, 절연층(5405) 위 및 절연층(5405)의 개구부에 형성되는 도전층(5406)과, 절연층(5405) 위 및 도전층(5406) 위에 배치되는 절연층(5408)과 절연층(5405) 위에 형성되는 액정층(5407)과 액정층(5407) 위 및 절연층(5408) 위에 형성되는 도전층(5409)과 도전층(5409) 위에 형성되는 기판(5410)을 도시한다.
도전층(5401)은, 게이트 전극으로서 기능할 수 있다. 절연층(5402)은, 게이트 절연막으로서 기능할 수 있다. 도전층(5404)은 배선, 트랜지스터의 전극, 또는 용량 소자의 전극 등으로서 기능할 수 있다. 절연층(5405)은, 층간막, 또는 평탄화막으로서 기능할 수 있다. 도전층(5406)은, 배선, 화소 전극, 또는 반사 전극으로서 기능할 수 있다. 절연층(5408)은, 씰재로서 기능할 수 있다. 도전층(5409)은, 대향 전극, 또는 공통 전극으로서 기능할 수 있다.
여기서, 구동 회로(5392)와 도전층(5409)의 사이에는 기생 용량이 생기는 경우가 있다. 결과적으로, 구동 회로(5392)의 출력 신호 또는 각 노드의 전위에 일그러짐 또는 지연 등이 생긴다. 또는, 소비 전력이 크게 된다. 그러나, 도 29b에 도시하는 바와 같이, 구동 회로(5392) 위에 씰재로서 기능할 수 있는 절연층(5408)을 형성함으로써, 구동 회로(5392)와 도전층(5409)의 사이에 생기는 기생 용량을 저감시킬 수 있다. 왜냐하면, 씰재의 유전율은 액정층의 유전율보다 낮은 경우가 많기 때문이다. 따라서, 구동 회로(5392)의 출력 신호 또는 각 노드의 전위의 일그러짐 또는 지연을 저감할 수 있다. 또는, 구동 회로(5392)의 소비 전력을 저감할 수 있다.
또한, 도 29c에 도시하는 바와 같이, 구동 회로(5392)의 일부 위에 씰재로서 기능할 수 있는 절연층(5408)을 형성할 수 있다. 이러한 경우라도, 구동 회로(5392)와 도전층(5409)의 사이에 생기는 기생 용량을 저감할 수 있기 때문에, 구동 회로(5392)의 출력 신호 또는 각 노드의 전위의 일그러짐 또는 지연을 저감할 수 있다. 다만, 이것에 한정되지 않고, 구동 회로(5392) 위에 씰재로서 기능할 수 있는 절연층(5408)이 형성되지 않는 것이 가능하다.
또한, 표시 소자는 액정 소자에 한정되지 않고, EL 소자, 또는 전기 영동 소자 등의 다양한 표시 소자를 사용할 수 있다.
이상, 본 실시형태에서는, 표시 장치의 단면 구조의 일례에 대해서 설명하였다. 이러한 구조와 실시형태 1 내시 실시형태 4의 반도체 장치 또는 시프트 레지스터를 조합할 수 있다. 예를 들어, 트랜지스터의 반도체층으로서 비단결정 반도체, 비정질 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용하는 경우, 트랜지스터의 채널 폭이 크게 되는 경우가 많다. 그러나, 본 실시형태에서 설명한 바와 같이, 구동 회로의 기생 용량을 작게 할 수 있으면, 트랜지스터의 채널 폭을 작게 할 수 있다. 따라서, 레이아웃 면적의 축소를 도모할 수 있기 때문에, 표시 장치를 협 프레임으로 할 수 있다. 또는, 표시 장치를 고정세로 할 수 있다.
(실시형태 9)
본 실시형태에서는, 트랜지스터의 구조의 일례에 대해서 도 30a 내지 도 30c를 참조하여 설명한다.
도 30a는, 톱 게이트형의 트랜지스터의 구성의 일례이다. 도 30b는, 보텀 게이트형의 트랜지스터의 구성의 일례이다. 도 30c는, 반도체 기판을 사용하여 제작되는 트랜지스터 구조의 일례이다.
도 30a에는, 기판(5260)과, 기판(5260) 위에 형성되는 절연층(5261)과, 절연층(5261) 위에 형성되고, 영역(5262a), 영역(5262b), 영역(5262c), 영역(5262d), 및 영역(5262e)을 갖는 반도체층(5262)과, 반도체층(5262)을 덮도록 형성되는 절연층(5263)과, 반도체층(5262) 및 절연층(5263) 위에 형성되는 도전층(5264)과, 절연층(5263) 및 도전층(5264) 위에 형성되고, 개구부를 갖는 절연층(5265)과, 절연층(5265) 위 및 절연층(5265)의 개구부에 형성되는 도전층(5266)과, 도전층(5266) 위 및 절연층(5265) 위에 형성되고, 개구부를 갖는 절연층(5267)과, 절연층(5267) 위 및 절연층(5267)의 개구부에 형성되는 도전층(5268)과, 절연층(5267) 위 및 도전층(5268) 위에 형성되고, 개구부를 갖는 절연층(5269)과, 절연층(5269) 위 및 절연층(5269)의 개구부에 형성되는 발광층(5270)과, 절연층(5269) 위 및 발광층(5270) 위에 형성되는 도전층(5271)을 도시한다.
도 30b에는, 기판(5300)과 기판(5300) 위에 형성되는 도전층(5301)과, 도전층(5301)을 덮도록 형성되는 절연층(5302)과, 도전층(5301) 및 절연층(5302) 위에 형성되는 반도체층(5303a)과, 반도체층(5303a) 위에 형성되는 반도체층(5303b)과, 반도체층(5303b) 위 및 절연층(5302) 위에 형성되는 도전층(5304)과, 절연층(5302) 위 및 도전층(5304) 위에 형성되고, 개구부를 갖는 절연층(5305)과, 절연층(5305) 위 및 절연층(5305)의 개구부에 형성되는 도전층(5306)과, 절연층(5305) 위 및 도전층(5306) 위에 배치되는 액정층(5307)과, 액정층(5307) 위에 형성되는 도전층(5308)을 도시한다.
도 30c에는, 영역(5353) 및 영역(5355)을 갖는 반도체 기판(5352)과, 반도체 기판(5352) 위에 형성되는 절연층(5356)과, 반도체 기판(5352) 위에 형성되는 절연층(5354)과, 절연층(5356) 위에 형성되는 도전층(5357)과, 절연층(5354), 절연층(5356) 및 도전층(5357) 위에 형성되고, 개구부를 갖는 절연층(5358)과, 절연층(5358) 위 및 절연층(5358)의 개구부에 형성되는 도전층(5359)을 도시한다. 이로써, 영역(5350)과 영역(5351)에 각각 트랜지스터가 형성된다.
절연층(5261)은, 하지막으로서 기능할 수 있다. 절연층(5354)은, 소자간 분리층(예를 들어, 필드 산화막)으로서 기능한다. 절연층(5263), 절연층(5302), 절연층(5356)은, 게이트 절연막으로서 기능할 수 있다. 도전층(5264), 도전층(5301), 도전층(5357)은, 게이트 전극으로서 기능할 수 있다. 절연층(5265), 절연층(5267), 절연층(5305), 및 절연층(5358)은, 층간막, 또는 평탄화막으로서 기능할 수 있다. 도전층(5266), 도전층(5304), 및 도전층(5359)은, 배선, 트랜지스터의 전극, 또는 용량 소자의 전극 등으로서 기능할 수 있다. 도전층(5268), 및 도전층(5306)은, 화소 전극, 또는 반사 전극 등으로서 기능할 수 있다. 절연층(5269)은, 제방으로서 기능할 수 있다. 도전층(5271), 및 도전층(5308)은, 대향 전극, 또는 공통 전극 등으로서 기능할 수 있다.
기판(5260) 및 기판(5300)의 일례로서는, 유리 기판, 석영 기판, 실리콘 기판(또는 단결정 기판), SOI 기판, 플라스틱 기판, 금속 기판, 스테인리스 기판, 스테인리스·스틸·호일을 갖는 기판, 텅스텐 기판, 텅스텐·호일을 갖는 기판 또는 가요성 기판 등이 있다. 유리 기판의 일례로서는, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프타레이트(PEN), 폴리에테르설폰(PES)으로 대표되는 플라스틱 또는 아크릴 등의 가요성을 갖는 합성 수지 등이 있다. 그 이외에도, 접합 필름(폴리프로필렌, 폴리에스테르, 비닐, 폴리플루오르화비닐, 염화비닐 등) 섬유 상태의 재료를 포함하는 종이, 기재(基材) 필름(폴리에스텔, 폴리아미드, 무기 증착 필름, 종이류 등) 등이 있다.
반도체 기판(5352)으로서는, 일례로서, n형 또는 p형의 도전형을 갖는 단결정 Si 기판을 사용할 수 있다. 다만, 이것에 한정되지 않고, 기판(5260)과 같은 것을 사용할 수 있다. 영역(5353)은, 일례로서, 반도체 기판(5352)에 불순물이 첨가된 영역이며, 웰(well)로서 기능한다. 예를 들어, 반도체 기판(5352)이 p형의 도전형을 갖는 경우, 영역(5353)은 n형의 도전형을 갖고, n웰로서 기능한다. 한편, 반도체 기판(5352)이 n형의 도전형을 갖는 경우, 영역(5353)은 p형의 도전형을 갖고, p웰로서 기능한다. 영역(5355)은, 일례로서, 불순물이 반도체 기판(5352)에 첨가된 영역이며, 소스 영역 및 드레인 영역으로서 기능한다. 또한, 반도체 기판(5352)에 LDD 영역을 형성할 수 있다.
절연층(5261)의 일례로서는, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화질화실리콘(SiOxNy)(x>y), 질화산화실리콘(SiNxOy)(x>y) 등의 산소 또는 질소를 갖는 막, 또는 이들의 적층 구조 등이 있다. 절연층(5261)이 2층 구조로 형성되는 경우의 일례로서는, 1층째의 절연막으로서 질화실리콘막을 형성하고, 2층째의 절연막으로서 산화실리콘막을 형성할 수 있다. 절연층(5261)이 3층 구조로 형성되는 경우의 일례로서는, 1층째의 절연막으로서 산화실리콘막을 형성하고, 2층째의 절연막으로서 질화실리콘막을 형성하고, 3층째의 절연막으로서 산화실리콘막을 형성할 수 있다.
반도체층(5262), 반도체층(5303a), 및 반도체층(5303b)의 일례로서는, 비단결정 반도체(비정질(아모퍼스) 실리콘, 다결정 실리콘, 미결정 실리콘 등) 단결정 반도체, 화합물 반도체 또는 산화물 반도체(ZnO, InGaZnO, SiGe, GaAs, IZO, ITO, SnO, TiO, AlZnSnO(AZTO)), 유기 반도체, 또는 카본나노튜브 등이 있다.
또한, 예를 들어, 영역(5262a)은, 불순물이 반도체층(5262)에 첨가되지 않는 진성(眞性)의 상태이며, 채널 영역으로서 기능한다. 다만, 영역(5262a)에 미소한 불순물을 첨가할 수 있고, 영역(5262a)에 첨가되는 불순물은, 영역(5262b), 영역(5262c), 영역(5262d), 또는 영역(5262e)에 첨가되는 불순물의 농도보다 낮은 것이 바람직하다. 영역(5262b) 및 영역(5262d)은, 저농도로 불순물이 첨가된 영역이며, LDD(Lightly Doped Drain: LDD) 영역으로서 기능한다. 다만, 영역(5262b) 및 영역(5262d)을 생략할 수 있다. 영역(5262c) 및 영역(5262e)은, 고농도로 불순물이 반도체층(5262)에 첨가된 영역이며, 소스 영역 또는 드레인 영역으로서 기능한다.
또한, 반도체층(5303b)은, 불순물 원소로서 인 등이 첨가된 반도체층이며, n형의 도전형을 갖는다.
또한, 반도체층(5303a)으로서, 산화물 반도체, 또는 화합물 반도체가 사용되는 경우, 반도체층(5303b)을 생략할 수 있다.
절연층(5263), 절연층(5302), 및 절연층(5356)의 일례로서는, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화질화실리콘(SiOxNy)(x>y), 질화산화실리콘(SiNxOy)(x>y) 등의 산소 또는 질소를 갖는 막, 또는 이들의 적층 구조 등이 있다.
도전층(5264), 도전층(5266), 도전층(5268), 도전층(5271), 도전층(5301), 도전층(5304), 도전층(5306), 도전층(5308), 도전층(5357), 및 도전층(5359)의 일례로서는, 단층 구조의 도전막, 또는 이들의 적층 구조 등이 있다. 상기 도전막의 일례로서는, 알루미늄(Al), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 은(Ag), 구리(Cu), 망간(Mn), 코발트(Co), 니오븀(Nb), 실리콘(Si), 철(Fe), 팔라듐(Pd), 탄소(C), 스칸듐(Sc), 아연(Zn), 인(P), 붕소(B), 비소(As), 갈륨(Ga), 인듐(In), 주석(Sn), 산소(O), 지르코늄(Zr), 세륨(Ce)으로 이루어지는 군에서 선택된 하나의 원소의 단체막, 또는, 상기 군에서 선택된 하나 또는 복수의 원소를 포함하는 화합물 등이 있다. 상기 화합물의 일례로서는, 상기 군에서 선택된 하나 또는 복수의 원소를 포함하는 합금(인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화실리콘을 포함하는 인듐주석산화물(ITSO), 산화아연(ZnO), 산화주석(SnO), 산화주석카드뮴(CTO), 알루미늄네오디뮴(Al-Nd), 알루미늄텅스텐(Al-Ta), 알루미늄지르코늄(Al-Zr), 알루미늄티타늄(Al-Ti), 알루미늄세륨(Al-Ce), 마그네슘은(Mg-Ag), 몰리브덴니오븀(Mo-Nb), 몰리브덴텅스텐(Mo-W), 몰리브덴탄탈(Mo-Ta) 등의 합금 재료), 상기 군에서 선택된 하나 또는 복수의 원소와 질소의 화합물(질화티타늄, 질화탄탈, 질화몰리브덴 등의 질화막), 또는 상기 군에서 선택된 하나 또는 복수의 원소와 실리콘의 화합물(텅스텐 실리사이드, 티타늄실리사이드, 니켈실리사이드, 알루미늄실리콘, 몰리브덴실리콘 등의 실리사이드막) 등이 있다. 그 외에도, 카본 나노 튜브, 유기 나노 튜브, 무기 나노 튜브, 또는 금속 나노 튜브 등의 나노 튜브 재료가 있다.
또한, 실리콘(Si)은, n형 불순물(인 등), 또는 p형 불순물(붕소 등)을 포함할 수 있다.
또한, 구리가 도전층으로서 사용되는 경우, 밀착성을 향상시키기 위해서 적층 구조로 하는 것이 바람직하다.
또한, 산화물 반도체, 또는 실리콘과 접촉하는 도전층으로서는, 몰리브덴 또는 티타늄을 사용하는 것이 바람직하다.
또한, 도전층으로서 네오디뮴과 알루미늄의 합금 재료를 사용함으로써, 알루미늄이 힐록을 일으키기 어려워진다.
또한, 도전층으로서, 실리콘 등의 반도체 재료를 사용하는 경우, 실리콘 등의 반도체 재료를 트랜지스터가 갖는 반도체층과 동시에 형성할 수 있다.
또한, ITO, IZO, ITSO, ZnO, Si, SnO, CTO, 또는 카본 나노 튜브 등은 투광성을 갖기 때문에, 이들의 재료를 화소 전극, 대향 전극, 또는 공통 전극 등의 광을 투과시키는 부분에 사용할 수 있다.
또한, 저저항 재료(예를 들어, 알루미늄 등)를 사용하여 적층 구조로 함으로써, 배선의 저항을 작게 할 수 있다.
또한, 저내열성인 재료(예를 들어, 알루미늄 등)를, 고내열성의 재료(예를 들어, 몰리브덴, 티타늄, 네오디뮴 등)에 의하여 끼운 적층 구조로 함으로써, 저내열성인 재료가 갖는 이점을 살리면서 배선, 전극 등의 내열성을 높게 할 수 있다.
또한, 다른 재료에 반응하여 성질이 변화하는 재료를, 상기 다른 재료에 반응하기 어려운 재료로 끼우거나 덮거나 할 수 있다. 예를 들어, ITO와 알루미늄을 접속시키는 경우는, ITO와 알루미늄 사이에 네오디뮴 합금, 티타늄, 몰리브덴 등을 끼울 수 있다. 예를 들어, 실리콘과 알루미늄을 접속시키는 경우는, 실리콘과 알루미늄의 사이에 네오디뮴 합금, 티타늄, 몰리브덴을 끼울 수 있다. 또한, 이들의 재료는, 배선, 전극, 도전층, 도전막, 단자, 비어, 플러그 등에 사용할 수도 있다.
절연층(5265), 절연층(5267), 절연층(5269), 절연층(5305), 및 절연층(5358)의 일례로서는, 단층 구조의 절연막, 또는 이들의 적층 구조 등이 있다. 상기 절연막의 일례로서는, 산화실리콘(SiOx), 질화실리콘(SiNx), 또는 산화질화실리콘(SiOxNy)(x>y), 질화산화실리콘(SiNxOy)(x>y) 등의 산소 또는 질소를 포함하는 막, DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 또는 실록산 수지, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐폐놀, 벤조시클로부텐, 또는 아크릴 등의 유기 재료 등이 있다.
발광층(5270)의 일례로서는, 유기 EL 소자, 또는 무기 EL 소자 등이 있다. 유기 EL 소자의 일례로서는, 정공 주입 재료로 이루어지는 정공 주입층, 정공 수송 재료로 이루어지는 정공 수송층, 발광 재료로 이루어지는 발광층, 전자 수송 재료로 이루어지는 전자 수송층, 전자 주입 재료로 이루어지는 전자 주입층 등, 또는 이들의 재료 중 복수의 재료를 혼합한 층의 단층 구조, 또는 이들의 적층 구조 등이 있다.
또한, 절연층(5305) 위 및 도전층(5306) 위에는 배향막으로서 기능하는 절연층, 돌기부로서 기능하는 절연층 등을 형성할 수 있다.
또한, 도전층(5308) 위에는 컬러 필터, 블랙 매트릭스 또는 돌기부로서 기능하는 절연층 등을 형성할 수 있다. 도전층(5308) 아래에는 배향막으로서 기능하는 절연층을 형성할 수 있다.
또한, 도 30a의 단면 구조에 있어서, 절연층(5269), 발광층(5270) 및 도전층(5271)을 생략하고, 도 30b에 도시하는 액정층(5307), 도전층(5308)을 절연층(5267) 위 및 도전층(5268)에 형성할 수 있다.
또한, 도 30b의 단면 구조에 있어서, 액정층(5307), 도전층(5308)을 생략하고, 도 30a에 도시하는 절연층(5269), 발광층(5270), 및 도전층(5271)을 절연층(5305) 위 및 도전층(5306) 위에 형성할 수 있다.
또한, 도 30c의 단면 구조에 있어서, 절연층(5358) 및 도전층(5359) 위에 도 30a에 도시하는 절연층(5269), 발광층(5270), 및 도전층(5271)을 형성할 수 있다. 또는, 도 30b에 도시하는 액정층(5307), 도전층(5308)을 절연층(5267) 위 및 도전층(5268)에 형성할 수 있다.
이상, 본 실시형태에서는, 트랜지스터 구조의 일례에 대해서 설명하였다. 본 실시형태의 트랜지스터는, 실시형태 1 내지 실시형태 8에 적용할 수 있다. 특히, 도 30b에 있어서, 반도체층으로서 비단결정 반도체, 미결정 반도체, 유기 반도체, 또는 산화물 반도체 등을 사용하는 경우, 트랜지스터가 열화되는 경우가 있다. 그러나, 실시형태 1 내지 실시형태 8의 반도체 장치, 시프트 레지스터, 또는 표시 장치에서는, 트랜지스터의 열화를 억제할 수 있기 때문에 유리하다.
(실시형태 10)
본 실시형태에서는, 시프트 레지스터의 레이아웃 도면(이하, 상면도라고도 한다)에 대해서 설명한다. 본 실시형태에서는, 일례로서, 실시형태 4에서 설명하는 시프트 레지스터의 레이아웃 도면에 대해서 설명한다. 또한, 본 실시형태에 있어서 설명하는 내용은, 실시형태 4에서 설명하는 내용은 실시형태 4에서 설명하는 시프트 레지스터 외에도, 실시형태 1 내지 실시형태 9의 반도체 장치, 시프트 레지스터, 또는 표시 장치에 적용할 수 있다. 또한, 본 실시형태의 레이아웃 도면은 일례이며, 이것에 한정되지 않는 것을 부기한다.
본 실시형태의 레이아웃 도면에 있어서, 도 31 및 도 32를 참조하여 설명한다. 도 31에는 시프트 레지스터의 일부의 레이아웃 도면의 일례를 도시하고, 도 32에는 일례로서, 플립플롭(401_i)의 레이아웃 도면을 도시한다.
도 31 및 도 32에 도시하는 트랜지스터, 또는 배선 등은 도전층(601), 반도체층(602), 도전층(603), 도전층(604), 및 콘택트 홀(605)로 구성된다. 다만, 이것에 한정되지 않고, 다른 도전층, 절연막, 또는 다른 콘택트 홀을 새롭게 형성할 수 있다. 예를 들어, 도전층(601)과 도전층(603)을 접속하기 위한 콘택트 홀을 새롭게 추가할 수 있다.
도전층(601)은, 게이트 전극, 또는 배선으로서 기능하는 부분을 포함할 수 있다. 반도체층(602)은, 트랜지스터의 반도체층으로서 기능하는 부분을 포함할 수 있다. 도전층(603)은, 배선, 소스, 또는 드레인으로서 기능하는 부분을 포함할 수 있다. 도전층(604)은 투명 전극, 화소 전극, 또는 배선으로서 기능하는 부분을 포함할 수 있다. 콘택트 홀(605)은 도전층(601) 및 도전층(604)을 접속하는 기능, 또는 도전층(603)과 도전층(604)을 접속하는 기능을 갖는다.
도 31의 일례에서는, 배선(412)은 개구부(611)를 갖고, 배선(413)은 개구부(612)를 갖는다. 이와 같이, 배선(412), 및 배선(413)이 개구부를 가짐으로써, 기생 용량을 작게 할 수 있다. 또는, 정전 파괴에 의하여 생기는 트랜지스터의 파괴를 억제할 수 있다. 다만, 이것에 한정되지 않고, 배선(416)과 마찬가지로, 개구부(611), 또는 개구부(612)를 생략할 수 있다. 또는, 배선(416)에 배선(412) 또는 배선(413)과 마찬가지로 개구부를 형성할 수 있다.
도 31의 일례에서는, 배선(412) 또는 배선(413)과, 다른 배선의 교차부의 일부에 개구부를 형성함으로써, 배선의 교차 용량을 저감할 수 있다. 따라서, 노이즈의 저감, 또는 신호의 지연 또는 일그러짐의 저감 등을 도모할 수 있다.
도 31의 일례에서는, 배선(416)이 갖는 도전층(603)의 일부 위에는, 도전층(604)이 형성된다. 그리고, 상기 도전층(604)은, 콘택트 홀(605)을 통하여 상기 도전층(603)과 접속된다. 이로써, 배선 저항을 작게 할 수 있기 때문에, 전압 강하의 감소, 또는 신호의 지연 또는 일그러짐의 저감을 도모할 수 있다. 다만, 이것에 한정되지 않고, 상기 도전층(604), 및 상기 콘택트 홀(605)을 생략할 수 있다. 또는, 배선(416)과 마찬가지로, 배선(412), 또는 배선(413)에 있어서도, 도전층(603)의 일부 위에 도전층(604)이 형성되고, 상기 도전층(604)이 상기 도전층(603)과 접속될 수 있다.
여기서, 도 31의 일례에 있어서, 배선(412)의 배선 폭, 배선(413)의 배선 폭, 및 배선(416)의 배선 폭을 각각 배선 폭(621), 배선 폭(622), 배선 폭(623)이라고 도시한다. 그리고, 개구부(611)의 폭, 개구부(611)의 길이, 개구부(612)의 폭, 개구부(612)의 길이를 각각 폭(624), 길이(625), 폭(626), 길이(627)라고 도시한다.
배선(412) 및 배선(413)에 입력되는 신호는, 서로 반전한 신호인 경우가 많다. 따라서, 배선(412)의 배선 저항 또는 기생 용량은 배선(413)의 배선 저항 또는 기생 용량과 대략 같게 되도록 설정되는 것이 바람직하다. 따라서, 배선(412)은 배선 폭(622)과 대략 같은 부분을 포함하는 것이 바람직하다. 또는, 개구부(611)는, 개구부(612)의 폭(626), 또는 개구부(612)의 길이(627)와 대략 같은 부분을 포함하는 것이 바람직하다. 다만, 이것에 한정되지 않고, 배선 폭(621), 배선 폭(622), 개구부(611)의 폭(624), 개구부(612)의 폭(626), 개구부(611)의 길이(625), 또는 개구부(612)의 길이(627)는, 다양한 값으로 설정할 수 있다. 예를 들어, 배선(412)과 다른 배선의 교차 용량이 배선(413)과 다른 배선의 교차 용량보다 크다. 이 경우, 배선(412)의 배선 저항을 작게 함으로써, 배선(412) 및 배선(413)에 입력되는 신호의 지연 또는 일그러짐이 대략 같게 되도록 설정할 수 있다. 이로써, 배선(412)은, 배선 폭(622)보다 큰 부분을 포함할 수 있다. 또는, 개구부(611)는, 개구부(612)의 폭(626)보다 작은 부분을 포함할 수 있다. 또는, 개구부(611)는, 개구부(612)의 길이(627)보다 짧은 부분을 포함할 수 있다. 한편, 배선(412)과 다른 배선의 교차 용량이 배선(413)과 다른 배선의 교차 용량이 배선(413)과 다른 배선의 교차 용량보다 작은 경우는, 배선(412)은 배선 폭(622)보다 작은 부분을 포함할 수 있다. 또는, 개구부(611)는, 개구부(612)의 폭(626)보다 큰 부분을 포함할 수 있다. 또는, 개구부(611)는, 개구부(612)의 길이(627)보다 긴 부분을 포함할 수 있다.
배선(416)이 개구부를 가지지 않는 경우, 배선(416)은 배선 폭(621), 또는 배선 폭(622)보다 작은 부분을 포함하는 것이 바람직하다. 왜냐하면, 배선(416)은 개구부를 가지지 않기 때문에, 배선(416)의 배선 저항이 작기 때문이다. 다만, 이것에 한정되지 않고, 배선(416)은 배선 폭(621), 또는 배선 폭(622)보다 큰 부분을 포함할 수 있다.
도 32의 일례에서는, 트랜지스터(101), 트랜지스터(102), 트랜지스터(103), 트랜지스터(201), 트랜지스터(202), 트랜지스터(203), 트랜지스터(204), 트랜지스터(301), 트랜지스터(302), 트랜지스터(303), 트랜지스터(304), 및/또는 트랜지스터(305)에 있어서, 제 2 단자의 도전층(601)과 도전층(603)이 중첩하는 면적은 제 1 단자의 도전층(601)과 도전층(603)이 중첩하는 면적보다 작은 것이 바람직하다. 이로써, 트랜지스터(101)의 게이트, 또는 배선(401_i)의 노이즈의 저감을 도모할 수 있다. 또는, 제 2 단자로의 전계의 집중을 억제할 수 있기 때문에, 트랜지스터의 열화, 또는 트랜지스터의 파괴를 억제할 수 있다.
이상, 시프트 레지스터의 레이아웃 도면의 일례를 설명하였다. 다만, 이미 설명한 바와 같이, 본 실시형태의 레이아웃 도면을 일례이고, 이것에 한정되지 않는다.
또한, 도전층(601)과 도전층(603)이 중첩하는 부분에는, 반도체층(602)을 형성할 수 있다. 이로써, 도전층(601)과 도전층(603) 사이의 기생 용량을 작게 할 수 있기 때문에, 노이즈의 저감을 도모할 수 있다. 같은 이유로 도전층(601) 및 도전층(604)이 중첩하는 부분에는, 반도체층(602) 또는 반도체층(603)을 형성할 수 있다.
또한, 도전층(601)의 일부의 위에 도전층(604)을 형성하고, 상기 도전층(601)은, 콘택트 홀(605)을 통하여 도전층(604)과 접속될 수 있다. 이로써, 배선 저항을 저하시킬 수 있다. 또는, 도전층(601)의 일부 위에 도전층(603) 및 도전층(604)을 형성하고, 상기 도전층(601)은 콘택트 홀(605)을 통하여 상기 도전층(604)과 접속되고, 상기 도전층(603)은 다른 콘택트 홀(605)을 통하여 상기 도전층(604)과 접속될 수 있다. 이로써, 배선 저항을 더 저하시킬 수 있다.
또한, 도전층(603)의 일부 위에 도전층(604)을 형성하고, 상기 도전층(603)은 콘택트 홀(605)을 통하여 도전층(604)과 접속될 수 있다. 이로써, 배선 저항을 저하시킬 수 있다.
또한, 도전층(604)의 일부 위에 도전층(601), 또는 도전층(603)을 형성하고, 상기 도전층(604)은 콘택트 홀(605)을 통하여 상기 도전층(601), 또는 상기 도전층(603)과 접속될 수 있다. 이로써, 배선 저항을 저하시킬 수 있다.
또한, 실시형태 1에서 설명한 바와 같이, 트랜지스터(101)의 게이트와 제 1 단자의 사이의 기생 용량보다 트랜지스터(101)의 게이트와 제 2 단자의 사이의 기생 용량을 크게 할 수 있다. 도 32에 도시하는 바와 같이, 트랜지스터(101)의 제 1 전극으로서 기능할 수 있는 도전층(603)의 폭을 폭(631)이라고 도시하고, 트랜지스터(101)의 제 2 전극으로서 기능할 수 있는 도전층(603)의 폭을 폭(632)이라고 도시한다. 그리고, 폭(631)은, 폭(632)보다 큰 것이 가능하다. 이로써, 실시형태 1에서 설명한 바와 같이, 트랜지스터(101)의 게이트와 제 1 단자의 사이의 기생 용량보다 트랜지스터(101)의 게이트와 제 2 단지의 사이의 기생 용량을 크게 할 수 있다. 다만, 이것에 한정되지 않는다.
(실시형태 11)
본 실시형태에 있어서는, 전자 기기의 예에 대하여 설명한다.
도 33a 내지 도 34d는 전자 기기를 도시하는 도면이다. 이들 전자 기기는 케이스(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작키(5005)(조작 스위치, 또는 전원 스위치를 포함한다), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액(液), 자기, 온도, 화학 물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(5008) 등을 가질 수 있다.
도 33a는 모바일 컴퓨터이고, 상술한 것 외에 스위치(5009), 적외선 포트(5010) 등을 가질 수 있다. 도 33b는 기록 매체를 구비한 휴대형의 화상 재생 장치(예를 들어, DVD 재생 장치)이고, 상술한 것 외에 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 33c는 고글형 디스플레이이고, 상술한 것 외에 제 2 표시부(5002), 지지부(5012), 이어폰(5013) 등을 가질 수 있다. 도 33d는 휴대형 유기기(遊技機)이고, 상술한 것 외에 기록 매체 판독부(5011) 등을 가질 수 있다. 도 33e는 프로젝터이고, 상술한 것 외에 광원(5033), 투사 렌즈(5034) 등을 가질 수 있다. 도 33f는 휴대형 유기기이고, 상술한 것 외에 제 2 표시부(5002), 기록 매체 판독부(5011) 등을 가질 수 있다. 도 33g는, 텔레비전 수상기이고, 상술한 것 외에 튜너, 화상 처리부 등을 가질 수 있다. 도 33h는 휴대형 텔레비전 수상기이고, 상술한 것 외에 신호의 송수신이 가능한 충전기(5017) 등을 가질 수 있다. 도 34a는 디스플레이이고, 상술한 것 외에 지지대(5018) 등을 가질 수 있다. 도 34b는 카메라이고, 상술한 것 외에, 외부 접속 포트(5019), 릴리스 버튼(5015), 수상부(5016) 등을 포함할 수 있다. 도 34c는 컴퓨터이고, 상술한 것 외에 포인팅 디바이스(5020), 외부 접속 포트(5019), 리더/라이터(5021) 등을 가질 수 있다. 도 34d는 휴대 전화기이고, 상술한 것 외에 안테나(5014), 휴대 전화나 이동 단말용의 1세그먼트(one segment) 부분 수신 서비스용 튜너 등을 가질 수 있다.
도 33a 내지 도 34d에 도시하는 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 사용하여 처리를 제어하는 기능, 무선통신 기능, 무선통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선통신 기능을 사용하여 다양한 데이터의 송신 또는 수신을 행하는 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 복수의 표시부를 갖는 전자 기기에 있어서는, 하나의 표시부를 주체로 하여 화상 정보를 표시하고, 다른 하나의 표시부를 주로 하여 문자 정보를 표시하는 기능, 또는, 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 갖는 전자 기기에 있어서는 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 또는 카메라에 내장)에 보존하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 33a 내지 도 34d에 도시하는 전자 기기가 가질 수 있는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에 있어서 설명한 전자 기기는 어떠한 정보를 표시하기 위한 표시부를 갖는 것을 특징으로 한다. 본 실시형태의 전자 기기와 실시형태 1 내지 실시형태 9의 반도체 장치, 시프트 레지스터, 또는 표시 장치를 조합함으로써 신뢰성의 향상, 수율의 향상, 비용의 삭감, 표시부의 대형화, 표시부의 고정세화 등을 도모할 수 있다.
다음에, 반도체 장치의 응용예를 설명한다.
도 34e에 반도체 장치를 건조물과 일체로 하여 형성한 예에 대하여 도시한다. 도 34e는 케이스(5022), 표시부(5023), 조작부인 리모트 컨트롤 장치(5024), 스피커(5025) 등을 포함한다. 반도체 장치는 벽걸이형으로서 건물과 일체가 되므로 설치하기 위한 넓은 스페이스를 필요로 하지 않고 설치할 수 있다.
도 34f에 건조물 내에 반도체 장치를 건조물과 일체 형성한 다른 예에 대하여 도시한다. 표시 패널(5026)은 유닛 배스(prefabricated bath: 5027)와 일체 장착되고, 입욕자는 표시 패널(5026)을 시청할 수 있다.
또한, 본 실시형태에 있어서, 건조물로서 벽, 유닛 배스를 예로 하지만, 본 실시형태는 이것에 한정되지 않고, 다양한 건조물에 반도체 장치를 형성할 수 있다.
다음에, 반도체 장치를 이동체와 일체로 하여 형성한 예에 대하여 제시한다.
도 34g는 반도체 장치를 자동차에 형성한 예에 대하여 도시한 도면이다. 표시 패널(5028)은 자동차의 차체(5029)에 형성되고, 차체의 동작 또는 자체 내외로부터 입력되는 정보를 온 디멘드(on-demand)로 표시할 수 있다. 또한, 내비게이션 기능을 가져도 좋다.
도 34h는 반도체 장치를 여객용 비행기와 일체 형성한 예에 대하여 도시한 도면이다. 도 34h는 여객용 비행기의 좌석 상부의 천정(5030)에 표시 패널(5031)을 형성한 경우의 사용시의 형상에 대하여 도시한 도면이다. 표시 패널(5031)은 천정(5030)과 힌지(hinge)부(5032)를 통하여 일체 형성되고, 힌지부(5032)의 신축에 의하여 승객은 표시 패널(5031)을 시청할 수 있다. 표시 패널(5031)은 승객이 조작함으로써 정보를 표시하는 기능을 갖는다.
또한, 본 실시형태에 있어서, 이동체로서는 자동차 차체, 비행기 차체에 대하여 예시하지만, 이것에 한정되지 않고, 자동 이륜차, 자동 사륜차(자동차, 버스 등을 포함한다), 전차(모노레일, 절도 등을 포함한다), 선박 등, 다양한 것에 설치할 수 있다.
100: 회로 101: 트랜지스터
102: 트랜지스터 103: 트랜지스터
104: 회로 104a: 단자
104b: 단자 104c: 단자
104d: 단자 105: 회로
105a: 단자 105b: 단자
105c: 단자 105d: 단자
105e: 단자 105f: 단자
111: 배선 112: 배선
113: 배선 114: 배선
115: 배선 116: 배선

Claims (7)

  1. 표시 장치에 있어서:
    기판 위의 화소부; 및
    상기 기판 위의 게이트 드라이버를 포함하고,
    상기 게이트 드라이버는 제 1 배선 및 제 2 배선을 포함하고,
    상기 제 1 배선은 전위를 전송할 수 있고,
    상기 제 2 배선은 클록 신호를 전송할 수 있고,
    상기 제 2 배선은 개구부를 포함하고,
    상기 제 1 배선의 제 1 변과 상기 제 1 배선의 제 2 변 사이의 배선 폭은 상기 제 2 배선의 제 1 변과 상기 제 2 배선의 제 2 변 사이의 배선 폭보다 작고,
    상기 제 1 배선의 상기 제 2 변은 상기 제 1 배선의 상기 제 1 변의 대변이고,
    상기 제 2 배선의 상기 제 2 변은 상기 제 2 배선의 상기 제 1 변의 대변이고,
    상기 개구부는 상기 제 2 배선의 상기 제 1 변과 상기 제 2 배선의 상기 제 2 변 사이에, 상기 제 2 배선의 상기 제 1 변과 상기 제 2 배선의 상기 제 2 변으로부터 이격되어 배치되는, 표시 장치.
  2. 표시 장치에 있어서:
    기판 위의 화소부; 및
    상기 기판 위의 게이트 드라이버를 포함하고,
    상기 게이트 드라이버는 제 1 배선, 제 2 배선 및 제 3 배선을 포함하고,
    상기 제 1 배선은 전위를 전송할 수 있고,
    상기 제 2 배선은 제 1 클록 신호를 전송할 수 있고,
    상기 제 2 배선은 제 1 개구부를 포함하고,
    상기 제 3 배선은 제 2 클록 신호를 전송할 수 있고,
    상기 제 3 배선은 제 2 개구부를 포함하고,
    상기 제 1 배선의 제 1 변과 상기 제 1 배선의 제 2 변 사이의 배선 폭은 상기 제 2 배선의 제 1 변과 상기 제 2 배선의 제 2 변 사이의 배선 폭보다 작고,
    상기 제 1 배선의 상기 제 2 변은 상기 제 1 배선의 상기 제 1 변의 대변이고,
    상기 제 2 배선의 상기 제 2 변은 상기 제 2 배선의 상기 제 1 변의 대변이고,
    상기 제 1 개구부는 상기 제 2 배선의 상기 제 1 변과 상기 제 2 배선의 상기 제 2 변 사이에, 상기 제 2 배선의 상기 제 1 변과 상기 제 2 배선의 상기 제 2 변으로부터 이격되어 배치되고,
    상기 제 1 배선의 상기 제 1 변과 상기 제 1 배선의 상기 제 2 변 사이의 배선 폭은 상기 제 3 배선의 제 1 변과 상기 제 3 배선의 제 2 변 사이의 배선 폭보다 작고,
    상기 제 3 배선의 상기 제 2 변은 상기 제 3 배선의 상기 제 1 변의 대변이고,
    상기 제 2 개구부는 상기 제 3 배선의 상기 제 1 변과 상기 제 3 배선의 상기 제 2 변 사이에, 상기 제 3 배선의 상기 제 1 변과 상기 제 3 배선의 상기 제 2 변으로부터 이격되어 배치되는, 표시 장치.
  3. 제 1 항에 있어서,
    상기 제 2 배선은 한 방향으로 연장하고,
    상기 개구부는 상기 방향으로 연장하는, 표시 장치.
  4. 제 2 항에 있어서,
    상기 제 2 배선 및 상기 제 3 배선은 한 방향으로 연장하고,
    상기 제 1 개구부 및 상기 제 2 개구부는 상기 방향으로 연장하는, 표시 장치.
  5. 전자 기기에 있어서:
    제 1 항 내지 제 4 항 중 어느 한 항에 따른 상기 표시 장치; 및
    조작키, 센서, 스피커, LED 램프 및 마이크로폰 중 하나를 포함하는, 전자 기기.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 화소부는 산화물 반도체를 포함하는 반도체 층을 포함하는 트랜지스터를 포함하고, 상기 반도체 층은 채널 영역을 포함하는, 표시 장치.
  7. 제 6 항에 있어서,
    상기 산화물 반도체는 인듐, 갈륨 및 아연을 포함하는, 표시 장치.
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