CN113823633A - 形成微电子装置的方法及相关微电子装置及电子系统 - Google Patents

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Micron Technology Inc
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Abstract

本专利申请案涉及形成微电子装置的方法及相关微电子装置及电子系统。一种形成微电子装置的方法包括形成微电子装置结构，其包括：基底结构；掺杂半导电结构，其包括上覆于基底结构的第一部分及从第一部分垂直延伸到基底结构中的第二部分；堆叠结构，其上覆于掺杂半导电结构；单元支柱结构，其垂直延伸穿过堆叠结构到掺杂半导电结构；及数字线结构，其垂直上覆于堆叠结构。形成包括控制逻辑装置的额外微电子装置结构。将微电子装置结构附接到额外微电子装置结构以形成微电子装置结构组合件。移除载体结构及掺杂半导电结构的第二部分。接着，图案化掺杂半导电结构的第一部分以形成耦合到单元支柱结构的至少一个源极结构。还描述装置及系统。

Description

形成微电子装置的方法及相关微电子装置及电子系统
相关申请案的交叉参考
本申请案主张2020年6月18日申请的标题为“形成微电子装置的方法及相关微电子装置及电子系统(METHODS OF FORMING MICROELECTRONIC DEVICES,AND RELATEDMICROELECTRONIC DEVICES AND ELECTRONIC SYSTEMS)”的序列号为16/905,747的美国专利申请案的申请日权益，所述美国专利申请案涉及2020年6月18日申请的将库纳尔R.帕雷赫(Kunal R.Parekh)列为发明者的标题为“微电子装置及相关方法、存储器装置及电子系统(MICROELECTRONIC DEVICES,AND RELATED METHODS,MEMORY DEVICES,AND ELECTRONICSYSTEMS)”的序列号为16/905,385的美国专利申请案。本申请案还涉及2020年6月18日申请的将库纳尔R.帕雷赫列为发明者的标题为“形成微电子装置的方法及相关微电子装置、存储器装置、电子系统及额外方法(METHODS OF FORMING MICROELECTRONIC DEVICES,ANDRELATED MICROELECTRONIC DEVICES,MEMORY DEVICES,ELECTRONIC SYSTEMS,ANDADDITIONAL METHODS)”的序列号为16/905,452的美国专利申请案。本申请案还涉及2020年6月18日申请的将库纳尔R.帕雷赫列为发明者的标题为“形成微电子装置的方法及相关微电子装置及电子系统(METHODS OF FORMING MICROELECTRONIC DEVICES,AND RELATEDMICROELECTRONIC DEVICES AND ELECTRONIC SYSTEMS)”的序列号为16/905,698的美国专利申请案。本申请案还涉及2020年6月18日申请的将库纳尔R.帕雷赫列为发明者的标题为“形成微电子装置的方法及相关微电子装置及电子系统(METHODS OF FORMINGMICROELECTRONIC DEVICES,AND RELATED MICROELECTRONIC DEVICES AND ELECTRONICSYSTEMS)”的序列号为16/905,763的美国专利申请案。本申请案还涉及2020年6月18日申请的将库纳尔R.帕雷赫列为发明者的标题为“形成微电子装置的方法及微电子装置的相关基底结构(METHODS OF FORMING MICROELECTRONIC DEVICES,AND RELATED BASE STRUCTURESFOR MICROELECTRONIC DEVICES)”的序列号为16/905,734的美国专利申请案。上述档案中的每一者的公开内容特此以全文引用方式并入本文中。
技术领域
在各个实施例中，本公开大体上涉及微电子装置设计及制造领域。更明确来说，本公开涉及形成微电子装置的方法及相关微电子装置及电子系统。
背景技术
微电子装置设计者通常希望通过减小个别特征的尺寸及通过减小相邻特征之间的分离距离来提高微电子装置内特征的集成度或密度。另外，微电子装置设计者通常希望设计不仅小型而且提供性能优点及制造设计简化、便易且不昂贵的架构。
微电子装置的一个实例是存储器装置。存储器装置通常提供为计算机或其它电子装置中的内部集成电路。存在许多类型的存储器装置，其包含(但不限于)非易失性存储器装置(例如NAND快闪存储器装置)。提高非易失性存储器装置的存储器密度的一种方式是利用垂直存储器阵列(也称为“三维(3D)存储器阵列”)架构。常规垂直存储器阵列包含延伸穿过包含导电结构及电介质材料的层级的一或多个垂直层面(例如堆叠结构)中的开口的垂直存储器串。每一垂直存储器串可包含串联耦合到垂直堆叠存储器单元的串联组合的至少一个选择装置。与具有常规平面(例如二维)晶体管布置的结构相比，此配置通过在裸片上向上(例如垂直)构建阵列来准许更多切换装置(例如晶体管)定位于单位裸片区(即，所消耗的有效表面的长度及宽度)中。
下伏于存储器装置(例如非易失性存储器装置)的存储器阵列的基底控制逻辑结构内的控制逻辑装置已用于控制对存储器装置的存储器单元的操作(例如存取操作、读取操作、写入操作)。控制逻辑装置的组合件可经提供以通过布线及互连结构与存储器阵列的存储器单元电连通。然而，用于在基底控制逻辑结构之上形成存储器阵列的处理条件(例如温度、压力、材料)会限制控制逻辑装置在基底控制逻辑结构内的配置及性能。另外，在基底控制逻辑结构内采用的不同控制逻辑装置的数量、尺寸及布置还会不良地妨碍存储器装置的大小(例如水平占用面积)减小及/或存储器装置的性能改进(例如更快存储器单元接通/关断速度、更低阈值切换电压要求、更快数据传送速率、更低功耗)。
发明内容
在一些实施例中，一种形成微电子装置的方法包括形成微电子装置结构。所述微电子装置结构包括：基底结构；掺杂半导电结构，其包括上覆于所述基底结构的第一部分及从所述第一部分垂直延伸到所述基底结构中的第二部分；堆叠结构，其上覆于所述掺杂半导电结构且包括导电结构及绝缘结构的垂直交替序列；单元支柱结构，其垂直延伸穿过所述堆叠结构到所述掺杂半导电结构的所述第一部分；及数字线结构，其垂直上覆于所述堆叠结构。形成包括控制逻辑装置的额外微电子装置结构。将所述微电子装置结构附接到所述额外微电子装置结构以形成微电子装置结构组合件。所述数字线结构垂直插置于所述微电子装置结构组合件内的所述堆叠结构与所述控制逻辑装置之间。移除所述基底结构及所述掺杂半导电结构的所述第二部分以暴露所述掺杂半导电结构的第一部分。在移除所述基底结构及所述掺杂半导电结构的所述第二部分之后图案化所述掺杂半导电结构的所述第一部分以在所述堆叠结构之上形成耦合到所述单元支柱结构的至少一个源极结构。
在额外实施例中，一种微电子装置包括存储器阵列区域、控制逻辑区域、第一互连区域及第二互连区域。所述存储器阵列区域包括：堆叠结构，其包括导电结构及绝缘结构的垂直交替序列；源极结构，其垂直上覆于所述堆叠结构且包括掺杂半导电材料；单元支柱结构，其垂直完全延伸穿过所述堆叠结构到所述源极结构；源极接触结构，其垂直完全延伸穿过所述堆叠结构到所述源极结构中；及数字线结构，其垂直下伏于所述堆叠结构且与所述单元支柱结构电连通。所述控制逻辑区域垂直下伏于所述存储器阵列区域且包括控制逻辑装置。所述第一互连区域垂直插置于所述存储器阵列区域与所述控制逻辑区域之间且包括将所述存储器阵列区域的所述数字线结构耦合到所述控制逻辑区域的所述控制逻辑装置的额外导电结构。所述第二互连区域垂直上覆于所述存储器阵列区域且包括与所述源极结构电连通的另外导电结构。
在另外实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括堆叠结构、源极结构、数字线结构、单元支柱结构、深接触结构、导电布线结构、控制逻辑装置及额外导电布线结构。所述堆叠结构包括各自包括导电结构及与所述导电结构垂直相邻的绝缘结构的层级。所述源极结构上覆于所述堆叠结构。所述数字线结构下伏于所述堆叠结构。所述单元支柱结构经耦合到所述数字线结构且垂直完全延伸穿过所述堆叠结构到所述源极结构。所述深接触结构垂直完全延伸穿过所述堆叠结构到所述源极结构中。所述导电布线结构垂直下伏于且耦合到所述数字线结构。所述控制逻辑装置经耦合到且至少部分垂直下伏于所述导电布线结构。所述额外导电布线结构经耦合到且垂直上覆于所述源极结构。
附图说明
图1A到1G是说明根据本公开的实施例的形成微电子装置结构的方法的简化部分横截面图。
图2A到2H是说明根据本公开的实施例的使用通过参考图1A到1F描述的方法形成的微电子装置结构形成微电子装置的方法的简化部分横截面图。
图3是根据本公开的实施例的电子系统的示意性框图。
具体实施方式
以下描述提供例如材料组合物、形状及大小的特定细节来提供本公开的实施例的详尽描述。然而，所属领域的一般技术人员应理解，可在不采用这些特定细节的情况下实践本公开的实施例。事实上，可结合在工业中采用的常规微电子装置制造技术实践本公开的实施例。另外，下文提供的描述不形成用于制造微电子装置(例如存储器装置，例如3D NAND快闪存储器装置)的完整工艺流程。下文描述的结构不形成完整微电子装置。下文仅详细描述理解本公开的实施例所需的那些过程动作及结构。由结构形成完整微电子装置的额外动作可通过常规制造技术执行。
本文中呈现的图式仅供说明，且不意味着任何特定材料、组件、结构、装置或系统的实际图。可预期由(例如)制造技术及/或公差导致的图式中描绘的形状的变化。因此，本文中描述的实施例不应被解释为限于所说明的特定形状或区域，而是包含由(例如)制造导致的形状偏差。举例来说，说明或描述为框形的区域可具有粗糙及/或非线性特征，且说明或描述为圆形的区域可包含一些粗糙及/或线性特征。此外，所说明的锐角可被修圆，且反之亦然。因此，图中说明的区域是示意性的，且其形状不希望说明区域的精确形状且不限制本发明权利要求书的范围。图式不一定按比例绘制。另外，图之间的共同元件可保有相同元件符号标示。
如本文中使用，“存储器装置”意味着且包含展现存储器功能性、但不一定限于存储器功能性的微电子装置。换句话说，且仅通过非限制性实例，术语“存储器装置”不仅包含常规存储器(例如：常规易失性存储器，例如常规动态随机存取存储器(DRAM)；常规非易失性存储器，例如常规NAND存储器)，而且还包含专用集成电路(ASIC)(例如单芯片系统(SoC))、组合逻辑与存储器的微电子装置及并入存储器的图形处理单元(GPU)。
如本文中使用，术语“经配置”指代以预定方式促成至少一个结构及至少一个设备中的一或多者的操作的所述结构及所述设备中的一或多者的大小、形状、材料组合物、定向及布置。
如本文中使用，术语“垂直”、“纵向”、“水平”及“横向”是参考结构的主平面且不一定由地球的重力场界定。“水平”或“横向”方向是基本上平行于结构的主平面的方向，而“垂直”或“纵向”方向是基本上垂直于结构的主平面的方向。结构的主平面由具有比结构的其它表面相对更大的面积的结构的表面界定。参考诸图，“水平”或“横向”方向可垂直于所指示的“Z”轴，且可平行于所指示的“X”轴及/或平行于所指示的“Y”轴；且“垂直”或“纵向”方向可平行于所指示的“Z”轴，可垂直于所指示的“X”轴，且可垂直于所指示的“Y”轴。
如本文中使用，描述为彼此“相邻”的特征(例如区域、结构、装置)意味着且包含经定位成彼此最接近(例如，最靠近)的一(或若干)公开个体的特征。不匹配“相邻”特征的一(或若干)公开个体的额外特征(例如额外区域、额外结构、额外装置)可经安置于“相邻”特征之间。换句话说，“相邻”特征可经定位成彼此直接邻近，使得没有其它特征介入于“相邻”特征之间；或“相邻”特征可经定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的个体之外的个体的至少一个特征经定位于“相邻”特征之间。因此，描述为彼此“垂直相邻”的特征意味着且包含经定位成彼此垂直最接近(例如，垂直最靠近)的一(或若干)公开个体的特征。此外，描述为彼此“水平相邻”的特征意味着且包含经定位成彼此水平最接近(例如，水平最靠近)的一(或若干)公开个体的特征。
如本文中使用，为便于描述，空间相对术语(例如“下面”、“下方”、“下”、“底部”、“上方”、“上”、“顶部”、“前”、“后”、“左”、“右”及类似物)可用于描述一个元件或特征与另一(些)元件或特征的关系，如图中说明。除非另外指定，否则空间相对术语除涵盖图中描绘的定向之外，还希望涵盖材料的不同定向。举例来说，如果使图中的材料反转，那么描述为在其它元件或特征“下方”或“下面”或“之下”或“底部上”的元件将定向成在其它元件或特征“上方”或“顶部上”。因此，所属领域的一般技术人员将明白，术语“下方”可涵盖上方及下方两种定向，其取决于使用术语的上下文。材料可以其它方式定向(例如旋转90度、反转、翻转)且相应地解译本文中使用的空间相对描述词。
如本文中使用，单数形式“一(a/an)”及“所述”希望也包含复数形式，除非上下文另外明确指示。
如本文中使用，“及/或”包含相关联列项中的一或多者的任何者及所有组合。
如本文中使用，短语“耦合到”是指结构彼此操作连接，例如通过直接欧姆连接或通过间接连接(例如通过另一结构)电连接。
如本文中使用，关于给定参数、性质或条件的术语“基本上”意味着且包含所属领域的一般技术人员所理解的在一定变化程度内(例如在可接受公差内)满足给定参数、性质或条件的程度。通过实例，取决于基本上满足的特定参数、性质或条件，参数、性质或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％或甚至满足100％。
如本文中使用，关于特定参数的数值的“约”或“大致”包含数值及所属领域的一般技术人员所理解的数值在特定参数的可接受公差内的变化程度。举例来说，关于数值的“约”或“大致”可包含在从数值的90.0％到110.0％的范围内的额外数值，例如在从数值的95.0％到105.0％的范围内、在从数值的97.5％到102.5％的范围内、在从数值的99.0％到101.0％的范围内、在从数值的99.5％到100.5％的范围内或在从数值的99.9％到100.1％的范围内。
如本文中使用，“导电材料”意味着且包含导电材料，例如以下中的一或多者：金属(例如钨(W)、钛(T)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、合金(例如Co基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)、导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)及导电掺杂半导体材料(例如导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))。另外，“导电结构”意味着且包含由导电材料形成且包含导电材料的结构。
如本文中使用，“绝缘材料”意味着且包含电绝缘材料，例如以下中的一或多者：至少一种电介质氧化物材料(例如以下中的一或多者：氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)及氧化镁(MgOx))、至少一种电介质氮化物材料(例如氮化硅(SiNy))、至少一种电介质氮氧化物材料(例如氮氧化硅(SiOxNy))、至少一种电介质碳氧化物材料(例如碳氧化硅(SiOxCy))、至少一种氢化电介质碳氧化物材料(例如氢化碳氧化硅(SiCxOyHz))及至少一种电介质碳氮氧化物材料(例如碳氮氧化硅(SiOxCzNy))。本文中包含“x”、“y”及“z”中的一或多者的化学式(例如SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCy、SiCxOyHz、SiOxCzNy)表示含有一个元素的“x”个原子、另一元素的“y”个原子及针对另一元素(例如Si、Al、Hf、Nb、Ti)的每个原子的额外元素(如果存在)的“z”个原子的平均比率的材料。由于化学式表示相对原子比率而非绝对化学结构，所以绝缘材料可包括一或多种化学计量化合物及/或一或多种非化学计量化合物，且“x”、“y”及“z”(如果存在)的值可为整数或可为非整数。如本文中使用，术语“非化学计量化合物”意味着且包含具有无法由明确界定的自然数比率表示且违反定比定律的元素组合物的化学化合物。另外，“绝缘结构”意味着且包含由绝缘材料形成且包含绝缘材料的结构。
除非上下文另外指示，否则本文中描述的材料可通过包含(但不限于)旋涂、毯覆式涂覆、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子体增强ALD、物理气相沉积(“PVD”)(例如溅镀)或外延生长的任何合适技术形成。取决于要形成的特定材料，用于沉积或生长材料的技术可由所属领域的一般技术人员选择。另外，除非上下文另外指示，否则本文中描述的材料的移除可通过包含(但不限于)蚀刻(例如干式蚀刻、湿式蚀刻、蒸气蚀刻)、离子铣削、研磨平坦化或其它已知方法的任何合适技术完成。
图1A到1G是说明形成微电子装置(例如存储器装置，例如3D NAND快闪存储器装置)的微电子装置结构(例如存储器装置结构)的方法的实施例的简化部分横截面图。关于下文提供的描述，所属领域的一般技术人员将易于明白，本文中描述的方法可用于各种应用中。换句话说，可在期望形成微电子装置的任何时间使用本公开的方法。
参考图1A，微电子装置结构100可经形成以包含基底结构102及基底结构102中、上或之上的掺杂半导电材料104。如图1A中展示，在一些实施例中，掺杂半导电材料104经形成于基底结构102的上表面上。在额外实施例中，至少一种材料(例如至少一种绝缘材料)经形成于基底结构102与掺杂半导电材料104之间。作为非限制性实例，电介质氧化物材料(例如SiOx，例如二氧化硅(SiO2))可经形成于(例如，垂直形成于)基底结构102与掺杂半导电材料104之间。在另外实施例中，掺杂半导电材料104还经形成于基底结构102的一或多个额外表面上或之上。作为非限制性实例，掺杂半导电材料104的第一部分可经形成于基底结构102的上表面上或之上，且掺杂半导电材料104的第二部分可经形成于基底结构102的下表面之下(例如，在基底结构102的下表面之下且与基底结构102的下表面物理接触)。
微电子装置结构100的基底结构102包括微电子装置结构100的额外特征(例如材料、结构、装置)可形成于其上的基底材料或构造。基底结构102可例如由以下中的一或多者形成且包含所述一或多者：半导电材料(例如以下中的一或多者：硅材料，例如单晶硅或多晶硅(polycrystalline silicon)(本文中还称为“多晶硅(polysilicon)”)；硅锗；锗；砷化镓；氮化镓；磷化镓；磷化铟；氮化铟镓；及氮化铝镓)、支撑结构上的基底半导电材料、玻璃材料(例如以下中的一或多者：硼硅酸盐玻璃(BSP)、磷硅酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)、铝硅酸盐玻璃、碱土硼铝硅酸盐玻璃、石英、钛硅酸盐玻璃及钠钙玻璃)及陶瓷材料(例如以下中的一或多者：聚氮化铝(p-AlN)、聚氮化铝上硅(SOPAN)、氮化铝(AlN)、氧化铝(例如蓝宝石；α-Al2O3)及碳化硅)。基底结构102可经配置以促进微电子装置结构100安全处置以随后附接到至少一个额外微电子装置结构，如下文更详细描述。
掺杂半导电材料104可由掺杂有至少一种导电掺杂剂(例如：至少一种n型掺杂剂，例如磷(P)、砷(Ar)、锑(Sb)及铋(Bi)中的一或多者；至少一种p型掺杂剂，例如硼(B)、铝(Al)及镓(Ga)中的一或多者)的至少一种半导电材料形成且包含所述至少一种半导电材料。在一些实施例中，掺杂半导电材料104由以下中的一或多者形成且包含所述一或多者：硅材料，例如单晶硅或多晶硅；硅锗材料；锗材料；砷化镓材料；氮化镓材料；及磷化铟材料。作为非限制性实例，掺杂半导电材料104可由掺杂有至少一种导电掺杂剂(例如至少一种n型掺杂剂、至少一种p型掺杂剂)的外延硅(例如通过外延生长形成的单晶硅)形成且包含所述外延硅。作为另一非限制性实例，掺杂半导电材料104可由掺杂有至少一种导电掺杂剂(例如至少一种n型掺杂剂、至少一种p型掺杂剂)的多晶硅形成且包含所述多晶硅。
接着参考图1B，初步堆叠结构106可经形成于掺杂半导电材料104上或之上。如图1B中展示，初步堆叠结构106包含布置成层级112的绝缘结构108及牺牲结构110的垂直交替(例如在Z方向上)序列。初步堆叠结构106的层级112中的每一者可包含与绝缘结构108中的至少一者垂直相邻的牺牲结构110中的至少一者。初步堆叠结构106可经形成以包含任何期望数目个层级112，例如大于或等于十六(16)个层级112、大于或等于三十二(32)个层级112、大于或等于六十四(64)个层级112、大于或等于一百二十八(128)个层级112、或大于或等于二百五十六(256)个层级112。
初步堆叠结构106的层级112的绝缘材料108可由例如以下中的一或多者的至少一种绝缘材料形成且包含所述至少一种绝缘材料：至少一种电介质氧化物材料(例如以下中的一或多者：SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx及MgOx)、至少一种电介质氮化物材料(例如SiNy)、至少一种电介质氮氧化物材料(例如SiOxNy)及至少一种电介质碳氮氧化物材料(例如SiOxCzNy)。绝缘结构108中的每一者可个别地基本上同质，或可基本上异质。如本文中使用，术语“同质”意味着材料量在结构的所有不同部分(例如不同水平部分、不同垂直部分)中不变。相反地，如本文中使用，术语“异质”意味着材料量在结构的所有不同部分中改变。在一些实施例中，绝缘结构108中的每一者基本上同质。在另外实施例中，绝缘结构108中的至少一者基本上异质。绝缘结构108中的一或多者可例如由至少两种不同绝缘材料(例如至少两种不同电介质材料)的堆叠(例如层压材料)形成且包含所述堆叠。在一些实施例中，绝缘结构108中的每一者由电介质氧化物材料(例如SiOx(例如SiO2))形成且包含所述电介质氧化物材料。绝缘结构108可各自基本上呈平面，且可各自个别地展现期望厚度(例如Z方向上的垂直高度)。另外，绝缘结构108中的每一者可基本上彼此相同(例如，具有基本上相同材料组合物、材料分布、大小及形状)，或绝缘结构108中的至少一者可不同于绝缘结构108中的至少另一者(例如，具有不同材料组合物、不同材料分布、不同大小及不同形状中的一或多者)。在一些实施例中，绝缘结构108中的每一者基本上相同于绝缘结构108中的每一其它者。
初步堆叠结构106的层级112的牺牲结构110可由可相对于绝缘结构108的绝缘材料选择性移除的至少一种材料(例如至少一种绝缘材料)形成且包含所述至少一种材料。牺牲结构110的材料组合物不同于绝缘材料108的材料组合物。牺牲结构110可在共同(例如集体、相互)暴露于第一蚀刻剂期间相对于绝缘结构108选择性蚀刻，且绝缘结构108可在共同暴露于第二不同蚀刻剂期间相对于牺牲结构110选择性蚀刻。如本文中使用，如果材料展现比另一材料的蚀刻速率大至少约五倍(5x)(例如大约十倍(10x)、大约二十倍(20x)或大约四十倍(40x))的蚀刻速率，那么材料相对于另一材料“可选择性蚀刻”。作为非限制性实例，牺牲结构110可由例如以下中的一或多者的额外绝缘材料形成且包含所述额外绝缘材料：至少一种电介质氧化物材料(例如以下中的一或多者：SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx及MgOx)、至少一种电介质氮化物材料(例如SiNy)、至少一种电介质氮氧化物材料(例如SiOxNy)及至少一种电介质碳氮氧化物材料(例如SiOxCzNy)。在一些实施例中，牺牲结构110中的每一者由电介质氮化物材料(例如SiNy(例如Si3N4))形成且包含所述电介质氮化物材料。牺牲结构110中的每一者可个别地基本上同质或基本上异质。在一些实施例中，初步堆叠结构106的牺牲结构110中的每一者是基本上同质。在额外实施例中，初步堆叠结构106的牺牲结构110中的至少一者是基本上异质。牺牲结构110可各自基本上呈平面，且可各自个别地展现期望厚度(例如Z方向上的垂直高度)。另外，牺牲结构110中的每一者可基本上彼此相同(例如，展现基本上相同材料组合物、材料分布、大小及形状)，或牺牲结构110中的至少一者可不同于牺牲结构110中的至少另一者(例如，展现不同材料组合物、不同材料分布、不同大小及不同形状中的一或多者)。在一些实施例中，牺牲结构110中的每一者基本上相同于牺牲结构110中的每一其它者。
接着参考图1C，开口114(例如孔隙、通孔)可经形成以垂直延伸(例如在Z方向上)穿过初步堆叠结构106及掺杂半导电材料104中的每一者到基底结构102中；且接着，至少一个半导电材料115可经形成(例如，外延生长)于开口114内且可部分填充开口114。如图1C展示，开口114可各自个别地从初步堆叠结构106的最上表面垂直延伸到基底结构102的最上表面与基底结构102的最下表面之间的垂直位置。半导电材料115可填充每一开口114的下部，如下文更详细描述。开口114的剩余(例如未填充)上部可用于形成用于形成存储器单元的垂直延伸串的单元支柱结构，如下文更详细描述。
开口114可各自个别地经形成以展现几何配置(例如尺寸、形状)及间隔。开口114的几何配置及间隔可至少部分基于微电子装置结构100的其它特征的配置及位置来选择。举例来说，开口114可经设定大小、形状及间隔以促成随后在其中形成额外特征(例如额外结构、额外材料)的期望几何配置及间隔。在一些实施例中，每一开口114经形成以具有基本上圆形水平横截面形状。在额外实施例中，开口114中的一或多者(例如每一者)经形成以具有不同(例如非圆形)水平横截面形状，例如以下中的一或多者：四角形水平横截面形状(例如正方形水平横截面形状)、卵形水平横截面形状、椭圆形水平横截面形状、三角形水平横截面形状或其它水平横截面形状。开口114中的每一者可经形成以展现基本上相同于开口114中的每一其它者的几何配置(例如相同尺寸及相同形状)及水平间隔(例如在X方向上、在Y方向上)，或至少一些开口114可经形成以展现不同于开口114中的至少一些其它者的几何配置(例如一或多个不同尺寸、不同形状)及/或水平间隔。
仍参考图1C，在每一开口114内，半导电材料115可经形成(例如，外延生长)以从基底结构102内的开口114的下垂直边界(例如，在基底结构102的最上表面与基底结构102的最下表面之间)垂直延伸到垂直地在掺杂半导电材料104内或超过掺杂半导电材料104的位置。在一些实施例中，在每一开口114内，半导电材料115的上边界(例如上表面)经形成以与掺杂半导电材料104的上边界(例如上表面)基本上共面。在额外实施例中，在每一开口114内，半导电材料115的上边界(例如上表面)经形成以从掺杂半导电材料104的上边界(例如上表面)垂直偏移。作为非限制性实例，半导电材料115的上边界可垂直上覆于掺杂半导电材料104的上边界，使得半导电材料115向上垂直延伸超过掺杂半导电材料104。作为另一非限制性实例，半导电材料115的上边界可垂直下伏于掺杂半导电材料104的上边界，使得半导电材料115不向上垂直延伸超过掺杂半导电材料104。
半导电材料115可由外延半导电材料(例如通过外延生长形成的半导电材料)形成且包含所述外延半导电材料。在一些实施例中，半导电材料115由外延硅(例如通过外延生长形成的单晶硅)形成且包含所述外延硅。
接着参考图1D，掺杂半导电材料104(图1C)及半导电材料115(图1C)可经退火(例如热退火、激光退火)以形成掺杂半导电结构105。使掺杂半导电材料104(图1C)及半导电材料115(图1C)退火可使掺杂剂从掺杂半导电材料104(图1C)扩散到半导电材料115(图1C)中且还可促进或增强掺杂剂活化。掺杂半导电结构105可经形成为基本上同质或可经形成为异质的。在一些实施例中，掺杂半导电结构105经形成为基本上同质。在额外实施例中，掺杂半导电结构105经形成为异质的。
掺杂半导电结构105可具有对应于掺杂半导电材料104(图1C)及半导电材料115(图1C)的组合几何配置的几何配置(例如形状、尺寸)。如图1D中展示，掺杂半导电结构105可包含第一部分105A及垂直下伏于第一部分105A且突出(例如，垂直延伸)到基底结构102中的第二部分105B。
接着参考图1E，单元支柱结构116可经形成于开口114(图1D)的剩余部分内。单元支柱结构116可至少部分(例如基本上)填充开口114(图1D)的剩余部分。单元支柱结构116可垂直延伸(例如在Z方向上)穿过初步堆叠结构106到掺杂半导电结构105或到掺杂半导电结构105中。如图1E展示，单元支柱结构116可各自个别地从初步堆叠结构106的最上表面垂直延伸到处于或接近掺杂半导电结构105的最上表面的垂直位置。单元支柱结构116的最上表面可与初步堆叠结构106的最上表面基本上共面，且单元支柱结构116的最下表面可经定位于掺杂半导电结构105的最上表面处或下方。如果单元支柱结构116垂直延伸到掺杂半导电结构105中，那么单元支柱结构116可垂直终止(例如，结束)于掺杂半导电结构105的第一部分105A内。
单元支柱结构116可各自个别地由材料堆叠形成且包含材料堆叠以促进在后续处理动作之后使用单元支柱结构116形成存储器单元的垂直延伸串，如下文更详细描述。通过非限制性实例，单元支柱结构116中的每一者可经形成以包含第一电介质氧化物材料118(例如：SiOx，例如SiO2；AlOx，例如Al2O3)、电介质氮化物材料120(例如SiNy，例如Si3N4)、第二氧化物电介质材料122(例如SiOx，例如SiO2)、半导电材料124(例如Si，例如多晶Si)及电介质填充材料125(例如电介质氧化物、电介质氮化物、空气)。第一电介质氧化物材料118可经形成于开口114(图1D)的剩余部分的边界(例如水平边界、下垂直边界)处的微电子装置结构100的表面(例如初步堆叠结构106及掺杂半导电结构105的表面)上或之上。电介质氮化物材料120可经形成于开口114(图1D)内的第一电介质氧化物材料118的表面上或之上。第二氧化物电介质材料122可经形成于开口114(图1D)内的电介质氮化物材料120的表面上或之上。半导电材料124可经形成于开口114(图1D)内的第二氧化物电介质材料122的表面上或之上。电介质填充材料125可占据(例如填充)未由单元支柱结构116的其它特征(例如第一电介质氧化物材料118、电介质氮化物材料120、第二氧化物电介质材料122、半导电材料124)占据的开口114(图1D)的中心部分。
单元支柱结构116可通过将第一电介质氧化物材料118、电介质氮化物材料120、第二氧化物电介质材料122及半导电材料124循序沉积于开口114(图1D)的剩余部分内来形成。此后，可移除(例如，穿通)开口114(图1D)的剩余部分内的水平中心位置及垂直下位置处的第一电介质氧化物材料118、电介质氮化物材料120、第二氧化物电介质材料122及半导电材料124的部分以暴露(例如揭露)掺杂半导电结构105的区域。在一些实施例中，第一电介质氧化物材料118、电介质氮化物材料120、第二氧化物电介质材料122及半导电材料124经受穿通蚀刻以暴露掺杂半导电结构105的区域。穿通蚀刻还可部分蚀刻到掺杂半导电结构105中。由于开口114(图1D)可随着其垂直前进深入到微电子装置结构100中而水平向内渐缩，所以掺杂半导电结构105的形成可通过相对于开口114(图1D)的实际下边界(例如掺杂半导电结构105的第二部分105B的下边界)的临界尺寸有效增大用作单元支柱结构116的下边界的开口114(图1D)的临界尺寸部分来促进穿通蚀刻。在穿通蚀刻之后，电介质填充材料125可经提供于半导电材料124上或之上，且材料移除工艺(例如平坦化工艺，例如CMP工艺)可用于暴露初步堆叠结构106的上表面及形成单元支柱结构116。
接着参考图1F，微电子装置结构100可经受所谓的“替换栅极”或“后栅极”处理动作以用导电结构130至少部分替换初步堆叠结构106(图1E)的牺牲结构110(图1E)及形成堆叠结构126。如图1F中展示，堆叠结构126包含布置成层级132的额外绝缘结构128及导电结构130的垂直交替(例如在Z方向上)序列。额外绝缘结构128可对应于“替换栅极”处理动作之后的初步堆叠结构106(图1E)的绝缘结构108(图1E)的剩余者(例如剩余部分、未移除部分)。堆叠结构126的层级132中的每一者包含与额外绝缘结构128中的至少一者垂直相邻的导电结构130中的至少一者。另外，如图1F中展示，深接触结构134可经形成以垂直延伸穿过堆叠结构126到掺杂半导电结构105或到掺杂半导电结构105中。深接触结构134可通过经形成以水平介入于深接触结构134与堆叠结构126之间的绝缘衬层结构136与堆叠结构126的层级132的导电结构130电隔离。
堆叠结构126的层级132的导电结构130可由导电材料形成且包含导电材料。通过非限制性实例，导电结构130可各自个别地由包括以下中的一或多者的金属材料形成且包含所述金属材料：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，导电结构130由W形成且包含W。导电结构130中的每一者可个别地基本上同质，或导电结构130中的一或多者可个别地基本上异质。在一些实施例中，导电结构130中的每一者经形成为基本上同质。在额外实施例中，导电结构130中的每一者经形成为异质的。每一导电结构130可例如由至少两种不同导电材料的堆叠形成且包含至少两种不同导电材料的堆叠。
仍参考图1F，一或多种衬层材料(例如绝缘衬层材料、导电衬层材料)可围绕导电结构130形成。衬层材料可例如由以下中的一或多者形成且包含所述一或多者：金属(例如钛、钽)、合金、金属氮化物(例如氮化钨、氮化钛、氮化钽)及金属氧化物(例如氧化铝)。在一些实施例中，衬层材料包括用作用于形成导电结构130的种子材料的至少一种导电材料。在一些此类实施例中，衬层材料包括氮化钛。在额外实施例中，衬层材料进一步包含氧化铝。作为非限制性实例，氧化铝可直接邻近额外绝缘结构128形成，氮化钛可直接邻近氧化铝形成，且钨可直接邻近氮化钛形成。为了清楚起见且为了便于理解描述，一或多种衬层材料未在图1F中说明，但应理解，衬层材料可围绕导电结构130安置。
为了通过“替换栅极”处理动作形成堆叠结构126，狭槽(例如狭缝、沟槽)可经形成以垂直延伸穿过初步堆叠结构106(图1D)以形成离散块。此后，初步堆叠结构106(图1D)的牺牲结构110(图1D)的部分可通过狭槽选择性移除(例如，选择性蚀刻及掘出)，且用导电材料替换以形成导电结构130。一些导电结构130可用作随后使用微电子装置结构100形成的微电子装置(例如存储器装置，例如3D NAND快闪存储器装置)的存取线结构(例如字线结构)，且其它导电结构130可用作随后形成的微电子装置的选择栅极结构。在形成导电结构130之后，可用至少一种电介质材料填充狭槽。
继续参考图1E，堆叠结构126的层级132的单元支柱结构116与导电结构130的相交点可界定在堆叠结构126内彼此串联耦合的存储器单元138的垂直延伸串。在一些实施例中，形成于堆叠结构126的层级132内的导电结构130与单元支柱结构116的相交点处的存储器单元138包括所谓的“MONOS”(金属-氧化物-氮化物-氧化物-半导体)存储器单元。在额外实施例中，存储器单元138包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元或所谓的“BETANOS”(带/屏障工程TANOS)存储器单元，其中的每一者是MONOS存储器单元的子集。在另外实施例中，存储器单元138包括包含浮动栅极(例如金属浮动栅极)作为电荷存储结构的所谓的“浮动栅极”存储器单元。浮动栅极可水平介入于堆叠结构126的不同层级132的单元支柱结构116的中心结构与导电结构130之间。
深接触结构134可经配置及定位以电连接随后形成于堆叠结构126之上的一或多个特征与下伏于堆叠结构126的一或多个其它特征(例如掺杂半导电结构105、随后将形成且耦合到掺杂半导电结构105的额外特征)。深接触结构134可由导电材料形成且包含导电材料。在一些实施例中，深接触结构134由W形成且包含W。在额外实施例中，深接触结构134由导电掺杂多晶硅形成且包含导电掺杂多晶硅。
绝缘衬层结构136在深接触结构134的侧表面之上连续延伸且基本上覆盖所述侧表面。绝缘衬层结构136可经形成于例如以下中的一或多者的至少一种绝缘材料且包含所述至少一种绝缘材料：至少一种电介质氧化物材料(例如以下中的一或多者：SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx、TiOx、ZrOx、TaOx及MgOx)、至少一种电介质氮化物材料(例如SiNy)、至少一种电介质氮氧化物材料(例如SiOxNy)及至少一种电介质碳氮氧化物材料(例如SiOxCzNy)。在一些实施例中，绝缘衬层结构136中的每一者由至少一种电介质氧化物材料(例如SiOx，例如SiO2)形成且包含所述至少一种电介质氧化物材料。
接着参考图1G，数字线结构139(例如数据线结构、位线结构)、绝缘线结构140、数字线接触结构142、接合垫144及隔离材料146可经形成于堆叠结构126上或之上。数字线结构139可经垂直形成于存储器单元138的垂直延伸串及深接触结构134之上且与存储器单元138的垂直延伸串及深接触结构134电连通。绝缘线结构140可经形成于数字线结构139上或之上。数字线结构142可垂直延伸穿过绝缘线结构140，且可接触数字线结构139。针对每一数字线接触结构142，其第一部分142A可垂直上覆于绝缘线结构140中的一者，且其第二部分142B可垂直延伸穿过绝缘线结构140且接触(例如物理接触、电接触)数字线结构139中的一者。接合垫144可经形成于数字线接触结构142上或之上。隔离材料146可覆盖且环绕堆叠结构126、数字线结构139、绝缘线结构140、数字线接触结构142及接合垫144的部分。
数字线结构139可展现在第一水平方向(例如Y方向)上平行延伸的水平伸长形状。如本文中使用，术语“平行”意味着基本上平行。数字线结构139可各自展现基本上相同尺寸(例如X方向上的宽度、Y方向上的长度、Z方向上的高度)、形状及间隔(例如，在X方向上)。在额外实施例中，数字线结构139中的一或多者可展现不同于数字线结构139中的一或多个其它者的至少一种尺寸(例如不同长度、不同宽度、不同高度)及形状中的一或多者，及/或至少两个水平相邻数字线结构139之间的间隔(例如，在X方向上)可不同于至少两个其他水平相邻数字线结构139之间的间隔。
数字线结构139可由导电材料形成且包含导电材料。通过非限制性实例，数字线结构139可各自个别地由包括以下中的一或多者的金属材料形成且包含所述金属材料：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，数字线结构139各自个别地由W形成且包含W。数字线结构139中的每一者可个别地基本上同质，或数字线结构139中的一或多者可个别地基本上异质。如果数字线结构139是异质的，那么包含于导电线结构139中的一或多种元素的量可在导电线结构139的所有不同部分中逐步改变(例如，突然改变)或连续改变(例如，渐进改变，例如线性地、抛物线地)。在一些实施例中，数字线结构139中的每一者基本上同质。在额外实施例中，数字线结构139中的每一者是异质的。每一数字线结构139可例如由至少两种不同导电材料的堆叠形成且包含至少两种不同导电材料的堆叠。
绝缘线结构140可用作数字线结构139的绝缘盖结构(例如电介质盖结构)。绝缘线结构140可具有在第一水平方向(例如Y方向)上平行延伸的水平伸长形状。绝缘线结构140的水平尺寸、水平路径及水平间隔可基本上相同于数字线结构139的水平尺寸、水平路径及水平间隔。
绝缘线结构140可由绝缘材料形成且包含绝缘材料。通过非限制性实例，绝缘线结构140可各自个别地由电介质氮化物材料(例如SiNy(例如Si3N4))形成且包含所述电介质氮化物材料。绝缘线结构140可各自基本上同质，或绝缘线结构140中的一或多者可为异质的。如果绝缘线结构140是异质的，那么包含于绝缘线结构140中的一或多种元素的量可在绝缘线结构140的所有不同部分中逐步改变(例如，突然改变)或连续改变(例如，渐进改变，例如线性地、抛物线地)。在一些实施例中，绝缘线结构140中的每一者基本上同质。在额外实施例中，绝缘线结构140中的每一者是异质的。每一绝缘线结构140可例如由至少两种不同电介质材料的堆叠形成且包含至少两种不同电介质材料的堆叠。
仍参考图1G，个别数字线接触结构142可在X方向上与个别绝缘线结构140至少部分(例如基本上)水平对准(且因此与个别数字线结构139至少部分水平对准)。举例来说，数字线接触结构142在X方向上的水平中心线可与绝缘线结构140在X方向上的水平中心线基本上对准。另外，数字线接触结构142可在Y方向上沿着绝缘线结构140(且因此沿着数字线结构139)形成于期望位置处。在一些实施例中，至少一些数字线接触结构142经提供于在Y方向上彼此不同的位置处。举例来说，数字线接触结构142中的第一者可沿着绝缘线结构140中的第一者在Y方向上的长度提供于不同于数字线接触结构142中的第二者沿着绝缘线结构140中的第二者在Y方向上的长度的位置的位置处。换句话说，至少一些(例如所有)数字线接触结构142可在Y方向上彼此水平偏移。在额外实施例中，数字线接触结构142中的两者或两者以上在Y方向上彼此水平对准。在一些实施例中，数字线接触结构142用作将使用微电子装置结构100形成的微电子装置(例如存储器装置)的数字线接触结构(例如数据线接触结构、位线接触结构)，如下文更详细描述。
数字线接触结构142可经形成以展现期望几何配置(例如期望尺寸、期望形状)。如图1G中展示，在一些实施例中，个别数字线接触结构142的第一部分142A(例如上部)经形成为宽于数字线接触结构142的第二部分142B(例如下部)。隔离材料146的侧表面可界定数字线接触结构142的水平边界。数字线接触结构142可从接合垫144的下垂直边界(例如下表面)垂直延伸(例如在Z方向上)到数字线结构139的上垂直边界(例如上表面)。
数字线接触结构142可各自个别地由导电材料形成且包含导电材料。通过非限制性实例，数字线接触结构142可由以下中的一或多者形成且包含所述一或多者：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，数字线接触结构142由Cu形成且包含Cu。在额外实施例中，数字线接触结构142由W形成且包含W。
接合垫144可经形成于数字线接触结构142的上表面上或之上。接合垫144可经形成以在多个绝缘线结构140之上(且因此在多个数字线结构139之上)水平延伸。个别接合垫144可经耦合到个别数字线接触结构142。接合垫144可用于将数字线接触结构142耦合到额外接合垫及额外导电接触结构，如下文更详细描述。
接合垫144可各自个别地由导电材料形成且包含导电材料。通过非限制性实例，接合垫144可由以下中的一或多者形成且包含所述一或多者：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。接合垫144的材料组合物可基本上相同于数字线接触结构142的材料组合物，或接合垫144的材料组合物可不同于数字线接触结构142的材料组合物。在一些实施例中，接合垫144由Cu形成且包含Cu。
仍参考图1G，隔离材料146可由至少一种绝缘材料形成且包含至少一种绝缘材料。通过非限制性实例，隔离材料146可由以下中的一或多者形成且包含所述一或多者：至少一种电介质氧化物材料(例如以下中的一或多者：SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx及TiOx)、至少一种电介质氮化物材料(例如SiNy)、至少一种电介质氮氧化物材料(例如SiOxNy)、至少一种电介质碳氮氧化物材料(例如SiOxCzNy)及非晶碳。在一些实施例中，隔离材料146由SiOx(例如SiO2)形成且包含SiOx(例如SiO2)。隔离材料146可基本上同质，或隔离材料146可为异质的。如果隔离材料146是异质的，那么包含于隔离材料146中的一或多种元素的量可在隔离材料146的所有不同部分中逐步改变(例如，突然改变)或连续改变(例如，渐进改变，例如线性地、抛物线地)。在一些实施例中，隔离材料146基本上同质。在额外实施例中，隔离材料146是异质的。隔离材料146可例如由至少两种不同电介质材料的堆叠形成且包含至少两种不同电介质材料的堆叠。
先前参考图1G描述的过程阶段之后的微电子装置结构100可用于形成本公开的微电子装置(例如存储器装置，例如3D NAND快闪存储器装置)。通过非限制性实例，图2A到2H是说明根据本公开的实施例的形成微电子装置的方法的简化部分横截面图。关于下文提供的描述，所属领域的一般技术人员将易于明白，本文中描述的方法及结构可用于形成各种装置及电子系统。
参考图2A，可形成随后将附接到微电子装置结构100(图1G)的额外微电子装置结构200。额外微电子装置结构200可经形成以包含半导电基底结构202、栅极结构204、第一布线结构206、第一接触结构208、第二接触结构210、额外接合垫212及额外隔离材料214。额外微电子装置结构200可形成随后将使用额外微电子装置结构200及微电子装置结构100(图1G)形成的微电子装置的控制逻辑区域216，如下文更详细描述。额外微电子装置结构200的半导电基底结构202、栅极结构204、第一布线结构206及第一接触结构208的部分形成控制逻辑区域216的各个控制逻辑装置218，也如下文更详细描述。
额外微电子装置结构200的半导电基底结构202(例如半导电晶片)包括额外微电子装置结构200的额外特征(例如材料、结构、装置)形成于其上的基底材料或构造。半导电基底结构202可包括半导电结构(例如半导电晶片)或支撑结构上的基底半导电材料。举例来说，半导电基底结构202可包括常规硅衬底(例如常规硅晶片)或包括半导电材料的另一块状衬底。在一些实施例中，半导电基底结构202包括硅晶片。另外，半导电基底结构202可包含形成于其中及/或其上的一或多个层、结构及/或区域。举例来说，半导电基底结构202可包含导电掺杂区域及未掺杂区域。导电掺杂区域可例如用作控制逻辑区域216的控制逻辑装置218的晶体管的源极区域及漏极区域；且未掺杂区域可例如用作控制逻辑装置218的晶体管的沟道区域。
如图2A中展示，额外微电子装置结构200的控制逻辑区域216的栅极结构204可垂直上覆(例如，在Z方向上)于半导电基底结构202的部分。栅极结构204可个别地水平延伸于额外微电子装置结构200的控制逻辑区域216内的控制逻辑装置218的晶体管之间且由所述晶体管采用。栅极结构204可由导电材料形成且包含导电材料。栅极电介质材料(例如电介质氧化物)可垂直介入(例如，在Z方向上)于晶体管的栅极结构204与沟道区域(例如，在半导电基底结构202内)之间。
第一布线结构206可垂直上覆(例如，在Z方向上)于半导电基底结构202，且可通过第一接触结构208电连接到半导电基底结构202。第一布线结构206可用作随后将使用额外微电子装置结构200及微电子装置结构100(图1G)形成的微电子装置的局部布线结构。第一接触结构208的第一群组208A可垂直延伸于半导电基底结构202的区域(例如导电掺杂区域，例如源极区域及漏极区域)与第一布线结构206中的一或多者之间且将所述区域耦合到所述一或多者。另外，第一接触结构208的第二群组208B可垂直延伸于一些第一布线结构206之间且使所述第一布线结构彼此耦合。
第一布线结构206可各自个别地由导电材料形成且包含导电材料。通过非限制性实例，第一布线结构206可由以下中的一或多者形成且包含所述一或多者：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第一布线结构206由Cu形成且包含Cu。在额外实施例中，第一布线结构206由W形成且包含W。
第一接触结构208(包含其第一群组208A及第二群组208B)可各自个别地由导电材料形成且包含导电材料。通过非限制性实例，第一布线结构206可由以下中的一或多者形成且包含所述一或多者：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第一接触结构208由Cu形成且包含Cu。在额外实施例中，第一接触结构208由W形成且包含W。在另外实施例中，第一接触结构208的第一群组208A的第一接触结构208由第一导电材料(例如W)形成且包含所述第一导电材料；且第一接触结构208的第二群组208B的第一接触结构208由第二不同导电材料(例如Cu)形成且包含所述第二不同导电材料。
如先前提及，半导电基底结构202(例如用作源极区域及漏极区域的导电掺杂区域、用作沟道区域的未掺杂区域)、栅极结构204、第一布线结构206及第一接触结构208的部分形成控制逻辑区域216的各个控制逻辑装置218。在一些实施例中，控制逻辑装置218包括互补金属氧化物半导体(CMOS)电路系统。控制逻辑装置218可经配置以控制随后将使用额外微电子装置结构200及微电子装置结构100(图1G)形成的微电子装置(例如存储器装置)的其它组件(例如存储器单元)的各种操作。作为非限制性实例，控制逻辑装置218可包含以下中的一或多者(例如每一者)：电荷泵(例如VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)、延迟锁相环(DLL)电路系统(例如环形振荡器)、Vdd调节器、驱动器(例如串驱动器)、页缓冲器、解码器(例如局部层面解码器、列解码器、行解码器)、感测放大器(例如均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器(NSA)、PMOS感测放大器(PSA))、修复电路系统(例如列修复电路系统、行修复电路系统)、I/O装置(例如局部I/O装置)、存储器测试装置、阵列多路复用器(MUX)、错误校验及校正(ECC)装置、自刷新/损耗均衡装置及其它芯片/层面控制电路系统。
继续参考图2A，额外微电子装置结构200的第二接触结构210可垂直上覆于且耦合到控制逻辑区域216的一些第一布线结构206。在一些实施例中，第二接触结构210包括垂直延伸穿过插置于额外接合垫212与第一布线结构206之间的额外隔离材料214的部分的导电填充通孔。第二接触结构210可由导电材料形成且包含导电材料。通过非限制性实例，第二接触结构210可由以下中的一或多者形成且包含所述一或多者：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第二接触结构210中的每一者由Cu形成且包含Cu。
额外微电子装置结构200的额外接合垫212可垂直上覆于且耦合到第二接触结构210。第二接触结构210可从额外接合垫212及一些第一布线结构206垂直延伸且垂直延伸于额外接合垫212与一些第一布线结构206之间。额外接合垫212可经配置及定位以附接到微电子装置结构(图1G)的接合垫144(图1G)以形成经连接接合垫，如下文更详细描述。额外接合垫212可由导电材料形成且包含导电材料。通过非限制性实例，额外接合垫212可由以下中的一或多者形成且包含所述一或多者：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，额外接合垫212中的每一者由Cu形成且包含Cu。
仍参考图2A，额外隔离材料214可覆盖且环绕至少第一布线结构206、第二接触结构210及额外接合垫212的部分。额外隔离材料214随后可在使用微电子装置结构100(图1G)及额外微电子装置结构200形成微电子装置(例如存储器装置)的过程中附接到微电子装置结构100(图1G)的隔离材料146(图1G)，如下文更详细描述。额外隔离材料214的材料组合物可基本上相同于隔离材料146(图1G)的材料组合物，或额外隔离材料214的材料组合物可不同于隔离材料146(图1G)的材料组合物。在一些实施例中，额外隔离材料214由至少一种电介质氧化物材料(例如SiOx(例如SiO2))形成且包含所述至少一种电介质氧化物材料。在额外实施例中，额外隔离材料214由至少一种低k电介质材料(例如SiOxCy、SiOxNy、SiCxOyHz及SiOxCzNy中的一或多者)形成且包含所述至少一种低k电介质材料。额外隔离材料214可基本上同质，或额外隔离材料214可为异质的。在一些实施例中，额外隔离材料214基本上同质。在额外实施例中，额外隔离材料214是异质的。额外隔离材料214可例如由至少两种不同电介质材料的堆叠形成且包含至少两种不同电介质材料的堆叠。
接着参考图2B，在形成微电子装置结构100及单独形成额外微电子装置结构200之后，微电子装置结构100可经垂直反转(例如在Z方向上上下翻转)且附接(例如接合)到额外微电子装置结构200以形成微电子装置结构组合件220。替代地，额外微电子装置结构200可经垂直反转(例如在Z方向上上下翻转)且附接到微电子装置结构100以形成微电子装置结构组合件220。微电子装置结构100到额外微电子装置结构200的附接可将微电子装置结构100的接合垫144附接到额外微电子装置结构200的额外接合垫212以形成经连接接合垫222。另外，微电子装置结构100到额外微电子装置结构200的附接还可将微电子装置结构100的隔离材料146附接到额外微电子装置结构200的额外隔离材料214。如图2B中展示，微电子装置结构100到额外微电子装置结构200的附接可形成随后将使用微电子装置结构组合件220形成的微电子装置(例如存储器装置，例如3D NAND快闪存储器装置)的第一互连区域224。在图2B中，在微电子装置结构100附接到额外微电子装置结构200以形成微电子装置结构组合件220之前微电子装置结构100相对于额外微电子装置结构200的垂直边界由虚线A-A描绘。微电子装置结构100可在无需接合线的情况下附接到额外微电子装置结构200。
如图2B中展示，第一互连区域224的经连接接合垫222可从微电子装置结构100的数字线接触结构142及额外微电子装置结构200的第二接触结构210垂直延伸且垂直延伸于微电子装置结构100的数字线接触结构142与额外微电子装置结构200的第二接触结构210之间。经连接接合垫222的额外接合垫212可从第二接触结构210及经连接接合垫222的接合垫144垂直延伸且垂直延伸于第二接触结构210与经连接接合垫222的接合垫144之间；且经连接接合垫222的接合垫144可从数字线接触结构142及经连接接合垫222的额外接合垫212垂直延伸且垂直延伸于数字线接触结构142与经连接接合垫222的额外接合垫212之间。当在图2B中时，每一经连接接合垫222的额外接合垫212及接合垫144通过虚线彼此区分开，额外接合垫212及接合垫144可彼此成一体且连续。换句话说，每一经连接接合垫222可为包含额外接合垫212作为其第一区域且包含接合垫144作为其第二区域的基本上整体结构。针对每一经连接接合垫222，其额外接合垫212可在无需接合线的情况下附接到其接合垫144。
接合参考图2C，在将微电子装置结构100(图2B)附接到额外微电子装置结构200之后，可移除(例如，通过常规分离工艺及/或常规研磨工艺)基底结构102(图2B)及掺杂半导电结构105的部分(例如第二部分105B)。材料移除工艺可暴露(例如揭露)掺杂半导电结构105的剩余部分(例如第一部分105A)。如图2C中展示，掺杂半导电结构105的剩余部分(例如第一部分105A)的上表面可基本上呈平面。掺杂半导电结构105的剩余部分(例如第一部分105A)的上表面可垂直上覆于单元支柱结构116的上表面。另外，任选地，额外量(例如额外体积)的掺杂半导电材料(例如掺杂多晶硅)可在移除基底结构102(图2B)之后形成于掺杂半导电结构105的剩余部分上。如果形成，那么额外量的掺杂半导电材料可具有基本上相同于掺杂半导电结构105的材料组合物的材料组合物，或可具有不同于掺杂半导电结构105的材料组合物的材料组合物。另外，任选地，搭接材料226可任选地形成于掺杂半导电结构105上或之上。掺杂半导电结构105(及额外量的掺杂半导电材料(如果存在))可任选地在形成搭接材料226(如果存在)之前及/或之后退火(例如热退火)。使掺杂半导电结构105的剩余部分(及额外量的掺杂半导电材料(如果存在))退火可例如促进或增强掺杂半导电结构105的剩余部分(及额外量的掺杂半导电材料(如果存在))内的掺杂剂活化。
如果形成，那么搭接材料226可由导电材料形成且包含导电材料。通过非限制性实例，搭接材料226(如果存在)可由包括以下中的一或多者的金属材料形成且包含所述金属材料：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，搭接材料226由硅化钨(WSix)形成且包含硅化钨(WSix)。在额外实施例中，搭接材料226由W及氮化钨(WNx)中的一或多者(例如W及氮化钨(WNx)的堆叠)形成且包含所述一或多者。
接着参考图2D，在移除基底结构102(图2B)之后，可移除(例如蚀刻)掺杂半导电结构105的剩余部分(例如第一部分105A(图2C))的区域(及额外量的掺杂半导电材料(如果存在))(图2C)及搭接材料226(图2C)(如果存在)以由掺杂半导电结构105(图2C)的剩余部分形成一或多个源极结构228及一或多个接触垫230且由搭接材料226(图2C)(如果存在)形成搭接结构232。如图2D中展示，源极结构228及接触垫230的形成可形成随后将使用微电子装置结构组合件220形成的微电子装置(例如存储器装置)的存储器阵列区域237。存储器阵列区域237可包含：堆叠结构126；单元支柱结构116；深接触结构134；数字线结构139；绝缘线结构140；数字线接触结构142的部分(例如第二部分142B(图1G))；及源极层级235，其包含源极结构228、接触垫230及搭接结构232(如果存在)。
在存储器阵列区域237的源极层级235内，源极结构228及接触垫230可彼此水平相邻(例如在X方向上、在Y方向上)。源极结构228可与接触垫230电隔离，且可经定位于基本上相同于接触垫230的垂直位置(例如在Z方向上)处。源极结构228可经耦合到存储器单元138的垂直延伸串。接触垫230可经耦合到堆叠结构126内的额外导电特征，例如深接触结构134中的一或多者。
上文关于图1A到1G及图2A到2C描述的处理动作实现在形成存储器阵列区域237的其它特征之后(after/subsequent to/following)且在微电子装置结构100(图2B)附接到额外微电子装置结构200之后形成源极结构228、接触垫230及搭接结构232(如果存在)。
接着参考图2E，第三接触结构234可经形成于源极结构228及接触垫230之上且与源极结构228及接触垫230电连通，且第二布线结构236可经形成于第三接触结构234之上且与第三接触结构234电连通。第三接触结构234可经形成以延伸于第二布线结构236与源极层级235的源极结构228及接触垫230之间。搭接结构232(如果存在)可垂直介入于第三接触结构234与源极结构228及接触垫230之间。第三接触结构234可例如形成于搭接结构232的上表面上。另外，如图2E中展示，至少一种绝缘材料238可经形成以覆盖且环绕第三接触结构234及第二布线结构236。至少一种绝缘材料238还可经形成以覆盖且环绕源极结构228及接触垫230的部分。
第三接触结构234及第二布线结构236可各自由导电材料形成且包含导电材料。通过非限制性实例，第三接触结构234及第二布线结构236可各自个别地由以下中的一或多者形成且包含所述一或多者：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第三接触结构234及第二布线结构236各自由Cu形成且包含Cu。在额外实施例中，第三接触结构234由W形成且包含W，且第二布线结构236由Cu形成且包含Cu。
仍参考图2E，在一些实施例中，绝缘材料238由至少一种电介质氧化物材料(例如SiOx(例如SiO2))形成且包含所述至少一种电介质氧化物材料。在额外实施例中，绝缘材料238由至少一种低k电介质材料(例如SiOxCy、SiOxNy、SiCxOyHz及SiOxCzNy中的一或多者)形成且包含所述至少一种低k电介质材料。绝缘材料238可基本上同质，或绝缘材料238可为异质的。如果绝缘材料238是异质的，那么包含于绝缘材料238中的一或多种元素的量可在绝缘材料238的所有不同部分中逐步改变(例如，突然改变)或连续改变(例如，渐进改变，例如线性地、抛物线地)。在一些实施例中，绝缘材料238基本上同质。在额外实施例中，绝缘材料238是异质的。绝缘材料238例如由至少两种不同电介质材料的堆叠形成且包含至少两种不同电介质材料的堆叠。
在额外实施例中，可在上文参考图2E描述的处理阶段中形成一或多个电容器(例如一或多个金属-绝缘体-金属(MIM)电容器、一或多个金属-绝缘体-半导体(MIS)电容器)。通过非限制性实例，图2F及2G是说明其中电容器经形成于先前参考图2D描述的源极层级235之上的本公开的实施例的简化部分横截面图。图2F展示其中一或多个MIM电容器经形成于源极层级235之上的本公开的实施例。图2G展示其中一或多个MIS电容器经形成于源极层级235之上的本公开的实施例。
参考图2F，在一些实施例中，一或多个MIM电容器240经形成于源极层级235之上。个别MIM电容器240可包含个别搭接结构232的一部分、搭接结构232上或之上的绝缘结构242及绝缘结构242上或之上的个别第三接触结构234。搭接结构232的部分可用作MIM电容器240的第一金属结构，第三接触结构234可用作MIM电容器240的第二金属结构，且绝缘结构242可介入于搭接结构232与第三接触结构234之间。如图2F中展示，针对个别MIM电容器240，其绝缘结构242可经定位成直接邻近第三接触结构234的下表面及侧表面。绝缘结构242可经插置于第三接触结构234的下表面与MIM电容器240相关联的搭接结构232的上表面之间，且还可插置于第三接触结构234的侧表面与水平环绕第三接触结构234的绝缘材料238的侧表面之间。在额外实施例中，金属结构(metallic structure)(例如金属结构(metal structure)、合金结构)经形成于搭接结构232与绝缘结构242之间，且用作MIM电容器240的第一金属结构。
个别MIM电容器240的绝缘结构242可由绝缘材料形成且包含绝缘材料。举例来说，绝缘结构242可由例如以下中的一或多者的至少一种电介质氧化物材料形成且包含所述至少一种电介质氧化物材料：SiOx；磷硅酸盐玻璃；硼硅酸盐玻璃；硼磷硅酸盐玻璃；氟硅酸盐玻璃；AlOx；及高k氧化物，例如HfOx、NbOx及TiOx中的一或多者。在一些实施例中，绝缘结构242由至少一种高k氧化物(例如HfOx、NbOx及TiOx中的一或多者)形成且包含所述至少一种高k氧化物。在额外实施例中，绝缘结构242由SiOx(例如SiO2)形成且包含SiOx(例如SiO2)。
MIM电容器240可使用本文中未详细描述的常规工艺(例如常规材料沉积工艺、常规材料移除工艺，例如常规蚀刻工艺)及常规处理设备形成。一或多个掩模(例如一或多个i线掩模)可用于在用于形成MIM电容器240的图案化及蚀刻工艺期间保护绝缘结构242的绝缘材料(例如高k氧化物)。
接着参考图2G，在额外实施例中，一或多个MIS电容器244经形成于源极层级235之上。个别MIS电容器244可包含个别源极结构228的一部分、源极结构228上或之上的绝缘结构246及绝缘结构246上或之上的金属结构248。金属结构248可用作MIS电容器244的金属结构，源极结构228的部分可用作MIS电容器244的半导电结构(例如导电掺杂半导电结构)，且绝缘结构246可介入于源极结构228与金属结构248之间。如图2G中展示，针对个别MIS电容器244，其绝缘结构246可经插置于金属结构248的下表面与MIS电容器244相关联的源极结构228的上表面之间。如图2G中展示，搭接结构232(图2E)可不垂直定位于源极结构228与MIS电容器244的绝缘结构246之间且不与源极结构228及MIS电容器244的绝缘结构246接触。在一些此类实施例中，从源极层级235的源极结构228及接触垫230的上表面省略(例如缺少)搭接结构232。在额外实施例中，搭接结构232经形成于MIS电容器244的水平边界外部的源极结构228及接触垫230的上表面的部分之上，但从MIS电容器244的水平边界内的源极结构228的上表面的其它部分省略。
个别MIS电容器244的绝缘结构246可由绝缘材料形成且包含绝缘材料。举例来说，绝缘结构246可由例如以下中的一或多者的至少一种电介质氧化物材料形成且包含所述至少一种电介质氧化物材料：SiOx；磷硅酸盐玻璃；硼硅酸盐玻璃；硼磷硅酸盐玻璃；氟硅酸盐玻璃；AlOx；及高k氧化物，例如HfOx、NbOx及TiOx中的一或多者。在一些实施例中，绝缘结构246由至少一种高k氧化物(例如HfOx、NbOx及TiOx中的一或多者)形成且包含所述至少一种高k氧化物。在额外实施例中，绝缘结构246由SiOx(例如SiO2)形成且包含SiOx(例如SiO2)。
仍参考图2G，个别MIS电容器244的金属结构248可由包括以下中的一或多者的金属材料形成且包含所述金属材料：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，一或多个MIS电容器244的金属结构248由W形成且包含W。
MIS电容器244可使用本文中未详细描述的常规工艺(例如常规材料沉积工艺、常规材料移除工艺，例如常规蚀刻工艺)及常规处理设备形成。一或多个掩模(例如一或多个i线掩模)可用于在用于形成MIS电容器244的图案化及蚀刻工艺期间保护绝缘结构246的绝缘材料(例如高k氧化物)。
返回参考图2E，在形成第二布线结构236之后，微电子装置结构组合件220可经受额外处理以将额外特征耦合到第二布线结构236。举例来说，参考图2H，第四接触结构250可经形成于第二布线结构236之上且与第二布线结构236电连通，且导电垫252可经形成于第四接触结构250之上且与第四接触结构250电连通。第四接触结构250可经形成以延伸于第二布线结构236与导电垫252之间。第四接触结构250可例如经形成于第二布线结构236的上表面上，且导电垫252可经形成于第四接触结构250的上表面上。另外，如图2H中展示，至少一种额外绝缘材料254可经形成以覆盖且环绕第四接触结构250及导电垫252。至少一种额外绝缘材料254还可经形成以覆盖且环绕第二布线结构236及绝缘材料238的部分。
第四接触结构250及导电垫252可各自由导电材料形成且包含导电材料。通过非限制性实例，第四接触结构250及导电垫252可各自个别地由以下中的一或多者形成且包含所述一或多者：至少一种金属、至少一种合金及至少一种导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)。在一些实施例中，第四接触结构250由W形成且包含W，且导电垫252由Al形成且包含Al。
仍参考图2H，额外绝缘材料254的材料组合物可基本上相同于绝缘材料238的材料组合物，或额外绝缘材料254的材料组合物可不同于绝缘材料238的材料组合物。在一些实施例中，额外绝缘材料254由至少一种电介质氧化物材料(例如SiOx(例如SiO2))形成且包含所述至少一种电介质氧化物材料。在额外实施例中，额外绝缘材料254由至少一种低k电介质材料(例如SiOxCy、SiOxNy、SiCxOyHz及SiOxCzNy中的一或多者)形成且包含所述至少一种低k电介质材料。额外绝缘材料254可基本上同质，或额外绝缘材料254可为异质的。如果额外绝缘材料254是异质的，那么包含于额外绝缘材料254中的一或多种元素的量可在额外绝缘材料254的所有不同部分中逐步改变(例如，突然改变)或连续改变(例如，渐进改变，例如线性地、抛物线地)。在一些实施例中，额外绝缘材料254基本上同质。在额外实施例中，额外绝缘材料254是异质的。额外绝缘材料254例如由至少两种不同电介质材料的堆叠形成且包含至少两种不同电介质材料的堆叠。
如图2H中展示，第四接触结构250、导电垫252及额外绝缘材料254的形成可形成第二互连区域256。第二互连区域256可包含第三接触结构234、第二布线结构236、绝缘材料238、第四接触结构250、导电垫252及额外绝缘材料254。另外，第二互连区域256的形成可实现微电子装置258(例如存储器装置，例如3D NAND快闪存储器装置)的形成。微电子装置258可包含控制逻辑区域216、第一互连区域224、存储器阵列区域237及第二互连区域256。第二互连区域256的至少第二布线结构236及导电垫252可用作微电子装置258的全局布线结构。第二布线结构236及导电垫252可例如经配置以从外部总线接收全局信号及将全局信号中继到微电子装置258的其它组件(例如结构、装置)。
因此，根据本公开的实施例，一种形成微电子装置的方法包括形成微电子装置结构。所述微电子装置结构包括：基底结构；掺杂半导电结构，其包括上覆于所述基底结构的第一部分及从所述第一部分垂直延伸到所述基底结构中的第二部分；堆叠结构，其上覆于所述掺杂半导电结构且包括导电结构及绝缘结构的垂直交替序列；单元支柱结构，其垂直延伸穿过所述堆叠结构到所述掺杂半导电结构的所述第一部分；及数字线结构，其垂直上覆于所述堆叠结构。形成包括控制逻辑装置的额外微电子装置结构。将所述微电子装置结构附接到所述额外微电子装置结构以形成微电子装置结构组合件。所述数字线结构垂直插置于所述微电子装置结构组合件内的所述堆叠结构与所述控制逻辑装置之间。移除所述基底结构及所述掺杂半导电结构的所述第二部分以暴露所述掺杂半导电结构的第一部分。在移除所述基底结构及所述掺杂半导电结构的所述第二部分之后图案化所述掺杂半导电结构的所述第一部分以在所述堆叠结构之上形成耦合到所述单元支柱结构的至少一个源极结构。
此外，根据本公开的实施例，一种微电子装置包括存储器阵列区域、控制逻辑区域、第一互连区域及第二互连区域。所述存储器阵列区域包括：堆叠结构，其包括导电结构及绝缘结构的垂直交替序列；源极结构，其垂直上覆于所述堆叠结构且包括掺杂半导电材料；单元支柱结构，其垂直完全延伸穿过所述堆叠结构到所述源极结构；源极接触结构，其垂直完全延伸穿过所述堆叠结构到所述源极结构中；及数字线结构，其垂直下伏于所述堆叠结构且与所述单元支柱结构电连通。所述控制逻辑区域垂直下伏于所述存储器阵列区域且包括控制逻辑装置。所述第一互连区域垂直插置于所述存储器阵列区域与所述控制逻辑区域之间且包括将所述存储器阵列区域的所述数字线结构耦合到所述控制逻辑区域的所述控制逻辑装置的额外导电结构。所述第二互连区域垂直上覆于所述存储器阵列区域且包括与所述源极结构电连通的另外导电结构。
根据本公开的实施例的微电子装置(例如微电子装置258(图2H))可用于本公开的电子系统的实施例中。举例来说，图3是根据本公开的实施例的说明性电子系统300的框图。电子系统300可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如音乐)播放器、启用Wi-Fi或蜂窝的平板计算机(例如(举例来说)
Figure BDA0003118948200000261
或
Figure BDA0003118948200000262
平板计算机)、电子书、导航装置等。电子系统300包含至少一个存储器装置302。存储器装置302可包括例如本文中先前描述的微电子装置(例如微电子装置258(图2H))。电子系统300可进一步包含至少一个电子信号处理器装置304(通常称为“微处理器”)。电子信号处理器装置304可任选地包含本文中先前描述的微电子装置(例如微电子装置258(图2H))。虽然在图3中将存储器装置302及电子信号处理器装置304描绘为两(2)个单独装置，但在额外实施例中，具有存储器装置302及电子信号处理器装置304的功能性的单个(例如仅一个)存储器/处理器装置包含于电子系统300中。在此类实施例中，存储器/处理器装置可包含本文中先前描述的微电子装置(例如微电子装置258(图2H))。电子系统300可进一步包含用于由用户将信息输入到电子系统300中的一或多个输入装置306，例如(举例来说)鼠标或其它指示装置、键盘、触摸垫、按钮或控制面板。电子系统300可进一步包含用于将信息(例如视觉或音频输出)输出给用户的一或多个输出装置308，例如(举例来说)监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置306及输出装置308可包括可用于将信息输入到电子系统300同时将视觉信息输出给用户的单个触摸屏装置。输入装置306及输出装置308可与存储器装置302及电子信号处理器装置304中的一或多者电连通。
因此，根据本公开的实施例，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括堆叠结构、源极结构、数字线结构、单元支柱结构、深接触结构、导电布线结构、控制逻辑装置及额外导电布线结构。所述堆叠结构包括各自包括导电结构及与所述导电结构垂直相邻的绝缘结构的层级。所述源极结构上覆于所述堆叠结构。所述数字线结构下伏于所述堆叠结构。所述单元支柱结构经耦合到所述数字线结构且垂直完全延伸穿过所述堆叠结构到所述源极结构。所述深接触结构垂直完全延伸穿过所述堆叠结构到所述源极结构中。所述导电布线结构垂直下伏于且耦合到所述数字线结构。所述控制逻辑装置经耦合到且至少部分垂直下伏于所述导电布线结构。所述额外导电布线结构经耦合到且垂直上覆于所述源极结构。
与常规结构、常规装置及常规方法相比，本公开的结构、装置及方法有利地促进微电子装置性能改进、成本(例如制造成本、材料成本)降低、组件微型化增加及封装密度提高中的一或多者。与常规结构、常规装置及常规方法相比，本公开的结构、装置及方法还可改进可扩展性、效率及简单性。
非限制性实例实施例可包含：
实施例1：一种形成微电子装置的方法，其包括：形成微电子装置结构，所述微电子装置结构包括：基底结构；掺杂半导电结构，其包括上覆于所述基底结构的第一部分及从所述第一部分垂直延伸到所述基底结构中的第二部分；堆叠结构，其上覆于所述掺杂半导电结构且包括导电结构及绝缘结构的垂直交替序列；单元支柱结构，其垂直延伸穿过所述堆叠结构到所述掺杂半导电结构的所述第一部分；及数字线结构，其垂直上覆于所述堆叠结构；形成包括控制逻辑装置的额外微电子装置结构；将所述微电子装置结构附接到所述额外微电子装置结构以形成微电子装置结构组合件，所述数字线结构垂直插置于所述微电子装置结构组合件内的所述堆叠结构与所述控制逻辑装置之间；移除所述基底结构及所述掺杂半导电结构的所述第二部分以暴露所述掺杂半导电结构的第一部分；及在移除所述基底结构及所述掺杂半导电结构的所述第二部分之后图案化所述掺杂半导电结构的所述第一部分以在所述堆叠结构之上形成耦合到所述单元支柱结构的至少一个源极结构。
实施例2：根据实施例1所述的方法，其中形成微电子装置结构包括形成进一步包括垂直延伸穿过所述堆叠结构到所述掺杂半导电结构中的导电接触结构的所述微电子装置结构。
实施例3：根据实施例1及2中任一实施例所述的方法，其中形成微电子装置结构包括：在上覆于所述基底结构的掺杂半导电材料之上形成初步堆叠结构，所述初步堆叠结构包括第一绝缘结构及第二绝缘结构的垂直交替序列；形成垂直延伸穿过所述初步堆叠结构及所述掺杂半导电材料到所述基底结构中的开口；用额外半导电材料填充定位于所述基底结构及所述掺杂半导电材料内的所述开口的下部；使所述掺杂半导电材料及所述额外半导电材料退火以由其形成所述掺杂半导电结构；在所述开口的剩余上部内形成所述单元支柱结构；形成延伸穿过所述初步堆叠结构的狭槽；使用所述狭槽用所述导电结构至少部分替换所述第二绝缘结构以形成所述堆叠结构，所述堆叠结构的所述绝缘结构包括所述第一绝缘结构的剩余部分；及在所述单元支柱结构之上形成与所述单元支柱结构电连通的所述数字线结构。
实施例4：根据实施例1到3中任一实施例所述的方法，其中形成微电子装置结构包括形成进一步包括以下各者的所述微电子装置结构：绝缘线结构，其在所述数字线结构上；数字线接触结构，其延伸穿过所述绝缘线结构的部分且接触所述数字线结构；及导电垫结构，其在所述数字线接触结构上。
实施例5：根据实施例4所述的方法，其中形成额外微电子装置结构包括形成进一步包括所述控制逻辑装置之上的额外导电垫结构的所述微电子装置结构。
实施例6：根据实施例5所述的方法，其中将所述微电子装置结构附接到所述额外微电子装置结构包括：使所述微电子装置结构及所述额外微电子装置结构中的一者垂直反转；及将所述微电子装置结构的所述导电垫结构接合到所述额外微电子装置结构的所述额外导电垫结构。
实施例7：根据实施例1到6中任一实施例所述的方法，其中移除所述基底结构及所述掺杂半导电结构的所述第二部分以暴露所述掺杂半导电结构的所述第一部分包括形成基本上呈平面且从所述单元支柱结构垂直偏移的所述掺杂半导电结构的所述第一部分的上表面。
实施例8：根据实施例1到7中任一实施例所述的方法，其进一步包括在图案化所述掺杂半导电结构的所述第一部分之前在所述掺杂半导电结构的所述第一部分之上形成至少一个金属搭接材料。
实施例9：根据实施例1到8中任一实施例所述的方法，其进一步包括：在所述至少一个源极结构之上形成与所述至少一个源极结构电连通的导电布线结构；及在所述导电布线结构之上形成与所述导电布线结构电连通的导电垫结构。
实施例10：根据实施例9所述的方法，其进一步包括在所述至少一个源极结构之上且在所述导电布线结构之下垂直形成至少一个金属-绝缘体-金属(MIM)电容器。
实施例11：根据实施例9所述的方法，其进一步包括在所述导电布线结构之下且至少部分在所述至少一个源极结构之上垂直形成至少一个金属-绝缘体-半导体(MIS)电容器。
实施例12：一种微电子装置，其包括：存储器阵列区域，其包括：堆叠结构，其包括导电结构及绝缘结构的垂直交替序列；源极结构，其垂直上覆于所述堆叠结构且包括掺杂半导电材料；单元支柱结构，其垂直完全延伸穿过所述堆叠结构到所述源极结构；源极接触结构，其垂直完全延伸穿过所述堆叠结构到所述源极结构中；及数字线结构，其垂直下伏于所述堆叠结构且与所述单元支柱结构电连通；控制逻辑区域，其垂直下伏于所述存储器阵列区域且包括控制逻辑装置；第一互连区域，其垂直插置于所述存储器阵列区域与所述控制逻辑区域之间且包括将所述存储器阵列区域的所述数字线结构耦合到所述控制逻辑区域的所述控制逻辑装置的额外导电结构；及第二互连区域，其垂直上覆于所述存储器阵列区域且包括与所述源极结构电连通的另外导电结构。
实施例13：根据实施例12所述的微电子装置，其进一步包括：接触垫，其与所述源极结构水平相邻及且与所述源极结构基本上垂直对准，所述接触垫包括所述掺杂半导电材料；及额外接触结构，其经耦合到所述接触垫且垂直完全延伸穿过所述堆叠结构。
实施例14：根据实施例12及13中任一实施例所述的微电子装置，其进一步包括垂直插置于所述源极结构与所述另外导电结构之间且与所述源极结构及所述另外导电结构电连通的金属搭接结构。
实施例15：根据实施例12到14中任一实施例所述的微电子装置，其中所述单元支柱结构的上边界垂直下伏于所述源极结构的上边界。
实施例16：根据实施例12到14中任一实施例所述的微电子装置，其中所述单元支柱结构的上边界垂直地在所述源极接触结构的上边界下方。
实施例17：根据实施例12到16中任一实施例所述的微电子装置，其中所述另外导电结构包括：导电布线结构，其在所述源极结构之上；导电接触件，其延伸于所述导电布线结构与所述源极结构之间且耦合所述导电布线结构及所述源极结构；导电垫结构，其在所述导电布线结构之上；及额外导电接触件，其延伸于所述导电布线结构与所述导电垫结构之间且耦合所述导电布线结构及所述导电垫结构。
实施例18：根据实施例12到17中任一实施例所述的微电子装置，其进一步包括至少部分垂直定位于所述源极结构与所述另外导电结构之间的金属-绝缘体-金属(MIM)电容器。
实施例19：根据实施例12到18中任一实施例所述的微电子装置，其进一步包括至少部分垂直定位于所述源极结构与所述另外导电结构之间的金属-绝缘体-半导体(MIS)电容器。
实施例20：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括：堆叠结构，其包括各自包括导电结构及与所述导电结构垂直相邻的绝缘结构的层级；源极结构，其上覆于所述堆叠结构；数字线结构，其下伏于所述堆叠结构；单元支柱结构，其耦合到所述数字线结构且垂直完全延伸穿过所述堆叠结构到所述源极结构；深接触结构，其垂直完全延伸穿过所述堆叠结构到所述源极结构中；导电布线结构，其垂直下伏于且耦合到所述数字线结构；控制逻辑装置，其耦合到且至少部分垂直下伏于所述导电布线结构；及额外导电布线结构，其耦合到且垂直上覆于所述源极结构。
虽然本公开可接受各种修改及替代形式，但图式中已通过实例展示且本文中已详细描述特定实施例。然而，本公开不限于所公开的特定形式。确切来说，本公开涵盖落于由所附权利要求书及其合法等效物的范围内的所有修改、等效物及替代物。举例来说，关于一个实施例公开的元件及特征可与关于本公开的其它实施例公开的元件及特征组合。

Claims (20)

1.一种形成微电子装置的方法，其包括：
形成微电子装置结构，所述微电子装置结构包括：
基底结构；
掺杂半导电结构，其包括上覆于所述基底结构的第一部分及从所述第一部分垂直延伸到所述基底结构中的第二部分；
堆叠结构，其上覆于所述掺杂半导电结构且包括导电结构及绝缘结构的垂直交替序列；
单元支柱结构，其垂直延伸穿过所述堆叠结构到所述掺杂半导电结构的所述第一部分；及
数字线结构，其垂直上覆于所述堆叠结构；
形成包括控制逻辑装置的额外微电子装置结构；
将所述微电子装置结构附接到所述额外微电子装置结构以形成微电子装置结构组合件，所述数字线结构垂直插置于所述微电子装置结构组合件内的所述堆叠结构与所述控制逻辑装置之间；
移除所述基底结构及所述掺杂半导电结构的所述第二部分以暴露所述掺杂半导电结构的第一部分；及
在移除所述基底结构及所述掺杂半导电结构的所述第二部分之后图案化所述掺杂半导电结构的所述第一部分以在所述堆叠结构之上形成耦合到所述单元支柱结构的至少一个源极结构。
2.根据权利要求1所述的方法，其中形成微电子装置结构包括形成进一步包括垂直延伸穿过所述堆叠结构到所述掺杂半导电结构中的导电接触结构的所述微电子装置结构。
3.根据权利要求1所述的方法，其中形成微电子装置结构包括：
在上覆于所述基底结构的掺杂半导电材料之上形成初步堆叠结构，所述初步堆叠结构包括第一绝缘结构及第二绝缘结构的垂直交替序列；
形成垂直延伸穿过所述初步堆叠结构及所述掺杂半导电材料到所述基底结构中的开口；
用额外半导电材料填充定位于所述基底结构及所述掺杂半导电材料内的所述开口的下部；
使所述掺杂半导电材料及所述额外半导电材料退火以由其形成所述掺杂半导电结构；
在所述开口的剩余上部内形成所述单元支柱结构；
形成延伸穿过所述初步堆叠结构的狭槽；
使用所述狭槽用所述导电结构至少部分替换所述第二绝缘结构以形成所述堆叠结构，所述堆叠结构的所述绝缘结构包括所述第一绝缘结构的剩余部分；及
在所述单元支柱结构之上形成与所述单元支柱结构电连通的所述数字线结构。
4.根据权利要求1到3中任一权利要求所述的方法，其中形成微电子装置结构包括形成进一步包括以下各者的所述微电子装置结构：
绝缘线结构，其在所述数字线结构上；
数字线接触结构，其延伸穿过所述绝缘线结构的部分且接触所述数字线结构；及
导电垫结构，其在所述数字线接触结构上。
5.根据权利要求4所述的方法，其中形成额外微电子装置结构包括形成进一步包括所述控制逻辑装置之上的额外导电垫结构的所述微电子装置结构。
6.根据权利要求5所述的方法，其中将所述微电子装置结构附接到所述额外微电子装置结构包括：
使所述微电子装置结构及所述额外微电子装置结构中的一者垂直反转；及
将所述微电子装置结构的所述导电垫结构接合到所述额外微电子装置结构的所述额外导电垫结构。
7.根据权利要求1到3中任一权利要求所述的方法，其中移除所述基底结构及所述掺杂半导电结构的所述第二部分以暴露所述掺杂半导电结构的所述第一部分包括形成基本上呈平面且从所述单元支柱结构垂直偏移的所述掺杂半导电结构的所述第一部分的上表面。
8.根据权利要求1到3中任一权利要求所述的方法，其进一步包括在图案化所述掺杂半导电结构的所述第一部分之前在所述掺杂半导电结构的所述第一部分之上形成至少一个金属搭接材料。
9.根据权利要求1到3中任一权利要求所述的方法，其进一步包括：
在所述至少一个源极结构之上形成与所述至少一个源极结构电连通的导电布线结构；及
在所述导电布线结构之上形成与所述导电布线结构电连通的导电垫结构。
10.根据权利要求9所述的方法，其进一步包括在所述至少一个源极结构之上垂直且在所述导电布线结构之下垂直形成至少一个金属-绝缘体-金属MIM电容器。
11.根据权利要求9所述的方法，其进一步包括在所述导电布线结构之下垂直且至少部分在所述至少一个源极结构之上垂直形成至少一个金属-绝缘体-半导体MIS电容器。
12.一种微电子装置，其包括：
存储器阵列区域，其包括：
堆叠结构，其包括导电结构及绝缘结构的垂直交替序列；
源极结构，其垂直上覆于所述堆叠结构且包括掺杂半导电材料；
单元支柱结构，其垂直完全延伸穿过所述堆叠结构到所述源极结构；
源极接触结构，其垂直完全延伸穿过所述堆叠结构到所述源极结构中；及
数字线结构，其垂直下伏于所述堆叠结构且与所述单元支柱结构电连通；
控制逻辑区域，其垂直下伏于所述存储器阵列区域且包括控制逻辑装置；
第一互连区域，其垂直插置于所述存储器阵列区域与所述控制逻辑区域之间且包括将所述存储器阵列区域的所述数字线结构耦合到所述控制逻辑区域的所述控制逻辑装置的额外导电结构；及
第二互连区域，其垂直上覆于所述存储器阵列区域且包括与所述源极结构电连通的另外导电结构。
13.根据权利要求12所述的微电子装置，其进一步包括：
接触垫，其与所述源极结构水平相邻且与所述源极结构基本上垂直对准，所述接触垫包括所述掺杂半导电材料；及
额外接触结构，其经耦合到所述接触垫且垂直完全延伸穿过所述堆叠结构。
14.根据权利要求12所述的微电子装置，其进一步包括垂直插置于所述源极结构与所述另外导电结构之间且与所述源极结构及所述另外导电结构电连通的金属搭接结构。
15.根据权利要求12到14中任一权利要求所述的微电子装置，其中所述单元支柱结构的上边界垂直下伏于所述源极结构的上边界。
16.根据权利要求12到14中任一权利要求所述的微电子装置，其中所述单元支柱结构的上边界垂直地在所述源极接触结构的上边界下方。
17.根据权利要求12到14中任一权利要求所述的微电子装置，其中所述另外导电结构包括：
导电布线结构，其在所述源极结构之上；
导电接触件，其延伸于所述导电布线结构与所述源极结构之间且耦合所述导电布线结构及所述源极结构；
导电垫结构，其在所述导电布线结构之上；及
额外导电接触件，其延伸于所述导电布线结构与所述导电垫结构之间且耦合所述导电布线结构及所述导电垫结构。
18.根据权利要求12到14中任一权利要求所述的微电子装置，其进一步包括至少部分垂直定位于所述源极结构与所述另外导电结构之间的金属-绝缘体-金属MIM电容器。
19.根据权利要求12到14中任一权利要求所述的微电子装置，其进一步包括至少部分垂直定位于所述源极结构与所述另外导电结构之间的金属-绝缘体-半导体MIS电容器。
20.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及
存储器装置，其可操作地耦合到所述处理器装置且包括：
堆叠结构，其包括各自包括导电结构及与所述导电结构垂直相邻的绝缘结构的层级；
源极结构，其上覆于所述堆叠结构；
数字线结构，其下伏于所述堆叠结构；
单元支柱结构，其耦合到所述数字线结构且垂直完全延伸穿过所述堆叠结构到所述源极结构；
深接触结构，其垂直完全延伸穿过所述堆叠结构到所述源极结构中；
导电布线结构，其垂直下伏于且耦合到所述数字线结构；
控制逻辑装置，其耦合到且至少部分垂直下伏于所述导电布线结构；及
额外导电布线结构，其耦合到且垂直上覆于所述源极结构。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220328442A1 (en) * 2020-06-30 2022-10-13 Micron Technology, Inc. Semiconductor device assembly with sacrificial pillars and methods of manufacturing sacrificial pillars

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220000534A (ko) * 2020-06-26 2022-01-04 삼성전자주식회사 주변 회로를 갖는 제1 구조물 및 게이트 층들을 갖는 제2 구조물을 포함하는 장치
US11587919B2 (en) 2020-07-17 2023-02-21 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
US11545456B2 (en) 2020-08-13 2023-01-03 Micron Technology, Inc. Microelectronic devices, electronic systems having a memory array region and a control logic region, and methods of forming microelectronic devices
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11393845B2 (en) * 2020-08-28 2022-07-19 Micron Technology, Inc. Microelectronic devices, and related memory devices and electronic systems
US11594506B2 (en) * 2020-09-23 2023-02-28 Advanced Semiconductor Engineering, Inc. Semiconductor package
US11482538B2 (en) * 2020-10-02 2022-10-25 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11848309B2 (en) * 2021-06-10 2023-12-19 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
US20240334717A1 (en) * 2023-03-30 2024-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160343727A1 (en) * 2015-05-21 2016-11-24 Kyoung-hoon Kim Vertical nand flash memory device
US20170092649A1 (en) * 2015-09-30 2017-03-30 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
CN110140213A (zh) * 2017-09-15 2019-08-16 长江存储科技有限责任公司 三维存储器件及其制作方法
US20190393238A1 (en) * 2018-06-21 2019-12-26 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US20200027892A1 (en) * 2018-07-20 2020-01-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4925809A (en) 1987-05-23 1990-05-15 Osaka Titanium Co., Ltd. Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor
CA2280865C (en) 1997-02-24 2008-08-12 Superior Micropowders Llc Aerosol method and apparatus, particulate products, and electronic devices made therefrom
JP2002103299A (ja) 2000-09-22 2002-04-09 Aisin Seiki Co Ltd マイクロマシンの製造方法
US20030113669A1 (en) 2001-12-19 2003-06-19 Jao-Chin Cheng Method of fabricating passive device on printed circuit board
JP4012411B2 (ja) 2002-02-14 2007-11-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7087452B2 (en) * 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
US7148538B2 (en) 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US8324725B2 (en) 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7586784B2 (en) 2006-06-09 2009-09-08 Micron Technology, Inc. Apparatus and methods for programming multilevel-cell NAND memory devices
US8384155B2 (en) 2006-07-18 2013-02-26 Ememory Technology Inc. Semiconductor capacitor
EP3364298B1 (en) 2006-07-31 2019-12-11 Google LLC Memory circuit system and method
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
KR101448150B1 (ko) 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법
KR20090072399A (ko) 2007-12-28 2009-07-02 삼성전자주식회사 3차원 메모리 장치
US7622365B2 (en) 2008-02-04 2009-11-24 Micron Technology, Inc. Wafer processing including dicing
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7943428B2 (en) 2008-12-24 2011-05-17 International Business Machines Corporation Bonded semiconductor substrate including a cooling mechanism
US9390974B2 (en) 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
US8765581B2 (en) 2009-11-30 2014-07-01 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array
KR101662821B1 (ko) 2010-06-16 2016-10-05 삼성전자주식회사 멀티-페이지 프로그램 방법, 그것을 이용한 불 휘발성 메모리 장치, 그리고 그것을 포함한 데이터 저장 시스템
JP5491982B2 (ja) 2010-06-21 2014-05-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US20130126622A1 (en) 2011-08-08 2013-05-23 David Finn Offsetting shielding and enhancing coupling in metallized smart cards
KR101807539B1 (ko) 2010-08-20 2017-12-12 삼성전자주식회사 3차원 비휘발성 메모리 장치의 메모리 셀 어레이의 어드레스 스케쥴링 방법
EP2731110B1 (en) 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
CN102544049B (zh) 2010-12-22 2014-04-16 中国科学院微电子研究所 三维半导体存储器件及其制备方法
JP2012146861A (ja) 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
KR101751950B1 (ko) 2011-03-03 2017-06-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 읽기 방법
US9196753B2 (en) 2011-04-19 2015-11-24 Micron Technology, Inc. Select devices including a semiconductive stack having a semiconductive material
US9489613B2 (en) 2011-08-08 2016-11-08 Féinics Amatech Teoranta RFID transponder chip modules with a band of the antenna extending inward
US8951859B2 (en) 2011-11-21 2015-02-10 Sandisk Technologies Inc. Method for fabricating passive devices for 3D non-volatile memory
US20140001583A1 (en) 2012-06-30 2014-01-02 Intel Corporation Method to inhibit metal-to-metal stiction issues in mems fabrication
KR20140028969A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101988434B1 (ko) 2012-08-31 2019-06-12 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법
KR101994449B1 (ko) 2012-11-08 2019-06-28 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
KR101995910B1 (ko) 2013-03-26 2019-07-03 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 플래시 메모리
JP6299757B2 (ja) 2013-05-21 2018-03-28 信越化学工業株式会社 太陽電池の製造方法
US9159714B2 (en) 2013-09-28 2015-10-13 Intel Corporation Package on wide I/O silicon
KR20150085155A (ko) 2014-01-13 2015-07-23 에스케이하이닉스 주식회사 상변화 구조물을 갖는 반도체 집적 회로 장치 및 그 제조방법
US9806129B2 (en) 2014-02-25 2017-10-31 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9324423B2 (en) 2014-05-07 2016-04-26 Micron Technology, Inc. Apparatuses and methods for bi-directional access of cross-point arrays
KR20150139223A (ko) * 2014-06-03 2015-12-11 삼성전자주식회사 반도체 소자
US9620217B2 (en) 2014-08-12 2017-04-11 Macronix International Co., Ltd. Sub-block erase
US9768378B2 (en) 2014-08-25 2017-09-19 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
KR102249172B1 (ko) 2014-09-19 2021-05-11 삼성전자주식회사 불 휘발성 메모리 장치
JP6430302B2 (ja) 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
US10074661B2 (en) 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9397145B1 (en) 2015-05-14 2016-07-19 Micron Technology, Inc. Memory structures and related cross-point memory arrays, electronic systems, and methods of forming memory structures
US9653617B2 (en) 2015-05-27 2017-05-16 Sandisk Technologies Llc Multiple junction thin film transistor
US9741732B2 (en) 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
US9553263B1 (en) 2015-11-06 2017-01-24 Micron Technology, Inc. Resistive memory elements including buffer materials, and related memory cells, memory devices, electronic systems
US9853037B2 (en) 2015-11-23 2017-12-26 Micron Technology, Inc. Integrated assemblies
US9530790B1 (en) 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US9922716B2 (en) 2016-04-23 2018-03-20 Sandisk Technologies Llc Architecture for CMOS under array
KR102634947B1 (ko) 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
GB201620680D0 (en) 2016-12-05 2017-01-18 Spts Technologies Ltd Method of smoothing a surface
NL2018042B1 (en) 2016-12-22 2018-06-29 Stichting Energieonderzoek Centrum Nederland Method for manufacturing photovoltaic cells with a rear side polysiliconpassivating contact
KR20180076298A (ko) 2016-12-27 2018-07-05 아이엠이씨 브이제트더블유 대체 게이트를 갖는 수직 채널형 3차원 비휘발성 반도체 메모리 디바이스의 제조방법
US10134917B2 (en) 2017-03-17 2018-11-20 International Business Machines Corporation Tight pitch vertical transistor EEPROM
US9893207B1 (en) 2017-03-17 2018-02-13 International Business Machines Corporation Programmable read only memory (ROM) integrated in tight pitch vertical transistor structures
TWI645545B (zh) 2017-04-07 2018-12-21 旺宏電子股份有限公司 記憶體元件及其製作方法
US10141330B1 (en) 2017-05-26 2018-11-27 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures, semiconductor devices, and electronic systems
US10230005B2 (en) 2017-06-08 2019-03-12 International Business Machines Corporation Four terminal stacked complementary junction field effect transistors
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
JP2019054150A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置の製造方法および半導体ウェハ
CN107887395B (zh) 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
US10446566B2 (en) 2017-12-15 2019-10-15 Micron Technology, Inc. Integrated assemblies having anchoring structures proximate stacked memory cells
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
EP3732712A4 (en) 2017-12-29 2021-09-01 Intel Corporation MICROELECTRONIC ARRANGEMENTS WITH COMMUNICATION NETWORKS
WO2019132966A1 (en) 2017-12-29 2019-07-04 Intel Corporation Microelectronic assemblies with communication networks
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10475771B2 (en) 2018-01-24 2019-11-12 Micron Technology, Inc. Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
JP2019160833A (ja) * 2018-03-07 2019-09-19 東芝メモリ株式会社 半導体装置
JP2019165135A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
WO2019182657A1 (en) 2018-03-22 2019-09-26 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
CN108447865B (zh) 2018-04-19 2019-09-03 长江存储科技有限责任公司 三维存储器及其制造方法
US10586795B1 (en) 2018-04-30 2020-03-10 Micron Technology, Inc. Semiconductor devices, and related memory devices and electronic systems
US10381362B1 (en) 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
JP7105612B2 (ja) 2018-05-21 2022-07-25 シャープ株式会社 画像表示素子およびその形成方法
US10651153B2 (en) 2018-06-18 2020-05-12 Intel Corporation Three-dimensional (3D) memory with shared control circuitry using wafer-to-wafer bonding
US10446577B1 (en) 2018-07-06 2019-10-15 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region
CN109219885A (zh) 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件
US10707228B2 (en) 2018-08-21 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device having bonding structures connected to bit lines and methods of making the same
US10553474B1 (en) 2018-08-29 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a semiconductor-on-insulator (SOI) substrate
US10923493B2 (en) 2018-09-06 2021-02-16 Micron Technology, Inc. Microelectronic devices, electronic systems, and related methods
JP2020047814A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
CN109449158A (zh) 2018-10-26 2019-03-08 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
WO2020103025A1 (en) 2018-11-21 2020-05-28 Yangtze Memory Technologies Co., Ltd. Bonding alignment marks at bonding interface
US11527548B2 (en) 2018-12-11 2022-12-13 Micron Technology, Inc. Semiconductor devices and electronic systems including an etch stop material, and related methods
US10665580B1 (en) 2019-01-08 2020-05-26 Sandisk Technologies Llc Bonded structure including a performance-optimized support chip and a stress-optimized three-dimensional memory chip and method for making the same
US10957680B2 (en) * 2019-01-16 2021-03-23 Sandisk Technologies Llc Semiconductor die stacking using vertical interconnection by through-dielectric via structures and methods for making the same
US11201107B2 (en) 2019-02-13 2021-12-14 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US10629616B1 (en) 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
JP7311615B2 (ja) 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
JP2021044397A (ja) 2019-09-11 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021044446A (ja) 2019-09-12 2021-03-18 キオクシア株式会社 半導体記憶装置及びその製造方法
KR102626639B1 (ko) 2019-11-05 2024-01-19 양쯔 메모리 테크놀로지스 씨오., 엘티디. 본딩된 3차원 메모리 디바이스 및 그 형성 방법들
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11393807B2 (en) 2020-03-11 2022-07-19 Peter C. Salmon Densely packed electronic systems
EP3913681B1 (en) 2020-05-18 2024-09-18 STMicroelectronics S.r.l. Method of fabrication of an integrated thermoelectric converter, and integrated thermoelectric converter thus obtained
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11239207B1 (en) 2020-07-24 2022-02-01 Micron Technology, Inc. Semiconductor die stacks and associated systems and methods
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11664412B2 (en) 2021-01-22 2023-05-30 Globalfoundries U.S. Inc. Structure providing poly-resistor under shallow trench isolation and above high resistivity polysilicon layer
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11588043B2 (en) 2021-04-14 2023-02-21 Globalfoundries U.S. Inc. Bipolar transistor with elevated extrinsic base and methods to form same
US11728380B2 (en) 2021-06-24 2023-08-15 Globalfoundries U.S. Inc. Bipolar transistor with base horizontally displaced from collector

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160343727A1 (en) * 2015-05-21 2016-11-24 Kyoung-hoon Kim Vertical nand flash memory device
US20170092649A1 (en) * 2015-09-30 2017-03-30 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
CN110140213A (zh) * 2017-09-15 2019-08-16 长江存储科技有限责任公司 三维存储器件及其制作方法
US20190393238A1 (en) * 2018-06-21 2019-12-26 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US20200027892A1 (en) * 2018-07-20 2020-01-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220328442A1 (en) * 2020-06-30 2022-10-13 Micron Technology, Inc. Semiconductor device assembly with sacrificial pillars and methods of manufacturing sacrificial pillars
US11894329B2 (en) * 2020-06-30 2024-02-06 Micron Technology, Inc. Semiconductor device assembly with sacrificial pillars and methods of manufacturing sacrificial pillars
US20240136315A1 (en) * 2020-06-30 2024-04-25 Micron Technology, Inc. Semiconductor device assembly with sacrificial pillars and methods of manufacturing sacrificial pillars

Also Published As

Publication number Publication date
US20210398945A1 (en) 2021-12-23
US20230080749A1 (en) 2023-03-16
US11557569B2 (en) 2023-01-17
US12046582B2 (en) 2024-07-23

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