JP5491982B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
本発明の別の実施形態によれば、第1方向に積層された複数の第1電極膜と、前記複数の第1電極膜どうしの間に設けられた第1電極間絶縁膜と、を有する第1積層構造体と、前記第1積層構造体と前記第1方向に沿って積層され、前記第1方向に積層された複数の第1選択ゲート導電膜と、前記複数の第1選択ゲート導電膜どうしの間に設けられた第1選択ゲート導電膜間絶縁膜と、を有する第1選択ゲート電極と、前記第1積層構造体及び前記第1選択ゲート電極を前記第1方向に貫通する第1半導体ピラーと、前記複数の第1電極膜と前記第1半導体ピラーとの間に設けられた第1記憶層と、前記第1記憶層と前記第1半導体ピラーとの間に設けられた第1内側絶縁膜と、前記第1記憶層と前記複数の第1電極膜との間に設けられた第1外側絶縁膜と、前記複数の第1選択ゲート導電膜と前記第1半導体ピラーとの間に設けられた第1選択ゲート絶縁膜と、前記第1方向に対して垂直な第2方向において前記第1積層構造体と隣接し、前記第1方向に積層された複数の第2電極膜と、前記複数の第2電極膜どうしの間に設けられた第2電極間絶縁膜と、を有する第2積層構造体と、前記第2積層構造体と前記第1方向に沿って積層され、前記第1方向に積層された複数の第2選択ゲート導電膜と、前記複数の第2選択ゲート導電膜どうしの間に設けられた第2選択ゲート導電膜間絶縁膜と、を有する第2選択ゲート電極と、前記第2積層構造体及び前記第2選択ゲート電極を前記第1方向に貫通する第2半導体ピラーと、前記複数の第2電極膜と前記第2半導体ピラーとの間に設けられた第2記憶層と、前記第2記憶層と前記第2半導体ピラーとの間に設けられた第2内側絶縁膜と、前記第2記憶層と前記複数の第2電極膜との間に設けられた第2外側絶縁膜と、前記複数の第2選択ゲート導電膜と前記第2半導体ピラーとの間に設けられた第2選択ゲート絶縁膜と、前記第1半導体ピラーの一端と前記第2半導体ピラーの一端とを接続する半導体接続部と、前記第1半導体ピラーの前記半導体接続部とは反対の側の他端と接続された第1配線と、前記第2半導体ピラーの前記半導体接続部とは反対の側の他端と接続され、前記第1配線の延在方向に対して直交する方向に延在する第2配線と、を備えた不揮発性半導体記憶装置が提供される。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、第1の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図1においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図2は、第1の実施形態に係る不揮発性半導体記憶装置の構成(全体構成)を例示する模式的断面図である。
図3は、第1の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図4は、第1の実施形態に係る不揮発性半導体記憶装置の一部(電極膜)の構成を例示する模式的平面図である。
図1及び図2に表したように、不揮発性半導体記憶装置110においては、例えば単結晶シリコンからなる半導体基板11が設けられる。
図2においては、マトリクスメモリセル部MU1として、図1のA−A’線断面の一部と、図1のB−B’線断面の一部が例示されている。
積層構造体ML及び選択ゲート電極SGの積層方向をZ軸方向(第1方向)とする。本具体例では、Z軸方向は、半導体基板11の主面11aに対して垂直な方向である。Z軸方向に対して垂直な1つの方向をY軸方向(第2方向)とする。そして、Z軸方向とY軸方向とに垂直な方向をX軸方向(第3方向)とする。
図3に表したように、不揮発性半導体記憶装置110は、上記の半導体ピラーSPと、記憶層48と、内側絶縁膜42と、外側絶縁膜43と、を備える。
内側絶縁膜42は、記憶層48と半導体ピラーSPとの間に設けられる。内側絶縁膜42は、トンネル絶縁膜として機能する。
外側絶縁膜43は、記憶層48と電極膜61との間に設けられる。外側絶縁膜43は、ブロック絶縁膜として機能する。
選択ゲート絶縁膜SGIには、上記の内側絶縁膜42、記憶層48及び外側絶縁膜43の積層膜を用いても良く、また、内側絶縁膜42、記憶層48及び外側絶縁膜43の積層膜とは異なる絶縁膜を用いても良い。選択ゲート絶縁膜SGIは、単層膜でも良く、積層膜でも良い。
すなわち、不揮発性半導体記憶装置110は、第1半導体ピラーSP1と第2半導体ピラーSP2とを半導体基板11の側で電気的に接続する半導体接続部CP(第1半導体接続部CP1)をさらに備える。半導体接続部CPには、半導体ピラーSPとなる材料を用いることができる。半導体接続部CPは、バックゲートBG(接続部導電層)に対向している。
なお、図3に表したように、電極膜61Aと電極膜61Bとは、絶縁層ILによって互いに分断される。
なお、各消去ブロックに含まれる半導体ピラーのX軸方向及びY軸方向における数は任意である。
以下では、選択ゲート導電膜71の材料及び厚さが、電極膜61と実質的に同じで、また、選択ゲート導電膜間絶縁膜72の材料及び厚さが、電極間絶縁膜62と実質的に同じ場合の例として、不揮発性半導体記憶装置110の製造方法の例について説明する。
すなわち、これらの図は、配線接続部MU2を例えばX−Z平面で切断したときの部分的な模式的断面図に相当する。そして、これらの図は、Z軸方向に積層された複数の電極膜61(本具体例では電極膜61B)のX軸方向における長さを階段状に変化させる工程を例示している。なお、これらの図においては、層間絶縁膜13よりも上の部分の構成が図示されており、それ以外の部分(例えば半導体基板11、回路部CU及び層間絶縁膜13など)は省略されている。
さらに、図5(e)に表したように、さらにスリミングされたマスク材81をマスクにして上から1層目の導電膜71f及び絶縁膜72fをエッチングすると共に上から2層目及び3層目の導電膜71f、並びに、上から2層目の絶縁膜72fをエッチングする。
さらに、図6(a)に表したように、さらにスリミングされたマスク材81をマスクにして上から1層目の導電膜71f及び絶縁膜72fをエッチングすると共に、上から2層目及び3層目の導電膜71f、上から2層目の絶縁膜72f、並びに、上から1層目の導電膜61f及び絶縁膜62fをエッチングする。
このように、エッチングと、マスク材81のスリミングと、を必要な回数繰り返すことにより、複数の導電膜61fに所定の数の段差が形成される。
この比較例においては、選択ゲート電極SGが積層膜でなく、選択ゲート電極SGとして、電極膜61よりも厚い1枚の導電膜が用いられている。
そして、図7(c)に表したように、スリミングされたマスク材81をマスクにして、選択ゲート電極膜SGf1、及び、1層目の導電膜61fをエッチングする。このとき、選択ゲート電極膜SGf1が厚いため、選択ゲート電極膜SGf1をエッチングする条件は、薄い導電膜61f及び薄い絶縁膜62fをエッチングするための条件よりも過酷な条件が用いられる。このため、選択ゲート電極膜SGf1のエッチングによって、導電膜61f及び絶縁膜62fが過剰にエッチングされ、必要以外の部分の導電膜61f及び絶縁膜62fが除去される可能性があり、場合によっては、加工不良を生じる場合がある。
1つの積層構造体MLにおける電極膜61の数は、1つの選択ゲート電極SGにおける選択ゲート導電膜71の数よりも大きい。
図8は、第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
図9は、第2の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
なお、図8においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
そして、この場合は、電極膜61は、X−Y平面に平行な板状の導電膜である。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
Claims (6)
- 第1方向に積層された複数の第1電極膜と、前記複数の第1電極膜どうしの間に設けられた第1電極間絶縁膜と、を有する第1積層構造体と、
前記第1積層構造体と前記第1方向に沿って積層され、前記第1方向に積層された複数の第1選択ゲート導電膜と、前記複数の第1選択ゲート導電膜どうしの間に設けられた第1選択ゲート導電膜間絶縁膜と、を有する第1選択ゲート電極と、
前記第1積層構造体及び前記第1選択ゲート電極を前記第1方向に貫通する第1半導体ピラーと、
前記複数の第1電極膜と前記第1半導体ピラーとの間に設けられた第1記憶層と、
前記第1記憶層と前記第1半導体ピラーとの間に設けられた第1内側絶縁膜と、
前記第1記憶層と前記複数の第1電極膜との間に設けられた第1外側絶縁膜と、
前記複数の第1選択ゲート導電膜と前記第1半導体ピラーとの間に設けられた第1選択ゲート絶縁膜と、
を備え、
前記複数の第1選択ゲート導電膜のそれぞれの厚さは、前記複数の第1電極膜のそれぞれの厚さと実質的に同じであることを特徴とする不揮発性半導体記憶装置。 - 前記複数の第1選択ゲート導電膜のそれぞれには、前記複数の第1電極膜のそれぞれに用いられる材料と実質的に同じ材料が用いられることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記第1方向に対して垂直な第2方向において前記第1積層構造体と隣接し、前記第1方向に積層された複数の第2電極膜と、前記複数の第2電極膜どうしの間に設けられた第2電極間絶縁膜と、を有する第2積層構造体と、
前記第2積層構造体と前記第1方向に沿って積層され、前記第1方向に積層された複数の第2選択ゲート導電膜と、前記複数の第2選択ゲート導電膜どうしの間に設けられた第2選択ゲート導電膜間絶縁膜と、を有する第2選択ゲート電極と、
前記第2積層構造体及び前記第2選択ゲート電極を前記第1方向に貫通する第2半導体ピラーと、
前記複数の第2電極膜と前記第2半導体ピラーとの間に設けられた第2記憶層と、
前記第2記憶層と前記第2半導体ピラーとの間に設けられた第2内側絶縁膜と、
前記第2記憶層と前記複数の第2電極膜との間に設けられた第2外側絶縁膜と、
前記複数の第2選択ゲート導電膜と前記第2半導体ピラーとの間に設けられた第2選択ゲート絶縁膜と、
前記第1半導体ピラーの一端と前記第2半導体ピラーの一端とを接続する半導体接続部と、
をさらに備えたことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記第1半導体ピラーの前記半導体接続部とは反対の側の他端と接続された第1配線と、
前記第2半導体ピラーの前記半導体接続部とは反対の側の他端と接続され、前記第1配線の延在方向に対して直交する方向に延在する第2配線と、
をさらに備えたことを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 第1方向に積層された複数の第1電極膜と、前記複数の第1電極膜どうしの間に設けられた第1電極間絶縁膜と、を有する第1積層構造体と、
前記第1積層構造体と前記第1方向に沿って積層され、前記第1方向に積層された複数の第1選択ゲート導電膜と、前記複数の第1選択ゲート導電膜どうしの間に設けられた第1選択ゲート導電膜間絶縁膜と、を有する第1選択ゲート電極と、
前記第1積層構造体及び前記第1選択ゲート電極を前記第1方向に貫通する第1半導体ピラーと、
前記複数の第1電極膜と前記第1半導体ピラーとの間に設けられた第1記憶層と、
前記第1記憶層と前記第1半導体ピラーとの間に設けられた第1内側絶縁膜と、
前記第1記憶層と前記複数の第1電極膜との間に設けられた第1外側絶縁膜と、
前記複数の第1選択ゲート導電膜と前記第1半導体ピラーとの間に設けられた第1選択ゲート絶縁膜と、
前記第1方向に対して垂直な第2方向において前記第1積層構造体と隣接し、前記第1方向に積層された複数の第2電極膜と、前記複数の第2電極膜どうしの間に設けられた第2電極間絶縁膜と、を有する第2積層構造体と、
前記第2積層構造体と前記第1方向に沿って積層され、前記第1方向に積層された複数の第2選択ゲート導電膜と、前記複数の第2選択ゲート導電膜どうしの間に設けられた第2選択ゲート導電膜間絶縁膜と、を有する第2選択ゲート電極と、
前記第2積層構造体及び前記第2選択ゲート電極を前記第1方向に貫通する第2半導体ピラーと、
前記複数の第2電極膜と前記第2半導体ピラーとの間に設けられた第2記憶層と、
前記第2記憶層と前記第2半導体ピラーとの間に設けられた第2内側絶縁膜と、
前記第2記憶層と前記複数の第2電極膜との間に設けられた第2外側絶縁膜と、
前記複数の第2選択ゲート導電膜と前記第2半導体ピラーとの間に設けられた第2選択ゲート絶縁膜と、
前記第1半導体ピラーの一端と前記第2半導体ピラーの一端とを接続する半導体接続部と、
前記第1半導体ピラーの前記半導体接続部とは反対の側の他端と接続された第1配線と、
前記第2半導体ピラーの前記半導体接続部とは反対の側の他端と接続され、前記第1配線の延在方向に対して直交する方向に延在する第2配線と、
を備えたことを特徴とする不揮発性半導体記憶装置。 - 第1方向に積層された複数の電極膜と、前記複数の電極膜どうしの間に設けられた電極間絶縁膜と、を有する積層構造体と、前記積層構造体と前記第1方向に沿って積層され、前記第1方向に積層された複数の選択ゲート導電膜と、前記複数の選択ゲート導電膜どうしの間に設けられた選択ゲート導電膜間絶縁膜と、を有する選択ゲート電極と、前記積層構造体及び前記選択ゲート電極を前記第1方向に貫通する半導体ピラーと、前記複数の電極膜と前記半導体ピラーとの間に設けられた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記記憶層と前記複数の電極膜との間に設けられた外側絶縁膜と、前記複数の選択ゲート導電膜と前記半導体ピラーとの間に設けられた選択ゲート絶縁膜と、を有する不揮発性半導体記憶装置の製造方法であって、
基板上に、前記電極膜となる導電膜と前記電極間絶縁膜となる絶縁膜とを有する積層膜と、前記選択ゲート導電膜となる導電膜と前記選択ゲート導電膜間絶縁膜となる絶縁膜とを有する積層膜と、を有する積層母膜を形成する工程と、
前記積層母膜の上に、予め定められたパターン形状を有するマスク材を形成する工程と、
前記マスク材をマスクにした前記積層母膜のエッチングと、前記マスク材のスリミングと、を繰り返して、前記積層母膜を加工する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
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