JP6556277B2 - 半導体装置 - Google Patents
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Description
102.第1のレジスト
103.第1のレジスト
104.第1のフィン状シリコン層
105.第2のフィン状シリコン層
106.第1の素子分離膜
107.第2の絶縁膜
107a.第2の絶縁膜
107b.第2の絶縁膜
108.第2の絶縁膜
108a.第2の絶縁膜
108b.第2の絶縁膜
109.第1のポリシリコン
109a.第1のダミーゲート
109b.第1のダミーゲート
109c.第1のダミーゲート
109d.第1のダミーゲート
110.第3の絶縁膜
110a.第3の絶縁膜
110b.第3の絶縁膜
110c.第3の絶縁膜
110d.第3の絶縁膜
111.第2のレジスト
112.第2のレジスト
113.第2のレジスト
114.第2のレジスト
115.第1の柱状シリコン層
116.第2の柱状シリコン層
117.第3の柱状シリコン層
118.第4の柱状シリコン層
119.第4の絶縁膜
119a.第4の絶縁膜
119b.第4の絶縁膜
120.第4の絶縁膜
120a.第4の絶縁膜
120b.第4の絶縁膜
126.第2のポリシリコン
126a.第2のダミーゲート
126b.第2のダミーゲート
126c.第2のダミーゲート
126d.第2のダミーゲート
127.第1の拡散層
128.第2の拡散層
129.第5の絶縁膜
130.層間絶縁膜
131.電荷蓄積層を有する層
131a.第3の選択ゲート絶縁膜
131b.第1の電荷蓄積層を有する層
131c.第3の電荷蓄積層を有する層
131d.第4の選択ゲート絶縁膜
132.ゲート導電膜
132a.第3の選択ゲート
132b.第1の制御ゲート
132c.第3の制御ゲート
132d.第4の選択ゲート
133.電荷蓄積層を有する層
133a.第1の選択ゲート絶縁膜
133b.第2の電荷蓄積層を有する層
133c.第4の電荷蓄積層を有する層
133d.第2の選択ゲート絶縁膜
134.ゲート導電膜
134a.第1の選択ゲート
134b.第2の制御ゲート
134c.第4の制御ゲート
134d.第2の選択ゲート
135.ゲート絶縁膜
135a.第1のゲート絶縁膜
135b.第2のゲート絶縁膜
135c.第3のゲート絶縁膜
135d.第4のゲート絶縁膜
136.金属
136a.第1のコンタクト電極線
136b.第2のコンタクト電極線
136c.第3のコンタクト電極線
136d.第4のコンタクト電極線、第4のコンタクト電極
137.金属
137a.第1のビット線
137b.上部内部配線
137c.第1のソース線
138.第3のレジスト
139.第3のレジスト
140.第3のレジスト
141a.第1のコンタクト電極
141b.第2のコンタクト電極
141c.第3のコンタクト電極
142.第2の層間絶縁膜
143.第4のレジスト
144.コンタクト孔
145.金属
145a.第2のビット線
146.コンタクト
147.第5のレジスト
201.第1の柱状半導体層
202.第2の柱状半導体層
203.第5の柱状半導体層
204.第6の柱状半導体層
205.第7の柱状半導体層
206.第8の柱状半導体層
207.第3の柱状半導体層
208.第4の柱状半導体層
209.第1の下部内部配線
211.第4の下部内部配線
210.第3の下部内部配線
212.第2の下部内部配線
213.第3の選択ゲート絶縁膜
214.第1の電荷蓄積層を有する層
215.第5の電荷蓄積層を有する層
216.第7の電荷蓄積層を有する層
217.第9の電荷蓄積層を有する層
218.第11の電荷蓄積層を有する層
219.第3の電荷蓄積層を有する層
220.第4の選択ゲート絶縁膜
221.第1の選択ゲート絶縁膜
222.第2の電荷蓄積層を有する層
223.第6の電荷蓄積層を有する層
224.第8の電荷蓄積層を有する層
225.第10の電荷蓄積層を有する層
226.第12の電荷蓄積層を有する層
227.第4の電荷蓄積層を有する層
228.第2の選択ゲート絶縁膜
229.第3の選択ゲート
230.第1の制御ゲート
231.第5の制御ゲート
232.第7の制御ゲート
233.第9の制御ゲート
234.第11の制御ゲート
235.第3の制御ゲート
236.第4の選択ゲート
237.第1の選択ゲート
238.第2の制御ゲート
239.第6の制御ゲート
240.第8の制御ゲート
241.第10の制御ゲート
242.第12の制御ゲート
243.第4の制御ゲート
244.第2の選択ゲート
245.第1のビット線
246.第1の上部内部配線
247.第3の上部内部配線
248.第2の上部内部配線
249.第1のソース線
250.第1のゲート絶縁膜
251.第2のゲート絶縁膜
252.第5のゲート絶縁膜
253.第6のゲート絶縁膜
254.第7のゲート絶縁膜
255.第8のゲート絶縁膜
256.第3のゲート絶縁膜
257.第4のゲート絶縁膜
258.第1のコンタクト電極
259.第2のコンタクト電極
260.第5のコンタクト電極
261.第6のコンタクト電極
262.第7のコンタクト電極
263.第8のコンタクト電極
264.第3のコンタクト電極
265.第4のコンタクト電極
Claims (15)
- mは2以上の偶数であって、
m+2本の柱状半導体層と、
1番目の柱状半導体層は第1の柱状半導体層であって、
2番目の柱状半導体層は第2の柱状半導体層であって、
m+2番目の柱状半導体層は第4の柱状半導体層であって、
m+1番目の柱状半導体層は第3の柱状半導体層であって、
nは2以上m+1以下の整数であって、
nが偶数のときn番目の柱状半導体層の上部はn+1番目の柱状半導体層の上部と接続し、
nが偶数のときn番目の柱状半導体層の下部はn−1番目の柱状半導体層の下部と接続し、
nが奇数のときn番目の柱状半導体層の上部はn−1番目の柱状半導体層の上部と接続し、
nが奇数のときn番目の柱状半導体層の下部はn+1番目の柱状半導体層の下部と接続するのであって、
前記第1の柱状半導体層と、
前記第1の柱状半導体層を取り囲む第1の選択ゲート絶縁膜と、
前記第1の選択ゲート絶縁膜を取り囲む第1の選択ゲートと、
前記第1の柱状半導体層上部に接続された第1のビット線と、
前記第2の柱状半導体層と、
前記第2の柱状半導体層を取り囲む第1の電荷蓄積層を有する層と、
前記第1の電荷蓄積層を有する層を取り囲む第1の制御ゲートと、
前記第1の制御ゲートの上方に形成された前記第2の柱状半導体層を取り囲む第2の電荷蓄積層を有する層と、
前記第2の電荷蓄積層を有する層を取り囲む第2の制御ゲートと、
前記第1の柱状半導体層の下部と前記第2の柱状半導体層の下部を接続する第1の下部内部配線と、
前記第3の柱状半導体層と、
前記第3の柱状半導体層を取り囲む第3の電荷蓄積層を有する層と、
前記第3の電荷蓄積層を有する層を取り囲む第3の制御ゲートと、
前記第3の制御ゲートの上方に形成された前記第3の柱状半導体層を取り囲む第4の電荷蓄積層を有する層と、
前記第4の電荷蓄積層を有する層を取り囲む第4の制御ゲートと、
前記第4の柱状半導体層と、
前記第4の柱状半導体層を取り囲む第2の選択ゲート絶縁膜と、
前記第2の選択ゲート絶縁膜を取り囲む第2の選択ゲートと、
前記第4の柱状半導体層上部に接続された第1のソース線と、
前記第3の柱状半導体層の下部と前記第4の柱状半導体層の下部を接続する第2の下部内部配線と、
を有し、
前記mは6以上の偶数であって、
3番目の柱状半導体層は第5の柱状半導体層であって、
4番目の柱状半導体層は第6の柱状半導体層であって、
前記第5の柱状半導体層と、
前記第5の柱状半導体層を取り囲む第5の電荷蓄積層を有する層と、
前記第5の電荷蓄積層を有する層を取り囲む第5の制御ゲートと、
前記第5の制御ゲートの上方に形成された前記第5の柱状半導体層を取り囲む第6の電荷蓄積層を有する層と、
前記第6の電荷蓄積層を有する層を取り囲む第6の制御ゲートと、
前記第6の柱状半導体層と、
前記第6の柱状半導体層を取り囲む第7の電荷蓄積層を有する層と、
前記第7の電荷蓄積層を有する層を取り囲む第7の制御ゲートと、
前記第7の制御ゲートの上方に形成された前記第6の柱状半導体層を取り囲む第8の電荷蓄積層を有する層と、
前記第8の電荷蓄積層を有する層を取り囲む第8の制御ゲートと、
前記第5の柱状半導体層の下部と前記第6の柱状半導体層の下部を接続する第3の下部内部配線と、
前記第2の柱状半導体層の上部と前記第5の柱状半導体層の上部とを接続する第1の上部内部配線と、
を有し、
前記第1の柱状半導体層と前記第2の柱状半導体層下に形成された第1のフィン状半導体層を、さらに有し、
前記第1の下部内部配線は、前記第1のフィン状半導体層に形成され、
前記第3の柱状半導体層と前記第4の柱状半導体層下に形成された第2のフィン状半導体層を、さらに有し、
前記第2の下部内部配線は、前記第2のフィン状半導体層に形成されている、
ことを特徴とする半導体装置。 - 前記第2の制御ゲートと前記第4の制御ゲートとは基板に対して垂直方向に複数配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記第6の制御ゲートと前記第8の制御ゲートは基板に対して垂直方向に複数配置されていることを特徴とする請求項1に記載の半導体装置。
- mは2以上の偶数であって、
m+2本の柱状半導体層と、
1番目の柱状半導体層は第1の柱状半導体層であって、
2番目の柱状半導体層は第2の柱状半導体層であって、
m+2番目の柱状半導体層は第4の柱状半導体層であって、
m+1番目の柱状半導体層は第3の柱状半導体層であって、
nは2以上m+1以下の整数であって、
nが偶数のときn番目の柱状半導体層の上部はn+1番目の柱状半導体層の上部と接続し、
nが偶数のときn番目の柱状半導体層の下部はn−1番目の柱状半導体層の下部と接続し、
nが奇数のときn番目の柱状半導体層の上部はn−1番目の柱状半導体層の上部と接続し、
nが奇数のときn番目の柱状半導体層の下部はn+1番目の柱状半導体層の下部と接続するのであって、
前記第1の柱状半導体層と、
前記第1の柱状半導体層を取り囲む第1の選択ゲート絶縁膜と、
前記第1の選択ゲート絶縁膜を取り囲む第1の選択ゲートと、
前記第1の柱状半導体層上部に接続された第1のビット線と、
前記第2の柱状半導体層と、
前記第2の柱状半導体層を取り囲む第1の電荷蓄積層を有する層と、
前記第1の電荷蓄積層を有する層を取り囲む第1の制御ゲートと、
前記第1の制御ゲートの上方に形成された前記第2の柱状半導体層を取り囲む第2の電荷蓄積層を有する層と、
前記第2の電荷蓄積層を有する層を取り囲む第2の制御ゲートと、
前記第1の柱状半導体層の下部と前記第2の柱状半導体層の下部を接続する第1の下部内部配線と、
前記第3の柱状半導体層と、
前記第3の柱状半導体層を取り囲む第3の電荷蓄積層を有する層と、
前記第3の電荷蓄積層を有する層を取り囲む第3の制御ゲートと、
前記第3の制御ゲートの上方に形成された前記第3の柱状半導体層を取り囲む第4の電荷蓄積層を有する層と、
前記第4の電荷蓄積層を有する層を取り囲む第4の制御ゲートと、
前記第4の柱状半導体層と、
前記第4の柱状半導体層を取り囲む第2の選択ゲート絶縁膜と、
前記第2の選択ゲート絶縁膜を取り囲む第2の選択ゲートと、
前記第4の柱状半導体層上部に接続された第1のソース線と、
前記第3の柱状半導体層の下部と前記第4の柱状半導体層の下部を接続する第2の下部内部配線と、
を有し、
前記mは6以上の偶数であって、
m番目の柱状半導体層は第8の柱状半導体層であって、
m−1番目の柱状半導体層は第7の柱状半導体層であって、
前記第7の柱状半導体層と、
前記第7の柱状半導体層を取り囲む第9の電荷蓄積層を有する層と、
前記第9の電荷蓄積層を有する層を取り囲む第9の制御ゲートと、
前記第9の制御ゲートの上方に形成された前記第7の柱状半導体層を取り囲む第10の電荷蓄積層を有する層と、
前記第10の電荷蓄積層を有する層を取り囲む第10の制御ゲートと、
前記第8の柱状半導体層と、
前記第8の柱状半導体層を取り囲む第11の電荷蓄積層を有する層と、
前記第11の電荷蓄積層を有する層を取り囲む第11の制御ゲートと、
前記第11の制御ゲートの上方に形成された前記第8の柱状半導体層を取り囲む第12の電荷蓄積層を有する層と、
前記第12の電荷蓄積層を有する層を取り囲む第12の制御ゲートと、
前記第7の柱状半導体層の下部と前記第8の柱状半導体層の下部を接続する第4の下部内部配線と、
前記第3の柱状半導体層の上部と前記第8の柱状半導体層の上部とを接続する第2の上部内部配線とを有し、
前記第7の柱状半導体層と前記第8の柱状半導体層下に形成された第4のフィン状半導体層をさらに有し、
前記第4の下部内部配線は、前記第4のフィン状半導体層に形成されている、
ことを特徴とする半導体装置。 - 前記第10の制御ゲートと前記第12の制御ゲートは基板に対して垂直方向に複数配置されていることを特徴とする請求項4に記載の半導体装置。
- 前記第5の柱状半導体層と前記第6の柱状半導体層下に形成された第3のフィン状半導体層と、を有し、
前記第3の下部内部配線は、前記第3のフィン状半導体層に形成されていることを特徴とする請求項1に記載の半導体装置。 - 前記第1のフィン状半導体層と、前記第2のフィン状半導体層の周囲に、第1の素子分離膜が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の選択ゲート下方に、第3の選択ゲートが形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2の選択ゲート下方に、第4の選択ゲートが形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の選択ゲート下方に、第13の制御ゲートが形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第2の選択ゲート下方に、第14の制御ゲートが形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記第1の下部内部配線は、第1の拡散層であり、前記第2の下部内部配線は、第2の拡散層であることを特徴とする請求項1に記載の半導体装置。
- 前記第3の下部内部配線は、第3の拡散層であることを特徴とする請求項6に記載の半導体装置。
- 前記第4の下部内部配線は、第4の拡散層であることを特徴とする請求項4に記載の半導体装置。
- 前記第1の電荷蓄積層を有する層は、電荷蓄積層として窒化膜を含むことを特徴とする請求項1に記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2018027000A JP6556277B2 (ja) | 2018-02-19 | 2018-02-19 | 半導体装置 |
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JP2015194579A Division JP2016021594A (ja) | 2015-09-30 | 2015-09-30 | 半導体装置 |
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Publication Number | Publication Date |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2018027000A Active JP6556277B2 (ja) | 2018-02-19 | 2018-02-19 | 半導体装置 |
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JP5491982B2 (ja) * | 2010-06-21 | 2014-05-14 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
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2018
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