JP2015176923A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】信頼性に優れた不揮発性半導体記憶装置を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置は、下地層の上に設けられ、複数の第１電極層と複数の第１絶縁層とを有する積層体と、積層体の上に設けられ、複数の選択ゲート電極層と複数の第２絶縁層とを有する選択ゲート積層体と、積層体と選択ゲート積層体とを貫通し、積層方向に延在するチャネルボディ層と、チャネルボディ層と複数の第１電極層のそれぞれとの間に設けられたメモリ膜と、チャネルボディ層と複数の選択ゲート電極層のそれぞれとの間に設けられたゲート絶縁膜と、複数の選択ゲート電極層に印加する電位を制御する制御部と、を備える。複数の選択ゲート電極層のそれぞれとゲート絶縁膜とチャネルボディ層により複数の選択トランジスタを構成し、複数の選択トランジスタのうち少なくとも２つは、その閾値電位が異なる。
【選択図】図１

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

フラッシュメモリは、記憶媒体として需要が高く、その大容量化と低コスト化とが期待されている。大容量化の方法としては、リソグラフィの最小加工寸法の微細化を図る方法がある。しかし、今後さらに微細化技術の追求による大容量化を図る場合、リソグラフィの微細化限界、加工技術の難易度の増加等から、これまでのような大容量化と低コスト化との両立が困難になることが予想される。そこで、注目されている技術として、３次元状に記憶セルを配置する技術が注目されている。

特開２０１２−００４４７０号公報

本発明が解決しようとする課題は、信頼性に優れた不揮発性半導体記憶装置を提供することである。

実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、交互に積層された複数の第１電極層と複数の第１絶縁層とを有する積層体と、前記積層体の上に設けられ、前記積層体の積層方向に交互に積層された複数の選択ゲート電極層と複数の第２絶縁層とを有する選択ゲート積層体と、前記積層体と前記選択ゲート積層体とを貫通し、前記積層方向に延在するチャネルボディ層と、前記チャネルボディ層と前記複数の第１電極層のそれぞれとの間に設けられたメモリ膜と、前記チャネルボディ層と前記複数の選択ゲート電極層のそれぞれとの間に設けられたゲート絶縁膜と、前記複数の選択ゲート電極層に印加する電位を制御する制御部と、を備える。前記複数の選択ゲート電極層のそれぞれと前記ゲート絶縁膜と前記チャネルボディ層により複数の選択トランジスタを構成し、前記複数の選択トランジスタのうち少なくとも２つは、その閾値電位が異なる。

図１は、本実施形態に係る不揮発性半導体記憶装置の記憶セルアレイ部の概要を表す模式的斜視図である。 図２は、本実施形態に係る不揮発性半導体記憶装置の記憶セルの一部および選択ゲート電極層を表す模式的断面図である。 図３（ａ）および図３（ｂ）は、本実施形態に係る複数の選択トランジスタの閾値電位およびオフ時の印加電位を表す図である。 図４は、本実施形態に係る電極層を表す模式的斜視図である。 図５は、本実施形態に係る多層構造の選択ゲート電極層に接続されたコンタクトプラグを表す模式的断面図である。 図６（ａ）〜図６（ｃ）は、本実施形態に係る多層構造の選択ゲート電極層に接続されたコンタクトプラグを表す模式的平面図である。

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。

本実施形態に係る不揮発性半導体記憶装置の概要について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置の記憶セルアレイ部の概要を表す模式的斜視図である。

図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。

図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。

不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができるＮＡＮＤ型の不揮発性メモリである。図１に例示される不揮発性半導体記憶装置１は、通称、ＢｉＣＳ（Bit Cost Scalable）フラッシュメモリと呼称される。

不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲート２２Ａが設けられている。基板１０と、この絶縁層を含めて下地層と称する。基板１０は、例えば、シリコン基板である。基板１０内には、このほか、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。バックゲート２２Ａは、例えば、不純物元素が添加されたシリコン（Ｓｉ）含有層である。

図１では、一例として、バックゲート２２Ａ上に、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓと、が積層している。なお、上下の電極層の間には、絶縁層が設けられている（図示しない）。

電極層４０１Ｄと電極層４０１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層４０２Ｄと電極層４０２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層４０３Ｄと電極層４０３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層４０４Ｄと電極層４０４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。

電極層４０１Ｄと電極層４０１Ｓとは、Ｙ方向に分断されている。電極層４０２Ｄと電極層４０２Ｓとは、Ｙ方向に分断されている。電極層４０３Ｄと電極層４０３Ｓとは、Ｙ方向に分断されている。電極層４０４Ｄと電極層４０４Ｓとは、Ｙ方向に分断されている。

電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、図示しない絶縁層が設けられている。

電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄは、バックゲート２２Ａとドレイン側選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄとの間に設けられている。電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓは、バックゲート２２Ａとソース側選択ゲート電極層４５１Ｓ、４５２Ｓ、４５３Ｓとの間に設けられている。

電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓの層数は任意であり、図１に例示する４層に限らない。また、本実施形態では、電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓをまとめて、単に電極層ＷＬと表すこともある。電極層ＷＬは、例えば、ホウ素（Ｂ）等の不純物元素が添加された導電性のシリコン含有層である。

電極層４０４Ｄ上には、図示しない絶縁層を介して、複数のドレイン側選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄが設けられている。ドレイン側選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄは、例えば、不純物が添加され導電性を有するシリコン含有層である。電極層４０４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲート電極層４５１Ｓ、４５２Ｓ、４５３Ｓが設けられている。ソース側選択ゲート電極層４５１Ｓ、４５２Ｓ、４５３Ｓは、例えば、不純物が添加され導電性を有するシリコン含有層である。ゲート電極層の層数は任意であり、図１に例示する３層に限らない（後述）。

ドレイン側選択ゲート電極層とソース側選択ゲート電極層とは、Ｙ方向に分断されている。なお、ドレイン側選択ゲート電極層とソース側選択ゲート電極層とを区別することなく、総括的に選択ゲート電極層４５と表すこともある。

ソース側選択ゲート電極層４５上には、図示しない絶縁層を介して、ソース線４７が設けられている。ソース線４７は、一対のチャネルボディ層２０の一方に接続されている。ソース線４７は、金属層、または不純物が添加され導電性を有するシリコン含有層である。

ドレイン側選択ゲート電極層４５およびソース線４７上には、図示しない絶縁層を介して、複数本のビット線４８が設けられている。ビット線４８は一対のチャネルボディ層２０の他方に接続されている。ビット線４８はＹ方向に延在している。

バックゲート２２Ａおよびこのバックゲート２２Ａ上の積層体４１には、Ｕ字状のメモリホールＭＨが複数形成されている。メモリホールＭＨは、チャネルボディ層２０、記憶層３０（メモリ膜）が形成される前の貫通孔である。例えば、電極層４０１Ｄ〜４０４Ｄおよびドレイン側選択ゲート電極層４５には、それらを貫通しＺ方向に延びるメモリホールＭＨが形成されている。電極層４０１Ｓ〜４０４Ｓおよびソース側選択ゲート電極層４５には、それらを貫通しＺ方向に延びるメモリホールＭＨが形成されている。それらＺ方向に延びる一対のメモリホールＭＨは、バックゲート２２Ａ内に形成された凹部（空間部）を介して繋がり、Ｕ字状になっている。

メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン含有層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間には記憶層３０が設けられている。

チャネルボディ層２０とドレイン側選択ゲート電極層４５との間には、ゲート絶縁膜３５が設けられている。チャネルボディ層２０とソース側選択ゲート電極層４５との間には、ゲート絶縁膜３６が設けられている。

ドレイン側選択ゲート電極層４５、チャネルボディ層２０およびそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタを構成する。ドレイン側選択トランジスタの上方のチャネルボディ層２０は、ビット線４８と接続されている。

ソース側選択ゲート電極層４５、チャネルボディ層２０およびそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタを構成する。ソース側選択トランジスタの上方のチャネルボディ層２０は、ソース線４７と接続されている。

バックゲート２２Ａ、このバックゲート２２Ａ内に設けられたチャネルボディ層２０および記憶層３０は、バックゲートトランジスタＢＧＴを構成する。

ドレイン側選択トランジスタとバックゲートトランジスタＢＧＴとの間には、電極層４０１Ｄ〜４０４Ｄをコントロールゲートとする記憶セルＭＣが複数、設けられている。記憶セルＭＣは、例えば、チャージトラップ型の記憶セルである。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタの間にも、電極層４０１Ｓ〜４０４Ｓをコントロールゲートとする記憶セルＭＣが複数、設けられている。

それら複数の記憶セルＭＣ、ドレイン側選択トランジスタ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタは、チャネルボディ層２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。

１つのメモリストリングＭＳは、複数の電極層を含む積層体４１の積層方向に延びる一対の柱状部ＣＬと、バックゲート２２Ａに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数の記憶セルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。また、不揮発性半導体記憶装置１は、不揮発性半導体記憶装置１を統括的に制御する制御部６０を備える。制御部６０は、例えば、上下に並ぶ複数の選択ゲート電極層４５、上下に並ぶ複数の電極層４０のそれぞれに印加される電位を制御する。

図２は、本実施形態に係る不揮発性半導体記憶装置の記憶セルの一部および選択ゲート電極層を表す模式的断面図である。

図２には、上下に並ぶ複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄと、その下の記憶セルの一部が表されている。図２では、一例として、ドレイン側の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄが表されているが、ソース側選択ゲート電極層であってもよい。また、図２は、一例であり、上下に並ぶ複数の選択ゲート電極層の層数は、４つに限らない。

上述した下地層の上には、交互に積層された複数の電極層４０（第１電極層）と複数の絶縁層４２とを有する積層体４１が設けられている。積層体４１の上には、積層体４１の積層方向（Ｚ方向）に配列された複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄが設けられている。すなわち、不揮発性半導体記憶装置１は、多層構造の選択ゲート電極層を有している。複数の選択ゲート電極層の間には、絶縁層４２が設けられている。つまり、積層体４１の上には、交互に積層された複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄと複数の絶縁層４２とを有する選択ゲート積層体４４が設けられている。

チャネルボディ層２０は、複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄのそれぞれを有する選択ゲート積層体４４、および積層体４１を貫通している。チャネルボディ層２０は、Ｚ方向に延在している。

チャネルボディ層２０と、複数の電極層４０のそれぞれと、の間には、メモリ膜３０が設けられている。メモリ膜３０においては、電極層４０の側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は電極層４０に接し、トンネル膜３３はチャネルボディ層２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。

電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有する。電荷蓄積膜３２は、例えば、シリコン窒化膜である。トンネル膜３３の存在により、電荷蓄積膜３２にチャネルボディ層２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ層２０へ拡散する際に電位障壁が生まれる。トンネル膜３３は、例えば、シリコン酸化膜である。ブロック膜３１は、電荷蓄積膜３２に蓄積された電荷が、電極層４０へ拡散するのを防止する。ブロック膜３１は、例えば、シリコン酸化膜である。

チャネルボディ層２０は、記憶セルトランジスタにおけるチャネルとして機能する。電極層４０は制御ゲート電極層として機能する。電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と電極層４０との交差部分に、記憶セルが設けられている。

また、チャネルボディ層２０と、複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄのそれぞれと、の間には、ゲート絶縁膜３５が設けられている。ゲート絶縁膜３５は、例えば、メモリ膜３０と同じ構造、材料を有している。例えば、ゲート絶縁膜３５において、電極層４０の側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。

不揮発性半導体記憶装置１においては、複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄのそれぞれとゲート絶縁膜３５とチャネルボディ層２０により複数の選択トランジスタを構成している。複数の選択トランジスタのうち少なくとも２つは、その閾値電位が異なっている。また、複数の選択トランジスタのそれぞれの閾値電位（Ｖｔｈ）が実質的に異なるように、または実質的に同じになるように設定されてもよい。閾値電位（Ｖｔｈ）は、例えば、ゲート絶縁膜３５の電荷蓄積膜３２に蓄積される電荷量によって調整される。

また、不揮発性半導体記憶装置１においては、複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄと、複数の電極層４０と、の間には、選択ゲートおよび制御ゲートとしても用いない電極層４３（第２電極）が設けられている。電極層４３の上下には、絶縁層４２が設けられている。電極層４３には、チャネルボディ層２０が貫通している。電極層４３とチャネルボディ層２０との間にも、ゲート絶縁膜３５が設けられている。なお、電極層４３については適宜取り除いてもよい。

図３（ａ）および図３（ｂ）は、本実施形態に係る複数の選択トランジスタの閾値電位およびオフ時の印加電位を表す図である。

図３（ａ）および図３（ｂ）には、選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄを有する選択トランジスタ、および電極層４３を有するトランジスタの閾値電位Ｖ（Ｖｔｈ）が表されている。また、図３（ａ）および図３（ｂ）には、メモリストリングの非選択時（オフ時）における選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄ、電極層４３、および電極層４０に印加される電位Ｖ（Ｂｉａｓ）が表されている。非選択時では、制御部６０は、電極層４０に、例えば、選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄに印加する電位よりも高い電位Ｖ（Ｂｉａｓ）（例えば、８Ｖ）を印加する。

複数の選択トランジスタは、第１選択トランジスタと、第１選択トランジスタと積層体４１との間に配置された第２選択トランジスタを有し、第２選択トランジスタの閾値電位は、第１選択トランジスタの閾値電位より低くなっている。例えば、図３（ａ）の例では、選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄを有する選択トランジスタのそれぞれにおける閾値電位が異なっている。例えば、複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄを有する選択トランジスタのそれぞれの閾値電位は、最上層の選択ゲート電極層４５４Ｄから最下層の選択ゲート電極層４５１Ｄに向かってより低くなるように設定されている。

このような場合、制御部６０は、非選択時において、選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄのそれぞれに同じ電位で、かつ閾値電位（Ｖｔｈ）の最小値（例えば、１Ｖ）より低い電位Ｖ（Ｂｉａｓ）（例えば、−１Ｖ）を印加する。

また、図３（ｂ）の例では、選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄを有する選択トランジスタのそれぞれの閾値電位（Ｖｔｈ）（例えば、１Ｖ）が同じになっている。

このような場合、制御部６０は、複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄのそれぞれに異なる電位を印加する。制御部６０は、複数の選択ゲート電極層のうち、第１選択ゲート電極層に印加する電位より高い電位を第２選択ゲート電極層に印加する。例えば、制御部６０は、選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄのそれぞれに閾値電位（１Ｖ）より低く電位Ｖ（Ｂｉａｓ）を印加する。例えば、制御部６０は、最上層の選択ゲート電極層４５４Ｄから最下層の選択ゲート電極層４５１Ｄに向かって印加電圧がより高くなるように、電位Ｖ（Ｂｉａｓ）を印加する。

なお、電極層４３には、制御部６０によって、最下層の選択ゲート電極層４５１Ｄに印加される電位Ｖ（Ｂｉａｓ）と複数の電極層４０に印加される電位との間の電位が印加される。

不揮発性半導体記憶装置１では、書き込みを行う記憶セルが属すメモリストリングを選択するために、そのメモリストリングに設けられた選択ゲート電極層に、その閾値電位（Ｖｔｈ）よりも高い電位を供給し、所定の記憶セルに書き込みを行う。

ここで、書き込みを行わない非選択セルにおいては、選択ゲート電極層に閾値電位よりも低い電位が与えられ、電極層４０に例えば、８Ｖという電位が供給されたとしても、チャネルブーストにより書き込みがなされないように制御されている。

非選択時の重要な要素として、選択ゲート電極層のカットオフ特性がある。カットオフ特性とは、非選択時にチャネルボディ層２０に流れる電流（Ｉ_ｏｆｆ）の流れ難さである。カットオフ特性が良好であれば（Ｉ_ｏｆｆが極小）、確実に書き込みの誤動作が抑制される。

例えば、多層ではない単層の選択トランジスタでは、閾値電位が変動し、カットオフ特性が十分でない場合がある。これにより、非選択時における誤書き込みが生じる場合がある。例えば、単層の選択ゲート電極層の厚さは、本実施形態の複数の選択ゲート電極層相当の厚みがある。従って、その中に形成するメモリホールＭＨは、エッチング後において穴径寸法がばらついたり、テーパ形状をなしたりする場合がある。また、厚い選択ゲート電極層をエッチング加工すると、選択ゲート電極層毎によってエッチング形状が変わる場合がある。従って、単層の選択ゲート電極層では、個々の選択トランジスタ毎、あるいは、選択トランジスタの内部での閾値電位が変動し易くなる。

また、単層の選択ゲート電極層は、非選択時に印加される電位は１つの電位に固定される。そして、この固定電位と電極層４０に印加されている電位との差（電圧）が選択ゲート電極層と最上層の電極層４０との間に印加されることになる。従って、選択ゲート電極層と最上層の電極層４０との間には、強電界が発生する。

このような強電界によって、選択ゲート電極層付近のチャネルボディ層２０には、ＧＩＤＬ（Gate induced Drain Current）と呼ばれる電流が流れ、書き込みディスターブが悪化する場合がある。さらに、単層の選択ゲート電極層では、多値記録分布にも悪影響を与える。

これに対し、本実施形態では、複数の選択ゲート電極層を設け、それぞれに電位を印加し、オーバードライブ量（閾値電圧（Ｖｔｈ）と電位（Ｂｉａｓ）との差）を、段階的に設定している。

つまり、本実施形態に係る不揮発性半導体記憶装置１は、複数の選択ゲート電極層のそれぞれによってＩ_ｏｆｆが抑えられ、良好なカットオフ特性を持つ。これにより、非選択時における誤書き込みが起き難くなる。また、単層の選択ゲート電極層をエッチング加工する際に生じる不具合もない。

また、本実施形態では、電極層４３を、最下層の選択ゲート電極層４５１Ｄと、複数の電極層４０との間に設けている。ここで、電極層４３には、最下層の選択ゲート電極層４５１Ｄに印加される電位Ｖ（Ｂｉａｓ）（例えば、０．５Ｖ）と複数の電極層４０に印加される電位（例えば、８Ｖ）との間の電位（例えば、５Ｖ）が印加される。特に、図３（ｂ）に表す例では、複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄのそれぞれに印加される電圧Ｖ（Ｂｉａｓ）は、最上層の選択ゲート電極層４５４Ｄから最上層の電極層４０に向かって、徐々に高くなっている。さらに、電極層４３には、最下層の選択ゲート電極層４５１Ｄに印加される電位Ｖ（Ｂｉａｓ）（例えば、０．５Ｖ）と複数の電極層４０に印加される電位（例えば、８Ｖ）との間の電位（例えば、５Ｖ）が印加される。

従って、選択ゲート電極層４５１Ｄと最上層の電極層４０との間の電界強度の勾配は、単層の選択ゲート電極層の場合に比べて緩和する。これにより、選択ゲート電極層付近のチャネルボディ層２０には、ＧＩＤＬが発生し難くなり、誤書き込みが起き難くなる。このように、不揮発性半導体記憶装置１は、信頼性に優れる。

図４は、本実施形態に係る電極層を表す模式的斜視図である。

Ｚ方向に積層された複数の電極層４０においては、最上層の電極層４０以外の電極層４０の少なくとも１つが表出部４０ｓを有している。表出部４０ｓ上には、複数の電極層４０のいずれも設けられていない。Ｚ方向から電極層４０の表出部４０ｓを見た場合、表出部４０ｓは碁盤目状に並んでいる。また、表出部４０ｓは階段状に並んでいる。

複数の電極層４０のそれぞれの表出部４０ｓにコンタクト配線（図示しない）を接続することにより、コンタクトプラグを介して複数の電極層４０のそれぞれに電位Ｖ（Ｂｉａｓ）を供給することができる。

多層構造の選択ゲート電極層のそれぞれにコンタクト配線を接続する場合も、このような表出部が利用される。

図５は、本実施形態に係る多層構造の選択ゲート電極層に接続されたコンタクトプラグを表す模式的断面図である。

例えば、図５に表すように、複数の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄの中、最上層の選択ゲート電極層４５４Ｄ以外の選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄの少なくとも１つは表出部４５ｓを有している。表出部４５ｓの上には、複数の選択ゲート電極層のいずれも設けられていない。選択ゲート電極層４５１Ｄ、４５２Ｄ、４５３Ｄ、４５４Ｄのそれぞれには、コンタクト配線（コンタクトプラグ）７０ａ、７０ｂ、７０ｃ、７０ｄが接続されている。コンタクト配線７０ａ、７０ｂ、７０ｃ、７０ｄのそれぞれは、選択ゲート電極層から上方に引き上げられている。また、図５には、コンタクト配線７０ａ、７０ｂ、７０ｃ、７０ｄの一部が表されている。

上方に引き回されたコンタクト配線７０ａ、７０ｂ、７０ｃ、７０ｄの接続の様子を図６（ａ）〜図６（ｃ）に示す。

図６（ａ）〜図６（ｃ）は、本実施形態に係る多層構造の選択ゲート電極層に接続されたコンタクトプラグを表す模式的平面図である。

例えば、図５の状態を上面視した第１の例を、図６（ａ）に示す。図６（ａ）の状態では、コンタクト配線７０ａ、７０ｂ、７０ｃ、７０ｄのそれぞれに配線７１が接続されている。配線７１は、周辺回路に引き回される。

図５の状態を上面視した第２の例を図６（ｂ）に示す。図６（ｂ）の状態では、コンタクト配線７０ａ、７０ｄのそれぞれに配線７１が接続されている。但し、コンタクト配線７０ｂ、７０ｃは、共通の配線７１に接続されている。

図５の状態を上面視した第３の例を図６（ｃ）に示す。図６（ｃ）の状態では、コンタクト配線７０ｄ、７０ｃは、共通の配線７１に接続されている。また、コンタクト配線７０ｂ、７０ａは、共通の配線７１に接続されている。

すなわち、複数の選択ゲート電極層の少なくとも２つに接続されたコンタクト配線は、同じ配線７１に接続されている。

ここで、矢印Ｌで示す方向を、不揮発性半導体記憶装置１のブロック長とした場合、配線７１の本数が少なくなるほど、ブロック長の増大を抑えることができる。すなわち、不揮発性半導体記憶装置１では、選択ゲート電極層を多層構造にしても、複数の選択ゲート電極層の少なくとも２つに接続されたコンタクト配線を同じ配線７１に接続することにより、ブロック長の増大を抑えることができる。なお、図６（ａ）の状態では、例えば、それぞれの配線７１を上下に配列させることにより、ブロック長Ｌの増大を抑えることができる。なお、複数の配線７１は、Ｘ方向（またはＹ方向）に配列させるほか、Ｚ方向に積層させてもよい。複数の配線７１をＺ方向に積層させることによってもブロック長Ｌの増大を抑えることができる。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 不揮発性半導体記憶装置、 １０ 基板、 ２０ チャネルボディ層、 ２１ 連結部、 ２２Ａ バックゲート、 ３０ メモリ膜（記憶層）、 ３１ ブロック膜、 ３２ 電荷蓄積膜、 ３３ トンネル膜、 ３５、３６ ゲート絶縁膜、 ４０、４３、４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓ 電極層、 ４０ｓ 表出部、 ４１ 積層体、 ４２ 絶縁層、 ４５、４５１Ｄ〜４５４Ｄ、４５１Ｓ〜４５４Ｓ 選択ゲート電極層、 ４７ ソース線、 ４８ ビット線、 ６０ 制御部、 ７０ａ〜７０ｄ コンタクト配線、 ７１ 配線、 ＢＧＴ バックゲートトランジスタ、 ＣＬ 柱状部、 ＭＣ 記憶セル、 ＭＨ メモリホール、 ＭＳ メモリストリング

Claims (7)

1. 下地層と、
   前記下地層の上に設けられ、交互に積層された複数の第１電極層と複数の第１絶縁層とを有する積層体と、
   前記積層体の上に設けられ、前記積層体の積層方向に交互に積層された複数の選択ゲート電極層と複数の第２絶縁層とを有する選択ゲート積層体と、
   前記積層体と前記選択ゲート積層体とを貫通し、前記積層方向に延在するチャネルボディ層と、
   前記チャネルボディ層と前記複数の第１電極層のそれぞれとの間に設けられたメモリ膜と、
   前記チャネルボディ層と前記複数の選択ゲート電極層のそれぞれとの間に設けられたゲート絶縁膜と、
   前記複数の選択ゲート電極層に印加する電位を制御する制御部と、
   を備え、
   前記複数の選択ゲート電極層のそれぞれと前記ゲート絶縁膜と前記チャネルボディ層により複数の選択トランジスタを構成し、
   前記複数の選択トランジスタのうち少なくとも２つは、その閾値電位が異なる不揮発性半導体記憶装置。
2. 前記複数の選択トランジスタは、第１選択トランジスタと、前記第１選択トランジスタと前記積層体との間に配置された第２選択トランジスタを有し、
   前記第２選択トランジスタの第２閾値電位は、前記第１選択トランジスタの第１閾値電位より低い請求項１に記載の不揮発性半導体記憶装置。
3. 前記複数の選択トランジスタのそれぞれの閾値電位は、前記複数の選択トランジスタの最上層の選択トランジスタから最下層の選択トランジスタに向かってより低くなるように設定されている請求項１または２に記載の不揮発性半導体記憶装置。
4. 下地層と、
   前記下地層の上に設けられ、交互に積層された複数の第１電極層と複数の第１絶縁層とを有する積層体と、
   前記積層体の上に設けられ、前記積層体の積層方向に交互に積層された複数の選択ゲート電極層と複数の第２絶縁層とを有する選択ゲート積層体と、
   前記積層体と、前記選択ゲート積層体とを貫通し、前記積層方向に延在するチャネルボディ層と、
   前記チャネルボディ層と前記複数の第１電極層との間に設けられたメモリ膜と、
   前記チャネルボディ膜と前記複数の選択ゲート電極層との間に設けられたゲート絶縁膜と、
   前記複数の選択ゲート電極層に印加する電位を制御する制御部と、
   を備え、
   前記複数の選択ゲート電極層のそれぞれと前記ゲート絶縁膜と前記チャネルボディ層により複数の選択トランジスタを構成し、
   前記制御部は、前記複数の選択ゲート電極層に異なる電位を印加することが可能な不揮発性半導体記憶装置。
5. 前記複数の選択ゲート電極層は、第１選択ゲート電極層と、前記第１選択ゲート電極層と前記積層体との間に配置された第２選択ゲート電極層とを有し、
   前記制御部は、前記第１選択ゲート電極層に印加する第１電位より高い第２電位を前記第２選択ゲート電極層に印加することが可能な請求項４に記載の不揮発性半導体記憶装置。
6. 前記制御部は、前記複数の選択ゲート電極層の最上層の選択ゲート電極層から最下層の選択ゲート電極層に向かって高い電位を前記複数の選択ゲート電極層に印加することが可能な請求項４に記載の不揮発性半導体記憶装置。
7. 前記複数の選択ゲート電極層のそれぞれに接続されたコンタクト配線をさらに備え、
   前記複数の選択ゲート電極層の少なくとも２つに接続された前記コンタクト配線は同じ配線に接続されている請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。

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