JP2021044575A - 複数の選択ゲートと異なるバイアス条件を有するメモリ素子 - Google Patents

Abstract

【課題】メモリセルストリングを含む装置における動作の効率の低下を防ぐ。
【解決手段】装置は、導電材料領域とソースとの間に延在する柱であって、第１の区分、第２の区分、及び第３の区分を含み、第２の区分が第１の区分と第３の区分との間にある、柱と、柱の第１の区分に沿って設置され、柱の第１の区分から第１の距離のところに側壁を有した導電材料を含む第１の選択ゲートと、柱の第２の区分に沿って設置され、柱の第２の区分から第２の距離のところに側壁を有した導電材料を含む第２の選択ゲートと、柱の第３の区分に沿って設置されたメモリセルストリング及び複数の導電材料であって、複数の導電材料の各導電材料が、柱の第３の区分から第３の距離のところに側壁を含み、第３の距離が第１及び第２の距離のそれぞれとは異なり、第１及び第２の選択ゲートが、装置の動作の間中に異なる値を有する電圧を受ける、メモリセルストリング及び複数の導電材料とを含む。
【選択図】図２Ｆ

Description

コンピュータ及び多くの電子製品で情報を記憶するために、メモリ素子が広く使われている。メモリ素子は、一般に多数のメモリセルを備えている。メモリ素子の１つとして、複数のメモリセルを垂直方向に直列で配置したメモリセルストリングを含むメモリ素子が知られている（例えば、特許文献１を参照）。メモリ素子は、メモリセルに情報を記憶するための書込み動作、記憶された情報を読み出すための読出し動作、及びメモリセルの一部または全部から情報（例えば、もはや用いられない情報）を消去するための消去動作を実行する。これらの動作中に、メモリセルの近くで漏れ電流などの事象が起こり得る。そのような事象は、メモリ素子の一部の動作（例えば、読出し動作及び書込み動作）の効率を低下させる場合がある。その反面、メモリ素子の他の動作（例えば、消去動作）に対して、そのような事象は役に立つことがある。このように、漏れ電流などの事象の影響を均衡させるように、メモリ素子を設計してそれを動作させることは、難題を来す可能性がある。

特開２０１１−５４２６７号公報

本明細書に記載されるいくつかの実施形態による、メモリ素子の形態をとる装置のブロック図を示す。 本明細書に記載されるいくつかの実施形態による、メモリセルストリング、選択回路、及び二重ドレイン選択線を備えたメモリアレイを含むメモリ素子の一部のブロック図を示す。 本明細書に記載されるいくつかの実施形態による、二重ドレイン選択ゲートを含む図２Ａのメモリ素子の概略図を示す。 本明細書に記載されるいくつかの実施形態による、図２Ｂのメモリ素子の一部の概略図を示す。 本明細書に記載されるいくつかの実施形態によるメモリ素子の読出し動作、書込み動作、及び消去動作の間に、図２Ａ〜図２Ｃのメモリ素子の信号にもたらされる電圧の値の例を示す表である。 本明細書に記載されるいくつかの実施形態による、図２Ａ〜図２Ｃのメモリ素子の変形例の信号にもたらされる電圧の値の例を示す表である。 本明細書に記載されるいくつかの実施形態による、図２Ａ〜図２Ｃのメモリ素子の一部の構造の側面図を示す。 本明細書に記載されるいくつかの実施形態による、図２Ｆのメモリ素子部分の構造の上面図を示す。 本明細書に記載されるいくつかの実施形態によるメモリ素子の一部分の側壁を含む図２Ｆのメモリ素子構造の一部の詳細を示す。 本明細書に記載されるいくつかの実施形態による、図２Ｈのメモリ素子の一部分である種々の側壁の間の距離における変形、及び図２Ｈのメモリ素子２００部分の選択ゲートの厚さにおける変形を示す。 本明細書に記載されるいくつかの実施形態による、図２Ｈのメモリ素子の一部分である種々の側壁の間の距離における変形、及び図２Ｈのメモリ素子２００部分の選択ゲートの厚さにおける変形を示す。 本明細書に記載されるいくつかの実施形態による、図２Ｈのメモリ素子の一部分である種々の側壁の間の距離における変形、及び図２Ｈのメモリ素子２００部分の選択ゲートの厚さにおける変形を示す。 本明細書に記載されるいくつかの実施形態による、図２Ｈのメモリ素子の一部分である種々の側壁の間の距離における変形、及び図２Ｈのメモリ素子２００部分の選択ゲートの厚さにおける変形を示す。 本明細書に記載されるいくつかの実施形態による、図２Ｈのメモリ素子の一部分である種々の側壁の間の距離における変形、及び図２Ｈのメモリ素子２００部分の選択ゲートの厚さにおける変形を示す。 本明細書に記載されるいくつかの実施形態による、二重ドレイン選択線及び二重ソース選択線を含む別のメモリ素子の一部のブロック図を示し、図２Ａのメモリ素子の変形であり得る。 本明細書に記載されるいくつかの実施形態による、二重ドレイン選択ゲート及び二重ソース選択ゲートを含む図３Ａのメモリ素子の概略図を示す。 本明細書に記載されるいくつかの実施形態による、図３Ｂのメモリ素子の一部の概略図を示す。 本明細書に記載されるいくつかの実施形態によるメモリ素子の読出し動作、書込み動作、及び消去動作の間に、図３Ａ〜図３Ｃのメモリ素子の信号にもたらされる電圧の値の例を示す表である。 本明細書に記載されるいくつかの実施形態による、図３Ａ〜図３Ｃのメモリ素子の変形例の信号にもたらされる電圧の値の例を示す表である。 本明細書に記載されるいくつかの実施形態による、図３Ａ〜図３Ｃのメモリ素子の一部の構造の側面図を示す。 本明細書に記載されるいくつかの実施形態による、図３Ｆのメモリ素子部分の構造の上面図を示す。 本明細書に記載されるいくつかの実施形態による、三重ドレイン選択ゲート及び三重ソース選択ゲートを含むメモリ素子の一部の概略図を示す。 本明細書に記載されるいくつかの実施形態による、三重ドレイン選択ゲート及び三重ソース選択ゲートを含むメモリ素子の一部の構造を示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分（例えば、多結晶部分及び金属部分）を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分（例えば、多結晶部分及び金属部分）を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分（例えば、多結晶部分及び金属部分）を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分（例えば、多結晶部分及び金属部分）を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分（例えば、多結晶部分及び金属部分）を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分（例えば、多結晶部分及びシリサイド部分）を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分（例えば、多結晶部分及びシリサイド部分）を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。 本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分を有するドレイン選択ゲート及びソース選択ゲートを含むメモリ素子を示す。

図１は、本明細書に記載されるいくつかの実施形態による、メモリ素子１００の形態をとる装置のブロック図を示す。メモリ素子１００は、配線（例えばアクセス線）１０４及び配線（例えばデータ線）１０５を従えて行及び列に配置され得るメモリセル１０３を有したメモリアレイ１０２を含むことができる。メモリ素子１００は、配線１０４を使用してメモリセル１０３にアクセスすることができ、配線１０５を使用してメモリセル１０３と情報を交換することができる。

行アクセス１０８及び列アクセス１０９の回路は、アドレスレジスタ１１２に応答して、配線１１０、１１１、またはその両方を伝う行アドレス信号及び列アドレス信号を基に、メモリセル１０３にアクセスすることができる。データ入出力回路１１４は、メモリセル１０３と配線１１０との間で情報を交換するように構成することができる。配線１１０及び１１１は、メモリ素子１００内のノード、またはメモリ素子１００を内在し得るパッケージの表面のピン（またははんだボール）を含むことができる。

制御回路１１６は、配線１１０及び１１１上に存在する信号を基に、メモリ素子１００の動作を制御することができる。メモリ素子１００の外部にあるデバイス（例えば、プロセッサまたはメモリコントローラ）は、配線１１０、１１１、またはその両方を伝う信号の異なる組合せを使用して、メモリ素子１００に異なるコマンド（例えば、読出しコマンド、書込みコマンド、及び消去コマンド）を送信することができる。

メモリ素子１００は、メモリセル１０３から情報を読み出すために読出し動作を実行すること、またはメモリセル１０３に情報を記憶（例えば、プログラム）するために書込み（例えば、プログラミング）動作を実行することなど、コマンドに応答してメモリセル１０３に対するメモリ動作を実行することができる。メモリ素子１００は、メモリセル１０３の一部または全部から情報を消去するために消去動作を実行することもできる。

メモリ素子１００は、供給電圧Ｖ_ＣＣ及びＶ_ＳＳを含む供給電圧を受け取ることができる。供給電圧Ｖ_ＳＳは、接地電位（例えば、約０ボルトの値を有する）で動作することができる。供給電圧Ｖ_ＣＣは、バッテリ、または交流電流から直流電流へ（ＡＣ−ＤＣ）の変換回路などの外部電源からメモリ素子１００に供給される外部電圧を含むことができる。メモリ素子１００は、読出し動作、書込み動作、及び消去動作などのメモリ素子１００の動作に使用する目的で、異なる電圧を生成するために、電圧発生器１０７を含むことができる。

メモリセル１０３の各々には、１ビットに満たない端数の値、シングルビットの値、または２、３、４、もしくは他のビット数などの複数ビットの値を表す情報が記憶されるように書き込むことができる。例えば、メモリセル１０３の各々には、シングルビットの２進値「０」または「１」を表す情報が記憶されるように書き込むことができる。セルあたりがシングルビットであるセルは、シングルレベルセルと呼ばれることがある。別の例では、メモリセル１０３の各々には、２ビットの４つのあり得る値「００」、「０１」、「１０」、及び「１１」のうちの１つ、３ビットの８つのあり得る値「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、及び「１１１」のうちの１つ、または別ビット数の複数ビットの他の値のうちの１つなど、複数ビットの値を表す情報が記憶されるように書き込むことができる。複数ビットを記憶する能力を持つセルは、マルチレベルセル（またはマルチステートセル）と呼ばれることがある。

メモリ素子１００は不揮発性メモリ素子を含むことができ、メモリセル１０３は不揮発性メモリセルを含むことができ、したがってメモリセル１０３は、メモリ素子１００から電力（例えば、Ｖ_ＣＣ、Ｖ_ＳＳ、またはその両方）が切り離されたときに、そこに記憶された情報を保持することができる。例えば、メモリ素子１００は、ＮＡＮＤフラッシュメモリ素子もしくはＮＯＲフラッシュメモリ素子などのフラッシュメモリ素子、または可変抵抗メモリ素子（例えば、相変化ＲＡＭデバイスまたは抵抗変化型ＲＡＭデバイス）などの別のメモリ素子種とすることができる。

一部のメモリセル１０３を、メモリ素子１００の基板（例えば半導体基板）の上で複数階層に他のメモリセル１０３の上に積み重ねることができるように、メモリ素子１００には、メモリセル１０３を同じデバイス上で複数階層に物理的に配置させることができるメモリ素子を含めることができる。当業者は、メモリ素子１００が、本明細書に記載される実施形態の例を不明瞭にしないように、他の要素（これらのうちのいくつかは図１に示されない）を含み得ることを認識し得る。

メモリ素子１００の少なくとも一部は、図２Ａ〜図２４を参照して以下に説明されるメモリ素子と同様であるか、または全く一致している構造を含むことができる。

図２Ａは、本明細書に記載されるいくつかの実施形態による、メモリセルストリング２３１〜２４０、２９１、及び２９２、選択回路２４１〜２５２及び２４１’〜２５２’、ならびに二重ドレイン選択線を備えたメモリアレイ２０２を含むメモリ素子２００の一部のブロック図を示す。メモリ素子２００は、図１のメモリ素子１００に対応することができる。例えば、メモリアレイ２０２は、図１のメモリアレイ１０２の一部を形成することができる。

図２Ａに示すように、メモリ素子２００は、ブロック（メモリセルブロック）２０３_０及び２０３_１を含むことができる。例として２つのブロックを示す。メモリ素子２００は、多くのブロック（例えば、最大で数千またはそれ以上のブロック）を含むことができる。ブロック２０３_０及び２０３_１のそれぞれは、それ自体のメモリセルストリング及び関連する選択回路を有する。例えば、ブロック２０３_０は、メモリセルストリング２３１〜２３６、ならびに選択回路２４１〜２４６及び２４１’〜２４６’を有する。ブロック２０３_１は、メモリセルストリング２３７〜２４０、２９１、及び２９２、ならびに選択回路２４７〜２５２及び２４７’〜２５２’を有する。

メモリセルストリング２３１〜２４０、２９１、及び２９２のそれぞれは、２つの選択回路と連結する（例えば、結合する）ことができる。例えば、メモリセルストリング２３１は、選択回路（例えば、上部選択回路）２４１及び選択回路（例えば、下部選択回路）２４１’と連結している。図２Ａは、ブロック２０３_０及び２０３_１のそれぞれに属する６つのメモリセルストリング及びそれらに連結された回路（例えば、上部及び下部選択回路）の例を示す。ブロック２０３_０及び２０３_１のそれぞれに属するメモリセルストリング及びそれらに連結された選択回路の個数は変えることができる。

メモリ素子２００は、信号ＢＬ０、ＢＬ１、及びＢＬ２をそれぞれ伝える配線２７０、２７１、及び２７２を含むことができる。配線２７０、２７１、及び２７２のそれぞれは、導電線（導電材料領域を含む）として構成することができ、メモリ素子２００のそれぞれのデータ線（例えば、ビット線）の一部を形成することができる。ブロック２０３_０及び２０３_１のメモリセルストリングは、配線２７０、２７１、及び２７２を共有することができる。例えば、メモリセルストリング２３１、２３２、２３７、及び２３８は、配線２７０を共有することができる。メモリセルストリング２３３、２３４、２３９、及び２４０は、配線２７１を共有することができる。メモリセルストリング２３５、２３６、２９１、及び２９２は、配線２７２を共有することができる。図２Ａには、一例として３本の配線（例えばデータ線）２７０、２７１、及び２７２が示される。データ線の本数は変えることができる。

メモリ素子２００は、信号ＳＲＣ（例えば、ソース線信号）を伝えることが可能な配線２９９を含むことができる。配線２９９は、導電線として構成することができ、メモリ素子２００のソース（例えば、ソース線）の一部を形成することができる。ブロック２０３_０及び２０３_１は、配線２９９を共有することができる。

メモリ素子２００は、ブロック２０３_０及び２０３_１に別々の制御線を含むことができる。図２Ａに示すように、メモリ素子２００は、制御線２２０_０、２２１_０、２２２_０、及び２２３_０を含むことができる。これらの制御線２２０_０、２２１_０、２２２_０、及び２２３_０は、対応する信号（例えば、ワード線信号）ＷＬ０_０、ＷＬ１_０、ＷＬ２_０、及びＷＬ３_０を伝えることができる。メモリ素子２００は、制御線２２０_１、２２１_１、２２２_１、及び２２３_１を含むことができる。これらの制御線２２０_１、２２１_１、２２２_１、及び２２３_１は、対応する信号（例えば、ワード線信号）ＷＬ０_１、ＷＬ１_１、ＷＬ２_１、及びＷＬ３_１を伝えることができる。制御線２２０_０〜２２３_０及び２２０_１〜２２３_１は、それぞれのブロック内のメモリセルにアクセスするために、導電性制御線（導電材料を含む）として構成することができ、メモリ素子２００のそれぞれのアクセス線（例えば、ワード線）の一部を形成することができる。図２Ａは、一例として、ブロック２０３_０及び２０３_１の各々に属する４つの制御線（２２０_０〜２２３_０または２２０_１〜２２３_１）を示す。制御線の本数は変えることができる。

図２Ａに示すように、メモリ素子２００は、選択線２８１_Ａ、２８２_Ａ、２８３_Ａ、及び２８４_Ａ（例えば、上側ドレイン選択線）、ならびに選択線２８１_Ｂ、２８２_Ｂ、２８３_Ｂ、及び２８４_Ｂ（例えば、下側ドレイン選択線）を含む二重（例えば、上側及び下側の）ドレイン選択線を含むことができる。選択線２８１_Ａ、２８２_Ａ、２８３_Ａ、及び２８４_Ａのそれぞれは、別々の（例えば、異なる）信号（例えば、上側選択線信号）ＳＧＤ_Ａを伝えることができる。選択線２８１_Ｂ、２８２_Ｂ、２８３_Ｂ、及び２８４_Ｂのそれぞれは、別々の信号（例えば、下側選択線信号）ＳＧＤ_Ｂを伝えることができる。メモリ素子２００は、選択線（例えば、ソース選択線）２８１’、２８２’、２８３’、及び２８４’を含むことができ、それぞれが別々の（例えば、異なる）信号ＳＧＳを伝えることができる。

図２Ａは、選択線２８１_Ａによる信号ＳＧＤ_Ａと選択線２８２_Ａによる信号ＳＧＤ_Ａとを同じ信号にすることができ、選択線２８３_Ａによる信号ＳＧＤ_Ａと選択線２８４_Ａによる信号ＳＧＤ_Ａとを同じ信号にすることができるメモリ素子２００の例を示すために、選択線２８１_Ａが選択線２８２_Ａに（連結部２８１’’_Ａを介して）結合され、選択線２８３_Ａが選択線２８４_Ａに（連結部２８３’’_Ａを介して）結合されることを示す。このことは、選択線２８１_Ａによる信号ＳＧＤ_Ａ及び選択線２８２_Ａによる信号ＳＧＤ_Ａは、同じ値の電圧を伴わせて供給する（例えば、同じ値の電圧でバイアスをかける）ことができ、選択線２８３_Ａによる信号ＳＧＤ_Ａ及び選択線２８４_Ａによる信号ＳＧＤ_Ａは、同じ値の電圧を伴わせて供給する（例えば、同じ値の電圧でバイアスをかける）ことができることを意味する。

メモリ素子２００の変形では、選択線２８１_Ａによる信号ＳＧＤ_Ａ及び選択線２８２_Ａによる信号ＳＧＤ_Ａを別個の信号にしてもよく、選択線２８３_Ａによる信号ＳＧＤ_Ａ及び選択線２８４_Ａによる信号ＳＧＤ_Ａを別個の信号にしてもよい。別個の信号は、ある時点で異なる値の電圧を伴って供給され得るが、別個の信号は、別の時点で同じ値の電圧を伴って供給されることもある。メモリ素子２００の変形では、選択線２８１_Ａ及び２８２_Ａは互いの連結が解かれてもよく、選択線２８３_Ａ及び２８４_Ａは互いの連結が解かれてもよい。別個の信号により、メモリ素子２００の動作中に、より正確なバイアス条件（例えば、正確な電圧値）を選択線２８１_Ａ、２８２_Ａ、２８３_Ａ、及び２８４_Ａに適用する（例えば、別々に適用する）ことが可能になり得る。

メモリ素子２００の構造において、選択線２８１_Ａと選択線２８２_Ａとの間の連結部２８１’’_Ａを（例えば、互いに物理的に接続される）直接接続とすることができる。一例として、そのような直接接続では、選択線２８１_Ａ及び２８２_Ａは、同じ導電材料片（例えば、同じ導電材料層）の一部とすることができる。あるいは、図２Ａの選択線２８１_Ａと選択線２８２_Ａとの間の連結部２８１’’_Ａを、間接接続とすることができる。例えば、間接接続では、選択線２８１_Ａ及び２８２_Ａを同じ導電材料片（例えば、導電材料層）から形成しないことがあるが、それらは１つのトランジスタを介して（または複数のトランジスタを介して）互いに接続され得る（例えば、電気的に接続され得る）。同様に、メモリ素子２００の構造において、選択線２８３_Ａと選択線２８４_Ａとの間の連結部２８３’’_Ａを（例えば、同一導電材料片から形成される）直接接続または（例えば、同一導電材料片から形成されていない）間接接続とすることができる。メモリ素子２００の一部の動作（例えば、読出し動作及び書込み動作）において、選択線２８１_Ａ及び２８２_Ａに同じ信号（例えば、共通信号）を与え、選択線２８３_Ａ及び２８４_Ａに同じ信号（例えば、共通信号）を与えることにより、メモリ素子２００の動作を単純化することができる。

図２Ａに示すように、選択回路２４１、２４３、及び２４５は、選択線２８１_Ａ及び２８１_Ｂを共有することができる。選択回路２４２、２４４、及び２４６は、選択線２８２_Ａ及び２８２_Ｂを共有することができる。選択回路２４７、２４９、及び２５１は、選択線２８３_Ａ及び２８３_Ｂを共有することができる。選択回路２４８、２５０、及び２５２は、選択線２８４_Ａ及び２８４_Ｂを共有することができる。選択回路２４１〜２５２の各々は、２本のそれぞれの選択線（例えば、２８１_Ａ及び２８１_Ｂ、２８２_Ａ及び２８２_Ｂ、２８３_Ａ及び２８３_Ｂ、または２８４_Ａ及び２８４_Ｂ）によって制御する（例えば、オンまたはオフにする）ことが可能な複数の選択ゲート（例えば、図２Ｂに示す複数のトランジスタ）を含み得る。

選択回路２４１’、２４３’、及び２４５’は、選択線２８１’を共有することができる。選択回路２４２’、２４４’、及び２４６’は、選択線２８２’を共有することができる。選択回路２４７’、２４９’、及び２５１’は、選択線２８３’を共有することができる。選択回路２４８’、２５０’、及び２５２’は、選択線２８４’を共有することができる。選択回路２４１’〜２５２’の各々は、選択線２８１’、２８２’、２８３’、及び２８４’のうちの１本のそれぞれの選択線によって制御する（例えば、オンまたはオフにする）ことができる１つの選択ゲート（例えば、図２Ｂに示す１つのトランジスタ）を含むことができる。メモリ素子２００の変形（例えば、図３Ｂに示す例）では、選択回路２４１’〜２５２’のそれぞれは、複数の選択線（例えば、複数のソース選択線）によって制御され得る複数の選択ゲート（例えば複数のトランジスタ）を含むことができる。

図２Ａにおいて、メモリセルストリング２３１〜２４０、２９１、及び２９２の各々は、情報を記憶するために、ストリング状に配列された（例えば、相互に直列に結合された）（図２Ｂに示される）メモリセルを有する。メモリ素子２００の動作（例えば、読出し動作、書込み動作、または消去動作）の間、選択状態メモリセルストリングに情報を記憶し、またはそこから情報を読み出すために、メモリセルストリング２３１〜２４０、２９１、及び２９２が個々に選択されて、選択状態メモリセルストリング内のメモリセルにアクセスすることができる。

メモリ素子２００の動作（例えば、読出し動作、書込み動作、または消去動作）の間、選択状態メモリセルストリングに対してどの動作をメモリ素子２００が実行するかに応じて、選択状態メモリセルストリングに連結された一方または両方の選択回路を（例えば、選択回路内のトランジスタをオンにすることによって）作動させることができる。メモリ素子２００の動作の間、メモリ素子２００は、選択状態メモリセルに（例えば、書込み動作の間に）情報を記憶し、またはそこから（例えば、読出し動作の間に）情報を読み出すために、特定のメモリセルストリングのメモリセル（メモリセル２１０、２１１、２１２、及び２１３の中のメモリセル）を選択状態メモリセルとして選択することができる。このように、選択状態メモリセルストリングは、選択状態メモリセルを持つメモリセルストリングである。非選択（選択解除）状態のメモリセルストリングは、選択状態メモリセルを持たないメモリセルストリングである。メモリ素子２００の特定の動作（例えば、読出し動作または書込み動作）の間、選択状態ブロックは、選択状態メモリセルストリングを持つブロックである。一方、非選択状態ブロック（選択解除状態のブロック）は、その特定の動作の間中、選択状態メモリセルストリングを持たないブロックである。

メモリ素子２００の動作中に選択回路２４７〜２５２のうちの特定の選択回路を作動させることには、その特定の選択回路に関わる信号ＳＧＤ_Ａ及びＳＧＤ_Ｂに、特定の値の電圧をもたらすこと（例えば、電圧を印加すること）が含まれ得る。選択回路２４７’〜２５２’のうちの特定の選択回路を作動させることには、その特定の選択回路に関わる信号ＳＧＳに、特定の値の電圧をもたらすこと（例えば、電圧を印加すること）が含まれ得る。選択回路２４１〜２５２のうちの特定の選択回路を作動させるとき、その特定の選択回路によって、その特定の選択回路に連結する選択状態メモリセルストリングが、それぞれのデータ線（例えば、配線２７０、２７１、または２７２のうちの１つ）に結合され得る（例えば、選択状態メモリセルストリングからそれぞれのデータ線への電流経路が形成され得る）。選択回路２４１’〜２５２’のうちの特定の選択回路を作動させるとき、その特定の選択回路によって、その特定の選択回路に連結する選択状態メモリセルストリングが、ソース（例えば、配線２９９）に結合され得る（例えば、選択状態メモリセルストリングからソースへの電流経路が形成され得る）。

図２Ｂは、本明細書に記載されるいくつかの実施形態による、図２Ａのメモリ素子２００の概略図を示す。簡単にするために、図２Ｂでは、図２Ａの４つのメモリセルストリング２３１、２３２、２３７、及び２３８、ならびに１０個の選択回路２４１、２４２、２４３、２４５、２４７、２４８、２４１’、２４２’、２４７’、及び２４８’のみに符号を付す。図２Ｂに示すように、メモリ素子２００は、メモリ素子２００の構造（図２Ｆ及び図２Ｇに示す構造）に関して、ｘ、ｙ、及びｚ次元などの３次元（３−Ｄ）に物理的に配列され得るメモリセル２１０、２１１、２１２、及び２１３と、選択ゲート（例えば、ドレイン選択トランジスタ）２６１及び２６２と、選択ゲート（例えば、ソース選択トランジスタ）２６３とを含むことができる。

図２Ｂに示すように、メモリ素子２００のメモリセルストリング（例えば、ストリング２３１、２３２、２３７及び２３８）の各々は、メモリセル２１０の１つ、メモリセル２１１の１つ、メモリセル２１２の１つ、及びメモリセル２１３の１つを含むことができる。図２Ｂは、各メモリセルストリング内の４つのメモリセル２１０、２１１、２１２、及び２１３の例を示す。各メモリセルストリング内のメモリセルの個数は変えることができる。

選択回路２４１、２４２、２４７、及び２４８の各々は、以下の二重選択ゲート（例えば、二重ドレイン選択ゲート）を含むことができる。選択ゲート２６１の１つ、及び選択ゲート２６２の１つである。選択回路２４１’、２４２’、２４７’、及び２４８’のそれぞれは、選択ゲート２６３の１つを含むことができる。選択ゲート２６１、２６２、及び２６３のそれぞれは、電界効果トランジスタ（ＦＥＴ）などのトランジスタとして動作することができる。ＦＥＴの一例は、金属酸化膜半導体（ＭＯＳ）トランジスタを含む。特定の選択回路の間で共有される選択線は、それらの特定の選択回路の選択ゲートによって共有され得る。例えば、選択線２８１_Ａは、選択回路２４１及び選択回路２４３、ならびに選択回路２４５の選択ゲート２６１によって共有され得る。別の例では、選択線２８１_Ｂは、選択回路２４１及び選択回路２４３、ならびに選択回路２４５の選択ゲート２６２によって共有され得る。選択線（例えば、選択線２８１_Ａ、２８２_Ａ、２８３_Ａ、２８４_Ａ、２８１_Ｂ、２８２_Ｂ、２８３_Ｂ、及び２８４_Ｂ、選択線２８１’、２８２’、２８３’、及び２８４’）は信号（例えば、信号ＳＧＤ_Ａ、ＳＧＤ_Ｂ、またはＳＧＳ）を伝えることができるが、選択線はスイッチ（例えば、トランジスタ）のようには動作しない。選択ゲート（例えば、選択ゲート２６１、２６２、または２６３）は、それぞれの選択線から信号を受け取ることができ、スイッチ（例えば、トランジスタ）のように動作することができる。

本明細書で論じられる実施形態に焦点を合わせるために、以下の記述では、図２Ｃ〜図２Ｇを参照して、４つのメモリセルストリング２３１、２３２、２３７、及び２３８、ならびに選択回路２４１、２４２、２４７、２４８、２４１’、２４２’、２４７’、及び２４８’に注目する。メモリ素子２００の他のメモリセルストリング及び選択回路は、類似の構造及び結線を有する。

図２Ｃは、本明細書に記載されるいくつかの実施形態に従って、メモリセルストリング２３１、２３２、２３７、及び２３８、ならびに選択回路２４１、２４２、２４７、２４８、２４１’、２４２’、２４７’、及び２４８’を含み、配線２７０と配線２９９との間に結合された図２Ｂのメモリ素子２００の一部の概略図を示す。図２Ｃに示すように、選択回路２４１、２４２、２４７、及び２４８の各々の選択ゲート（例えば、二重ドレイン選択ゲート）２６１及び２６２は、配線２７０と、メモリセルストリング２３１、２３２、２３７、及び２３８のうちのそれぞれのメモリセルストリングとの間に直列に結合され得る。選択回路２４１’、２４２’、２４７’、及び２４８’のそれぞれの選択ゲート２６３は、配線２９９とメモリセルストリング２３１、２３２、２３７、及び２３８のうちのそれぞれのメモリセルストリングとの間に結合され得る。

選択回路２４１の選択ゲート２６１は、選択線２８１_Ａの一部となり得る（例えば、選択線２８１_Ａの一部によって形づくられ得る）端子（例えば、トランジスタゲート）を有する。選択回路２４１の選択ゲート２６２は、選択線２８１_Ｂの一部となり得る（例えば、選択線２８１_Ｂの一部によって形づくられ得る）端子（例えば、トランジスタゲート）を有する。選択回路２４１の選択ゲート２６１及び２６２は、それぞれ選択線２８１_Ａ及び２８１_Ｂに供給される信号ＳＧＤ_Ａ及びＳＧＤ_Ｂによって制御する（例えば、オンまたはオフにする）ことができる。選択回路２４１’の選択ゲート２６３は、選択線２８１’の一部となり得る（例えば、選択線２８１’の一部によって形づくられ得る）端子（例えば、トランジスタゲート）を有する。選択回路２４１’の選択ゲート２６３は、選択線２８１’に供給される信号ＳＧＳによって制御する（例えば、オンまたはオフにする）ことができる。

同様に、図２Ｃに示すように、選択回路２４２、２４７、及び２４８のそれぞれの選択ゲート２６１及び２６２はまた、選択線２８２_Ａ、２８３_Ａ、２８４_Ａ、２８２_Ｂ、２８３_Ｂ、及び２８４_Ｂのうちのそれぞれの選択線の一部となり得る（例えば、選択線の一部によって形づくられ得る）端子（トランジスタゲート）を有する。各選択回路２４２’、２４７’、及び２４８’の選択ゲート２６３はまた、選択線２８２’、２８３’、及び２８４’のうちのそれぞれの選択線の一部となり得る（例えば、選択線の一部によって形づくられ得る）端子（トランジスタゲート）を有する。

メモリ素子２００の動作（例えば、読出し動作または書込み動作）の間、選択状態メモリセルストリングに連結された特定の選択回路の選択ゲート２６１、２６２、及び２６３を作動させて（例えば、オンにして）、選択状態メモリセルストリングをそれぞれのデータ線及びソースに結合することができる。例えば、図２Ｃにおいて、メモリ素子２００の書込み動作中、メモリセルストリング２３１が選択状態メモリセルストリングである場合には、選択回路２４１の選択ゲート２６１及び２６２を作動させて、メモリセルストリング２３１を配線２７０に結合することができる。一方、選択回路２４１’の選択ゲート２６３は作動させない。別の例では、図２Ｃにおいて、メモリ素子２００の読出し動作中、メモリセルストリング２３１が選択状態メモリセルストリングである場合には、選択回路２４１の選択ゲート２６１及び２６２を作動させて、メモリセルストリング２３１を配線２７０に結合することができる。そして、また、選択回路２４１’の選択ゲート２６３を作動させて、メモリセルストリング２３１を配線２７０及び配線２９９に結合することができる。これらの２つの例では、メモリセルストリング２３１が選択されている間、メモリセルストリング２３２、２３７、及び２３８は選択されていない。したがって、（メモリセルストリング２３２、２３７、及び２３８に連結された）選択回路２４２、２４７、２４８、２４２’、２４７’、及び２４８’内の選択ゲート２６１、２６２、及び２６３を作動させないようにして（例えば、オフにして）、配線２７０及び配線２９９からメモリセルストリング２３２、２３７、及び２３８を切り離す（メモリセルストリングを非選択の状態にする）ことができる。

図２Ｄは、本明細書に記載されるいくつかの実施形態による、メモリ素子２００の読出し動作、書込み動作、及び消去動作の間に、信号ＢＬ、ＳＧＤ_Ａ、ＳＧＤ_Ｂ、選択状態ＷＬ、非選択状態ＷＬ、ＳＧＳ、及びＳＲＣにもたらされる電圧の値の例を示す表２００Ｄである。図２Ｄに示すように、読出し動作、書込み動作、及び消去動作のそれぞれにおいて、表２００Ｄの信号は、信号が使用されるブロック（選択状態ブロックまたは非選択状態ブロック）及びメモリセルストリング（選択状態ストリングまたは非選択状態ストリング）に応じて、種々の値（ボルト単位）の電圧を伴わせて供給することができる。

図２Ｄにおいて、信号ＢＬは、選択状態メモリセルに連結されたデータ線上の信号（例えば、図２Ｂの信号ＢＬ０、ＢＬ１、及びＢＬ２のうちの１つ）を指す。選択状態ＷＬ信号は、選択状態ブロックの制御線上の信号を指し、この制御線は選択状態メモリセルに連結される。非選択状態ＷＬ信号は、選択状態ブロックの制御線上の信号を指し、この制御線は選択状態メモリセルに連結されていない。例えば、ブロック２０３_０（図２Ｃ）が選択状態ブロックであり、メモリセルストリング２３１のメモリセル２１２が選択状態メモリセルである場合には、選択状態ＷＬは信号ＷＬ２_０を指し、非選択状態ＷＬは信号ＷＬ０_０、ＷＬ１_０、及びＷＬ３_０のそれぞれを指す。

読出し動作または書込み動作の間中、同じデータ線（例えば、配線２７０）に連結されたメモリセルストリング（例えば、図２Ｃのストリング２３１、２３２、２３７、及び２３８）は、一度に１つ選択され得る（例えば、順次に選択され得る）。消去動作中、選択状態ブロック全体のメモリセルストリングを、同時に同じバイアス条件にして（例えば、同じ値の電圧を用いてバイアスをかけて）、選択状態ブロックのメモリセルストリングから情報を消去することができる。

以下に説明されるメモリ素子２００（図２Ｃ）の読出し動作、書込み動作、及び消去動作の例では、次のことを前提とする。ブロック２０３_０は選択状態ブロックである。ブロック２０３_１は非選択状態ブロックである。よって、ブロック２０３_１の全てのメモリセルストリングは、非選択状態ブロックに属する非選択状態メモリセルストリングである。ブロック２０３_０（選択状態ブロック）のメモリセルストリング２３１は、選択状態メモリセルストリングである。メモリセルストリング２３１（選択状態メモリセルストリング）のメモリセル２１２は、選択状態メモリセルである。ブロック２０３_０（選択状態ブロック）のメモリセルストリング２３２は、選択状態ブロックに属する非選択状態メモリセルストリングである。本例では、メモリセルストリング２３１のメモリセル２１２は選択状態メモリセルであるため、制御線２２２_０は（選択状態ＷＬ信号と関係がある）選択状態制御線である。メモリセルストリング２３１のメモリセル２１０、２１１、及び２１３は選択されていない（非選択状態）メモリセルであるため、制御線２２０_０、２２１_０、及び２２３_０は（非選択状態ＷＬ信号と関係がある）非選択状態制御線である。本例では、ブロック２０３_１（非選択状態ブロック）の制御線２２０_１、２２１_１、２２２_１、及び２２３_１には、同じ値の電圧を供給することができる。

読出し動作、書込み動作、及び消去動作の例である次の記述では、ブロック２０３_０（選択状態ブロック）及びブロック２０３_１（非選択状態ブロック）の信号ＳＧＤ_Ａ及びＳＧＤ_Ｂ（図２Ｃ）にもたらされる電圧の値に着目する。メモリ素子２００の他の信号（例えば、ＢＬ、選択状態ＷＬ、非選択状態ＷＬ、ＳＧＳ、及びＳＲＣ）は、図２Ｄに示される値の例の電圧を伴わせて供給することができ、これらについては、本明細書における記述に焦点を合わせるのに効果的であるように、以下の記述において詳細には説明されない。

上記の前提に基づき、図２Ｄの表２００Ｄに示すように、選択状態ブロック（例えば、ブロック２０３_０）に対するメモリ素子２００（図２Ｃ）の読出し動作中、選択状態ブロックに属する選択状態ストリングに関わる信号ＳＧＤ_Ａ及びＳＧＤ_Ｂは、ＳＧＤ_Ａ＝Ｖ１＝５ＶやＳＧＤ_Ｂ＝５Ｖなどの同じ値の電圧を伴わせて供給する（例えば、同じ値の電圧でバイアスをかける）ことができる。したがって、本例では、メモリセルストリング２３１（選択状態ストリング）と関連している選択線２８１_Ａ及び２８１_Ｂ（図２Ｃ）には、同じ５Ｖの値の電圧を供給することができる。それゆえに、選択回路２４１の選択ゲート２６１及び２６２は、同じ５Ｖの値の電圧を受けることができる。読出し動作では、選択状態ブロックに属する非選択状態ストリングと関連している信号ＳＧＤ_Ａ及びＳＧＤ_Ｂは、ＳＧＤ_Ａ＝Ｖ１＝５ＶやＳＧＤ_Ｂ＝Ｖ２＝０Ｖなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では、メモリセルストリング２３２（非選択状態ストリング）と関連している選択線２８２_Ａ及び２８２_Ｂには、それぞれ５Ｖ及び０Ｖの値の電圧を供給することができる。それゆえに、選択回路２４２の選択ゲート２６１及び２６２は、それぞれ５Ｖ及び０Ｖの値の電圧を受けることができる。

上記の前提に基づき、図２Ｄの表２００Ｄに示すように、非選択状態ブロック（例えば、ブロック２０３_１）に対するメモリ素子２００（図２Ｃ）の読出し動作中、非選択状態ブロックに属する全てのストリング（例えば、ストリング２３７及び２３８）に関わる信号ＳＧＤ_Ａ及びＳＧＤ_Ｂは、ＳＧＤ_Ａ＝Ｖ３＝０．５ＶやＳＧＤ_Ｂ＝Ｖ４＝０Ｖなどの異なった値の電圧を伴わせて供給する（例えば、異なった値の電圧でバイアスをかける）ことができる。したがって、本例では、ブロック２０３_１（非選択状態ブロック）において、選択線２８３_Ａ及び２８４_Ａの各々に０．５Ｖの値の電圧を供給することができ、一方、選択線２８３_Ｂ及び２８４_Ｂの各々に０Ｖの値の電圧を供給することができる。それゆえに、選択回路２４７及び２４８の選択ゲート２６１の各々は０．５Ｖの値の電圧を受けることができ、一方、選択回路２４７及び２４８の選択ゲート２６２の各々は０Ｖの値の電圧を受けることができる。

上記の前提に基づき、図２Ｄの表２００Ｄに示すように、選択状態ブロック（例えば、ブロック２０３_０）に対するメモリ素子２００（図２Ｃ）の書込み動作中、選択状態ストリングに関わる信号ＳＧＤ_Ａ及びＳＧＤ_Ｂは、ＳＧＤ_Ａ＝Ｖ５＝３ＶやＳＧＤ_Ｂ＝３Ｖなどの同じ値の電圧を伴わせて供給する（例えば、同じ値の電圧でバイアスをかける）ことができる。したがって、本例では、メモリセルストリング２３１（選択状態ストリング）と関連している選択線２８１_Ａ及び２８１_Ｂ（図２Ｃ）には、同じ３Ｖの値の電圧を供給することができる。それゆえに、選択回路２４１の選択ゲート２６１及び２６２は、同じ３Ｖの値の電圧を受けることができる。書込み動作では、非選択状態ストリングと関連している信号ＳＧＤ_Ａ及びＳＧＤ_Ｂは、ＳＧＤ_Ａ＝Ｖ５＝３ＶやＳＧＤ_Ｂ＝Ｖ６＝０Ｖなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では、メモリセルストリング２３２（非選択状態ストリング）と関連している選択線２８２_Ａ及び２８２_Ｂには、それぞれ３Ｖ及び０Ｖの値の電圧を供給することができる。それゆえに、選択回路２４２の選択ゲート２６１及び２６２は、それぞれ３Ｖ及び０Ｖの電圧を受けることができる。

上記の前提に基づき、図２Ｄの表２００Ｄに示すように、非選択状態ブロック（例えば、ブロック２０３_１）に対するメモリ素子２００（図２Ｃ）の書込み動作中、ブロック２０３_１に属する全てのストリングに関わる信号ＳＧＤ_Ａ及びＳＧＤ_Ｂは、ＳＧＤ_Ａ＝Ｖ７＝２．３ＶやＳＧＤ_Ｂ＝Ｖ８＝０Ｖなどの異なった値の電圧を伴わせて供給する（例えば、異なった値の電圧でバイアスをかける）ことができる。したがって、本例では、ブロック２０３_１（非選択状態ブロック）において、選択線２８３_Ａ及び２８４_Ａの各々に２．３Ｖの値の電圧を供給することができ、一方、選択線２８３_Ｂ及び２８４_Ｂの各々に０Ｖの値の電圧を供給することができる。それゆえに、選択回路２４７及び２４８の選択ゲート２６１の各々は２．３Ｖの値の電圧を受けることができ、一方、選択回路２４７及び２４８の選択ゲート２６２の各々は０Ｖの値の電圧を受けることができる。

上記の前提に基づき、図２Ｄの表２００Ｄに示すように、選択状態ブロックに対するメモリ素子２００（図２Ｃ）の消去動作中、選択状態ストリング及び非選択状態ストリングに関わる信号ＳＧＤ_Ａ及びＳＧＤ_Ｂは、ＳＧＤ_Ａ＝Ｖ９＝１０ＶやＳＧＤ_Ｂ＝Ｖ１０＝１４Ｖ、あるいはＳＧＤ_Ａ＝Ｖ９＝１４ＶやＳＧＤ_Ｂ＝Ｖ１０＝１０Ｖなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では、ブロック２０３_０において、選択線２８１_Ａ及び２８２_Ａ（図２Ｃ）には１０Ｖの値の電圧を供給することができ、一方、選択線２８１_Ｂ及び２８２_Ｂには１４Ｖの値の電圧を供給することができる。それゆえに、選択回路２４１及び２４２の選択ゲート２６１は１０Ｖの値の電圧を受けることができ、一方、選択回路２４１及び２４２の選択ゲート２６２は１４Ｖの値の電圧を受けることができる。あるいは、消去動作では、メモリセルストリング２３１（選択状態ストリング）及びメモリセルストリング２３２（非選択状態ストリング）と関係がある選択線２８１_Ａ及び２８２_Ａには、１４Ｖの値の電圧を供給することができ、一方、選択線２８１_Ｂ及び２８２_Ｂには、１０Ｖの値の電圧を供給することができる。それゆえに、選択回路２４１及び２４２の選択ゲート２６１は１４Ｖの値の電圧を受けることができ、一方、選択回路２４１及び２４２の選択ゲート２６２は１０Ｖの値の電圧を受けることができる。メモリ素子２００（図２Ａ〜図２Ｃ）はダミーメモリセルを含むことができる。図２Ｄの消去動作部分において、「５Ｖ〜１０Ｖ（ダミー）」は、ダミーメモリセルの制御線（例えば、ダミーワード線）に印加することができる電圧の範囲（およそ５Ｖ〜１０Ｖ）を示す。

上記の前提に基づき、図２Ｄの表２００Ｄに示すように、非選択状態ブロックに対するメモリ素子２００（図２Ｃ）の消去動作中、ブロック２０３_１（非選択状態ブロック）の選択線２８３_Ａ、２８３_Ｂ、２８４_Ａ、及び２８４_Ｂ（図２Ｃ）は、「フロート」状態（図２Ｄでは「Ｆ」または「ＦＬＯＡＴ」として示される）に置かれ得る。フロート状態では、選択線２８３_Ａ、２８３_Ｂ、２８４_Ａ、及び２８４_Ｂ上の電圧は、信号ＢＬ（例えば、本例では信号ＢＬ０）にもたらされる電圧の値（例えば、消去電圧（例えば、Ｖｅｒａｓｅ）である約２０Ｖの値）に比例した値を有し得る。それゆえに、ブロック２０３_１（非選択状態ブロック）に属する選択回路２４７及び２４８の選択ゲート２６１は、消去動作ではフロート状態に置かれ得る。

上述の読出し動作、書込み動作、及び消去動作の例では、ブロック２０３_０は選択状態ブロックであり、ブロック２０３_１は非選択状態ブロックであると想定されている。しかしながら、ブロック２０３_０を非選択状態ブロックとする場合は、選択線２８１_Ａ及び２８１_Ｂには、上述の非選択状態ブロック向けに使用される電圧が供給され得る。例えば、ブロック２０３_０が非選択状態ブロックである場合、表２００Ｄ（図２Ｄ）に基づき、選択線２８１_Ａ及び２８１_Ｂには、読出し動作中に、それぞれＶ３＝０．５Ｖ及びＶ４＝０Ｖの値の電圧が供給され得、もしくは書込み動作中に、それぞれＶ７＝２．３Ｖ及びＶ８＝０Ｖの値の電圧が供給され得、または選択線２８１_Ａ及び２８１_Ｂは、信号ＢＬ（例えば、信号ＢＬ０）にもたらされる電圧の値に及ぶ値の電圧を伴うフロート状態に置かれ得る。

図２Ｅは、本明細書に記載されるいくつかの実施形態に従って、選択線２８１_Ａによる信号ＳＧＤ_Ａと選択線２８２_Ａによる信号ＳＧＤ_Ａとが、メモリ素子２００の変形において別個の信号（例えば、非共通信号）であり得る場合、メモリ素子２００の読出し動作、書込み動作、及び消去動作の間中に、メモリ素子２００の信号ＢＬ、ＳＧＤ_Ａ、ＳＧＤ_Ｂ、選択状態ＷＬ、非選択状態ＷＬ、ＳＧＳ、及びＳＲＣにもたらされる電圧の値の例を示す表２００Ｅである。表２００Ｅは、図２Ｄの表２００Ｄの変形であり得る。表２００Ｄでは、選択線２８１_Ａによる信号ＳＧＤ_Ａと選択線２８２_Ａによる信号ＳＧＤ_Ａとは、共通信号（例えば、同じ信号）であり得る。表２００Ｅでは、選択線２８１_Ａ及び２８２_Ａによる信号は別個の信号である。したがって、表２００Ｅでは、選択状態ブロックに属する非選択状態ストリングの、選択線２８１_Ａによる信号ＳＧＤ_Ａ及び選択線２８２_Ａによる信号ＳＧＤ_Ａに、異なる値の電圧をもたらすことができる。

例えば、上記の前提に基づき、図２Ｅの表２００Ｅに示すように、選択状態ブロック（例えば、ブロック２０３_０）に対するメモリ素子２００の読出し動作中、メモリセルストリング２３２（非選択状態ストリング）の選択線２８２_Ａによる信号ＳＧＤ_Ａは、Ｖ１＝０ＶかそれともＶ１＝０．５Ｖの値の電圧を（表２００Ｄにあるような５Ｖの代わりに）供給することができる。これは、読出し動作中に選択線２８１_Ａが選択線２８２_Ａに結合されないメモリ素子２００の変形において、図２Ｂの選択回路２４１及び２４２の選択ゲート２６１及び２６２が、それぞれ５Ｖ及び０Ｖかそれとも５Ｖ及び０．５Ｖの異なる値の電圧を受けることができることを意味する。

メモリ素子２００の書込み動作中、メモリセルストリング２３２（非選択状態ストリング）の選択線２８２_Ａによる信号ＳＧＤ_Ａは、Ｖ５＝０ＶかそれともＶ５＝２．３Ｖの値の電圧を（表２００Ｄにあるような３Ｖの代わりに）供給することができる。それゆえに、図２Ｂの選択回路２４１及び２４２の選択ゲート２６２は（選択線２８１_Ａが選択線２８２_Ａに結合されていない場合）、それぞれ３Ｖ及び０Ｖか、それとも３Ｖ及び２．３Ｖの異なる値の電圧を受けることができる。メモリ素子２００の消去動作では、表２００Ｅを基にメモリ素子２００の信号にもたらされる電圧の値は、表３００Ｄを基にもたらされる電圧の値と同じであり得る。

表２００Ｄ及び表２００Ｅに基づいたバイアス技法を使用すると、読出し動作、書込み動作、及び消去動作の間の、メモリ素子２００の動作を改良することができる。そのような改良についての記述は、以下の図２Ｆ〜図２Ｍの説明の後に記される。

図２Ｆは、本明細書に記載されるいくつかの実施形態による、メモリ素子２００の一部の構造の側面図を示す。図２Ｅのメモリ素子２００の構造は、図２Ｃに示すメモリ素子２００の概略図に対応する。図２Ｅに示すように、メモリ素子２００は基板３９０を含むことができ、その上に（ブロック２０３_０の）メモリセルストリング２３１及び２３２ならびに（ブロック２０３_１の）メモリセルストリング２３７及び２３８のメモリセル２１０、２１１、２１２、及び２１４を形成する（例えば、基板３９０に対して垂直に形成する）ことができる。メモリ素子２００は、ｚ次元に関しての種々の階層３０９〜３１５（例えば、基板と配線２７０との間の内部デバイス階層）を有する。メモリセル２１０、２１１、２１２、及び２１３は、それぞれ階層３１０、３１１、３１２、及び３１３内に設置することができる（例えば、基板３９０に対してｚ次元において垂直に配列される）。（ブロック２０３_０の）選択回路２４１、２４１’、２４２、及び２４２’ならびに（ブロック２０３_１の）選択回路２４７、２４７’、２４８、及び２４８’の選択ゲート２６１、２６２、及び２６３は、基板３９０上に形成する（例えば、垂直に形成する）こともできる。

メモリ素子２００は、メモリ素子２００のｚ次元において、基板３９０から外側に（例えば、垂直に）延在する長さを有した柱３３１、３３２、３３３、及び３３４を含むことができる。メモリセルストリング２３１、２３２、２３７、及び２３８と関係がある選択線（例えば、上側及び下側のドレイン選択線ならびにソース選択線）は、図２Ｅに示すように、ｚ次元において、それぞれの柱に沿って設置することができる。例えば、メモリセルストリング２３１と関係がある選択線２８１_Ａ、２８１_Ｂ、及び２８１’は、ｚ次元において、柱３３１に沿って設置することができる。

図２Ｇは、本明細書に記載されるいくつかの実施形態による、図２Ｆのメモリ素子２００部分の構造の上面図を示す。図２Ｇに示すように、配線２７０、２７１、及び２７２（例えば、それぞれの配線２７０、２７１、及び２７２の導電材料の領域）は、ｙ次元に垂直なｘ次元に延在するそれらの長さを有することができる。図２Ｇの破断図に示すように、選択線２８１’、２８２’、２８３’、及び２８４’は、ｙ次元に延在する長さを有し、それぞれ（ｚ次元に関して）選択線２８１_Ｂ、２８２_Ｂ、２８３_Ｂ、及び２８４_Ｂの下にある。選択線２８１_Ｂ、２８２_Ｂ、２８３_Ｂ、及び２８４_Ｂは、ｙ次元に延在する長さを有し、それぞれ選択線２８１_Ａ、２８２_Ａ、２８３_Ａ、及び２８４_Ａの下にある。選択線２８１_Ａ、２８２_Ａ、２８３_Ａ、及び２８４_Ａは、ｙ次元に延在する長さを有し、配線２７０、２７１、及び２７２の下にある。図２Ｇはまた、（配線２７０の裏面と接触する）柱３３１、３３２、３３３、及び３３４と、柱３３１、３３２、３３３、及び３３４の位置に呼応した位置にあるメモリセルストリング２３１、２３２、２３７、及び２３８とを示す。メモリ素子２００の他の柱（破線の円）には符号を付していない。図２Ｆのメモリ素子２００の側面図（例えば断面図）は、図２Ｇの断面符号２Ｆ−２Ｆに沿って取られている。

図２Ｆを参照すると、メモリ素子２００の基板３９０は、単結晶の（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）（単結晶の（ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ）とも呼ばれる）半導体材料を含むことができる。例えば、基板３９０は、単結晶シリコン（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）（単結晶シリコン（ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ ｓｉｌｉｃｏｎ）とも呼ばれる）を含むことができる。基板３９０の単結晶半導体材料は、基板３９０が特定の導電型（例えば、ｎ型またはｐ型）を持つことができるように、不純物を含む場合がある。図２Ｆには示していないが、基板３９０には、配線２９９ならびに柱３３１、３３２、３３３、及び３３４の直下に設置することが可能な回路が搭載される場合がある。そのような回路には、メモリ素子２００のバッファ（例えば、ページバッファ）、デコーダ、及び他の回路構成要素を含めることができる。

図２Ｆに示すように、配線２７０（例えば、導電材料領域を含むデータ線）は、ｚ次元に垂直なｘ次元に延在する長さを有することができる。配線２９９は、ｘ次元に延在する長さを有することができる。図２Ｆは、配線２９９（例えば、ソース）が基板３９０の一部にわたって（例えば、導電材料を堆積することによって）形成され得る例を示す。あるいは、配線２９９は、（例えば、基板３９０の一部に不純物を添加することによって）基板３９０の一部の中に形成されるか、または基板３９０の一部の上に形成されてもよい。

柱３３１、３３２、３３３、及び３３４のそれぞれは、配線２７０に結合された部分３４３、配線２９９に結合された部分３４６、部分３４３と部分３４６との間の部分３４４、ならびに部分３４３、３４４、及び３４６によって囲まれた部分３４５を含むことができる。したがって、柱３３１、３３２、３３３、及び３３４のそれぞれは、それぞれの部分３４３、３４４、３４５、及び３４６の材料を含む材料の柱である。部分３４３、３４４、及び３４６のそれぞれは、導電材料（例えば、ドープ多結晶シリコン（ドープポリシリコン））を含み得る。部分３４５（例えば充填剤）は、誘電材料（例えば、二酸化シリコンなど、シリコンの酸化物）を含み得る。図２Ｆは、柱３３１、３３２、３３３、及び３３４のそれぞれが部分３４５（例えば、誘電材料）を含む例を示す。あるいは、部分３４５を省略し、部分３４５によって占められる空間を部分３４４の材料が占めるようにすることもできる。

部分３４３及び３４６は、同じ導電型の材料を含むことができる。部分３４４は、部分３４３及び３４６の導電型と異なる導電型を有した材料を含むことができる。例えば、部分３４３及び３４６は、ｎ型の半導体材料（例えば、ｎ型多結晶シリコン）を含む場合があり、部分３４４は、ｐ型の半導体材料（例えば、ｐ型多結晶シリコン）を含む場合がある。あるいは、部分３４３、３４４、及び３４６は、同じ導電型の材料（例えば、ｎ型多結晶シリコン）を含む場合がある。

部分３４４と、部分３４３及び３４６のそれぞれの少なくとも一部とは、柱３３１、３３２、３３３、及び３３４のうちで、それぞれの柱の中に、導電性チャネルを形成することができる。導電性チャネルは、メモリ素子２００の動作（例えば、読出し、書込み、または消去）中に、電流（例えば、配線２７０（例えば、データ線）と配線２９９（例えば、ソース）との間の電流）を伝えることができる。図２Ｆは、部分３４３の一部が、配線２７０から、それぞれの柱の中の階層３１５くらいにおける位置まで延在し得る例を示す。また一方、部分３４３の一部は、配線２７０から、それぞれの柱の中の、階層３１３と階層３１５との間の任意の位置まで延在してもよい。

メモリセルストリング２３１のメモリセル２１０、２１１、２１２、及び２１３は、柱３３１の区分（例えば、階層３１０から階層３１３まで延在する柱３３１の区分）に沿って設置することができる。類似構造物において、メモリセルストリング２３２、２３７、及び２３８のメモリセル２１０、２１１、２１２、及び２１３は、図２Ｆに示すように、柱３３２、３３３、及び３３４のうちで、それぞれの柱に沿って設置することができる。

それぞれのメモリセル２１０、２１１、２１２、及び２１３に連結される（ブロック２０３_０の）制御線２２０_０、２２１_０、２２２_０、２２３_０ならびに（ブロック２０３_１の）制御線２２０_１、２２１_１、２２２_１、及び２２３_１は、図２Ｆに示すように、柱３３１、３３３、及び３３４のうちで、それぞれの柱の区分（例えば、階層３１０から階層３１３までの区分）に沿って、それぞれ階層３１０、３１１、３１２、及び３１３内に設置することもできる。（ブロック２０３_０の）制御線２２０_０、２２１_０、２２２_０、２２３_０ならびに（ブロック２０３_１の）制御線２２０_１、２２１_１、２２２_１、及び２２３_１の材料は、導電材料（例えば、ｎ型の導電的にドープされた多結晶シリコン、金属、または他の導電材料）を含み得る。したがって、図２Ｆに示すように、（ブロック２０３_０の）制御線２２０_０、２２１_０、２２２_０、２２３_０は、柱３３１及び３３２の区分に沿って設置されたそれぞれの導電材料（複数の導電材料）を含むことができ、（ブロック２０３_１の）制御線２２０_１、２２１_１、２２２_１、２２３_１は、柱３３３及び３３４の区分に沿って設置されたそれぞれの導電材料（複数の導電材料）を含むことができる。

選択線２８１_Ａ（選択ゲート２６１の一部を含む）は、柱３３１の区分（例えば、階層３１５上の柱３３１の区分）に沿って、階層３１５内に設置することができる。選択線２８１_Ｂ（選択ゲート２６２の一部を含む）は、柱３３１の区分（例えば、階層３１４上の柱３３１の区分）に沿って、階層３１４内に設置することができる。選択線２８１’（選択ゲート２６３の一部を含む）は、柱３３１の区分（例えば、階層３０９上の柱３３１の区分）に沿って、階層３０９内に設置することができる。

類似構造物において、選択線２８２_Ａ、２８３_Ａ、及び２８４_Ａは、柱３３２、３３３、及び３３４のうちで、それぞれの柱の区分（例えば、階層３１５内の区分）に沿って、階層３１５内に設置することができる。選択線２８２_Ｂ、２８３_Ｂ、及び２８４_Ｂは、柱３３２、３３３、及び３３４のうちで、それぞれの柱の区分（例えば、階層３１４内の区分）に沿って、階層３１４内に設置することができる。選択線２８２’、２８３’、及び２８４’は、柱３３２、３３３、及び３３４のうちで、それぞれの柱の区分（例えば、階層３０９内の区分）に沿って、階層３０９内に設置することができる。

同じ階層上の選択線（例えば、階層３１５上の選択線２８１_Ａ、２８２_Ａ、２８３_Ａ、及び２８４_Ａ）は、同じ材料を有することができる。異なる階層の選択線は、同じ材料を有することも、異なる材料を有することもできる。メモリ素子２００の選択線向けの材料には、導電的にドープされた多結晶シリコン（例えば、ｎ型かそれともｐ型）、金属、または他の導電材料が含まれ得る。

図２Ｆに示すように、メモリセル２１０、２１１、２１２、及び２１３のそれぞれは構造３０７を含むことができ、これは、それぞれの柱と制御線との間に、部分３０１、３０２、及び３０３を含む。例えば、メモリセルストリング２３１のメモリセル２１３は、柱３３１と制御線２２３_０との間に構造３０７（部分３０１、３０２、及び３０３を含む）を含む。部分３０１は、電荷のトンネル現象を阻止することができる１つまたは複数の電荷阻止材料（例えば、窒化シリコンなどの誘電材料）を含むことができる。部分３０２は、メモリセル２１０、２１１、２１２、または２１３に記憶されている情報の値を表すために、電荷蓄積機能を提供することができる電荷蓄積素子（例えば、１つまたは複数の電荷蓄積材料）を含むことができる。例えば、部分３０２は、メモリセル（例えば、メモリセル２１０、２１１、２１２、または２１３）内で（例えば、電荷を蓄積するための）浮遊ゲートとして動作することができる多結晶シリコンを含むことができる。本例において、メモリセル２１０、２１１、２１２、及び２１３のそれぞれは、浮遊ゲートメモリセル構造を有する。あるいは、部分３０２は、メモリセル（例えば、メモリセル２１０、２１１、２１２、または２１３）内に電荷を捕獲するように動作することができるチャージトラップ材料（例えば、窒化シリコン）を含むことができる。この例では、メモリセル２１０、２１１、２１２、及び２１３のそれぞれは、チャージトラップメモリセル構造を有する。部分３０３は、電荷（例えば、電子）のトンネル現象を可能にし得る１つまたは複数のトンネル誘電体材料（例えば、シリコンの酸化物）を含むことができる。例えば、部分３０３は、メモリ素子２００の書込み動作中に、部分３４４（例えば、導電性チャネル）から部分３０２への電子のトンネル現象を可能にし、メモリ素子２００の消去動作中に、部分３０２から部分３４４への電子のトンネル現象を可能にすることができる。

図２Ｆにおいて、選択ゲート２６１のそれぞれは、それぞれの選択線と、それぞれの柱との間に、構造３０４を含むことができる。例えば、選択回路２４１の選択ゲート２６１は、選択線２８１_Ａと柱３３１との間に構造３０４を含む。

選択ゲート２６２のそれぞれは、それぞれの選択線と、それぞれの柱との間に、構造３０５を含むことができる。例えば、選択回路２４１の選択ゲート２６２は、選択線２８１_Ｂと柱３３１との間に構造３０５を含む。

選択ゲート２６３のそれぞれは、それぞれの選択線と、それぞれの柱との間に、構造３０６を含むことができる。例えば、選択回路２４１’の選択ゲート２６３は、選択線２８１’と柱３３１との間に構造３０６を含む。

構造３０４、３０５、及び３０６は、類似または同一の材料（または複数材料）とすることができる。例えば、選択ゲート２６１、２６２、及び２６３の各々は、ＦＥＴ構造と類似している構造を持つことができる。ＦＥＴの一例は、金属酸化膜半導体（ＭＯＳ）トランジスタを含む。当業者に知られているように、ＦＥＴは、通常、トランジスタゲート、チャネル、及びトランジスタゲートとチャネルとの間のゲート酸化物を含み、直接トランジスタゲート及びチャネルに接触することができる。ＦＥＴは、電荷蓄積機能を提供する電荷蓄積素子（例えば、浮遊ゲート）を持たない。したがって、構造３０４、３０５、及び３０６のそれぞれは、電荷蓄積機能を提供する電荷蓄積素子を含むことができない。したがって、メモリセル２１０、２１１、２１２、及び２１３とは異なり、選択ゲート２６１、２６２、及び２６３のそれぞれは、電荷蓄積機能を提供する電荷蓄積素子を含むことができない。例えば、構造３０４、３０５、及び３０６のそれぞれは、誘電体材料のみを含むことができる（例えば、電荷蓄積素子を持たずにシリコンの酸化物のみを含む）。

それと共に、上記のとおり、図２Ｆ及び図２Ｇに示すように、選択線（例えば、選択線２８１_Ａ、２８２_Ａ、２８３_Ａ、２８４_Ａ、２８１_Ｂ、２８２_Ｂ、２８３_Ｂ、及び２８４_Ｂ、２８１’、２８２’、２８３’、及び２８４’）は導電材料の要素（例えば、配線）である。この導電材料は、多結晶シリコン、シリサイド、金属、もしくはこれらの材料の任意の組合せ、または他の導電材料の要素とすることができる。上記のとおり、選択線は信号（例えば、信号ＳＧＤ_Ａ、ＳＧＤ_Ｂ、またはＳＧＳ）を伝えることができるが、選択線はスイッチ（例えば、トランジスタ）のようには動作しない。選択ゲート（例えば、選択ゲート２６１、２６２、または２６３）は、選択線の一部（例えば、選択線を形成した導電材料片の一部）と、機能（例えば、トランジスタの機能）を実行するための追加の構造とを含むことができる。例えば、図２Ｆの選択回路２４１では、選択ゲート２６１は選択線２８１_Ａの一部と構造３０４とを含むことができ、選択ゲート２６２は、選択線２８１_Ｂの一部と構造３０５とを含むことができる。

図２Ｈは、本明細書に記載されるいくつかの実施形態による、構造３０４、３０５、３０６、及び３０７を含む図２Ｆのメモリ素子２００の一部の詳細を示す。簡単にするために、メモリ素子の、構造３０４、３０５、３０６、及び３０７と、選択線２８１_Ａ、選択線２８１_Ｂ、及び選択線２８１’、制御線２２３_０、メモリセル２１３、ならびに選択ゲート２６１、２６２、及び２６３の一部とのみを図２Ｈに示す。

図２Ｈに示すように、選択線２８１_Ａ、選択線２８１_Ｂ、制御線２２３_０、及び選択線２８１’は、それぞれ柱３３１の区分３５１、３５２、３５３、及び３５４に沿って設置することができる。柱３３１は側壁（例えば垂直側壁）３３９を含む。側壁３３９は、部分３４４によって形成される導電性チャネルの側壁とすることができる。

選択線２８１_Ａは、柱３３１の側壁３３９と向き合う側壁３８１_Ａ（例えば、選択線２８１_Ａの導電材料の垂直側壁）を含む。側壁３８１_Ａは、柱３３１の一部から距離Ｄ１のところに設置され得る。距離Ｄ１は、側壁３８１_Ａから柱３３１の側壁３３９のそれぞれの部分まで、構造３０４を横切って直線的に測定することができ、したがって距離Ｄ１は、側壁３８１_Ａと側壁３３９との間の最短距離であり得る。

選択線２８１_Ｂは、柱３３１の側壁３３９と向き合う側壁３８１_Ｂ（例えば、選択線２８１_Ｂの導電材料の垂直側壁）を含む。側壁３８１_Ｂは、柱３３１の一部から距離Ｄ２のところに設置され得る。距離Ｄ２は、側壁３８１_Ｂから柱３３１の側壁３３９のそれぞれの部分まで、構造３０５を横切って直線的に測定することができ、したがって距離Ｄ２は、側壁３８１_Ｂと側壁３３９との間の最短距離であり得る。

制御線２２３_０は、柱３３１の側壁３３９と向き合う側壁３２３（例えば、導電材料の制御線２２３_０の垂直側壁）を含む。側壁３２３は、柱３３１の一部から距離Ｄ３のところに設置され得る。距離Ｄ３は、側壁３２３から柱３３１の側壁３３９のそれぞれの部分まで、構造３０７を横切って直線的に測定することができ、したがって距離Ｄ３は、側壁３２３と側壁３３９との間の最短距離であり得る。

選択線２８１’は、柱３３１の側壁３３９と向き合う側壁３８１’（例えば、選択線２８１’の導電材料の垂直側壁）を含む。側壁３８１’は、柱３３１の一部から距離Ｄ４のところに設置され得る。距離Ｄ４は、側壁３８１’から柱３３１の側壁３３９のそれぞれの部分まで、構造３０６を横切って直線的に測定することができ、したがって距離Ｄ４は、側壁３８１’と側壁３３９との間の最短距離であり得る。

距離Ｄ１、Ｄ２、及びＤ４は同じであってもよい。例えば、選択線２８１_Ａ、２８１_Ｂ、及び２８１’は、距離Ｄ１、Ｄ２、及びＤ４が互いに同じになり得る類似または同一の構造を有するように形成することができる。選択線２８１_Ａ、２８１_Ｂ、及び２８１’ならびにメモリセル２１０、２１１、２１２、及び２１３のそれぞれは、異なる構造を有するように形成してもよい。例えば、図２Ｈに示すように、メモリセル２１３は、部分３０２に収められた電荷蓄積素子を含むように形成することができる。これによって距離Ｄ３を、距離Ｄ１、Ｄ２、及びＤ４のそれぞれよりも大きくすることができる。

図２Ｈに示すように、構造３０４は、選択線２８１_Ａの側壁３８１_Ａから柱３３１の側壁３３９まで延在し得る。構造３０５は、選択線２８１_Ｂの側壁３８１_Ｂから柱３３１の側壁３３９まで延在し得る。構造３０７は、制御線２２３_０の側壁３２３から柱３３１の側壁３３９まで延在し得る。構造３０６は、選択線２８１’の側壁３８１’から柱３３１の側壁３３９まで延在し得る。

図２Ｈに示すように、選択線２８１_Ａ、選択線２８１_Ｂ、制御線２２３_０、及び選択線２８１’の厚さは、それぞれＴ１、Ｔ２、Ｔ３、及びＴ４である。厚さＴ１、Ｔ２、Ｔ３、及びＴ４は、同じであっても異なっていてもよい。例えば、厚さＴ１、Ｔ２、及びＴ４は同じであってもよいが、厚さＴ３と異なっていてもよい（例えば、厚さＴ３より大きくてもよい）。

図２Ｉ〜図２Ｍを参照する以下の記述では、柱３３１と、選択線２８１_Ａ、２８１_Ｂ、２８１’、制御線２２３_０のそれぞれの側壁との間の距離の変形、構造３０４、３０５、３０６、及び３０７の変形、及び少なくとも一部の厚さＴ１、Ｔ２、Ｔ３、及びＴ４の変形を含む、メモリ素子２００の変形を説明している。簡単にするために、図２Ｉ〜図２Ｍでは構造３０４、３０５、３０６、及び３０７を破線で示し、それらの記述について詳細には説明しない。

図２Ｉは、本明細書に記載されるいくつかの実施形態に従って、図２Ｈの距離Ｄ２よりも大きい距離Ｄ５のところに設置された側壁３８１_Ｂを含む、図２Ｈのメモリ素子２００部分の変形を示す。図２Ｉに示すように、距離Ｄ５は距離Ｄ２（図２Ｈ）よりも大きいので、図２Ｉでの構造３０５を、図２Ｈの構造３０５と違うものにする（例えば、図２Ｈの構造３０５よりも幅広くする）こともできる。図２Ｉでの構造３０５は、図２Ｈの構造３０５の材料とは異なった材料を含むこともできる。例えば、構造３０５は、メモリセル２１３の構造３０７の部分３０１、３０２、及び３０３のものと同様の部分及び材料を含むことができる。本例では、図２Ｉの構造３０５は、メモリセル２１３の構造３０７を形成するときに形成する（構造３０７と同時に形成する）ことができる。したがって、図２Ｉのメモリ素子２００の変形において、選択ゲート２６２のそれぞれは、メモリセル２１３のようなメモリセル型構造を備え得る。選択ゲート２６２のメモリセル型構造により、選択ゲート２６２のしきい値電圧を調整するために、選択ゲート２６２を電気的に書き込むことが可能となる。

図２Ｊは、本明細書に記載されるいくつかの実施形態に従って、図２Ｉの距離Ｄ１よりも大きい距離Ｄ６のところに設置された側壁３８１_Ａを含む、図２Ｉのメモリ素子２００部分の変形を示す。図２Ｊの構造３０４は、構造３０５のものと同様の材料を含むことができる。構造３０４は、構造３０５と同時か、あるいは構造３０５及び３０７の両方と同時に、形成することができる。本例では、構造３０４は、図２Ｈの構造３０７の部分３０１、３０２、及び３０３のものと同様の部分及び材料を含むことができる。したがって、図２Ｊのメモリ素子２００の変形において、選択ゲート２６１及び２６２のそれぞれは、メモリセル２１３のようなメモリセル型構造を備え得る。選択ゲート２６１のメモリセル型構造により、選択ゲート２６１のしきい値電圧を調整するために、選択ゲート２６１を電気的に書き込むことが可能となる。

図２Ｋは、本明細書に記載されるいくつかの実施形態に従って、図２Ｈの距離Ｄ４よりも大きい距離Ｄ７のところに設置された選択線２８１’の側壁３８１’を含む、図２Ｈのメモリ素子２００部分の変形を示す。図２Ｋに示すように、距離Ｄ７は距離Ｄ４（図２Ｈ）よりも大きいので、図２Ｋでの構造３０６を、図２Ｈの構造３０６と違うものにする（例えば、図２Ｈの構造３０６よりも幅広くする）こともできる。図２Ｋでの構造３０６は、図２Ｈの構造３０６の材料とは異なった材料を含むこともできる。例えば、構造３０６は、メモリセル２１３の構造３０７の部分３０１、３０２、及び３０３のものと同様の部分及び材料を含むことができる。本例では、構造３０６は、メモリセル２１３の構造３０７を形成するときに形成する（構造３０７と同時に形成する）ことができる。したがって、図２Ｋのメモリ素子２００の変形において、選択ゲート２６３のそれぞれは、メモリセル２１３のようなメモリセル型構造を備え得る。関連距離Ｄ７を有した構造３０６は、図２Ｈ〜図２Ｊに示すメモリ素子２００の変形のいずれにも含めることができる。例えば、図２Ｋの選択線２８１’及び構造３０６（及び関連距離Ｄ７）は、図２Ｈ、図２Ｉ、及び図２Ｊの選択線２８１’及び構造３０６（及び関連距離Ｄ４）を置き換えることができる。

図２Ｌは、本明細書に記載されるいくつかの実施形態に従って、図２Ｈの厚さＴ１、Ｔ２、Ｔ３、及びＴ４のそれぞれよりも大きい厚さＴ１’を有した選択線２８１_Ａを含む、図２Ｈのメモリ素子２００部分の変形を示す。図２Ｌにおける距離Ｄ１’は、図２Ｈの距離Ｄ１と同じであっても異なっていてもよい。例として、距離Ｄ１’は、距離Ｄ１と同様（例えば、同じ）であり、かつ距離Ｄ３（図２Ｈ）未満であってよい。厚さＴ１’（図２Ｌ）を有した選択線２８１_Ａは、図２Ｈ〜図２Ｋに示すメモリ素子２００の変形のいずれにも含めることができる。例えば、厚さＴ１’を有した選択線２８１_Ａは、図２Ｈ、図２Ｉ、及び図２Ｊの選択線２８１_Ａを置き換えることができる。

Ｔ１’の厚さをより大きくすると、部分３４３を形成するプロセスの間にわたり、プロセス柔軟性を一層高めることが可能になる。上記のとおり、部分３４３及び３４４は、異なる導電型の材料を含むことができる。例えば、部分３４３は、ｎ型の多結晶シリコンを含んでもよい。部分３４４は、ｐ型の多結晶シリコンを含んでもよい。図２Ｈに示すように、部分３４３は、柱３３１の区分３５１内の位置（例えば、接合部）３４７で部分３４４と接触（例えば、接合）することができる。他の選択線（例えば、選択線２８１_Ａのすぐ近くに隣接した選択線２８１_Ｂ）の厚さ（例えば、Ｔ２）よりも相対的に厚い厚さＴ１’を有した選択線２８１_Ａを形成することにより、区分３５１における部分３４４の（厚さＴ１’に比例した）長さ（例えば、チャネル長）を、区分３５２における部分３４４の長さよりも相対的に長くなるように延在させることもできる。この長さをより長くすることにより、部分３４３を形成する際のプロセス変動を相殺することができる。例えば、より長くすると、部分３４３を選択線２８１_Ｂの方に余計に延在させることなく、部分３４３と選択線２８１_Ａとの間に十分な重なり（Ｎ＋接合共通部分）を作ることが可能になり得る。そのような重なりは、消去動作中に十分なゲート誘起ドレインリーク（ＧＩＤＬ）電流を発生させることを可能にし、読出し及び書込み動作中、任意のＧＩＤＬ電流を比較的少ない量に保つことができる。厚さＴ１’の大きさ（値）は重なりの量によることができる。例として、厚さＴ１’は厚さＴ２の１．５倍までであってもよい。別の例では、厚さＴ１’は、厚さＴ２の１．５倍から厚さＴ２の２倍までの間であってもよい。別の例では、厚さＴ１’は、厚さＴ２の２倍を超えてもよい。

図２Ｍは、本明細書に記載されるいくつかの実施形態に従って、図２Ｈの厚さＴ１、Ｔ２、Ｔ３、及びＴ４よりも大きい厚さＴ４’を有した選択線２８１’を含む、図２Ｈのメモリ素子２００部分の変形を示す。図２Ｍにおける距離Ｄ４’は、図２Ｈの距離Ｄ４と同じであっても異なっていてもよい。例として、距離Ｄ４’は、距離Ｄ４と同様（例えば、同じ）であり、かつ距離Ｄ３（図２Ｈ）未満であってよい。厚さＴ４’（図２Ｍ）を有した選択線２８１’は、図２Ｈ〜図２Ｌに示すメモリ素子２００の変形のいずれにも含めることができる。例えば、厚さＴ４’を有した選択線２８１’は、図２Ｈ〜図２Ｌの選択線２８１’を置き換えることができる。

図２Ａ〜図２Ｍを参照して先に述べたように、メモリ素子２００は、二重選択ゲート（例えば、二重ドレイン選択ゲート）を含むことができ、表２００Ｄ及び２００Ｅに示される技法に基づくことができる。上述の二重ゲート及びバイアス技法の組合せにより、メモリ素子２００は、読出し動作、書込み動作、及び消去動作の間中に、一部の既存メモリ素子を超える改良を実現することが可能になり得る。例えば、一部の既存メモリ素子は、メモリセルストリングとデータ線との間に、ただ１つのＳＧＤ選択線を含むことができる。このような既存メモリ素子では、読出し動作または書込み動作の間中に、ＳＧＤ選択線が非選択状態ブロックに連結されている場合には、そのＳＧＤ選択線に０Ｖの電圧が供給され得る。既存メモリ素子で用いられるこの比較的低い電圧（例えば、０Ｖ）は、データ線とＳＧＤ選択線との間の位置近くでＧＩＤＬ事象を引き起こす可能性がある。この低電圧は、データ線とＳＧＤ選択線との間の結合容量を増大させることもある。さらにまた、このような既存メモリ素子での消去動作中、比較的高い値の電圧が、選択状態ブロックのデータ線及びＳＧＤ選択線に印加される。これにより、ＳＧＤ選択線の近くに、比較的高い電界ストレスの発生が引き起こされる可能性がある。

当業者に知られているように、ＧＩＤＬ電流（例えば、過大なＧＩＤＬ電流）は、特定のメモリ素子のブロックにおける読出し動作または書込み動作にとって時として有害であり得る。しかし、ＧＩＤＬ電流は、特定のメモリ素子のブロックにおける消去動作中には有用なことがあり得る。本明細書に記載されるメモリ素子の構造及びバイアス技法は、メモリ素子２００の読出し動作または書込み動作の間中に、ＧＩＤＬ電流（例えば、非選択状態ブロックにおけるＧＩＤＬ電流）を低減し、または抑制するのに役立ち得る。それはまた、メモリ素子２００の消去動作中にＧＩＤＬ電流（例えば、選択状態ブロックにおけるＧＩＤＬ電流）を発生させる（例えば、増大させる）のに役立ち得る。

例えば、表２００Ｄ（図２Ｄ）及び表２００Ｅ（図２Ｅ）を参照して上に述べたように、図２Ｆのブロック２０３_１（例えば、非選択状態ブロック）の選択線２８３_Ａ及び２８４_Ａに、比較的高い値（例えば、読出し動作中にＶ３＝０．５Ｖ＞０Ｖ、または書込み動作中にＶ７＝２．３Ｖ＞０Ｖ）の電圧（例えば、Ｖ３またはＶ７）を供給する（例えば、印加する）ことができる。この高い電圧値は、配線２７０と選択線２８３_Ａ及び２８４_Ａのそれぞれとの間の実効結合容量を減少させ得る（図２Ｆ）。これはまた、読出し動作または書き込み動作の間中に、配線２７０と選択線２８３_Ａ及び２８４_Ａのそれぞれとの間のＧＩＤＬ電流を低減し、または抑制することができる（例えば、構造３０４と部分３４３との間の位置近傍のＧＩＤＬ電流を低減する）。

さらに、表２００Ｄ（図２Ｄ）及び表２００Ｅ（図２Ｅ）を参照して上に述べたように、図２Ｆのブロック２０３_１（例えば、非選択状態ブロック）の選択線２８３_Ｂ及び２８４_Ｂに、比較的低い値（例えば、読出し動作中にＶ４＝０Ｖ＜Ｖ３＝０．５Ｖ、または書込み動作中にＶ８＝０Ｖ＜Ｖ７＝２．３Ｖ）の電圧（例えば、Ｖ４及びＶ８）を供給する（例えば、印加する）ことができる。この低い電圧値は、選択線２８３_Ｂ及び２８４_Ｂの近くの位置で発生する可能性のあるサブスレッショルドリーク電流を減少させることができる。

さらにまた、表２００Ｄ（図２Ｄ）及び表２００Ｅ（図２Ｅ）を参照して上に述べたように、ブロック２０３_０（選択状態ブロック）の選択線２８１_Ａ及び２８２_Ａには、Ｖ９＝１０Ｖの値の電圧を供給する（例えば、印加する）ことができる。（配線２７０による）信号ＢＬにもたらされる電圧の値は２０Ｖであるので、１０Ｖという値は、ブロック２０３_０で実行される消去動作を支援するのに必要なだけのＧＩＤＬを生成する（例えば、引き起こす）目的には十分であり得る。表２００Ｄ（図２Ｄ）の説明を参照して上に述べたように、表２００Ｄに示す電圧の値は、値の例である。したがって、電圧Ｖ９の値は、その代替値が、メモリ素子２００の選択状態ブロックを消去する動作の間に、十分なＧＩＤＬが生成されることをもたらし得るならば、１０Ｖとは異なるそのような代替値となるように選択することができる（例えば、表２００Ｄ中の、信号ＢＬに提供される電圧の値に基づいて選択することができる）。

そのうえ、表２００Ｄ（図２Ｄ）及び表２００Ｅ（図２Ｅ）を参照して上に述べたように、ブロック２０３_０（選択状態ブロック）の選択線２８１_Ｂ及び２８２_Ｂには、消去動作中にＶ１０＝１４Ｖの値の電圧を供給する（例えば、印加する）ことができる。（配線２７０による）信号ＢＬにもたらされる電圧の値は２０Ｖであるので、１４Ｖという値は、ブロック２０３_０で実行される消去動作中に、選択線２８１_Ｂの近く（例えば、選択線２８１_Ｂと柱３３１との間の位置）及び選択線２８２_Ｂの近く（例えば、選択線２８２_Ｂと柱３３２との間の位置）で発生する可能性がある電界ストレスを低減するのに効果的であり得る。同じく上記のとおり、ブロック２０３_０（選択状態ブロック）内の選択線２８１_Ｂ及び２８２_Ｂには、Ｖ１０＝１０Ｖの値の電圧を代わりに供給することができる。この電圧値は、ブロック２０３_０で実行される消去動作中に、選択線２８１_Ｂの近く（例えば、選択線２８１_Ｂと制御線２２０_０との間の位置）で発生する可能性がある電界ストレスを低減するのに役立たせるために（例えば、制御線２２０_０に供給される５Ｖと比較して）十分であり得る。

したがって、図２Ａ〜図２Ｍを参照して上に述べたように、本明細書に記載されるメモリ素子２００の構造及び（例えば、図２Ｄの表２００Ｄ及び図２Ｅの表２００Ｅに基づいた）バイアス技法は、メモリ素子２００の読出しまたは書込みの動作の間中、ブロック（例えば、選択状態ブロック、非選択状態ブロック、またはその両方のブロック）内のＧＩＤＬ電流を低減し、または抑制するのに役立ち得る。本明細書に記載されるメモリ素子２００の構造及びバイアス技法はまた、メモリ素子２００のブロックに対して実行される消去動作中に、十分なＧＩＤＬ電流を供給するのに役立ち得る。

図３Ａは、本明細書に記載されるいくつかの実施形態による、メモリ素子２００の変形となり得るメモリ素子３００の一部のブロック図を示す。メモリ素子３００は、メモリ素子２００の要素と類似または同一の要素を含む。簡単にするために、メモリ素子２００とメモリ素子３００との間の類似または同一の要素（図２Ａ及び図３Ａにおいて同じ符号を持つ）についての記述は、図３Ａの記述では繰り返さない。

図３Ａに示すように、メモリ素子３００は、選択線２８１’_Ａ、２８２’_Ａ、２８３’_Ａ、及び２８４’_Ａ（例えば、上側ソース選択線）、ならびに選択線２８１’_Ｂ、２８２’_Ｂ、２８３’_Ｂ、及び２８４’_Ｂを含む二重（例えば、上側及び下側の）ソース選択線を含むことができる。これは、メモリ素子２００が選択回路２４１’〜２５２’のそれぞれに連結されるただ１つのソース選択線（例えば、２８１’、２８２’、２８３’、及び２８４’）を持つ図２Ａのメモリ素子２００とは異なる。図３Ａにおいて、選択線２８１’_Ａ、２８２’_Ａ、２８３’_Ａ、及び２８４’_Ａは、図２Ａの選択線２８１’、２８２’、２８３’、及び２８４’に対応し得る。

図３Ａのメモリ素子３００では、選択線２８１’_Ａ、２８２’_Ａ、２８３’_Ａ、及び２８４’_Ａのそれぞれは、別個の（例えば、異なった）信号ＳＧＳ_Ａを伝えることができる。選択線２８１’_Ｂ、２８２’_Ｂ、２８３’_Ｂ、及び２８４’_Ｂのそれぞれは、別個の（例えば、異なった）信号ＳＧＳ_Ｂを伝えることができる。選択回路２４１’〜２５２’のそれぞれは、２本の選択線を共有することができる。例えば、選択回路２４１’、２４３’、及び２４５’は、選択線２８１’_Ａ及び２８１’_Ｂを共有することができる。選択回路２４２’、２４４’、及び２４６’は、選択線２８２’_Ａ及び２８２’_Ｂを共有することができる。選択回路２４７’、２４９’、及び２５１’は、選択線２８３’_Ａ及び２８３’_Ｂを共有することができる。選択回路２４８’、２５０’、及び２５２’は、選択線２８４’_Ａ及び２８４’_Ｂを共有することができる。図３Ａは、選択線２８１_Ａが選択線２８２_Ａに接続され、選択線２８３_Ａが選択線２８４_Ａに接続されることを示す。しかしながら、図２Ａのメモリ素子２００と同様に、選択線２８１_Ａ及び２８２_Ａは互いの連結が解かれてもよく、選択線２８３_Ａ及び２８４_Ａは互いの連結が解かれてもよい。

図３Ｂは、本明細書に記載されるいくつかの実施形態による、図３Ａのメモリ素子３００の概略図を示す。メモリ素子３００は、図２Ｂのメモリ素子２００の要素と類似または同一の要素を含む。簡単にするために、メモリ素子２００とメモリ素子３００との間の類似または同一の要素（図２Ｂ及び図３Ｂにおいて同じ符号を持つ）についての記述は、図３Ｂの記述では繰り返さない。

図３Ｂに示すように、選択回路２４１’〜２５２’の各々は、以下の二重選択ゲート（例えば、二重ソース選択ゲート）を含むことができる。選択ゲート２６３の１つ、及び選択ゲート２６４の１つである。選択ゲート２６３のそれぞれと同様に、選択ゲート２６４のそれぞれは、トランジスタ（例えばＦＥＴ）として動作することもできる。

図３Ｂには、選択線２８１’_Ａによる信号ＳＧＳ_Ａと選択線２８２’_Ａによる信号ＳＧＳ_Ａとが別個の信号であり、選択線２８３’_Ａによる信号ＳＧＳ_Ａと選択線２８４’_Ａによる信号ＳＧＳ_Ａとが別個の信号である例を示す。メモリ素子３００の変形では、選択線２８１’_Ａによる信号ＳＧＳ_Ａ及び選択線２８２’_Ａによる信号ＳＧＳ_Ａを共有信号（例えば、同じ信号）にしてもよく、選択線２８３’_Ａによる信号ＳＧＳ_Ａ及び選択線２８４’_Ａによる信号ＳＧＳ_Ａを共有信号（例えば、同じ信号）にしてもよい。

図３Ｂには、選択線２８１’_Ｂによる信号ＳＧＳ_Ｂと選択線２８２’_Ｂによる信号ＳＧＳ_Ｂとが別個の信号であり、選択線２８３’_Ｂによる信号ＳＧＳ_Ｂと選択線２８４’_Ｂによる信号ＳＧＳ_Ｂとが別個の信号である例を示す。メモリ素子３００の変形では、選択線２８１’_Ｂによる信号ＳＧＳ_Ｂ及び選択線２８２’_Ｂによる信号ＳＧＳ_Ｂを共有信号にしてもよく、選択線２８３’_Ｂによる信号ＳＧＳ_Ｂ及び選択線２８４’_Ｂによる信号ＳＧＳ_Ｂを共有信号にしてもよい。

図３Ｃは、本明細書に記載されるいくつかの実施形態に従って、配線２７０と配線２９９との間に結合された、メモリセルストリング２３１、２３２、２３７、及び２３８、ならびに選択回路２４１、２４２、２４７、２４８、２４１’、２４２’、２４７’、及び２４８’を含む図３Ｂのメモリ素子３００の一部の概略図を示す。図３Ｃに示されるメモリ素子３００の一部は、図２Ｃのメモリ素子２００の要素と類似または同一の要素を含む。簡単にするために、メモリ素子２００とメモリ素子３００との間の類似または同一の要素についての記述は、図３Ｃの記述では繰り返さない。

図３Ｃに示すように、選択回路２４１’、２４２’、２４７’、及び２４８’の各々の選択ゲート（例えば、二重ソース選択ゲート）２６３及び２６４は、配線２９９と、メモリセルストリング２３１、２３２、２３７、及び２３８のうちのそれぞれのメモリセルストリングとの間に直列に結合され得る。選択回路２４１’の選択ゲート２６３は、選択線２８１’_Ａの一部となり得る（例えば、選択線２８１’_Ａの一部によって形づくられ得る）端子（例えば、トランジスタゲート）を有する。選択回路２４１’の選択ゲート２６４は、選択線２８１’_Ｂの一部となり得る（例えば、選択線２８１’_Ｂの一部によって形づくられ得る）端子（例えば、トランジスタゲート）を有する。選択回路２４１’の選択ゲート２６３及び２６４は、それぞれ選択線２８１’_Ａ及び２８１’_Ｂに供給される信号ＳＧＳ_Ａ及びＳＧＳ_Ｂによって制御する（例えば、オンまたはオフにする）ことができる。同様に、図３Ｃに示すように、選択回路２４２’、２４７’、及び２４８’のそれぞれの選択ゲート２６３及び２６４はまた、選択線２８２’_Ａ、２８３’_Ａ、２８４’_Ａ、２８２’_Ｂ、２８３’_Ｂ、及び２８４’_Ｂのうちのそれぞれの選択線の一部となり得る（例えば、選択線の一部によって形づくられ得る）端子（トランジスタゲート）を有する。

図３Ｄは、本明細書に記載されるいくつかの実施形態による、メモリ素子３００の読出し動作、書込み動作、及び消去動作の間に、メモリ素子３００の信号ＢＬ、ＳＧＤ_Ａ、ＳＧＤ_Ｂ、選択状態ＷＬ、非選択状態ＷＬ、ＳＧＳ_Ａ、ＳＧＳ_Ｂ、及びＳＲＣにもたらされる電圧の値の例を示す表３００Ｄである。表３００Ｄと表２００Ｄ（図２Ｄ）との間の相違点としては、メモリ素子３００の読出し動作、書込み動作、及び消去動作の間中に、信号ＳＧＳ_Ａ及びＳＧＳ_Ｂにもたらされる電圧の値が挙げられる。図３Ｄの表３００Ｄに示された他の信号には、図２Ｄの表２００Ｄの値と類似または同一の値の電圧をもたらすことができる。図３Ｄについての以下の記述では、図２Ｄについての記述で使用した前提と同じ前提（例えば、選択状態及び非選択状態のブロック及びストリング）を使用する。

選択状態ブロック（例えば、ブロック２０３_０）に対し、メモリ素子３００（図３Ｃ）の読出し動作中、選択状態ブロックに属する選択状態ストリングに関わる図３Ｄ中の信号ＳＧＳ_Ａ及びＳＧＳ_Ｂは、ＳＧＳ_Ａ＝ＳＧＳ_Ｂ＝５Ｖなどの同じ値の電圧を伴わせて供給する（例えば、同じ値の電圧でバイアスをかける）ことができる。したがって、本例では、メモリセルストリング２３１（例えば、選択状態ストリング）と関連している選択線２８１’_Ａ及び２８１’_Ｂ（図３Ｃ）には、同じ５Ｖの値の電圧を供給することができる。それゆえに、選択回路２４１’の選択ゲート２６３及び２６４は、同じ５Ｖの値の電圧を受けることができる。選択状態ブロックに属する非選択状態ストリングと関連している信号ＳＧＳ_Ａ及びＳＧＳ_Ｂは、ＳＧＳ_Ａ＝ＳＧＳ_Ｂ＝０Ｖなどの同じ値の電圧を伴わせて供給することができる。したがって、本例では、メモリセルストリング２３２（例えば、非選択状態ストリング）と関連している選択線２８２’_Ａ及び２８２’_Ｂには、同じ０Ｖの値の電圧を供給することができる。それゆえに、選択回路２４２’の選択ゲート２６３及び２６４は、同じ０Ｖの値の電圧を受けることができる。

非選択状態ブロック（例えば、ブロック２０３_１）に対するメモリ素子３００（図３Ｃ）の読出し動作中、非選択状態ブロックに属する全てのストリング（例えば、ストリング２３７及び２３８）に関わる信号ＳＧＳ_Ａ及びＳＧＳ_Ｂは、ＳＧＳ_Ａ＝ＳＧＳ_Ｂ＝０Ｖなどの同じ電圧を伴わせて供給する（例えば、同じ値の電圧でバイアスをかける）ことができる。したがって、本例では、ブロック２０３_１（非選択状態ブロック）において、選択線２８３’_Ａ及び２８４’_Ａに同じ０Ｖの値の電圧を供給することができ、選択線２８３’_Ｂ及び２８４’_Ｂに０Ｖの値の電圧を供給することができる。それゆえに、選択回路２４７’及び２４８’の選択ゲート２６３及び２６４は同じ０Ｖの値の電圧を受けることができ、選択回路２４７’及び２４８’の選択ゲート２６３及び２６４は０Ｖの値の電圧を受けることができる。

選択状態ブロック（例えば、ブロック２０３_０）に対するメモリ素子３００（図３Ｃ）の書込み動作中、選択状態ストリングに関わる信号ＳＧＳ_Ａ及びＳＧＳ_Ｂは、ＳＧＳ_Ａ＝Ｖ１３＝２．３ＶやＳＧＳ_Ｂ＝Ｖ１４＝０Ｖなどの異なった値の電圧を伴わせて供給する（例えば、異なった値の電圧でバイアスをかける）ことができる。したがって、本例では、メモリセルストリング２３１（選択状態ストリング）と関連している選択線２８１’_Ａ及び２８１’_Ｂ（図３Ｃ）には、それぞれ２．３Ｖ及び０Ｖの値の電圧を供給することができる。それゆえに、選択回路２４１’の選択ゲート２６３及び２６４は、それぞれ２．３Ｖ及び０Ｖの電圧を受けることができる。非選択状態ストリングと関連している信号ＳＧＳ_Ａ及びＳＧＳ_Ｂは、ＳＧＳ_Ａ＝Ｖ１５＝２．３ＶやＳＧＳ_Ｂ＝Ｖ１６＝０Ｖなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では、メモリセルストリング２３２（非選択状態ストリング）と関連している選択線２８２’_Ａ及び２８２’_Ｂには、それぞれ２．３Ｖ及び０Ｖの値の電圧を供給することができる。それゆえに、選択回路２４２’の選択ゲート２６３及び２６４は、それぞれ２．３Ｖ及び０Ｖの値の電圧を受けることができる。

非選択状態ブロック（例えば、ブロック２０３_１）に対するメモリ素子３００（図３Ｃ）の書込み動作中、ブロック２０３_１に属する全てのストリングに関わる信号ＳＧＳ_Ａ及びＳＧＳ_Ｂは、ＳＧＳ_Ａ＝Ｖ１７＝２．３ＶやＳＧＳ_Ｂ＝Ｖ１８＝０Ｖなどの異なった値の電圧を伴わせて供給する（例えば、異なった値の電圧でバイアスをかける）ことができる。したがって、本例では、ブロック２０３_１（非選択状態ブロック）において、選択線２８３’_Ａ及び２８４’_Ａに２．３Ｖの値の電圧を供給することができ、選択線２８３’_Ｂ及び２８４’_Ｂに０Ｖの値の電圧を供給することができる。それゆえに、選択回路２４７’及び２４８’の選択ゲート２６３の各々は２．３Ｖの値の電圧を受けることができ、一方、選択回路２４７’及び２４８’の選択ゲート２６４の各々は０Ｖの値の電圧を受けることができる。

上記の前提に基づき、図３Ｄの表３００Ｄに示すように、選択状態ブロックに対するメモリ素子３００（図３Ｃ）の消去動作中、選択状態ストリング及び非選択状態ストリングに関わる信号ＳＧＳ_Ａ及びＳＧＳ_Ｂは、ＳＧＳ_Ａ＝Ｖ１９＝１５ＶやＳＧＳ_Ｂ＝Ｖ２０＝１１Ｖなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では、ブロック２０３_０において、選択線２８１’_Ａ及び２８２’_Ａ（図３Ｃ）には１５Ｖの値の電圧を供給することができ、一方、選択線２８１’_Ｂ及び２８２’_Ｂには１１Ｖの値の電圧を供給することができる。それゆえに、選択回路２４１’及び２４２’の選択ゲート２６３は１５Ｖの値の電圧を受けることができ、一方、選択回路２４１’及び２４２’の選択ゲート２６４は１１Ｖの値の電圧を受けることができる。

非選択状態ブロックに対するメモリ素子３００（図３Ｃ）の消去動作中、ブロック２０３_１（非選択状態ブロック）の選択線２８３’_Ａ及び２８３’_Ｂ（図３Ｃ）は、「フロート」状態（図３Ｄでは「Ｆ」として示される）に置かれ得る。フロート状態では、選択線２８３’_Ａ、２８３’_Ｂ、２８４’_Ａ、及び２８４’_Ｂ上の電圧は、信号ＢＬ（例えば、本例では信号ＢＬ０）にもたらされる電圧の値（例えば、約２０Ｖ）に比例した値を有し得る。それゆえに、ブロック２０３_１（非選択状態ブロック）に属する選択回路２４７’及び２４８’の選択ゲート２６３及び２６４は、消去動作ではフロート状態に置かれ得る。

図３Ｅは、本明細書に記載されるいくつかの実施形態に従って、選択線２８１_Ａによる信号ＳＧＤ_Ａと選択線２８２_Ａによる信号ＳＧＤ_Ａとが、メモリ素子３００の変形において別個の信号（例えば、非共通信号）であり得る場合、メモリ素子３００の読出し動作、書込み動作、及び消去動作の間中に、メモリ素子３００の信号ＢＬ、ＳＧＤ_Ａ、ＳＧＤ_Ｂ、選択状態ＷＬ、非選択状態ＷＬ、ＳＧＳ_Ａ、ＳＧＳ_Ｂ、及びＳＲＣにもたらされる電圧の値の例を示す表３００Ｅである。表３００Ｅは、信号ＳＧＤ_Ａと信号ＳＧＤ_Ｂとが別個の信号である表３００Ｄの変形であり得る。したがって、表３００Ｅでは、選択状態ブロックに属する非選択状態ストリングの、選択線２８１_Ａによる信号ＳＧＤ_Ａ及び選択線２８２_Ａによる信号ＳＧＤ_Ａに、異なる値の電圧をもたらすことができる。表３００Ｅ内の信号にもたらされる電圧の値は、図２Ｅの表２００Ｅ内のものと同じであり得る。

表３００Ｅに示すように信号ＳＧＤ_Ａ、ＳＧＤ_Ｂ、ＳＧＳ_Ａ、及びＳＧＳ_Ｂに電圧をもたらすと（例えば、印加すると）、図２Ａ〜図２Ｅを参照して上に述べたように、メモリ素子２００によって提供される改良と少なくとも同等の（例えば、その改良よりも優れた）改良をメモリ素子３００が実現できるようになり得る。例えば、本明細書に記載されるメモリ素子３００の構造及び（例えば、図３Ｅの表３００Ｅに基づいた）バイアス技法は、メモリ素子３００の読出し動作または書込み動作の間中に、ブロックにおけるＧＩＤＬ電流（例えば、非選択状態ブロックにおけるＧＩＤＬ電流、及び選択状態ブロックに属する非選択状態ストリングに関連する部分におけるＧＩＤＬ電流）を低減し、または抑制するのに役立ち得る。別の例では、本明細書に記載されるメモリ素子３００の構造及びバイアス技法は、メモリ素子３００のブロックに対して実行される消去動作中に、十分なＧＩＤＬ電流を供給するとともに電界ストレスを低減するのに役立つこともできる。

図３Ｆは、本明細書に記載されるいくつかの実施形態による、メモリ素子３００の一部の構造の側面図を示す。図３Ｆのメモリ素子３００の構造は、図３Ｃに示すメモリ素子３００の概略図に対応する。図３Ｆのメモリ素子３００の構造は、図２Ｆのメモリ素子２００の構造の変形であり得る。簡単にするために、メモリ素子２００とメモリ素子３００との間の類似または同一の要素（図２Ｆ及び図３Ｆにおいて同じ符号を持つ）についての記述は、図３Ｆの記述では繰り返さない。図３Ｇは、本明細書に記載されるいくつかの実施形態による、図３Ｆのメモリ素子３００部分の構造の上面図を示す。図３Ｆのメモリ素子３００とメモリ素子２００（図２Ｆ）との間の相違点としては、図３Ｆに示すように、基板３９０とそれぞれのメモリセルストリングとの間の二重選択線（例えば、選択線２８１’_Ａ、２８２’_Ａ、２８３’_Ａ、及び２８４’_Ａならびに選択線２８１’_Ｂ、２８２’_Ｂ、２８３’_Ｂ、及び２８４’_Ｂ）が挙げられる。

選択線２８１’_Ａ、２８２’_Ａ、２８３’_Ａ、及び２８４’_Ａは、図２Ａ〜図２Ｍを参照して上に述べた選択線２８１’の変形（例えば、材料、その側壁からそれぞれの柱までの距離、及び厚さなどの変形）のいずれかを有し得る。選択線２８１’_Ｂ、２８２’_Ｂ、２８３’_Ｂ、及び２８４’_Ｂは、図２Ａ〜図２Ｍを参照して上に述べた選択線２８１’の変形（例えば、材料、その側壁からそれぞれの柱までの距離、及び厚さなどの変形）のいずれかを有し得る。

メモリ素子３００は、メモリ素子２００と少なくとも同様の改良をもたらすことができる。例えば、本明細書に記載されるメモリ素子３００の構造及び（例えば、図３Ｄの表３００Ｄ及び図３Ｅの表３００Ｅに基づいた）バイアス技法は、メモリ素子３００の読出し動作または書込み動作の間中に、ブロック（例えば、選択状態ブロック、非選択状態ブロック、またはその両方）におけるＧＩＤＬ電流を低減または抑制するのに役立つことができ、メモリ素子３００の選択状態ブロックに対して実行される消去動作中に、十分なＧＩＤＬ電流を供給する。

図４Ａ及び図４Ｂは、本明細書に記載されるいくつかの実施形態に従って、三重ドレイン選択線及び関連するドレイン選択トランジスタならびに三重ソース選択線及び関連するソース選択トランジスタを含むメモリ素子４００の一部の概略図及び構造をそれぞれ示す。メモリ素子４００は、メモリ素子３００の変形であり得る。簡単にするために、メモリ素子４００の一部のみを図４Ａ及び図４Ｂに示す。メモリ素子３００とメモリ素子４００との間の類似または同一の要素（図３Ｂ、図４Ａ、及び図４Ｂにおいて同じ符号を持つ）についての記述は、図４Ａ及び図４Ｂの記述では繰り返さない。メモリ素子３００とメモリ素子４００との間の相違点としては、図４Ａ及び図４Ｂに示すように、選択線２８１_Ｃ及び２８２_Ｃ、選択ゲート２６６、ならびに選択線２８１_Ｃ及び２８２_Ｃのそれぞれによる信号ＳＧＤ_Ｃの追加と、選択線２８１’_Ｃ及び２８２’_Ｃ、選択ゲート２６５、ならびに選択線２８１’_Ｃ及び２８２’_Ｃのそれぞれによる信号ＳＧＳ_Ｃの追加とが挙げられる。図４Ａに示すように、選択線２８１’_Ａ及び２８２’_Ａは、（図２Ａの連結部２８１’’_Ａと同様の直接的または間接的な接続であり得る）連結部２８１’’’_Ａによって互いに連結され得る。図４Ａにおいて、メモリ素子４００は、図２Ａ〜図３Ｇを参照して上に述べたメモリ素子２００及び３００の変形を含み得る。

メモリ素子４００の動作（例えば、読出し動作、書込み動作、または消去動作）中に、信号ＳＧＤ_Ｂ及びＳＧＤ_Ｃは、表３００Ｄ（図３Ｄ）または表３００Ｅ（図３Ｅ）の信号ＳＧＤ_Ｂに供給されるものと同じ電圧を伴わせて供給することができ、信号ＳＧＳ_Ｂ及びＳＧＳ_Ｃは、表３００Ｄ（図３Ｄ）または表３００Ｅ（図３Ｅ）の信号ＳＧＳ_Ｂに供給されるものと同じ電圧を伴わせて供給することができる。三重選択線（例えば、ドレイン選択線）２８１_Ａ、２８１_Ｂ、及び２８１_Ｃ、ならびに三重選択線（例えば、ソース選択線）２８１’_Ａ、２８１’_Ｂ、及び２８１’_Ｃを組み込むことにより、メモリ素子４００は、図２Ａ〜図３Ｇを参照して上で述べたメモリ素子２００またはメモリ素子３００と同様の改良を実現することが可能になり得る。

図５Ａ〜図２４は、本明細書に記載されるいくつかの実施形態による、メモリ素子を形成するプロセスを示す。図５Ａ〜図２４を参照して説明されるプロセスを使用して、メモリ素子２００、３００、及び４００ならびにそれらの変形を含むメモリ素子を形成することができる。図５Ａ〜図２４に示されるメモリ素子などの、メモリ素子を形成するプロセスのうちの一部、及びメモリ素子の要素のうちの一部は、当業者が容易に知り得るものである。したがって、本明細書に記載される実施形態に重点を置くのに有用であるように、図５Ａ〜図２４に示されるメモリ素子を形成するプロセスの一部と、それらのメモリ素子を仕上げるための付加的なプロセスとを省略する。さらにまた、簡単にするために、図２〜図４Ｂ中及び図５Ａ〜図２４中の類似または同一の要素には同じ符号を付している。

図５Ａ及び図５Ｂは、本明細書に記載されるいくつかの実施形態によるメモリ素子５００を形成するプロセスを示す。図５Ａは、選択線２８１_Ａ、２８１_Ｂ、２８１’_Ａ、２８１’_Ｂ、２８２_Ａ、２８２_Ｂ、２８２’_Ａ、及び２８２’_Ｂならびに制御線２２０_０、２２１_０、２２２_０、及び２２３_０の導電材料（例えば、層）の間に交互に誘電材料を堆積することなどによって、選択線２８１_Ａ、２８１_Ｂ、２８１’_Ａ、２８１’_Ｂ、２８２_Ａ、２８２_Ｂ、２８２’_Ａ、及び２８２’_Ｂならびに制御線２２０_０、２２１_０、２２２_０、及び２２３_０を形成した後のメモリ素子５００を示す。次に、交互の導電材料及び誘電材料に柱穴５２１及び５２２を形成することができる。図５Ａにおいて、符号「Ｎ」は、選択線２８１_Ａ、２８１_Ｂ、２８１’_Ａ、２８１’_Ｂ、２８２_Ａ、２８２_Ｂ、２８２’_Ａ、及び２８２’_Ｂならびに制御線２２０_０、２２１_０、２２２_０、及び２２３_０に含められ得るｎ型の導電材料（例えば、ｎ型の導電性ドープ多結晶シリコン）を表す。ｎ型材料は一例として使用する。他の導電材料（例えば、ｐ型材料、金属、及び他の導電材料）を使用してもよい。図５Ｂは、メモリセルストリング２３１及び２３２ならびに選択ゲート２６１、２６２、２６３、及び２６４を形成した後のメモリ素子５００を示す。メモリセルストリング２３１及び２３２ならびに選択ゲート２６１、２６２、２６３、及び２６４を形成した後に、部分３４４（例えば、導電性チャネル）及び部分３４５（例えば、誘電性充填剤）を柱穴５２１及び５２２のそれぞれに形成することができる。それぞれの部分３４４及び３４５を含む柱穴５２１及び５２２は、それぞれ柱（材料で作った柱）５３１及び５３２の一部である。

図５Ｂに示すように、選択ゲート２６１、２６２、２６３、及び２６４のそれぞれが、メモリセルストリング２３１及び２３２のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲート２６１、２６２、２６３、及び２６４のそれぞれを形成することができる。選択ゲート２６１、２６２、２６３、及び２６４のそれぞれのメモリセル型構造により、製造プロセスが単純化され得る。また、そのメモリセル型構造により、選択ゲート２６１、２６２、２６３、及び２６４のしきい値電圧を調整するために、選択ゲート２６１、２６２、２６３、及び２６４の電気的書込みが可能になり得る。これにより、メモリ素子５００の動作中に、選択線２８１_Ａ、２８１_Ｂ、２８１’_Ａ、２８１’_Ｂ、２８２_Ａ、２８２_Ｂ、２８２’_Ａ、及び２８２’_Ｂにかけられるバイアスを向上させることができる。さらにまた、選択ゲート２６１及び２６３の各々がメモリセル型構造を備えるので、選択ゲート２６１及び２６３は、メモリ素子５００で使用されるＧＩＤＬ消去技法に由来する劣化を受けにくい可能性がある。

図６Ａ及び図６Ｂは、本明細書に記載されるいくつかの実施形態によるメモリ素子６００を形成するプロセスを示す。メモリ素子５００（図５Ａ及び図５Ｂ）と同様に、図６Ａは、選択線２８１_Ａ、２８１_Ｂ、２８１’_Ａ、２８１’_Ｂ、２８２_Ａ、２８２_Ｂ、２８２’_Ａ、及び２８２’_Ｂ、制御線２２０_０、２２１_０、２２２_０、及び２２３_０、ならびに柱穴５２１及び５２２を形成した後のメモリ素子６００を示す。図６Ａにおいて、符号「Ｐ」は、ｐ型の導電材料（例えば、ｐ型の導電性ドープ多結晶シリコン）を表す。選択線２８１_Ａ、２８２_Ａ、２８１’_Ａ、及び２８２’_Ａは、ｐ型の導電材料を含み得る。図６Ｂは、メモリセルストリング２３１及び２３２と、選択ゲート２６１、２６２、２６３、及び２６４を形成した後のメモリ素子６００を示す。柱（材料で作った柱）６３１及び６３２もまた形成される。柱８３１及び８３２のそれぞれには、個別の部分３４４及び３４５の材料が含まれ得る。メモリ素子５００（図５Ｂ）と同様に、メモリ素子６００の選択ゲート２６２及び２６４の各々を、それがメモリセル型構造を備え得るように形成することができる。メモリ素子５００の選択ゲート２６１及び２６３とは違って、メモリ素子６００の選択ゲート２６１及び２６３のそれぞれを、それがＦＥＴ型構造を備え得るように形成することができる。選択ゲート２６２及び２６４の各々のメモリセル型構造により、選択ゲート２６２及び２６４のしきい値電圧を調整するために、選択ゲート２６２及び２６４の電気的書込みが可能になり得る。これにより、メモリ素子６００の動作中に、選択線２８１_Ｂ、２８１’_Ｂ、２８２_Ｂ、及び２８２’_Ｂにかけられるバイアスを向上させることができる。

図７Ａ及び図７Ｂは、本明細書に記載されるいくつかの実施形態によるメモリ素子７００を形成するプロセスを示す。メモリ素子７００を形成するプロセスは、図６Ｂのメモリ素子６００を形成するために使用されるものと同様である。ただし、メモリ素子７００では、選択ゲート２６１、２６２、２６３、及び２６４の各々を、それがＦＥＴ型構造を備え得るように形成することができる。この構造は、メモリ素子７００の相対的サイズを維持するのに役立ち得る（例えば、チップサイズを変更しないことを可能にする）。

図８Ａ〜図８Ｄは、本明細書に記載されるいくつかの実施形態に従って、異なる時期に複数の柱穴を形成することを含む、メモリ素子８００を形成するプロセスを示す。図８Ａは、選択線２８１_Ｂ、２８１’_Ａ、２８１’_Ｂ、２８２_Ｂ、２８２’_Ａ、及び２８２’_Ｂ、ならびに制御線２２０_０、２２１_０、２２２_０、及び２２３_０を形成した後のメモリ素子８００を示す。選択線２８１_Ｂ、２８１’_Ａ、２８１’_Ｂ、２８２_Ｂ、２８２’_Ａ、及び２８２’_Ｂ、ならびに制御線２２０_０、２２１_０、２２２_０、及び２２３_０を形成した後に、柱穴８２１及び８２２を形成することができる。

図８Ｂは、メモリセルストリング２３１及び２３２ならびに選択ゲート２６２、２６３、及び２６４を形成した後のメモリ素子８００を示す。メモリセルストリング２３１及び２３２ならびに選択ゲート２６２、２６３、及び２６４を形成した後に、部分３４４及び部分３４５’（例えば、誘電性充填剤）を柱穴８２１及び８２２のそれぞれに形成することができる。図８Ｂに示すように、選択ゲート２６２及び２６４の各々を、それがメモリセル型構造を備え得るように形成することができる。選択ゲート２６３の各々を、それがＦＥＴ型構造を備え得るように形成することができる。

図８Ｃは、選択線２８１_Ａ及び２８２_Ａを形成した後のメモリ素子８００を示す。選択線２８１_Ａ及び２８２_Ａを形成した後に、柱穴８２１’及び８２２’を形成することができる。

図８Ｄは、選択ゲート２６１を形成した後のメモリ素子８００を示す。選択ゲート２６１の各々を、それがＦＥＴ型構造を備え得るように形成することができる。選択ゲート２６１を形成した後に、部分３４３及び３４５を形成することができる。部分３４３、３４４、及び３４５は、柱８３１または８３２など、それぞれの柱の部分である。

図９Ａ〜図９Ｄは、本明細書に記載されるいくつかの実施形態に従って、異なる時期に複数の柱穴を形成することを含む、メモリ素子９００を形成するプロセスを示す。図９Ａは、選択線２８１’_Ａ、２８１’_Ｂ、２８２’_Ａ、２８２’_Ｂ、ならびに制御線２２０_０、２２１_０、２２２_０、及び２２３_０を形成した後のメモリ素子９００を示す。選択線２８１’_Ａ、２８１’_Ｂ、２８２’_Ａ、及び２８２’_Ｂ、ならびに制御線２２０_０、２２１_０、２２２_０、及び２２３_０を形成した後に、柱穴９２１及び９２２を形成することができる。

図９Ｂは、メモリセルストリング２３１及び２３２ならびに選択ゲート２６３及び２６４を形成した後のメモリ素子９００を示す。メモリセルストリング２３１及び２３２ならびに選択ゲート２６３及び２６４を形成した後に、部分３４４及び部分３４５’（例えば、誘電性充填剤）を柱穴９２１及び９２２のそれぞれに形成することができる。図９Ｂに示すように、選択ゲート２６３及び２６４の各々を、それがＦＥＴ型構造を備え得るように形成することができる。

図９Ｃは、選択線２８１_Ａ、２８２_Ａ、２８１_Ｂ、及び２８２_Ｂを形成した後のメモリ素子９００を示す。次に、柱穴９２１’及び９２２’を形成することができる。図９Ｄは、選択ゲート２６１及び２６２を形成した後のメモリ素子９００を示す。選択ゲート２６１及び２６２の各々を、それがＦＥＴ型構造を備え得るように形成することができる。選択ゲート２６１及び２６２を形成した後に、部分３４３及び３４５を形成することができる。部分３４３、３４４、及び３４５の材料は、柱９３１または９３２など、それぞれの柱の材料の部分である。

図１０Ａ〜図１０Ｄは、本明細書に記載されるいくつかの実施形態による、三重シリサイドドレイン選択線を含むメモリ素子１０００を形成するプロセスを示す。図１０Ａは、選択線２８１’_Ａ、２８１’_Ｂ、２８１’_Ｃ、２８２’_Ａ、２８２’_Ｂ、及び２８２’_Ｃ、選択ゲート２６３、２６４、及び２６５、制御線２２０_０、２２１_０、２２２_０、及び２２３_０、メモリセルストリング２３１及び２３２、構造（例えば、ｎ型材料の層）２８０、ならびに柱１０３１及び１０３２を形成した後のメモリ素子１０００を示す。選択ゲート２６３、２６４、及び２６５の各々を、それがＦＥＴ型構造を備え得るように形成することができる。部分３４４（例えば、導電性チャネル）及び部分３４５（例えば、誘電性充填剤）を形成することもできる。部分３４４及び３４５は、柱１０３１または１０３２など、それぞれの柱の部分である。

図１０Ｂは、開口部（例えば、切れ目または切削部）１０８０を（例えば、開口部１０８０において構造２８０の一部をエッチングすることによって）形成して、その結果、選択線２８１_Ａ、２８１_Ｂ、２８１_Ｃ、２８２_Ａ、２８２_Ｂ、２８２_Ｃならびに選択ゲート２６１、２６２、及び２６６が形成された後のメモリ素子１０００を示す。次に、開口部１０８０の中に材料１０８１を（例えば堆積によって）形成することができる。材料１０８１には、コバルト、ニッケル、または他の導電材料が含まれ得る。図１０Ｂに示すように、選択線２８１_Ａ、２８１_Ｂ、２８１_Ｃ、２８２_Ａ、２８２_Ｂ、及び２８２_Ｃには、ｎ型材料（例えば、ｎ型多結晶シリコン）が含まれ得る。

図１０Ｃは、シリサイド化プロセスを行い、次いで、材料１０８１を開口部１０８０から取り除いた後のメモリ素子１０００を示す。シリサイド化プロセスは、選択線２８１_Ａ、２８１_Ｂ、２８１_Ｃ、２８２_Ａ、２８２_Ｂ、２８２_Ｃの材料（例えば、ｎ型多結晶シリコン）をシリサイド材料（例えば、ＮｉＳｉ、ＣｏＳｉ、または他のシリサイド材料）にする。

図１０Ｄは、誘電材料（例えば、シリコンの酸化物）を開口部１０８０（図１０Ｃ）の中に形成した後のメモリ素子１０００を示す。選択線２８１_Ａ、２８１_Ｂ、２８１_Ｃ、２８２_Ａ、２８２_Ｂ、及び２８２_Ｃにシリサイド材料を与えると、これらの選択線の抵抗を減らすことができる。

図１１Ａ〜図１１Ｆは、本明細書に記載されるいくつかの実施形態による、三重メタルドレイン選択線を含むメモリ素子１１００を形成するプロセスを示す。図１０Ａのメモリ素子１０００と同様に、図１１Ａは、選択線２８１’_Ａ、２８１’_Ｂ、２８１’_Ｃ、２８２’_Ａ、２８２’_Ｂ、及び２８２’_Ｃ、選択ゲート２６３、２６４、及び２６５、制御線２２０_０、２２１_０、２２２_０、及び２２３_０、メモリセルストリング２３１及び２３２、柱１１３１及び１１３２、ならびに構造（例えば、材料の層）２８０を形成した後のメモリ素子１１００を示す。図１１Ａでは、一例としてｎ型材料（例えば、ｎ型多結晶シリコン）を含む構造２８０を示す。構造２８０には窒化シリコンが含まれ得る。部分３４４（例えば、導電性チャネル）及び部分３４５（例えば、誘電性充填剤）を形成することもできる。部分３４４及び３４５は、柱１１３１または１１３２など、それぞれの柱の部分である。

図１１Ｂは、開口部１１８０を（例えば、開口部１１８０のところで構造２８０の一部をエッチングすることによって）形成した後のメモリ素子１１００を示す。これにより、選択線２８１_Ａ、２８１_Ｂ、２８１_Ｃ、２８２_Ａ、２８２_Ｂ、及び２８２_Ｃならびに選択ゲート２６１、２６２、及び２６６が形成されることになる。

図１１Ｃは、選択線２８１_Ａ、２８１_Ｂ、及び２８１_Ｃの材料を取り除いた後のメモリ素子１１００を示す。これにより、選択線２８１_Ａ、２８１_Ｂ、及び２８１_Ｃの材料があった場所に空隙が作られる。

図１１Ｄは、選択線２８１_Ａ、２８１_Ｂ、２８１_Ｃ、２８２_Ａ、２８２_Ｂ、及び２８２_Ｃの材料を取り除いた位置（図１１Ｃ）で、材料１１８１により空隙を（例えば、堆積によって）埋めた後のメモリ素子１１００を示す。材料１１８１には、金属または他の導電材料（例えば、Ｗ、Ｔｉ、Ｔａ、ＷＮ、ＴｉＮ、ＴａＮ、または他の導電材料）が含まれ得る。

図１１Ｅは、開口部１１８２を（例えば、開口部１１８２のところで材料１１８１の一部をエッチングすることによって）形成した後のメモリ素子１１００を示す。材料１１８１の一部が開口部１１８２で除去された。材料の残存部分は選択線２８１_Ａ、２８１_Ｂ、２８１_Ｃ、２８２_Ａ、２８２_Ｂ、及び２８２_Ｃに含まれる。

図１１Ｆは、誘電材料（例えば、シリコンの酸化物）を開口部１１８２（図１１Ｅ）の中に形成した後のメモリ素子１１００を示す。選択線２８１_Ａ、２８１_Ｂ、２８１_Ｃ、２８２_Ａ、２８２_Ｂ、及び２８２_Ｃに材料１１８１（例えば、金属）を与えると、これらの選択線の抵抗を減らすことができる。

図１２Ａ及び図１２Ｂは、本明細書に記載されるいくつかの実施形態に従って、メモリセル型構造とＦＥＴ型構造との組合せを有した三重ソース選択トランジスタを含むメモリ素子１２００を形成するプロセスを示す。図１２Ａは、選択線２８１’_Ａ、２８１’_Ｂ、２１８’_Ｃ、２８２’_Ａ、２８２’_Ｂ、及び２８２’_Ｃ、制御線２２０_０、２２１_０、２２２_０、及び２２３_０、ならびに柱穴１２２１及び１２２２を形成した後のメモリ素子１２００を示す。図１２Ｂは、メモリセルストリング２３１及び２３２ならびに選択ゲート２６３、２６４、及び２６５を形成した後のメモリ素子１２００を示す。部分３４６（例えば、Ｎ＋材料）、部分３４４（例えば、導電性チャネル）、及び部分３４５（例えば、誘電性充填剤）を、柱穴１２２１及び１２２２のそれぞれの中に形成することができる。部分３４４及び３４５は、柱１２３１または１２３２など、それぞれの柱の部分である。図１２Ｂに示すように、選択線２８１’_Ａ及び２８２’_Ａの厚さを、選択線２８１’_Ｂ、２８１’_Ｃ、２８２’_Ｂ、及び２８２’_Ｃの厚さよりも大きくすることができる。

選択ゲート２６４及び２６５のそれぞれが、メモリセルストリング２３１及び２３２のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲート２６４及び２６５のそれぞれを形成することができる。選択ゲート２６３の各々を、それがＦＥＴ型構造を備え得るように形成することができる。メモリ素子１２００の他の部分（例えば、ＳＧＤ選択線及び関連トランジスタ（例えば、２６１、２６２、及び２６６））は、図５Ａ〜図１１Ｆを参照して上に述べたプロセスのいずれかと同様のプロセスによって形成することができる。図１２Ｂに示される選択ゲート２６３、２６４、及び２６５のメモリセル型構造とＦＥＴ型構造との組合せにより、選択線２８１’_Ｂ、２８２’_Ｂ、２８１’_Ｃ、及び２８２’_Ｃを比較的薄くすることができるようになる。これにより、プロセス経路をさらに容易にすることもできる。

図１３Ａ及び図１３Ｂは、本明細書に記載されるいくつかの実施形態に従って、メモリセル型構造とＦＥＴ型構造との組合せを有した三重ソース選択トランジスタを含むメモリ素子１３００を形成するプロセスを示す。図１３Ａは、図１２Ａのメモリ素子１２００と同様の要素を形成した後のメモリ素子１３００を示す。また一方、図１３Ｂに示すように、選択ゲート２６４及び２６５の各々を、それがＦＥＴ型構造を備え得るように形成することができる。選択ゲート２６３のそれぞれが、メモリセルストリング２３１及び２３２のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲート２６３のそれぞれを形成することができる。メモリ素子１３００の他の部分（例えば、ＳＧＤ選択線及び関連トランジスタ（例えば、２６１、２６２、及び２６６））は、図５Ａ〜図１１Ｆを参照して上に述べたプロセスのいずれかと同様のプロセスによって形成することができる。図１３Ｂに示される選択ゲート２６３、２６４、及び２６５のメモリセル型構造及びＦＥＴ型構造の組合せにより、選択線２８１’_Ａ及び２８２’_Ａの抵抗を低減させることができる。

図１４Ａ及び図１４Ｂは、本明細書に記載されるいくつかの実施形態に従って、メモリセル型構造とＦＥＴ型構造との組合せを有した三重ソース選択トランジスタを含むメモリ素子１４００を形成するプロセスを示す。図１４Ａは、図１２Ａのメモリ素子１２００と同様の要素を形成した後のメモリ素子１４００を示す。また一方、図１４Ｂに示すように、選択ゲート２６３、２６４、及び２６５のそれぞれが、メモリセルストリング２３１及び２３２のメモリセルのそれぞれと類似または同一のメモリセル型構造となり得るように、選択ゲート２６３、２６４、及び２６５のそれぞれを形成することができる。メモリ素子１４００の他の部分（例えば、ＳＧＤ選択線及び関連トランジスタ（例えば、２６１、２６２、及び２６６））は、図５Ａ〜図１１Ｆを参照して上に述べたプロセスのいずれかと同様のプロセスによって形成することができる。図１４Ｂに示される選択ゲート２６３、２６４、及び２６５のメモリセル型構造及びＦＥＴ型構造の組合せにより、選択線２８１’_Ａ及び２８２’_Ａの抵抗を低減させることができる。

図１５は、本明細書に記載されるいくつかの実施形態による、三重ドレイン選択トランジスタ及び三重ソース選択トランジスタを含むメモリ素子１５００を示す。メモリ素子１５００は、図５Ａ〜図１４Ｂを参照して上に述べたプロセスの任意の組合せを使用して形成することができる。図１５に示すように、メモリ素子１５００は、上述のメモリ素子の要素（図２Ａ〜図１４Ｂ）と同様または同一の要素を含むことができる。それに伴って、簡単にするために、ここではメモリ素子１５００の要素についての記述を省略する。図１５に示すように、選択ゲート２６５及び２６６のそれぞれが、メモリセルストリング２３１及び２３２のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲート２６５及び２６６のそれぞれを形成することができる。選択ゲート２６１、２６２、２６３、及び２６４の各々を、それがＦＥＴ型構造を備え得るように形成することができる。選択ゲート２６５及び２６６のメモリセル型構造により、選択ゲート２６１、２６２、及び２６６の組合せのしきい値電圧ならびに選択ゲート２６３、２６４、及び２６５の組合せのしきい値電圧を調整するために、選択ゲート２６５及び２６６を電気的に書き込むことが可能になり得る。

図１６は、本明細書に記載されるいくつかの実施形態による、三重ドレイン選択トランジスタ及び三重ソース選択トランジスタを含むメモリ素子１６００を示す。メモリ素子１６００は、図５Ａ〜図１４Ｂを参照して上に述べたプロセスの任意の組合せを使用して形成することができる。図１６に示すように、メモリ素子１６００は、上述のメモリ素子の要素（図２Ａ〜図１４Ｂ）と同様または同一の要素を含むことができる。それに伴って、簡単にするために、ここではメモリ素子１６００の要素についての記述を省略する。図１６に示すように、選択ゲート２６２、２６４、２６５、及び２６６のそれぞれが、メモリセルストリング２３１及び２３２のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲート２６２、２６４、２６５、及び２６６のそれぞれを形成することができる。選択ゲート２６１及び２６３の各々を、それがＦＥＴ型構造を備え得るように形成することができる。選択ゲート２６２及び２６４のメモリセル型構造により、選択ゲート２６１及び２６２の組合せのしきい値電圧ならびに選択ゲート２６３及び２６４の組合せのしきい値電圧を調整するために、選択ゲート２６２及び２６４を電気的に書き込むことが可能になり得る。

図１７〜図２１は、本明細書に記載されるいくつかの実施形態に従って、異なる抵抗を有した選択ゲート及び制御線を含むメモリ素子１７００を形成するプロセスを示し、選択ゲート及び制御線が金属部分を含む。メモリ素子１７００は、図２Ａ〜図１６を参照して上に述べたメモリ素子の要素と同様の要素（例えば、メモリセル、選択ゲート、制御線、及び他の要素）を含むことができる。簡単にするために、そのような要素の詳細は、図１７〜図２１から省略している。

図１７に示すように、メモリ素子１７００の構成要素の一部は既に形成してある。例えば、柱１７３１〜１７３６は既に形成してある。選択ゲート（例えば、ソース選択ゲート）１７６３及び１７６４を、柱１７３１〜１７３６の区分に沿って形成する。材料（導電材料の層）１７２０は既に形成してある。（以下に説明する）追加のプロセスでは、材料１７２０を特定の位置で分離して、メモリ素子１７００の制御線（たとえばアクセス線の一部）を形成することができる。材料１７２０は、図２Ａ〜図１６を参照して上に述べた制御線（例えば、制御線２２０_０、２２１_０、２２２_０、及び２２３_０）の材料（例えば、ｎ型多結晶シリコン）と類似したものか、または同じものであってよい。

図１７に示すように、メモリセルストリング１７４１〜１７４６はまた、柱１７３１〜１７３６のうちのそれぞれの柱の区分に沿って形成される。メモリセルストリング１７４１及び１７４２は、図２Ａ〜図１６を参照して上に述べたメモリセルストリング２３１及び２３２と同様のものであり得る。

図１７に示すように、材料（材料の層）１７５１及び１７５２は既に形成してある。材料１７５１及び１７５２は、（後述する）さらなるプロセスで、メモリ素子１７００の選択ゲート（例えば、ドレイン選択ゲート）を形成するために分離することができる。材料１７５１及び１７５２は、図２Ａ〜図１６を参照して上に述べた選択ゲート（例えば、選択ゲート２６１及び２６２）の材料（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）に類似したものか、または同じものであってよい。後述するように、材料（例えば、誘電材料）１７８０を形成して、さらなるプロセスを可能にすることができる。

図１８は、選択ゲート１８６１及び１８６２を形成した後のメモリ素子１７００を示す。選択ゲート１８６１及び１８６２を形成することには、材料１７５１及び１７５２の選択的な位置に開口部（例えば、切れ目）１８０１〜１８０７を形成するために、材料１７５１及び１７５２の一部を（例えばエッチングによって）取り除くことが含まれ得る。図１８に示すように、開口部１８０１、１８０３、１８０５、及び１８０７のそれぞれは、開口部１８０２、１８０４、及び１８０６のそれぞれと対称的ではない（非対称的である）。例えば、開口部１８０１、１８０３、１８０５、及び１８０７のそれぞれの（図１８の左から右への）幅は、開口部１８０２、１８０４、及び１８０６のそれぞれの（図１８の左から右への）幅よりも大きくてもよい。したがって、開口部１８０１、１８０３、１８０５、及び１８０７のそれぞれにおける材料１７５１及び１７５２の除去量は、開口部１８０２、１８０４、及び１８０６のそれぞれにおける材料１７５１及び１７５２の除去量よりも多くなり得る。このことは、図１８に示すように、材料１７５１及び１７５２を選択的位置で非対称的に除去（例えば非対称的エッチング）できることを意味し、この選択的位置は、１つの選択ゲートを他の（例えば隣接した）選択ゲートから分離する位置である。材料１７５１及び１７５２を非対称的に除去することにより、後述するように、選択ゲート１８６１及び１８６２のそれぞれに異なった抵抗を持つ導電材料を含ませることができるようにするために、追加のプロセスを実行することが可能になり得る。

図１９は、材料１９０１を開口部１８０１、１８０３、１８０５、及び１８０７内に形成した後のメモリ素子１７００を示す。材料１９０１を形成することには、開口部１８０１、１８０３、１８０５、及び１８０７内に材料１９０１を充填（例えば堆積）することが含まれ得る。材料１９０１には、（後述する）追加のプロセスにおいて、除去（例えばエッチング）することが比較的容易であり得る酸化物材料または他の材料が含まれ得る。

図２０は、ブロック２００３_０及び２００３_１を分離するためのブロック分離プロセス後のメモリ素子１７００を示す。ブロック分離プロセスは、エッジ２０１５及び２０１６（例えば、ブロック境界）で材料を除去して、ブロック２００３_０やブロック２００３_１などの、メモリ素子１７００のブロックを形成することを含み得る。図２０はまた、制御線２０２０、２０２１、２０２２、及び２０２３を形成した（例えば、エッジ２０１５及び２０１６の材料１７２０を除去してから形成した）後のメモリ素子１７００を示す。図２０はまた、材料１９０１を開口部１８０１、１８０３、１８０５、及び１８０７から（例えば材料１９０１をエッチングすることによって）取り除いた後のメモリ素子１７００を示す。

図２０はまた、選択ゲート１８６１及び１８６２のそれぞれの片側に（例えば、一方の側壁のみに）凹部２００２を形成した後のメモリ素子１７００を示す。凹部２００２は、制御線２０２０、２０２１、２０２２、及び２０２３のそれぞれの両側（例えば、エッジ２０１５及び２０１６の側面）に形成することもできる。凹部２００２は、エッジ２０１５及び２０１６において選択ゲート１７６３及び１７６４のそれぞれの片側に形成する（例えば、一方の側壁のみに形成する）こともできる。図２０に示すように、エッジ２０１５及び２０１６において２つの選択ゲート１７６３の間にある凹部２００２を、選択ゲート１７６３の側面に形成しない場合がある。同様に、エッジ２０１５及び２０１６において２つの選択ゲート１７６４の間にある凹部２００２を、選択ゲート１７６４の側面に形成しない場合がある。

図２１は、部分２１０２を形成した後のメモリ素子１７００を示す。部分２１０２は、選択ゲート１８６１及び１８６２、制御線２０２０、２０２１、２０２２及び２０２３、エッジ２０１５及び２０１６における２つの選択ゲート１７６３、ならびにエッジ２０１５及び２０１６における２つの選択ゲート１７６４の導電性を改善する（例えば、抵抗を減らす）ために形成される。部分２１０２の各々は金属を含み得る。例えば、部分２１０２の各々が全て金属部分であってもよい。あるいは、部分２１０２の各々の大部分を金属としてもよい。部分２１０２を形成することには、開口部１８０１、１８０３、１８０５、及び１８０７内に障壁（例えば、ＴｉＮの薄層）を形成すること（例えば、スパッタリングによって堆積させること）が含まれ得る。次に、障壁を形成した後に金属材料（例えば、Ｗまたは他の導電材料）を形成することができる。金属材料は、部分２１０２に同時に形成する（例えば、同じプロセスステップによって形成する）ことができる。金属材料（例えば、Ｗ）を形成した後、追加の分離プロセスを実行して、ブロックを分離する（例えば、エッジ２０１５及び２０１６で金属材料（例えば、Ｗ）を切断する）ことができる。

図２１に示すように、選択ゲート１８６１の各々は、部分２１０２のうちの１つ（部分２１０２のうちのそれぞれの部分）と直接接触している部分２１０１を含み得る。選択ゲート１８６１のそれぞれにおいて、部分２１０１は、開口部１８０１〜１８０７（図１８）を形成したときに除去されなかった、図１７の材料１７５１（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の残存部分である。したがって、選択ゲート１８６１のそれぞれは、異なった抵抗を有する部分（例えば、それぞれの部分２１０１及び２１０２）を含むことができる。例えば、部分２１０２（例えば、金属）の各々が、部分２１０１（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の各々よりも小さい抵抗を有してもよい。

同様に、図２１では、選択ゲート１８６２の各々は、部分２１０２のうちの１つ（部分２１０２のうちのそれぞれの部分）と直接接触している部分２１０１を含み得る。選択ゲート１８６２のそれぞれにおいて、部分２１０１は、開口部１８０１〜１８０７（図１８）を形成したときに除去されなかった、図１７の材料１７５２（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の残存部分である。したがって、選択ゲート１８６２のそれぞれは、異なった抵抗を有する部分（例えば、それぞれの部分２１０１及び２１０２）を含むことができる。例えば、部分２１０２（例えば、金属）の各々が、部分２１１１（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の各々よりも小さい抵抗を有してもよい。

図２１に示すように、制御線２０２０、２０２１、２０２２、及び２０２３のそれぞれは、エッジ２０１５において部分２１０２の１つ（エッジ２０１５における部分２１０２のうちのそれぞれの部分）と直接接触している部分２１１１、及びエッジ２０１６において部分２１０２の１つ（エッジ２０１６における部分２１０２のうちのそれぞれの部分）と直接接触している部分２１１１を含むことができる。制御線２０２０、２０２１、２０２２、及び２０２３の各々において、エッジ２０１５における部分２１１１とエッジ２０１６における部分２１１１とは、ブロック分離プロセス（図２０）が実行されたときに除去されなかった、図２０のエッジ２０１５及び２０１６におけるそれぞれの材料１７２０（例えば、ｎ型多結晶シリコン）の残存部分である。したがって、制御線２０２０、２０２１、２０２２、及び２０２３のそれぞれは、異なった抵抗を有する部分（例えば、エッジ２０１５及び２０１６でのそれぞれの部分２１１１及び２１０２）を含むことができる。例えば、部分２１０２（例えば、金属）の各々が、部分２１１１（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の各々よりも小さい抵抗を有してもよい。

図２１に示すように、選択ゲート１７６３のそれぞれは、エッジ２０１５において部分２１０２の１つ（エッジ２０１５における部分２１０２のうちのそれぞれの部分）と直接接触している部分２１２１、及びエッジ２０１６において部分２１０２の１つ（エッジ２０１６における部分２１０２のうちのそれぞれの部分）と直接接触している部分２１２１を含むことができる。エッジ２０１５及び２０１６における選択ゲート１７６３のそれぞれにおいて、部分２１２１は、ブロック分離プロセス（図２０）が実行されたときに除去されなかった、エッジ２０１５及び２０１６における選択ゲート１７６３の導電材料（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の残存部分である。したがって、エッジ２０１５及び２０１６における選択ゲート１７６３のそれぞれは、異なった抵抗を有する部分（例えば、エッジ２０１５及び２０１６におけるそれぞれの部分２１２１及び２１０２）を含むことができる。例えば、部分２１０２（例えば、金属）の各々が、部分２１２１（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の各々よりも小さい抵抗を有してもよい。

同様に、選択ゲート１７６４のそれぞれは、エッジ２０１５において部分２１０２の１つ（エッジ２０１５における部分２１０２のうちのそれぞれの部分）と直接接触している部分２１２１、及びエッジ２０１６において部分２１０２の１つ（エッジ２０１６における部分２１０２のうちのそれぞれの部分）と直接接触している部分２１２１を含むことができる。エッジ２０１５及び２０１６における選択ゲート１７６４のそれぞれにおいて、部分２１２１は、ブロック分離プロセス（図２０）が実行されたときに除去されなかった、エッジ２０１５及び２０１６における選択ゲート１７６４の導電材料（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の残存部分である。したがって、エッジ２０１５及び２０１６における選択ゲート１７６４のそれぞれは、異なった抵抗を有する部分（例えば、エッジ２０１５及び２０１６におけるそれぞれの部分２１２１及び２１０２）を含むことができる。

図２２及び図２３は、本明細書に記載されるいくつかの実施形態に従って、異なる抵抗を有した選択ゲート及び制御線を含むメモリ素子２２００を形成するプロセスを示し、選択ゲート及び制御線がシリサイド部分を含む。図２２のメモリ素子２２００の構造は、図２０に示されるメモリ素子１７００の構造に至るまでメモリ素子１７００を形成するのに使用される類似または同一のプロセスを使用して形成することができる。

図２３は、部分２３０２を形成した後のメモリ素子２２００を示す。部分２３０２のそれぞれは、部分２１０２、２１１１、または２１２１のうちのそれぞれの部分と直接接触することができる。部分２３０２は、選択ゲート１８６１及び１８６２、制御線２０２０、２０２１、２０２２及び２０２３、エッジ２０１５及び２０１６における２つの選択ゲート１７６３、ならびにエッジ２０１５及び２０１６における２つの選択ゲート１７６４の導電性を改善する（例えば、抵抗を減らす）ために形成される。

図２１の各部分２１０２（例えば金属部分）のそれぞれとは異なって、図２３の部分２３０２のそれぞれはシリサイド部分とすることができる。部分２３０２を形成することには、図２３に示されるように、部分２３０２を形成するために、シリサイド化（例えば、部分シリサイド化）プロセスを実行することが含まれ得る。シリサイド化プロセスを実行することには、凹部２００２内に金属（例えば、Ｃｏ、Ｎｉ、または他の金属材料）材料を形成することが含まれ得る。その後、部分２３０２を形成するために、金属材料を形成した後にアニーリングプロセスを行うことができる。

図２３に示すように、選択ゲート１８６１及び１８６２の各々は、部分２３０２のうちの１つ（部分２３０２のうちのそれぞれの部分）と直接接触している部分２１０１を含み得る。したがって、選択ゲート１８６１及び１８６２のそれぞれは、異なった抵抗を有する部分（例えば、それぞれの部分２１０１及び２３０２）を含むことができる。例えば、部分２３０２（例えば、シリサイド）の各々が、部分２１０１（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の各々よりも小さい抵抗を有してもよい。

制御線２０２０、２０２１、２０２２、及び２０２３のそれぞれは、エッジ２０１５において部分２３０２の１つ（エッジ２０１５における部分２３０２のうちのそれぞれの部分）と直接接触している部分２１１１、及びエッジ２０１６において部分２３０２の１つ（エッジ２０１６における部分２３０２のうちのそれぞれの部分）と直接接触している部分２１１１を含むことができる。したがって、制御線２０２０、２０２１、２０２２、及び２０２３のそれぞれは、異なった抵抗を有する部分（例えば、エッジ２０１５及び２０１６でのそれぞれの部分２１１１及び２３０２）を含むことができる。例えば、部分２３０２（例えば、シリサイド）の各々が、部分２１１１（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の各々よりも小さい抵抗を有してもよい。

選択ゲート１７６３及び１７６４のそれぞれは、エッジ２０１５において部分２３０２の１つ（エッジ２０１５における部分２３０２のうちのそれぞれの部分）と直接接触している部分２１２１、及びエッジ２０１６において部分２３０２の１つ（エッジ２０１６における部分２３０２のうちのそれぞれの部分）と直接接触している部分２１２１を含むことができる。したがって、選択ゲート１７６３及び１７６４のそれぞれは、異なった抵抗を有する部分（例えば、エッジ２０１５及び２０１６におけるそれぞれの部分２１２１及び２３０２）を含むことができる。例えば、部分２３０２（例えば、シリサイド）の各々が、部分２１２１（例えば、ｎ型多結晶シリコンまたはｐ型多結晶シリコン）の各々よりも小さい抵抗を有してもよい。

図２４は、図２１のメモリ素子１７００または図２３のメモリ素子２２００の変形とし得るメモリ素子２４００を示す。図２４に示すように、メモリ素子２４００は部分２４０２を含むことができる。部分２４０２のそれぞれは、選択ゲート１７６３及び１７６４のそれぞれの部分２１２１のうちのそれぞれの部分と直接接触し得る。したがって、メモリ素子２４００では、エッジ２０１５及び２０１６における選択ゲート１７６３及び１７６４、ならびにエッジ２０１５とエッジ２０１６との間の選択ゲート１７６３及び１７６４が、部分２４０２及び２１２１を有し得る。これは、エッジ２０１５及び２０１６における選択ゲート１７６３及び１７６４のみが、異なった抵抗の部分（例えば、図２１の部分２１０２及び２１２１、ならびに図２３の部分２３０２及び２１２１）を有する図２１のメモリ素子１７００及び図２３のメモリ素子２３００とは異なる。

図２４において、部分２４０２を形成することには、メモリ素子１７００の部分２１０２（図２１）を形成するのに使用されるものと同様のプロセス、またはメモリ素子２２００の部分２３０２（図２３）を形成するのに使用されるものと同様のプロセスが含まれ得る。例えば、図２４において、選択ゲート１７６３及び１７６４の上に設置される要素（例えば、メモリセルストリング１７４１〜１７４６、制御線２０２０、２０２１、２０２２、及び２０２３、ならびに選択ゲート１８６１及び１８６２）を形成する前に、メモリ素子１７００（図２１）の部分２１０２（例えば、金属部分）を形成するプロセスと同様のプロセスを使用して、図２４のメモリ素子２４００の部分２４０２を形成することができる。あるいは、選択ゲート１７６３及び１７６４の上に設置される要素を形成する前に、メモリ素子２２００（図２３）の部分２３０２（例えば、シリサイド部分）を形成するプロセスと同様のプロセスを使用して、図２４のメモリ素子２４００の部分２４０２を形成することができる。したがって、メモリ素子２４００の選択ゲート１７６３及び１７６４内の部分２４０２のそれぞれは、（例えば、図２１の部分２１０２のそれぞれと同様の）金属部分か、それとも（例えば、図２３の部分２３０２のそれぞれと同様の）シリサイド部分かであり得る。

図２４は、メモリ素子２４００が部分２４０４を含むことも示す。部分２４０４の各々は、金属部分かそれともシリサイド部分かであり得る。例えば、部分２４０４は、部分２４０４の各々が（例えば、図２１の部分２１０２と同様に）金属部分であり得るように、図１７〜図２１を参照して上に述べたものと同様のプロセスを用いて形成することができる。別の例では、部分２４０４は、部分２４０４の各々が（例えば、図２３の部分２３０２と同様に）シリサイド部分であり得るように、図２２及び図２３を参照して上に述べたものと同様のプロセスを用いて形成することができる。したがって、メモリ素子２４００では、選択ゲート１８６１及び１８６２のそれぞれは、多結晶部分（例えば、１つの部分２１０１）と、金属かそれともシリサイドの部分（例えば、部分２４０４のうちの１つ）とを含み得る。同様に、制御線２０２０、２０２１、２０２２、及び２０２３のそれぞれは、多結晶部分（例えば、１つの部分２１１１）と、金属かそれともシリサイドの部分（例えば、部分２４０４のうちの１つ）とを含み得る。

上述のメモリ素子（例えば、図２Ａ〜図３Ｇを参照して上に述べたメモリ素子２００及び３００）で使用されているものと類似または同一のバイアス技法を、図５Ａ〜図２４のメモリ素子で使用することができる。したがって、構造上の改善（例えば、図５Ａ〜図２４に示されるものを参照して上で述べた、ドレイン及びソースの選択ゲートならびに制御線における抵抗の低減）に加えて、図５Ａ〜図２４のメモリ素子は、図２Ａ〜図３Ｇを参照して上に述べたメモリ素子２００及び３００の動作と同様の動作（例えば、バイアス技法）上の改善をもたらすこともできる。

装置（例えば、メモリ素子１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、２２００、及び２４００）及び方法（例えば、メモリ素子１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、２２００、及び２４００に関連する動作方法、ならびにこれらのメモリ素子を形成する方法（例えば、プロセス））の図は、様々な実施形態の構造についての一般的な意味解釈を提供することを意図しており、本明細書に記載される構造を利用し得る装置の全ての要素及び機能についての完全な記述を提供することを意図するものではない。本明細書における装置は、例えば、メモリ素子１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、２２００、及び２４００のいずれかなどのデバイスを含むデバイス（例えば、メモリ素子１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、２２００、及び２４００のいずれか）かそれともシステム（例えば、コンピュータ、携帯電話、または他の電子装置）かをいう。

図１〜図２４を参照して上に述べた構成要素のいずれも、ソフトウェアによるシミュレーションを含む多くの方法で実装することができる。したがって、上記の装置（例えば、制御ユニット１１６（図１）などの、これらのメモリ素子内の制御ユニット、及び選択回路２４１〜２５２を含む、メモリ素子１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、２２００、及び２４００またはこれらのメモリ素子のそれぞれの一部）は全て、本明細書では「モジュール（複数可）」として特徴付けることができる。そのようなモジュールには、様々な実施形態の特定の実装態様のために、所望に応じて及び／または必要に応じて、ハードウェア回路、シングルプロセッサ回路及び／またはマルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュール及びオブジェクト及び／またはファームウェア、ならびにそれらの組合せが含まれ得る。例えば、そのようなモジュールは、様々な潜在的実施形態の運用を操作またはシミュレートするのに使用されるソフトウェア電気信号シミュレーションパッケージ、電力使用量及び出力範囲シミュレーションパッケージ、容量インダクタンスシミュレーションパッケージ、電力散逸／熱放散シミュレーションパッケージ、信号送受信シミュレーションパッケージなどのシステム運用シミュレーションパッケージ、及び／またはソフトウェア及びハードウェアの組合せに含まれてもよい。

メモリ素子１００、２００、３００、４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、２２００、及び２４００は、高速コンピュータ、通信及び信号処理回路、シングルまたはマルチプロセッサモジュール、シングルまたはマルチ組込みプロセッサ、マルチコアプロセッサ、メッセージ情報スイッチ、ならびに、マルチレイヤモジュール、マルチチップモジュールを含む特定用途向けモジュールなどの装置（例えば、電子回路）に含まれてもよい。そのような装置は、例えばテレビ、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータなど）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（ＭＰＥＧ Ａｕｄｉｏ Ｌａｙｅｒ ３）プレーヤ）、車両、医療機器（例えば、心臓モニタ、血圧計など）、セットトップボックスなどの他の様々な装置（例えば、電子装置）内のサブコンポーネントとしてさらに含まれることができる。

図１〜図２４を参照して上に述べた実施形態は、導電線とメモリ素子の第１のメモリセルストリングとの間に直列に結合された第１及び第２の選択ゲート、ならびに導電線とメモリ素子の第２のメモリセルストリングとの間に直列に結合された第３及び第４の選択ゲートを使用した装置及び方法を含む。メモリ素子は、メモリ素子の動作中に、第１、第２、第３、及び第４の選択ゲートにそれぞれ第１、第２、第３、及び第４の電圧を供給するための第１、第２、第３、及び第４の選択線をそれぞれ含むことができる。第１及び第２の電圧は同じ値を有することができる。第３及び第４の電圧は異なる値を有することができる。さらなる装置及び方法を含む他の実施形態が記載される。

詳細な説明及び特許請求の範囲において、「〜のうちの少なくとも１つ（ａｔ ｌｅａｓｔ ｏｎｅ ｏｆ」」という語句によって結び付けられる記載事項は、言及されている事項のあらゆる組合せを意味することができる。例えば、Ａ、Ｂ、及びＣという事項が記載されている場合、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」という句は、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢ、Ａ及びＣ、Ｂ及びＣ、またはＡ、Ｂ、及びＣを意味し得る。

上記の説明及び図面は、当業者が本発明の実施形態を実施することを可能にする本発明のいくつかの実施形態を例示する。他の実施形態は、構造的変更、論理的変更、電気的変更、プロセス変更、及び他の変更を組み込むことができる。例は単に有り得る変形の典型にすぎない。一部の実施形態の部分及び特徴は、他の実施形態の部分及び特徴に含まれてもよく、または他の実施形態の部分及び特徴に置き換えられてもよい。上記の説明を読んで理解すれば、他の多くの実施形態は、当業者には明らかであろう。

Claims (22)

1. 装置であって、
   導電材料領域とソースとの間に延在する柱であって、前記柱が、第１の区分、第２の区分、及び第３の区分を含み、前記第２の区分が前記第１の区分と前記第３の区分との間にある、前記柱と、
   前記柱の前記第１の区分に沿って設置され、前記柱の前記第１の区分から第１の距離のところに側壁を有した導電材料を含む第１の選択ゲートと、
   前記柱の前記第２の区分に沿って設置され、前記柱の前記第２の区分から第２の距離のところに側壁を有した導電材料を含む第２の選択ゲートと、
   前記柱の前記第３の区分に沿って設置されたメモリセルストリング及び複数の導電材料であって、前記複数の導電材料の各導電材料が、前記柱の前記第３の区分から第３の距離のところに側壁を含み、前記第３の距離が前記第１及び前記第２の距離のそれぞれとは異なり、前記第１及び前記第２の選択ゲートが、前記装置の動作の間中に異なる値を有する電圧を受ける、前記メモリセルストリング及び前記複数の導電材料と
   を含む、前記装置。
2. 追加の複数の導電材料に結合された追加のメモリセルストリングをさらに含み、前記追加の複数の導電材料が、前記柱の前記第３の区分に沿って設置された前記複数の導電材料とは異なり、
   前記動作が、前記追加のメモリセルストリングのメモリセルに情報を記憶する動作、及び前記追加のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を含み、
   前記複数の導電材料が前記装置の第１の制御線の一部であり、前記追加の複数の導電材料が前記装置の第２の制御線の一部である、
   請求項１に記載の装置。
3. 追加のメモリセルストリングをさらに含み、
   前記複数の導電材料が前記装置の制御線の一部であり、前記追加のメモリセルストリングが、前記制御線を、前記柱の前記第３の区分に沿って設置された前記メモリセルストリングと共有し、
   前記動作が、前記追加のメモリセルストリングのメモリセルに情報を記憶する動作、及び前記追加のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を含む、
   請求項１に記載の装置。
4. 前記動作が、前記メモリセルストリングのメモリセルから情報を消去することを含む、請求項１に記載の装置。
5. 前記第３の距離が前記第１及び前記第２の距離のそれぞれよりも大きい、請求項１に記載の装置。
6. 前記第１の選択ゲートが前記導電材料領域と前記メモリセルストリングとの間にあり、前記導電材料領域が前記装置のデータ線の一部である、請求項１に記載の装置。
7. 前記第１の選択ゲートが、前記メモリセルストリングと前記ソースとの間にある、請求項１に記載の装置。
8. 前記第１及び前記第２の選択ゲートの少なくとも一方が金属部分を含む、請求項１に記載の装置。
9. 前記第１及び前記第２の選択ゲートの少なくとも一方がシリサイド部分を含む、請求項１に記載の装置。
10. 装置であって、
    導電材料領域とソースとの間に延在する柱であって、前記柱が、第１の区分、第２の区分、及び第３の区分を含み、前記第２の区分が前記第１の区分と前記第３の区分との間にある、前記柱と、
    前記柱の前記第１の区分に沿って設置された第１の選択ゲートであって、前記第１の選択ゲートが第１の厚さを有した導電材料を含む、前記第１の選択ゲートと、
    前記柱の前記第２の区分に沿って設置された第２の選択ゲートであって、前記第２の選択ゲートが第２の厚さを有した導電材料を含み、前記第１の厚さが前記第２の厚さよりも大きい、前記第２の選択ゲートと、
    前記柱の前記第３の区分に沿って設置されたメモリセルストリング及び制御線と
    を含む、前記装置。
11. 前記柱が、第１の導電型の第１の材料と第２の導電型の第２の材料とを含み、
    前記第１の材料が、前記柱の前記第１の区分内の位置で前記第２の材料に接触する、
    請求項１０に記載の装置。
12. 前記第１の導電型がｎ型を含み、前記第２の導電型がｐ型を含む、
    請求項１１に記載の装置。
13. 前記第１及び前記第２の選択ゲートの少なくとも一方の前記導電材料が金属部分を含む、
    請求項１０に記載の装置。
14. 前記第１及び前記第２の選択ゲートの少なくとも一方の前記導電材料がシリサイド部分を含む、
    請求項１０に記載の装置。
15. 前記第１及び前記第２の選択ゲートの少なくとも一方の前記導電材料が、第１の部分と第２の部分とを含み、
    前記第１の部分が前記柱と前記第２の部分との間にあり、前記第１の部分が多結晶シリコンを含み、前記第２の部分が金属及びシリサイドの一方を含む、
    請求項１０に記載の装置。
16. 前記第１及び前記第２の選択ゲートが、前記装置の動作の間中に、異なる値を有した電圧を受ける、
    請求項１０に記載の装置。
17. 装置であって、
    導電材料領域とソースとの間に延在する柱と、
    前記柱の第１の区分に沿って設置された第１の選択ゲートであって、前記第１の選択ゲートが、第１の導電部分と、前記第１の導電部分に接触する第２の導電部分とを含み、前記第１及び前記第２の導電部分が異なる抵抗を有する、前記第１の選択ゲートと、
    前記柱の第２の区分に沿って設置された第２の選択ゲートであって、前記第２の選択ゲートが、第１の導電部分と、前記第２の選択ゲートの前記第１の導電部分に接触する第２の導電部分とを含み、前記第２の選択ゲートの前記第１及び前記第２の導電部分が異なる抵抗を有する、前記第２の選択ゲートと、
    前記柱の第３の区分に沿って設置されたメモリセルストリング及び制御線と
    を含む、前記装置。
18. 前記第１の選択ゲート及び前記第２の選択ゲートの少なくとも一方において、前記第１の導電部分が多結晶シリコン部分であり、前記第２の導電部分が金属部分である、
    請求項１７に記載の装置。
19. 前記第１の選択ゲート及び前記第２の選択ゲートの少なくとも一方において、前記第１の導電部分が多結晶シリコン部分であり、前記第２の導電部分がシリサイド部分である、
    請求項１７に記載の装置。
20. 前記制御線の少なくとも１つの導電線が、第１の導電部分と、前記少なくとも１つの導電線の前記第１の導電部分に接触する第２の導電部分とを含み、
    前記少なくとも１つの導電線の前記第１及び前記第２の導電部分が異なる抵抗を有する、
    請求項１７に記載の装置。
21. 前記少なくとも１つの導電線が含む前記第２の導電部分が、金属部分またはシリサイド部分のいずれかである、
    請求項２０に記載の装置。
22. 前記第１及び前記第２の選択ゲートが、前記装置の動作の間中に、異なる値を有した電圧を受ける、
    請求項１７に記載の装置。
    

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